KR20120132693A - 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법 Download PDF

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    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Abstract

반사 방지막 상에 형성된 포토 레지스트막으로 이루어지는 제 1 라인부를 마스크로 해서 상기 반사 방지막을 에칭하는 것에 의해서, 상기 포토 레지스트막과 상기 반사 방지막으로 이루어지는 제 2 라인부를 갖는 패턴을 형성하는 제 1 패턴 형성 공정과, 상기 포토 레지스트막에 전자를 조사하는 조사 공정과, 상기 제 2 라인부를 등방적으로 피복하도록 산화 실리콘막을 성막하는 산화 실리콘막 성막 공정과, 상기 산화 실리콘막을 상기 제 2 라인부의 상부에서 제거하고 상기 제 2 라인부의 측벽부로서 잔존하도록, 상기 산화 실리콘막을 에치백하는 에치백 공정과, 상기 제 2 라인부를 애싱하는 것에 의해서, 상기 산화 실리콘막으로 이루어지고 상기 측벽부로서 잔존하는 제 3 라인부를 포함하는 마스크 패턴을 형성하는 제 2 패턴 형성 공정을 포함하는 마스크 패턴의 형성 방법이 제공된다..

Description

마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법{MASK PATTERN FORMATION METHOD AND MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법에 관한 것이다．
반도체 디바이스의 고집적화에 따라, 제조 프로세스에 요구되는 배선이나 분리대 영역의 치수는 미세화되는 경향에 있다. 이러한 미세한 패턴은 포토 레지스트막(이하, "레지스트막"이라 함)으로 이루어지는 라인부가 소정의 간격으로 배열된 패턴을 포토리소그래피 기술에 의해 형성하고, 형성된 패턴을 마스크 패턴으로서 이용하여 피에칭막을 에칭하는 것에 의해 형성된다. 최근의 반도체 디바이스의 미세화는 포토리소그래피 기술의 해상한계 이하의 치수를 요구하는 것까지 이르고 있다.
포토리소그래피 기술의 해상한계 이하의 치수를 갖는 미세한 마스크 패턴을 형성하는 방법으로서, 소위 더블 패터닝법이 있다. 더블 패터닝법에 있어서는 제 1 패턴 형성 공정과, 이 제 1 패턴 형성 공정 후에 실행되는 제 2 패턴 형성 공정의 2 단계로 패터닝이 실행된다. 더블 패터닝법은 이 2 단계의 패터닝에 의해서, 1 회의 패터닝으로 마스크 패턴을 형성하는 경우보다도 미세한 라인 폭 및 스페이스 폭을 갖는 마스크 패턴을 형성한다.
또한, 더블 패터닝법의 하나로서, 코어재로 되는 라인부의 양측에 형성한 측벽부를 마스크로서 사용하는 SWP(Side Wall Patterning)법에 의해, 코어재로 되는 원래의 라인부를 포함하는 패턴보다도 미세한 배열의 간격을 갖는 마스크 패턴을 형성하는 방법도 알려져 있다. 이 방법은 우선, 레지스트막을 성막해서 라인부가 배열된 레지스트 패턴을 형성하고, 그 후, 라인부의 표면을 등방적으로 피복하도록, 산화 실리콘막 등을 형성한다. 그리고, 라인부의 측면을 피복하는 측벽부에만 산화 실리콘막이 남도록 에치백하고, 그 후, 라인부를 제거하여, 남은 측벽부인 산화 실리콘막을 마스크 패턴으로 한다(예를 들면, 특허문헌 1 참조). 이와 같이 해서, 포토리소그래피 기술의 해상한계 이하의 치수를 갖는 미세한 마스크 패턴을 형성한다.
일본 특허 공개 공보 제 2009-99938 호
그런데, 상기와 같이, 포토리소그래피 기술의 해상한계 이하의 미세한 마스크 패턴을 SWP의 방법에 의해 형성하는 경우, 다음과 같은 문제점이 있다.
상기한 마스크 패턴의 형성 방법에서는 산화 실리콘막을 성막할 때에, 또는 성막된 산화 실리콘막을 에치백할 때에, 코어재를 구성하는 레지스트막으로 이루어지는 라인부가 플라즈마에 노출되기 쉽다. 플라즈마에 노출된 레지스트막은 플라즈마와 반응하기 때문에, 라인부의 표면이 거칠어지거나, 변형되는 경우가 있으며, 그 결과, 라인부의 측벽의 평탄성이 열화하거나, 라인부의 선폭이 감소하는 경우가 있다.
라인부의 측벽의 평탄성이 열화하면, 라인부의 측면을 피복하는 산화 실리콘막도 평탄성 좋게 성막할 수 없기 때문에, 잔존하는 측벽부로 이루어지는 마스크 패턴의 형상을 균일하고 또한 정밀도 좋게 할 수 없다. 또한, 라인부의 선폭이 감소하면, 라인부의 측면을 피복하는 측벽부가 1 방향으로 기울어지거나, 쓰러질 우려가 있다. 어느 경우에도, 측벽부의 형상을 균일하고 또한 정밀도 좋게 형성할 수 없기 때문에, 측벽부를 포함하는 마스크 패턴을 마스크로 해서 하층의 에칭을 할 때에, 에칭에 의해서 형성되는 형상을 균일하고 또한 정밀도 좋게 할 수 없다.
본 발명은 상기의 점을 감안해서 이루어진 것으로서, SWP의 방법에 의해 미세한 마스크 패턴을 형성하는 경우에, 측벽부를 형성하기 위한 산화 실리콘막을 성막할 때, 및 그 산화 실리콘막을 에치백할 때에, 레지스트막으로 이루어지는 코어재가 변형되는 것을 방지할 수 있는 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따르면, 반사 방지막 상에 형성된 포토 레지스트막으로 이루어지는 제 1 라인부를 마스크로 해서 상기 반사 방지막을 에칭하는 것에 의해서, 상기 포토 레지스트막과 상기 반사 방지막으로 이루어지는 제 2 라인부를 갖는 패턴을 형성하는 제 1 패턴 형성 공정과, 상기 포토 레지스트막에 전자를 조사하는 조사 공정과, 상기 제 2 라인부를 등방적으로 피복하도록 산화 실리콘막을 성막하는 산화 실리콘막 성막 공정과, 상기 산화 실리콘막을 상기 제 2 라인부의 상부에서 제거하고 상기 제 2 라인부의 측벽부로서 잔존하도록, 상기 산화 실리콘막을 에치백하는 에치백 공정과, 상기 제 2 라인부를 애싱하는 것에 의해서, 상기 산화 실리콘막으로 이루어지고 상기 측벽부로서 잔존하는 제 3 라인부를 포함하는 마스크 패턴을 형성하는 제 2 패턴 형성 공정을 포함하는 마스크 패턴의 형성 방법이 제공된다.
본 발명에 따르면, SWP의 방법에 의해 미세한 마스크 패턴을 형성하는 경우에, 측벽부를 형성하기 위한 산화 실리콘막을 성막할 때, 및 그 산화 실리콘막을 에치백할 때에, 레지스트막으로 이루어지는 코어재가 변형되는 것을 방지할 수 있다.
도 1은 제 1 실시형태에 따른 플라즈마 처리 장치를 나타내는 개략 단면도이다.
도 2는 플라즈마 처리 장치의 각 부의 제어 및 전체의 시퀀스를 제어하는 제어부의 예를 나타내는 도면이다.
도 3은 제 1 실시형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 4a는 제 1 실시형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 각 공정에 있어서의 웨이퍼의 상태를 모식적으로 나타내는 도면이다.
도 4b는 도 4a에 계속해서, 제 1 실시형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 각 공정에 있어서의 웨이퍼의 상태를 모식적으로 나타내는 도면이다.
도 4c는 도 4b에 계속해서, 제 1 실시형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 각 공정에 있어서의 웨이퍼의 상태를 모식적으로 나타내는 도면이다.
도 5는 제 1 실시형태에 있어서, 라인부에 전자를 조사하는 것에 의해서 실행하는 개질 처리의 원리를 설명하기 위한 모식도이다.
도 6은 전자가 레지스트에 조사되었을 때의 전자 에너지와 전자 침입 깊이의 이론적인 관계를 그래프로 나타내는 도면이다.
도 7은 종래의 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법에 있어서, 에치백 공정까지가 실행된 후의 웨이퍼를 모식적으로 나타내는 단면도이다.
도 8은 제 1 실시형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법의 다른 예에 대해, 각 공정의 수순을 설명하기 위한 흐름도이다.
도 9는 밀부(A1) 및 소부(A2)가 마련된 웨이퍼를 모식적으로 나타내는 단면도이다.
도 10은 제 2 실시형태에 따른 플라즈마 처리 장치를 나타내는 개략 단면도이다.
다음에, 본 발명을 실시하기 위한 형태에 대해 도면과 함께 설명한다.
(제 1 실시형태)
도 1 내지 도 9를 참조하여, 본 발명의 제 1 실시형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법에 대해 설명한다.
처음에, 도 1 및 도 2를 참조하여, 본 발명의 제 1 실시형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법의 실시에 적합한 본 실시형태 따른 플라즈마 처리 장치에 대해 설명한다.
도 1을 참조하면, 플라즈마 처리 장치(100)는 용량 결합형의 플라즈마 에칭 장치로서 구성되어 있으며, 예를 들면, 알루미늄 또는 스테인리스강 등의 금속제의 원통형 챔버(처리 용기)(10)를 갖고 있다. 챔버(10)는 접지되어 있다.
챔버(10) 내에는 피처리 기판으로서, 예를 들면, 반도체 웨이퍼(W)(이하, "웨이퍼(W)"라 함)를 탑재하는 원판형상의 서셉터(12)가 하부 전극으로서 수평으로 배치되어 있다. 이 서셉터(12)는, 예를 들면, 알루미늄으로 이루어지고, 챔버(10)의 바닥으로부터 수직 위쪽으로 연장하는 절연성의 통형상 지지부(14)에 의해 지지되어 있다. 이 통형상 지지부(14)의 외주를 따라 챔버(10)의 바닥으로부터 수직 위쪽으로 연장하는 도전성의 통형상 지지부(내벽부)(16)와 챔버(10)의 측벽의 사이에 환상의 배기로(18)가 형성되어 있다. 이 배기로(18)의 입구에 링형상의 배기 링(배플판)(20)이 부착되고, 배기로(18)의 바닥에 배기구(22)가 마련되어 있다. 배기구(22)에는 배기관(24)을 거쳐서 배기 장치(26)가 접속되어 있다. 배기 장치(26)는 터보 분자 펌프 등의 진공 펌프를 갖고 있으며, 챔버(10) 내의 처리공간을 원하는 진공도까지 배기할 수 있다. 챔버(10)의 측벽에는 웨이퍼(W)의 반입출구를 개폐하는 게이트 밸브(28)가 부착되어 있다.
서셉터(12)에는 정합기(32) 및 하부 급전봉(36)을 거쳐서 고주파 전원(30)이 전기적으로 접속되어 있다. 고주파 전원(30)은 고주파 전력을 출력한다. 이 고주파 전력은 서셉터(12) 상의 웨이퍼(W)를 향해 이온을 인입하는 이온 인입에 기여하는 주파수(통상 13.56㎒ 이하)를 갖고 있다. 정합기(32)는 고주파 전원(30)과 부하(주로, 전극, 플라즈마, 챔버)의 사이의 임피던스를 정합시키고, 또한 정합 임피던스를 자동적으로 보정할 수 있다.
서셉터(12)에는 처리 대상의 웨이퍼(W)가 탑재된다. 서셉터(12)는 웨이퍼(W)의 직경보다도 큰 직경을 갖고 있다. 또한, 서셉터(12)의 위에는 서셉터(12) 상에 탑재되는 웨이퍼(W)를 둘러싸는 포커스 링(보정 링)(38)이 마련되어 있다.
서셉터(12)의 상면에는 웨이퍼 흡착용의 정전 척(40)이 마련되어 있다. 정전 척(40)은 막형상 또는 판형상의 유전체의 내에 시트형상 또는 메쉬형상의 도전체를 사이에 두고 있다. 이 도전체에는 챔버(10)의 바깥에 배치되는 직류 전원(42)이 스위치(44) 및 급전선(46)을 거쳐서 전기적으로 접속되어 있다. 직류 전원(42)으로부터 인가되는 직류 전압에 의해, 쿨롱력으로 웨이퍼(W)를 정전 척(40) 상에 흡착 유지할 수 있다.
서셉터(12)에는 온도 분포 조정부(120)가 마련되어 있다. 온도 분포 조정부(120)는 히터(121a, 121b), 히터용 전원(122a, 122b), 온도계(123a, 123b), 및 냉매유로(124a, 124b)를 갖는다.
서셉터(12)의 내부에는 중심 영역에 중심측 히터(121a)가 마련되고, 중심측 히터(121a)의 외측에 외주측 히터(121b)가 마련되어 있다. 중심측 히터(121a)에는 중심측 히터용 전원(122a)이 접속되고, 외주측 히터(121b)에는 외주측 히터용 전원(122b)이 접속되어 있다. 중심측 히터용 전원(122a) 및 외주측 히터용 전원(122b)은 각각 중심측 히터(121a) 및 외주측 히터(121b)에 공급하는 전력을 독립적으로 조절하는 것에 의해서, 서셉터(12)에, 반경 방향을 따른 원하는 온도 분포를 발생시킬 수 있다. 이에 따라, 웨이퍼(W)에 반경 방향을 따른 원하는 온도 분포를 발생시킬 수 있다.
또한, 서셉터(12)의 내부에는 중심측 온도계(123a) 및 외주측 온도계(123b)가 마련되어 있다. 중심측 온도계(123a) 및 외주측 온도계(123b)는 서셉터(12)의 중심 영역 및 외주 영역의 온도를 계측하고, 이에 따라 웨이퍼(W)의 중심 영역 및 외주 영역의 온도를 도출할 수 있다. 중심측 온도계(123a) 및 외주측 온도계(123b)로 계측된 온도를 나타내는 신호는 온도 제어부(127)로 보내진다. 온도 제어부(127)는 계측된 온도로부터 도출된 웨이퍼(W)의 온도가 목표 온도로 되도록, 중심측 히터용 전원(122a) 및 외주측 히터용 전원(122b)의 출력을 조정한다. 또한, 온도 제어부(127)는 후술하는 제어부(130)와 접속되어 있다.
또한, 서셉터(12)의 내부에는 중심 영역에 중심측 냉매유로(124a)가 마련되고, 중심측 냉매유로(124a)의 외측에 외주측 냉매유로(124b)가 마련되어 있다. 그리고, 도시하지 않은 칠러 유닛으로부터, 각각에 다른 온도의 냉매가 순환 공급된다. 구체적으로는 냉매는 중심측 도입관(125a)으로부터 중심측 냉매유로(124a)에 도입되고, 중심측 냉매유로(124a)에서 순환된 후, 중심측 배출관(126a)을 통과하여 중심측 냉매유로(124a)로부터 배출된다. 또한, 냉매는 외주측 도입관(125b)으로부터 외주측 냉매유로(124b)에 도입되고, 외주측 냉매유로(124b)에서 순환된 후, 외주측 배출관(126b)을 통과하여 외주측 냉매유로(124b)로부터 배출된다. 냉매로서, 예를 들면 냉각수, 플루오로카본계의 액체 등을 이용할 수 있다.
서셉터(12)는 중심측 히터(121a) 및 외주측 히터(121b)에 의한 가열, 및 냉매로부터의 냉각에 의해, 온도가 조정된다. 따라서, 웨이퍼(W)는 플라즈마로부터의 복사나 플라즈마에 포함되는 이온의 조사 등에 의한 가열분도 포함시키고, 서셉터(12)로부터 열을 받는 것에 의해, 소정의 온도가 되도록 조정된다. 또한, 본 실시형태에서는 서셉터(12)는 중심 영역에 중심 히터(121a)와 중심측 냉매유로(124a)를 갖고, 이들 외측에 외주 히터(121b) 및 외주측 냉매유로(124b)를 갖는다. 따라서, 웨이퍼(W)는 중심측과 외주측에서 독립적으로 온도를 조정할 수 있고, 웨이퍼(W)의 면내에 있어서의 온도 분포를 조정할 수 있다.
또한, 본 실시형태에서는 웨이퍼(W)의 온도 분포의 정밀도를 더욱 높이기 위해, 도시하지 않은 전열 가스 공급부로부터의 전열 가스, 예를 들면, He 가스가, 가스 공급관(54) 및 서셉터(12) 내부의 가스 통로(56)를 거쳐서 정전 척(40)과 웨이퍼(W)의 사이에 공급된다.
챔버(10)의 천장에는 서셉터(12)와 평행하게 마주 보고 샤워헤드를 겸하는 상부 전극(60)이 마련되어 있다. 상부 전극(샤워헤드)(60)은 서셉터(12)와 마주 보는 전극판(62)과, 전극판(62)을 그 배후(위)로부터 착탈 가능하게 지지하는 전극 지지체(64)를 갖고 있다. 또한, 전극 지지체(64)의 내부에 가스 확산실(66)이 마련되어 있다. 전극 지지체(64) 및 전극판(62)에는 가스 확산실(66)과 챔버(10)의 내부 공간을 연통하는 복수의 가스 토출 구멍(68)이 형성되어 있다. 전극판(62)과 서셉터(12)의 사이의 공간이 플라즈마 생성 공간 또는 처리공간(PS)로 된다. 가스 확산실(66)은 가스 공급관(70)을 거쳐서 처리 가스 공급부(72)에 접속되어 있다.
상부 전극(60)의 전극판(62)은 처리시에 플라즈마에 노출되기 때문에, 플라즈마로부터의 이온 충격에 의해서 스퍼터되어도 프로세스에 악영향을 주지 않는 바와 같은 재료로 제작되는 것이 바람직하다. 또한, 본 실시형태에서는 전극판(62)(특히, 그 표면)은 DC 인가 부재로서 기능하기 때문에, 직류 전류에 대해 양호한 도전성을 갖는 것이 바람직하다. 그러한 재료로서, 예를 들면, Si, SiC 등의 Si 함유 도전재나 C(카본)가 있다. 또한, 전극 지지체(64)는, 예를 들면, 알루마이트 처리된 알루미늄으로 구성되어 있어도 좋다. 상부 전극(60)은 상부 전극(60)과 챔버(10)의 사이의 링형상의 절연체(65)를 거쳐서 챔버(10)에 부착되어 있다. 절연체(65)에 의해 상부 전극(60)은 챔버(10)로부터 전기적으로 플로팅되어(floating) 있다.
상부 전극(60)에는 고주파 전원(74)이 정합기(76) 및 상부 급전봉(78)을 거쳐서 전기적으로 접속되어 있다. 고주파 전원(74)은 플라즈마의 생성에 기여하는 주파수(통상 40㎒ 이상)의 고주파 전력을 출력한다. 정합기(76)는 고주파 전원(74)과 부하(주로, 전극, 플라즈마, 챔버)의 사이의 임피던스를 정합시키고, 또한 정합 임피던스를 자동적으로 조정할 수 있다.
챔버(10)의 외부에 설치되는 가변 직류 전원(80)의 출력 단자는 스위치(82) 및 직류 급전 라인(84)을 거쳐서 상부 전극(60)에 전기적으로 접속되어 있다. 가변 직류 전원(80)은 예를 들면 -2000?+1000V의 직류 전압 VDC를 출력할 수 있다.
직류 급전 라인(84)의 도중에 마련되는 필터 회로(86)는 가변 직류 전원(80)으로부터의 직류 전압 VDC가 필터 회로(86)를 빠져 나가, 상부 전극(60)에 인가되는 것을 허용한다. 한편, 필터 회로(86)는 고주파를 접지 라인으로 보낼 수 있다. 이 때문에, 서셉터(12)로부터의 고주파가, 처리공간(PS), 상부 전극(60), 및 직류 급전 라인(84)을 거쳐서 가변 직류 전원(80)에 흐르는 일은 거의 없다.
또한, 챔버(10) 내의 배플판(20)의 상면에, 예를 들면 Si, SiC 등의 도전성 재료로 이루어지는 링형상의 DC 그라운드 부품(직류 접지 전극)(88)이 부착되어 있다. DC 그라운드 부품(88)은 접지 라인(90)을 거쳐서 상시 접지되어 있다. 또한, DC 그라운드 부품(88)은 배플판(20)의 상면에 한정되지 않으며, 처리공간(PS)에 면하는 위치에 마련될 수 있다. 예를 들면, DC 그라운드 부품(88)은 통형상 지지부(16)의 정상부 부근 또는 상부 전극(60)의 반경 방향 외측에 마련되어도 좋다.
플라즈마 처리 장치(10) 내의 각 부, 예를 들면, 배기 장치(26), 고주파 전원(30, 74), 스위치(44, 82), 처리 가스 공급부(72), 가변 직류 전원(80), 도시하지 않은 칠러 유닛, 도시하지 않은 전열 가스 공급부 등의 각각의 동작 및 장치 전체의 동작(시퀀스)은, 예를 들면, 마이크로컴퓨터로 이루어지는 제어부(130)에 의해서 제어된다.
도 2에 나타내는 바와 같이, 제어부(130)는 버스(150)를 거쳐서 접속된 프로세서(CPU)(152), 메모리(RAM)(154), 프로그램 저장 장치(HDD)(156), 플렉시블 디스크 혹은 광디스크 등의 디스크 드라이브(DRV)(158), 키보드나 마우스 등의 입력 디바이스(KEY)(160), 표시 장치(DIS)(162), 네트워크/ 인터페이스(COM)(164), 및 주변 인터페이스(I/F)(166)를 갖는다.
프로세서(CPU)(152)는 디스크 드라이브(DRV)(158)에 장전된 플렉시블 디스크 또는 광디스크 등의 기억 매체(168)로부터 소요의 프로그램의 코드를 판독하여, HDD(156)에 저장한다. 또는 소요의 프로그램을 네트워크로부터 네트워크/인터페이스(164)를 거쳐서 다운로드하는 것도 가능하다. 프로세서(CPU)(152)는 실시하고자 하는 프로세스에 필요한 프로그램의 코드를 프로그램 저장 장치(HDD)(156)로부터 워킹 메모리(RAM)(154) 상에 로드해서 각 스텝을 실행하고, 필요한 연산 처리를 실행한다. 그리고, 프로세서(CPU)(152)는 주변 인터페이스(I/F)(166)를 거쳐서 장치내의 각 부, 특히, 배기 장치(26), 고주파 전원(30, 74), 처리 가스 공급부(72), 가변 직류 전원(80), 스위치(82), 온도 분포 조정부(120) 등을 제어한다.
플라즈마 처리 장치(100)에 있어서, 서셉터(12) 상의 웨이퍼(W)를 에칭 가공하기 위해서는 처리 가스 공급부(72)로부터 에천트 가스를 포함하는 처리 가스를 소정의 유량으로 챔버(10) 내에 도입하고, 배기 장치(26)에 의해 챔버(10) 내의 압력을 설정값으로 조절한다. 또한, 고주파 전원(74)으로부터 플라즈마 생성용의 제 1 고주파(40㎒ 이상)를 정합기(76) 및 상부 급전봉(78)을 거쳐서 상부 전극(60)에 인가하는 동시에, 고주파 전원(30)으로부터 이온 인입용의 제 2 고주파(13.56㎒)를 정합기(32) 및 하부 급전봉(36)을 거쳐서 서셉터(12)에 인가한다. 또한, 스위치(44)를 온으로 하고, 정전 흡착력에 의해서, 웨이퍼(W)를 정전 척(40)에 끌어당긴다. 이에 따라, 웨이퍼(W)와 정전 척(40)의 사이의 접촉 계면에 전열 가스(He 가스)를 가둔다. 상부 전극(60)의 가스 토출 구멍(68)으로부터 토출된 처리 가스는 양 전극(12, 60)간에 인가되는 고주파에 의해서 처리공간(PS)에 있어서 플라즈마화되고, 이 플라즈마에 의해 생성되는 래디컬이나 이온에 의해 웨이퍼(Ｗ) 상의 피가공막이 원하는 패턴으로 에칭된다.
이 플라즈마 에칭에서는 고주파 전원(74)으로부터 상부 전극(60)에 40㎒ 이상(더욱 바람직하게는 60㎒ 이상)의 플라즈마 생성에 적합한 비교적 높은 주파수를 갖는 제 1 고주파를 인가한다. 이에 따라, 플라즈마를 바람직한 해리 상태로 유지하고, 고밀도화할 수 있으며, 그로 인해, 더욱 저압의 조건하에서도 고밀도 플라즈마가 형성될 수 있다. 그와 동시에, 서셉터(12)에 13.56㎒ 이하라는 이온 인입에 적합한 비교적 낮은 주파수의 제 2 고주파를 인가한다. 이에 따라, 웨이퍼(W)의 피가공막에 대한 선택성이 높은 이방성 에칭을 실현할 수 있다. 또한, 플라즈마 생성용의 제 1 고주파는 어떠한 플라즈마 프로세스에서도 반드시 사용되지만, 이온 인입용의 제 2 고주파는 프로세스에 따라서 사용되지 않는 경우가 있다.
또한, 플라즈마 에칭을 실행할 때에, 상부 전극(60)에 가변 직류 전원(80)으로부터 직류 전압이 (통상은 -900V?0V의 범위 내에서) 인가된다. 이에 따라, 플라즈마 착화 안정성, 레지스트 선택성, 에칭 속도, 에칭 균일성 등을 향상시킬 수도 있다.
다음에, 도 3 내지 도 6을 참조하여, 본 실시형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법에 대해 설명한다.
처음에, 적층 공정 S11을 실행한다. 적층 공정 S11에서는 도 4a의 (a)에 나타내는 바와 같이, 예를 들면, 실리콘 기판으로 이루어지는 웨이퍼(W) 상에, 절연막(111), 피에칭막(112), 마스크막(113), 반사 방지막(114) 및 레지스트막(115)을 적층한다.
피에칭막(112)은 본 실시형태에 따른 마스크 패턴 형성 방법을 포함하는 반도체 장치의 제조 방법에 있어서, 최종적으로 에칭 가공될 막이다. 절연막(111)을, 예를 들면 게이트 절연막으로서 기능하는 예를 들면 TEOS(테트라에톡시실란)를 원료로 하는 산화 실리콘(SiO2)막으로 하고, 피에칭막(112)을, 예를 들면 에칭 가공 후에 게이트 전극으로서 기능하는 폴리실리콘막으로 할 수 있다. 또한, 피에칭막(112)의 두께를, 예를 들면 90㎚로 할 수 있다.
마스크막(113)은 하층의 막인 피에칭막(112)을 에칭할 때의 하드 마스크로서 기능한다. 마스크막(113)에는 산화 실리콘막 성막 공정 S15(후술)에서 형성되는 산화 실리콘막(116)으로 이루어지는 제 3 라인부(116a)의 패턴이 전사된다. 또한, 마스크막(113)은 피에칭막(112)을 에칭 가공할 때에, 피에칭막(112)에 대해 높은 선택비를 갖는 것이 바람직하다. 즉, 마스크막(113)의 에칭 속도에 대한 피에칭막(112)의 에칭 속도의 비가 큰 것이 바람직하다. 마스크막(113)으로서, 예를 들면, SiN막, SiON막 등의 무기막을 이용할 수 있다. 또한, 마스크막(113)의 두께를, 예를 들면, 26㎚로 할 수 있다.
반사 방지막(114)은 그 위에 형성되는 레지스트막(115)을 노광할 때의 반사 방지막(Bottom Anti-Reflective Coating; BARC)으로서 기능한다. 반사 방지막(114)으로서, 예를 들면, 유기 BARC로 불리는 CxHyOz로 이루어지는 막 등을 이용할 수 있다. 또한, 반사 방지막(114)의 두께를, 예를 들면, 30㎚로 할 수 있다.
레지스트막(115)은 웨이퍼(W) 상에 반사 방지막(114)을 거쳐서 형성되어 있다. 레지스트막(115)은 노광되고, 현상되어, 그 후의 SWP에 있어서의 코어재로 되는 제 1 라인부(115a)를 제공한다. 레지스트막(115)으로서, 예를 들면, ArF 레지스트를 이용할 수 있다. 또한, 레지스트막(115)의 두께를, 예를 들면, 100㎚로 할 수 있다.
다음에, 포토리소그래피 공정 S12를 실행한다. 포토리소그래피 공정 S12에서는 도 4a의 (b)에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 레지스트막(115)으로 이루어지는 제 1 라인부(115a)를 형성한다.
구체적으로는 반사 방지막(114) 상에 형성된 레지스트막(115)을, 소정의 패턴을 갖는 포토 마스크(도시하지 않음)를 거쳐서 노광하고, 현상하는 것에 의해서, 레지스트막(115)으로 이루어지는 제 1 라인부(115a)를 포함하는 패턴이 형성된다. 제 1 라인부(115a)는 반사 방지막(114)을 에칭할 때에, 마스크로서 기능한다. 제 1 라인부(115a)는 라인 폭 L1 및 스페이스 폭 S1을 갖고, 간격 D1(=L1+S1)로 배열한다. 라인 폭 L1 및 스페이스 폭 S1은 특히 한정되지 않지만, 모두, 예를 들면, 60㎚로 할 수 있다.
또한, 라인부는 평면상에, 제 1 방향을 따라 연장하는 구조체이며, 인접하는 동종의 구조체로부터, 제 1 방향과 직교하는 제 2 방향을 따라 소정의 거리로 배열된다. 라인 폭은 라인부의 제 2 방향을 따른 길이이다. 스페이스 폭은 인접하는 2개의 라인부의 사이의 갭의 제 2 방향을 따른 길이이다. 또한, 라인부가 배열되는 간격은 하나의 라인부의 중심과 인접하는 라인부의 중심의 거리이다.
다음에, 마스크 패턴 형성 공정 S13?S18을 실행한다. 우선, 제 1 패턴 형성 공정 S13에서는 웨이퍼(W)에 플라즈마를 조사하고, 웨이퍼(W) 상에 반사 방지막(114)을 거쳐서 형성된 레지스트막(115)으로 이루어지는 제 1 라인부(115a)를 마스크로 해서 반사 방지막(114)을 에칭한다. 이에 따라, 레지스트막(115)과 반사 방지막(114)으로 이루어지는 제 2 라인부(114a)를 포함하는 패턴을 형성한다.
또한, 제 1 패턴 형성 공정 S13에 있어서는 반사 방지막(114)을 에칭하는 동시에, 제 1 라인부(115a)를 트리밍하는 것에 의해서, 제 1 라인부(115a)의 라인 폭(L1)보다도 작은 라인 폭(L2)를 갖는 제 2 라인부(114a)를 형성해도 좋다(도 4a의(c)). 이하, 본 실시형태에서는 제 1 라인부(115a)의 트리밍도 동시에 실행하는 경우에 대해 구체적으로 설명한다.
제 1 패턴 형성 공정 S13에서는 플라즈마 처리 장치(100)의 처리 가스 공급부(72)로부터 챔버(10) 내에 소정의 처리 가스를 적당한 유량으로 도입하고, 배기 장치(26)에 의해 챔버(10) 내의 압력을 설정값으로 조절한다. 그리고, 고주파 전원(74)으로부터 플라즈마 생성용의 제 1 고주파(40㎒ 이상)를 정합기(76) 및 상부 급전봉(78)을 거쳐서 상부 전극(60)에 인가한다. 또한, 스위치(44)를 온으로 하고, 정전 흡착력에 의해서, 웨이퍼(W)를 정전 척(40)으로 끌어당긴다. 이에 따라, 웨이퍼(W)와 정전 척(40)의 사이의 접촉 계면에 전열 가스(He 가스)를 가둔다. 상부 전극(60)의 가스 토출 구멍(68)으로부터 토출된 처리 가스가, 양 전극(12, 60) 간에 인가되는 고주파에 의해서 처리공간(PS)에서 플라즈마화된다.
제 1 패턴 형성 공정 S13에서는 처리 가스로서, 예를 들면, CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와, Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용할 수 있다.
상기한 처리 가스를 이용하는 것에 의해, 레지스트막(115)으로 이루어지는 제 1 라인부(115a)를 마스크로 해서, 반사 방지막(114)이 에칭 되는 동시에, 제 1 라인부(115a) 자체도 트리밍된다. 그 결과, 레지스트막(115)과 반사 방지막(114)으로 이루어지고, 제 1 라인부(115a)의 라인 폭(L1)(도 4a의 (b))보다도 작은 라인 폭 (L2)(도 4a의 (c))를 갖는 제 2 라인부(114a)가 형성된다. 즉, 제 1 라인부(115a)의 라인 폭(L1) 및 스페이스 폭(S1)과, 제 2 라인부(114a)의 라인 폭(L2) 및 스페이스 폭(S2)의 대소 관계는 L2<L1, S2>S1로 된다. L2 및 S2의 값은 특히 한정되는 것은 아니며, 예를 들면, L2를 30㎚, S2를 90㎚로 할 수 있다.
여기서, 가변 직류 전원(80)으로부터 고전압의 부의 직류 전압(VDC)를 상부 전극(60)에 인가하면, 상부 전극(60)과 플라즈마(PR)의 사이에 형성되는 상부 이온 시스(SHU)가 두꺼워지고, 시스 전압(VU)는 직류 전압에 대략 동일한 크기가 된다. 이에 따라, 플라즈마(PR)중의 이온(+)은 상부 이온 시스(SHU)의 전계에서 가속되고, 큰 운동 에너지를 갖게 된다. 이 이온이 큰 충격 에너지로 상부 전극(60)(전극판(62))에 충돌하면, 전극판(62)으로부터 수많은 2차 전자(e)가 방출된다. 전극판(62)으로부터 방출된 2차 전자(e)는 상부 이온 시스(SHU)의 전계에서 이온과는 역 방향으로 가속되어 플라즈마(PR)을 빠져 나가고, 또한 하부 이온 시스(SHL)를 횡단하여, 서셉터(12) 상의 웨이퍼(W)의 표면에 큰 에너지로 주입된다. 즉, 웨이퍼(W)의 표면의 레지스트막(115)으로 이루어지는 제 1 라인부(115a)에 전자가 조사된다. 전자의 조사에 의해, 제 1 라인부(115a)를 구성하는 레지스트의 고분자가 전자의 에너지를 흡수하고, 조성 변화나, 구조 변화, 가교 반응 등을 일으킨다. 이에 따라, 제 1 라인부(115a)가 개질된다.
이 때, 2차 전자(e)는 플라즈마(PR) 내를 등속도로 통과하지만, 하부 이온 시스(SHL)의 시스 전압(VL)(또는 자기 바이어스 전압)은 낮을수록 좋으며, 통상은 100V 이하가 바람직하다. 따라서, 서셉터(12)에 인가되는 제 2 고주파(13.56㎒)의 파워를 50W 이하로 선정해도 좋고, 더욱 바람직하게는 0W로 해도 좋다.
또한, 도 5에 나타내는 원리로부터, 상부 전극(60)에 인가하는 부의 직류 전압(VDC)의 절대값을 크게 할수록, 웨이퍼(Ｗ) 상의 레지스트막(115)으로 이루어지는 제 1 라인부(115a)에 주입되는 전자의 에너지를 크게 할 수 있다. 그 결과, 웨이퍼(Ｗ) 상의 레지스트막(115)으로 이루어지는 제 1 라인부(115a)에 있어서의 전자의 침입 깊이, 즉 개질 깊이를 크게 할 수 있다.
일반적으로는 전자가 레지스트에 주입되었을 때의 전자 에너지와 전자 침입 깊이는 도 6에 나타내는 바와 같은 대략 비례 관계에 있는 것이 이론적으로 알려져 있다. 이 이론에 의하면, 전자 에너지가 600eV일 때의 침입 깊이는 약 30㎚이고, 전자 에너지가 1000eV일 때의 침입 깊이는 약 50㎚이며, 전자 에너지가 1500eV일 때의 침입 깊이는 약 120㎚이다.
단, 제 1 패턴 형성 공정 S13에서는 상부 전극(60)에 인가하는 부극성 직류 전압 (VDC)의 절대값을 너무 크게 하면, 플라즈마에 의해 반사 방지막(114)이 너무 에칭되게 된다. 그 때문에, 상부 전극(60)에 인가하는 부극성 직류 전압(VDC)의 절대값은 소정의 절대값(VAB) 이하인 것이 바람직하다. 구체적으로는 소정의 절대값(VAB)를, 예를 들면, 600V로 할 수 있다. 그리고, 부극성 직류 전압 (VDC)의 절대값을, 예를 들면, 600V로 할 수 있다.
또한, 제 1 패턴 형성 공정 S13에서는 서셉터(12)에 지지되어 있는 웨이퍼(W)의 면내에 있어서의 온도 분포를 조정해도 좋다. 이 조정에 의해서, 후술하는 바와 같이, 웨이퍼(W)의 면내에 있어서의 제 2 라인부(114a)의 라인 폭(L2)의 분포를 제어할 수 있다.
다음에, 조사 공정 S14를 실행한다. 조사 공정 S14에서는 도 ４B(d)에 나타내는 바와 같이, 레지스트막(115) 및 반사 방지막(114)으로 이루어지는 제 2 라인부(114a)에 전자를 조사한다.
조사 공정 S14에서도, 제 1 패턴 형성 공정 S13과 마찬가지로, 처리 가스 공급부(72)로부터 소정의 처리 가스를 적당한 유량으로 챔버(10) 내에 도입하고, 배기 장치(26)에 의해 챔버(10) 내의 압력을 설정값으로 조절한다. 그리고, 고주파 전원(74)으로부터 플라즈마 생성용의 제 1 고주파(40㎒ 이상)를 정합기(76) 및 상부 급전봉(78)을 거쳐서 상부 전극(60)에 인가한다. 상부 전극(60)의 가스 토출 구멍(68)으로부터 토출된 처리 가스가, 양 전극(12, 60) 간에 인가되는 고주파에 의해서 처리공간(PS)에서 플라즈마화된다.
단, 조사 공정 S14는 에칭을 위해서가 아니라, 제 1 패턴 형성 공정 S13에서 형성된 제 2 라인부(114a)를 개질하기 위해 실행된다. 따라서, 처리 가스로서, 큰 에칭 능력을 갖는 처리 가스, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스 대신에, 작은 에칭 능력을 갖는 처리 가스, 예를 들면, 수소(H2) 가스와, Ar 가스 등의 혼합 가스 등이 이용된다.
상기한 처리 가스를 이용하는 것에 의해, 조사 공정 S14에서는 레지스트막(115)과 반사 방지막(114)으로 이루어지는 제 2 라인부(114a)의 라인 폭(L2)는 거의 변화하지 않는다.
조사 공정 S14에서도, 제 1 패턴 형성 공정 S13과 마찬가지로, 가변 직류 전원(80)으로부터 직류 전압(VDC)을 부극성의 고압으로 상부 전극(60)에 인가한다. 직류 전압(VDC)을 상부 전극(60)에 인가하면, 플라즈마(PR)중의 이온(+)이 상부 이온 시스 (SHU)의 전계에서 가속되어 상부 전극(60)(전극판(62))에 부딪칠 때의 이온 충격 에너지가 증가하고, 방전에 의해서 전극판(62)으로부터 방출되는 2차 전자(e)가 많아진다. 그리고, 전극판(62)으로부터 방출된 2차 전자(e)는 서셉터(12) 상의 웨이퍼(W)의 표면에 소정의 고에너지로 주입된다. 즉, 웨이퍼(W)의 표면의 레지스트막(115)과 반사 방지막(114)으로 이루어지는 제 2 라인부(114a)에 포함되어 있는 레지스트막(115)에 전자가 조사된다. 조사 공정 S14에서도, 레지스트막(115)에 전자가 조사되면, 레지스트막(115) 중의 레지스트의 고분자가 전자의 에너지를 흡수해서 조성 변화나, 구조 변화, 가교 반응 등을 일으킨다. 이에 따라, 제 2 라인부(114a)가 개질된다.
또한, 조사 공정 S14에서는 작은 에칭 능력을 갖는 처리 가스를 이용하는 것에 의해 플라즈마에 의한 에칭이 거의 실행되지 않기 때문에, 상부 전극(60)에 인가하는 부극성 직류 전압(VDC)의 절대값은 전술한 소정의 절대값(VAB)보다 크게 해도 좋다. 구체적으로는 전술한 바와 같이, 소정의 절대값(VAB)을, 예를 들면, 600V로 할 때에, 부극성 직류 전압(VDC)의 절대값을, 예를 들면, 900V로 할 수 있다.
다음에, 산화 실리콘막 성막 공정 S15를 실행한다. 산화 실리콘막 성막 공정 S15에서는 도 ４B(e)에 나타내는 바와 같이, 제 2 라인부(114a)를 등방적으로 피복하도록 산화 실리콘막(116)을 성막한다.
또한, 산화 실리콘막(116)은 SiO2에 한정되지 않으며, SiO2막과는 산소와 실리콘의 조성비가 다른 SiOx, 또는 실리콘과 산소를 주성분으로서 포함하는 다른 조성을 갖는 재료에 의해 형성되어도 좋다. 또한, 산화 실리콘막(116)은 산질화실리콘(SiON)에 의해 형성되어도 좋다.
산화 실리콘막(116)의 성막은 레지스트막(115) 및 반사 방지막(114)이 제 2 라인부(114a)로서 남은 상태에서 실행한다. 일반적으로 레지스트막(115)이 고온에 약하기 때문에, 저온(예를 들면, 300℃ 이하 정도)에서 실행하는 것이 바람직하다. 산화 실리콘막(116)의 성막 방법으로서는 저온에서 성막할 수 있는 것이면 좋다. 본 실시형태에서는 저온에서의 분자층 퇴적(Molecular Layer Deposition, 이하 MLD라 함), 즉, 저온 MLD에 의해서 실행할 수 있다. 그 결과, 도 ４B(e)에 나타내는 바와 같이, 웨이퍼(W)의 전면에 산화 실리콘막(116)이 성막되고, 제 2 라인부(114a)의 측면에도 제 2 라인부(114a)의 측면을 피복하도록 산화 실리콘막(116)이 성막된다. 이 때의 산화 실리콘막(116)의 두께를(D)로 하면, 제 2 라인부(114a)의 측면을 피복하는 산화 실리콘막(116)의 폭도(D)로 된다. 산화 실리콘막(116)의 두께(D)를, 예를 들면, 30㎚로 할 수 있다.
여기서, 저온 MLD에 의한 산화 실리콘막 성막 공정에 대해 설명한다.
저온 MLD에 있어서는 실리콘을 포함하는 원료 가스를 성막 장치의 처리용기 내에 공급하고, 실리콘 원료를 웨이퍼(W) 상에 흡착시키는 공정과, 산소를 포함하는 가스를 처리용기 내에 공급하고, 실리콘 원료를 산화시키는 공정을 교대로 반복한다.
구체적으로, 실리콘을 포함하는 원료 가스를 웨이퍼(W) 상에 흡착시키는 공정(이하, 흡착 공정)에 있어서, 실리콘을 포함하는 원료 가스로서, 1분자 내에 2개의 아미노기를 갖는 아미노실란 가스, 예를 들면, 비스터셔리부틸아미노실란(이하, BTBAS라 칭함)을, 실리콘 원료 가스의 공급 노즐을 거쳐서 처리용기 내에 소정 시간 공급한다. 이에 따라, 웨이퍼(W) 상에 BTBAS를 흡착시킨다.
다음에, 산소를 포함하는 가스를 처리용기 내에 공급하고, 웨이퍼(W) 상에 흡착된 BTBAS를 산화시키는 공정(이하, 산화 공정)에 있어서는 산소를 포함하는 가스로서, 예를 들면, 고주파 전원을 구비한 플라즈마 생성 기구에 의해서 플라즈마화된 O2 가스를, 가스 공급 노즐을 거쳐서 처리용기 내에 소정 시간 공급한다. 이에 따라, 웨이퍼(W) 상에 흡착된 BTBAS가 산화되고, 산화 실리콘막(116)이 형성된다.
또한, 흡착 공정과 산화 공정의 사이에, 직전의 공정에 있어서의 잔류 가스를 제거하기 위해, 처리용기 내를 진공 배기하면서 퍼지 가스를 처리용기 내에 공급하는 공정(이하, 퍼지 공정)을 소정 시간 실행할 수 있다. 따라서, 흡착 공정, 퍼지 공정, 산화 공정, 및 퍼지 공정이 이 순서로 반복된다. 퍼지 가스로서는, 예를 들면, 질소 가스 등의 불활성 가스를 이용할 수 있다. 단, 퍼지 공정은 처리용기 내에 잔류해 있는 가스를 제거할 수 있으면 좋다. 이 때문에, 퍼지 공정에 있어서, 퍼지 가스를 공급하는 일 없이(원료 가스도 공급하는 일 없이) 처리용기 내를 진공으로 배기하는 것만으로도 좋다.
또한, 저온 MLD에 의한 산화 실리콘막(116)의 성막에는 BTBAS 이외의 유기 실리콘을 포함하는 원료 가스를 이용해도 좋다. 유기 실리콘을 포함하는 원료 가스의 예는 아미노실란계 전구체(precursor)이다. 아미노실란계 전구체의 예는 1가 또는 2가의 아미노실란계 전구체이다. 1가 또는 2가의 아미노실란계 전구체의 구체적인 예는 BTBAS, BDMAS(비스디메틸아미노실란), BDEAS(비스디에틸아미노실란), DPAS(디프로필아미노실란), ＢＡＳ(부틸아미노실란), 및 DIPAS(디이소프로필아미노실란)이다.
또한, 아미노실란계 전구체로서, 3가의 아미노실란계 전구체를 이용할 수도 있다. 3가의 아미노실란계 전구체의 예는 TDMAS(트리디메틸아미노실란)이다.
또한, 유기 실리콘을 포함하는 Si 소스 가스로서는 아미노실란계 전구체 이외에, 에톡시실란계 전구체를 이용할 수도 있다. 에톡시실란계 전구체는, 예를 들면, TEOS(테트라에톡시실란)이다.
한편, 산소를 포함하는 가스로서는 O2 가스 이외에, NO 가스, N2O 가스, H2O 가스, O3 가스를 이용할 수 있고, 이들을 고주파 전계에 의해 플라즈마화해서 산화제로서 이용할 수 있다. 이러한 산소를 포함하는 가스의 플라즈마를 이용하는 것에 의해, 산화 실리콘막의 성막을 300℃ 이하에서 실행할 수 있다. 또한, 산소를 포함하는 가스의 가스 유량, 고주파 전원의 전력, 처리용기 내의 압력을 또한 조정하는 것에 의해, 산화 실리콘막의 성막을 100℃ 이하 또는 실온에서 실행할 수 있다.
다음에, 에치백 공정 S16을 실행한다. 에치백 공정 S16에서는 산화 실리콘막(116)을, 제 2 라인부(114a)의 상부에서 제거하는 동시에, 도 ４B(f)에 나타내는 바와 같이, 제 2 라인부(114a)의 측벽부(116a)로서 잔존하도록, 산화 실리콘막(116)을 에치백한다.
에치백 공정 S16에서는 재차 플라즈마 처리 장치(100) 내에서, 처리 가스 공급부(72)로부터 소정의 처리 가스를 적당한 유량으로 챔버(10) 내에 도입하고, 배기 장치(26)에 의해 챔버(10) 내의 압력을 설정값으로 조절한다. 그리고, 고주파 전원(74)으로부터 플라즈마 생성용의 제 1 고주파(40㎒ 이상)를 정합기(76) 및 상부 급전봉(78)을 거쳐서 상부 전극(60)에 인가한다. 그러면, 샤워헤드(60)로부터 토출된 처리 가스가 양 전극(12, 60)간에서 고주파 방전에 의해 해리/전리하여 플라즈마가 생성된다.
에치백 공정 S16에서는 처리 가스로서, 예를 들면, CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와, Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용할 수 있다.
상기한 처리 가스를 이용하는 것에 의해, 산화 실리콘막(116)이 주로 웨이퍼(W)의 표면에 수직인 방향을 따라 이방적으로 에칭된다. 그 결과, 산화 실리콘막(116)이 제 2 라인부(114a)의 상부에서 제거되는 동시에, 제 2 라인부(114a)의 측면을 피복하는 측벽부(116a)로서만 남는다. 이 때, 제 2 라인부(114a)와 인접하는 제 2 라인부(114a)의 사이의 스페이스부에 형성된 산화 실리콘막(116)도 제거되어 있다. 이하, 측벽부(116a)에 의해서 측면이 피복된 제 2 라인부(114a)를 측면 피복 라인부(114b)로 한다.
측면 피복 라인부(114b)의 라인 폭을 L2´, 스페이스 폭을 S2´로 하면, 제 2 라인부(114a)의 라인 폭 L2가 30㎚, 측벽부(116a)의 두께 D가 30㎚인 경우, L2´=L2+D×2, S2´=S2-D×2이기 때문에, L2´를 90㎚, S2´를 30㎚로 할 수 있다.
다음에, 마스크막(113)을 에칭하는 에칭 공정 S17을 실행한다. 에칭 공정 S17에서는 측벽부(116a)와 제 2 라인부(114a)를 포함하는 측면 피복 라인부(114b)를 마스크로 해서, 마스크막(113)을 에칭한다.
에칭 공정 S17에서도, 처리 가스 공급부(72)로부터 소정의 처리 가스를 적당한 유량으로 챔버(10) 내에 도입하고, 플라즈마 생성용의 제 1 고주파(40㎒ 이상)를 상부 전극(60)에 인가하는 동시에, 이온 인입용의 제 2 고주파(13.56㎒)를 서셉터(12)에 인가한다. 공급된 처리 가스는 양 전극(12, 60) 사이에서 고주파의 방전에 의해서 플라즈마화되고, 이 플라즈마에 의해 생성되는 래디컬이나 이온에 의해서, 마스크막(113)이 에칭된다.
에칭 공정 S17에서도, 처리 가스로서, 예를 들면, CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와, Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용할 수 있다.
에칭 공정 S17에서는 측면 피복 라인부(114b)와 인접하는 측면 피복 라인부(114b)의 사이의 스페이스부인 영역(R1)에서, 마스크막(113)이 에칭된다.
다음에, 제 2 패턴 형성 공정 S18을 실행한다. 제 2 패턴 형성 공정 S18에서는 레지스트막(115)과 반사 방지막(114)으로 이루어지는 제 2 라인부(114a)를 애싱한다. 이에 따라, 산화 실리콘막(116)으로 이루어지는 측벽부(116a)로서 잔존하는 제 3 라인부(116a)를 포함하는 마스크 패턴을 형성한다. 제 2 패턴 형성 공정 S18이 종료했을 때의 웨이퍼(W)의 단면은 도 4c의 (g)에 나타난다.
제 2 패턴 형성 공정 S18에서도, 처리 가스 공급부(72)로부터 소정의 처리 가스를 적당한 유량으로 챔버(10) 내에 도입하고, 플라즈마 생성용의 제 1 고주파(40㎒ 이상)를 상부 전극(60)에 인가하는 동시에, 이온 인입용의 제 2 고주파(13.56㎒)를 서셉터(12)에 인가한다. 공급된 처리 가스는 양 전극(12, 60) 사이에서 고주파의 방전에 의해서 플라즈마화되고, 이 플라즈마에 의해 생성되는 래디컬이나 이온에 의해서, 레지스트막(115)과 반사 방지막(114)으로 이루어지는 제 2 라인부(114a)가 애싱된다.
제 2 패턴 형성 공정 S18에서는 처리 가스로서, 예를 들면, 수소(H2) 가스, 질소(N2) 가스 등의 혼합 가스 등을 이용할 수 있다.
상기한 처리 가스를 이용하는 것에 의해, 레지스트막(115)과 반사 방지막(114)으로 이루어지는 제 2 라인부(114a)가 애싱되고, 산화 실리콘막(116)으로 이루어지며, 측벽부(116a)로서 잔존해 있는 제 3 라인부(116a)를 포함하는 패턴이 형성된다.
제 3 라인부(116a)는 마스크막(113)을 에칭할 때에, 마스크로서 기능한다. 제 3 라인부(116a)의 라인 폭을 L3, 스페이스 폭을 S3, S3´로 하면, 제 2 라인부(114a)의 라인 폭 L2가 30㎚, 측벽부(116a)의 두께 D가 30㎚인 경우, L3=D, S3=L2, S3´=S2´이기 때문에, L3을 30㎚, S3 및 S3´를 30㎚로 할 수 있다.
즉, 제 3 라인부(116a)는 라인 폭 L3 및 스페이스 폭 S3을 갖고, 간격 D2(=L3+S3)로 배열된다. 여기서, 간격 D2=L3+S3=60㎚이고, 제 1 라인부(115a)의 간격 D1=L1+S1=120㎚의 절반으로 되어 있다. 또한, 제 3 라인부(116a)의 라인 폭 L3 및 스페이스 폭 S3은 각각 제 1 라인부(115a)의 라인 폭 L1 및 스페이스 폭 S1의 절반으로 되어 있다. 즉, 본 실시형태에서는 제 1 간격 D1(=120㎚)로 배열되는 제 1 라인부(115a)의 절반의 간격인 제 2 간격 D2(=60㎚)로 배열되는 제 3 라인부(116a)를 포함하는 마스크 패턴을 형성할 수 있다.
다음에, 마스크막 에칭 공정 S19를 실행한다. 마스크막 에칭 공정 S19에서는 제 3 라인부(116a)를 마스크로서 이용하여, 웨이퍼(W)에 조사한 플라즈마에 의해 마스크막(113)을 에칭한다. 이에 따라, 도 ４C(h)에 나타내는 바와 같이, 마스크막(113)으로 이루어지는 제 ４ 라인부(113a)를 형성한다.
마스크막 에칭 공정 S19에서도, 처리 가스 공급부(72)로부터 소정의 처리 가스를 적당한 유량으로 챔버(10) 내에 도입하고, 플라즈마 생성용의 제 1 고주파(40㎒ 이상)를 상부 전극(60)에 인가하는 동시에, 이온 인입용의 제 2 고주파(13.56㎒)를 서셉터(12)에 인가한다. 공급된 처리 가스는 양 전극(12, 60) 사이에서 고주파의 방전에 의해서 플라즈마화되고, 이 플라즈마에 의해 생성되는 래디컬이나 이온에 의해서, 마스크막(113)이 에칭된다.
마스크막 에칭 공정 S19에서도, 처리 가스로서, 예를 들면, CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와, Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용할 수 있다.
상기한 처리 가스를 이용하는 것에 의해, 산화 실리콘막(116)으로 이루어지는 제 3 라인부(116a)를 마스크로 해서, 마스크막(113)이 에칭된다. 그 결과, 마스크막(113)으로 이루어지고, 제 3 라인부(116a)와 라인 폭이 대략 동일한 제 ４ 라인부(113a)가 형성된다.
다음에, 피에칭막 에칭 공정 S20을 실행한다. 피에칭막 에칭 공정 S20에서는 웨이퍼(W)에 조사한 플라즈마에 의해, 피에칭막(112)을, 마스크막(113)으로 이루어지는 제 ４ 라인부(113a)를 마스크로 해서 에칭하는 것에 의해서, 도 ４C(i)에 나타내는 바와 같이, 피에칭막(112)으로 이루어지는 제 ５ 라인부(112a)를 형성한다.
피에칭막 에칭 공정 S20에서도, 처리 가스 공급부(72)로부터 소정의 처리 가스를 적당한 유량으로 챔버(10) 내에 도입하고, 플라즈마 생성용의 제 1 고주파(40㎒ 이상)를 상부 전극(60)에 인가하는 동시에, 이온 인입용의 제 2 고주파(13.56㎒)를 서셉터(12)에 인가한다. 공급된 처리 가스는 양 전극(12, 60)간에서 고주파의 방전에 의해서 플라즈마화되고, 이 플라즈마에 의해 생성되는 래디컬이나 이온에 의해서, 피에칭막(112)이 에칭된다.
피에칭막 에칭 공정 S20에서도, 처리 가스로서, 예를 들면, CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와, Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용할 수 있다.
상기한 처리 가스를 이용하는 것에 의해, 마스크막(113)으로 이루어지는 제 ４ 라인부(113a)를 마스크로 해서, 피에칭막(112)이 에칭된다. 그 결과, 피에칭막(112)으로 이루어지고, 제 3 라인부(116a) 및 제 ４ 라인부(113a)와 라인 폭이 대략 동일한 제 ５ 라인부(112a)가 형성된다.
또한, 피에칭막 에칭 공정 S20에서는 서셉터(12)에 지지되어 있는 웨이퍼(W)의 면내에 있어서의 온도 분포를 조정해도 좋다. 이 조정에 의해서, 후술하는 바와 같이, 웨이퍼(W)의 면내에 있어서의 제 ５ 라인부(112a)의 라인 폭 L3의 분포를 제어할 수 있다.
다음에, 도 ４b의 (f) 및 도 7을 참조하여, 본 실시형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법에 있어서, 실리콘 산화막을 에치백할 때에 레지스트막으로 이루어지는 코어재의 변형을 방지할 수 있는 효과에 대해 설명한다. 도 7은 종래의 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법에 있어서, 에치백 공정 S16까지가 실행된 후의 웨이퍼(W)의 상태를 모식적으로 나타내는 단면도이다.
ArF 레지스트 등의 레지스트막(115)은 플라즈마 내성 또는 에칭 내성이 약하기 때문에, 플라즈마 에칭을 실행할 때에, 레지스트막(115)으로 이루어지는 제 2 라인부(114a)의 표면이 거칠어지거나, 제 2 라인부(114a)의 측면이 오목볼록하게 되는 경향이 있으며, LER(Line Edge Roughness)이나 LWR(Line Width Roughness)이 악화되어 버린다. 또한, 제 2 라인부(114a)는 매우 좁은 폭을 갖기 때문에, 제 2 라인부(114a)의 측면의 오목볼록에 의해, 제 2 라인부(114a)는 위에서 보면 사행(蛇行)하고 있는 것과 같이도 보이며, LER이나 LWR이 더욱 악화되는 경우도 있다.
이러한 레지스트막(115)으로 이루어지는 제 2 라인부(114a)를 SWP의 코어재로서 이용하는 경우에 있어서, 산화 실리콘막 성막 공정 S15에서 산화 실리콘막(116)을 성막할 때는 제 2 라인부(114a)가 플라즈마에 노출되게 된다. 플라즈마에 노출되면, 제 2 라인부(114a)의 표면이 거칠어지거나, 또는 변형되는 경우가 있다. 또한, 에치백 공정 S16에 있어서 산화 실리콘막(116)을 에치백하는 경우에, 제 2 라인부(114a)의 상부의 산화 실리콘막(116)이 제거되는 것에 의해, 제 2 라인부(114a)가 플라즈마에 노출되기 때문에, 제 2 라인부(114a)의 표면이 거칠어지거나, 또는 변형되는 경우가 있다.
예를 들면, 도 7의 (a)에 나타내는 바와 같이, 산화 실리콘막 성막 공정 S15에 있어서, 제 2 라인부(114a)의 라인 폭이 플라즈마와 반응해서 L2s(<L2)로 작아지면, 측벽부(116a)로 이루어지는 제 3 라인부(116a)가, 교대로 다른 스페이스 폭으로 배열되게 되고, 원하는 형상을 갖는 제 3 라인부(116a)를 형성할 수 없을 우려가 있다.
또한, 예를 들면, 도 7의 (b)에 나타내는 바와 같이, 산화 실리콘막 성막 공정 S15 또는 에치백 공정 S16에 있어서, 제 2 라인부(114a)의 상단측의 선폭 L2t가, 근원측의 선폭 L2b보다도 작아지는 경우가 있다. 이것은 제 2 라인부(114a)의 상단측일수록 플라즈마에 노출되기 쉽기 때문이다. 이와 같은 경우, 측벽부(116a)를 웨이퍼(W)의 표면에 수직으로 형성할 수 없고, 교대로 역 방향으로 경사지게 되며, 원하는 형상을 갖는 제 3 라인부(116a)를 형성할 수 없을 우려가 있다.
또한, 예를 들면, 도 7의 (c)에 나타내는 바와 같이, 산화 실리콘막 성막 공정 S15 또는 에치백 공정 S16에 있어서, 제 2 라인부(114a)의 측면이 울퉁불퉁하게 되고, 측벽부(116a)의 측벽도 울퉁불퉁하게 되는 경우가 있다. 이와 같은 경우, 측벽부(116a)로 이루어지는 제 3 라인부(116a)의 전술한 LER이나 LWR 등이 악화되며, 원하는 형상을 갖는 제 3 라인부(116a)를 형성할 수 없을 우려가 있다.
그리고, 측벽부(116a)가 변형되면, 측벽부(116a)를 마스크로 해서 하층의 마스크층(113)이나 피에칭막(112)을 순차적으로 에칭할 때에, 그 변형된 형상이 전사된다. 그 때문에, 피에칭막(112)을 에칭해서 제 ５ 라인부(112a)를 형성할 때에, 제 5 라인부(112a)를 정밀도 좋게 형성할 수 없다.
본 실시형태에 따르면, 산화 실리콘막(116)을 성막하기 전에, 레지스트막(115)으로 이루어지는 제 2 라인부(114a)에 전자를 조사하는 것에 의해서, 제 2 라인부(114a)를 개질해 둔다. 그 결과, 플라즈마에 대한 내성이 향상하기 때문에, 산화 실리콘막(116)을 성막한 후, 산화 실리콘막(116)을 측벽부(116a)만이 잔존하도록 에치백할 때에, 코어재인 제 2 라인부(114a)의 변형을 방지할 수 있다. 또한, 제 2 라인부(114a)의 변형이 방지되기 때문에, 제 2 라인부(114a)를 마스크로 해서 하층의 막을 에칭할 때에, 에칭에 의해서 형성되는 형상을 정밀도 좋게 할 수 있다. 또한, 에칭에 의해서 형성되는 패턴이 쓰러지는 것을 방지할 수 있다.
또, 본 실시형태에서는 제 1 패턴 형성 공정 S13 및 조사 공정 S14의 어느 것에 있어서도, 웨이퍼(W)에 전자를 조사하고, 제 2 라인부(114a)를 개질 하는 예에 대해 설명하였다. 그러나, 산화 실리콘막 성막 공정 S15를 실행할 때 까지, 웨이퍼(W)에 전자를 조사하고, 제 2 라인부(114a)가 개질되면 좋다. 따라서, 제 1 패턴 형성 공정 S13에서는 전자를 조사하지 않고, 조사 공정 S14에 있어서만 전자를 조사하도록 해도 좋다. 조사 공정 S14에 있어서만 전자를 조사하도록 한 예를 도 8에 나타낸다. 도 8은 본 실시형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법의 다른 예에 대해 각 공정의 수순을 설명하기 위한 흐름도이다.
도 8에 있어서는 도 3에 있어서의 제 1 패턴 형성 공정 S13 대신에, 제 1 패턴 형성 공정 S13´를 실행한다. 제 1 패턴 형성 공정 S13´에서는 전자를 조사하지 않고, 반사 방지막(114)을 에칭하는 것에 의해서, 제 2 라인(114a)을 포함하는 패턴을 형성한다. 또한, 제 1 패턴 형성 공정 S13´ 이외의 각 공정은 도 3에 있어서의 각 공정과 마찬가지이다.
여기서, 실시예 1 및 실시예 2를 실시하고, 비교예 1과 비교하는 것에 의해서, 측벽부(116a)에서 측면이 피복된 제 2 라인부(114a)의 형상의 평가를 실행하였다. 그 평가 결과에 대해, 표 1을 참조하면서 설명한다.
(실시예 1)
실시예 1로서, 도 3에 있어서의 스텝 S11 내지 스텝 S18의 각 공정을 실행하였다. 실시예 1에 있어서의 스텝 S13, 스텝 S14, 스텝 S16 내지 스텝 S18의 각 공정의 조건을 이하에 나타낸다.
(A) 제 1 패턴 형성 공정 Ｓ13
성막 장치 내 압력: 800ｍTorr
고주파 전원 파워(40㎒/13㎒) : 200/0W
상부 전극의 전위：－600V
웨이퍼 온도: 중심측/외주측＝30/30℃
처리 가스의 유량：CF4/O2/Ar＝150/５0/1000sccm
처리 시간：30초
(B) 조사 공정 S14
성막 장치 내 압력：100ｍTorr
고주파 전원 파워(40㎒/13㎒) : 500/0Ｗ
상부 전극의 전위：-900V
웨이퍼 온도: 중심측/외주측＝30/30℃
처리 가스의 유량: H2/Ar＝450/450sccm
처리 시간：10초
(C) 에치 백 공정 S16
성막 장치 내 압력: 30ｍTorr
고주파 전원 파워(40㎒/13㎒) : 500/100Ｗ
상부 전극의 전위：300V
웨이퍼 온도: 중심측/외주측＝30/30℃
처리 가스의 유량: Ｃ4Ｆ6/Ar/O2＝15/450/22.5sccm
처리 시간：25초
(D) 에칭 공정 S17
성막 장치 내 압력：30ｍTorr
고주파 전원 파워(40㎒/13㎒）: 400/0Ｗ
상부 전극의 전위：0Ｖ
웨이퍼 온도: 중심측/외주측＝30/30℃
처리 가스의 유량：CF4/CHF3/O2＝125/125/20sccm
처리 시간：12초
(E) 제 2 패턴 형성 공정 S18
성막 장치 내 압력: 100ｍTorr
고주파 전원 파워(40㎒/13㎒) : 500/0Ｗ
상부 전극의 전위：0Ｖ
웨이퍼 온도: 중심측/외주측＝30/30℃
처리 가스의 유량: Ｈ2/Ｎ2＝300/900sccm
처리 시간：60초
(실시예 2）
실시예 2로서, 도 8에 있어서의 스텝 S11 내지 스텝 S18의 각 공정을 실행하였다. 실시예 2에 있어서의 스텝 S14, 스텝 S16 내지 스텝 S18의 각 공정의 조건은 실시예 1과 마찬가지이다. 또한, 실시예 2에 있어서의 스텝 S13´의 조건을 이하에 나타낸다.
(F) 제 1 패턴 형성 공정 S13´
성막 장치 내 압력: 800ｍTorr
고주파 전원 파워(40㎒/13㎒): 200/0W
상부 전극의 전위: 0V
웨이퍼 온도: 중심측/외주측=30/30℃
처리 가스의 유량: CF4/O2/Ar=150/20/1000sccm
처리 시간: 55초
(비교예 1)
비교예 1로서, 도 8에 있어서의 스텝 S14를 생략하고, 스텝 S11, 스텝 S12, 스텝 S13´, 스텝 S15 내지 스텝 S18의 각 공정을 실행하였다. 비교예 1에 있어서의 스텝 S16 내지 스텝 S18의 각 공정의 조건은 실시예 1과 마찬가지이다. 또한, 비교예 1에 있어서의 스텝 S13´의 조건은 실시예 2와 마찬가지이다.
표 1은 실시예 1, 실시예 2 및 비교예 1에 있어서, 에치백 공정 S16까지 실행된 후의, 측벽부(116a)에서 측면이 피복된 제 2 라인부(114a)의 라인 폭 L2를 나타낸다.
실시예6 실시예 1 실시예 2 비교예 1
제 1 패턴 형성 공정(스텝 S13)에 있어서의 전자의 조사 있음 없음 없음
조사 공정(스텝 S14)에 있어서의 전자의 조사 있음 있음 없음
제 2 라인부의 라인 폭(선폭)
L2(㎚)		 33.3 28.3 25.
표 1에 나타내는 바와 같이 비교예 1에서는 L2=25.6㎚이지만, 실시예 2에서는 L2=28.3㎚로 되고, 실시예 2에서는 비교예 1에 비해, 제 2 라인부(114a)의 라인 폭 L2가 커졌다. 따라서, 조사 공정 S14에 있어서 전자를 조사하는 것에 의해서, 산화 실리콘막 성막 공정 S15 및 에치백 공정 S16에 있어서 제 2 라인부(114a)가 변형되는 것을 방지할 수 있다.
또한, 표 1에 나타내는 바와 같이, 비교예 1에서는 L2=25.6㎚이고, 실시예 2에서는 L2=28.3㎚이지만, 실시예 1에서는 L2=33.3㎚로 되고, 실시예 1에서는 비교예 1에 비해, 실시예 2보다도 또한 제 2 라인부(114a)의 라인 폭 L2가 커졌다. 따라서, 조사 공정 S14에 있어서 전자를 조사하는 동시에, 제 1 패턴 형성 공정 S13에 있어서도 전자를 조사하는 것에 의해서, 산화 실리콘막 성막 공정 S15 및 에치백 공정 S16에 있어서 제 2 라인부(114a)가 변형되는 것을 더욱 방지할 수 있다.
다음에, 표 2를 참조하여, 제 1 패턴 형성 공정 S13에서, 서셉터(12)에 지지되어 있는 웨이퍼(W)의 면내에 있어서의 온도 분포를 조정하는 것에 의해서, 웨이퍼(W)의 면내에 있어서의 제 2 라인부(114a)의 라인 폭 L2의 분포를 균일하게 할 수 있는 효과에 대해 설명한다.
이하에서는 상기한 (Ａ)의 조건에 있어서, 웨이퍼(W)의 중심측의 온도 TI를 일정(30℃)하게 한 채, 외주측의 온도 TO를 바꾸는 것에 의해서, 웨이퍼(W)의 온도 분포를 조정하고, 웨이퍼(W)의 면내에 있어서의 선폭 CD의 편차를 구하였다. 그 밖의 조건은 상기한 (A)의 조건과 마찬가지이다.
표 2는 웨이퍼(W)의 외주측의 온도 TO가 20℃, 30℃, 40℃일 때의, 웨이퍼(W)의 최외주에 있어서의 CD 시프트량을, 외주측의 온도 TO가 30℃일 때를 기준으로 해서 나타낸다.
또한, 웨이퍼(W)의 사이즈는 300mmφ로 하였다. 또한, CD 시프트량은 트리밍(제 1 패턴 형성 공정 S13) 전의 제 1 라인부(115a)의 라인 폭 L1과, 트리밍(제 1 패턴 형성 공정 S13) 후의 제 2 라인부(114a)의 라인 폭 L2의 차를 의미한다.
웨이퍼의 중심측의 온도 TI(℃) 30 30 30
웨이퍼의 외주측의 온도 TO(℃) 20 30 40
TO=30℃를 기준으로 했을 때의 CD 시프트량(㎚) -3 0 2
℃ 낮은 20℃일 때는 웨이퍼(W)의 최외주에 있어서의 CD 시프트량은 외주측의 온도 TO가 30℃일 때에 비해 3㎚ 작다. 또한, 외주측의 온도 TO가 중심측의 온도 TI보다도 10℃ 높은 40℃일 때는 웨이퍼(W)의 최외주에 있어서의 CD 시프트량은 외주측의 온도 TO가 30℃일 때에 비해 2㎚ 크다. 따라서, 중심측의 온도 TI와 외주측의 온도 TO를 독립적으로 조정하는 것에 의해서, 트리밍 처리(제 1 패턴 형성 공정 S13) 후의 제 2 라인 폭(114a)의 라인 폭 L2를, 웨이퍼(W)의 중심측과 외주측에 있어서, 독립적으로 제어할 수 있다.
따라서, 제 1 패턴 형성 공정 S13에서, 서셉터(12)에 지지되어 있는 웨이퍼(W)의 면내에 있어서의 온도 분포를 조정하는 것에 의해서, 웨이퍼(W)의 면내에 표 2에 나타내는 바와 같이, 외주측의 온도 TO가 중심측의 온도 TI보다도 10 있어서의 제 2 라인부(114a)의 라인 폭 L2의 분포를 균일하게 할 수 있다.
다음에, 도 9 및 표 3을 참조하여, 피에칭막 에칭 공정 S20에서, 웨이퍼(W)의 면내에 있어서의 온도 분포를 조정하는 것에 의해서, 웨이퍼(W)의 면내에 있어서의 피에칭막(112)으로 이루어지는 제 ５ 라인부(112a)의 라인 폭 L3의 분포를, 밀부(A1) 및 소부(A2)의 어느 것에 있어서도 균일하게 할 수 있는 효과에 대해 설명한다. 도 9는 밀부(A1) 및 소부(A2)가 마련된 웨이퍼(W)의 상태를 모식적으로 나타내는 단면도이다.
제 2 패턴 형성 공정 S18까지 실행하여, 비교적 작은 간격 D21(S3+L3)로 제 3 라인부(116a)가 배열되어 있는 영역(이하, "밀부"라 칭함)을 마련할 때까지의 동안에, 비교적 큰(간격 D21보다 큼) 간격 D22로 제 3 라인부(116b)가 배열되어 있는 영역(이하, "소부"라 칭함) A2를 마련한다. 제 3 라인부(116b)를 형성하기 위해서는 산화 실리콘막(116)을 성막한 후, 영역 A1을 마련하는 부분을 별도의 레지스트막 등으로 보호하고, 영역 A2를 마련하는 부분에 다른 레지스트막으로 이루어지는 제 3 라인부(116b)를 포함하는 패턴을 형성한다. 그리고, 형성된 제 3 라인부(116a, 116b)를 포함하는 마스크 패턴을 이용하여 마스크막 에칭 공정 S19 및 피에칭막 에칭 공정 S20을 실행하는 것에 의해서, 제 ５ 라인부(112a, 112b)를 형성한다. 도 9의 좌측에는 비교적 작은 간격 D21(S3+L3)로 제 ５ 라인부(112a)가 배열되어 있는 영역 A1이 마련되어 있고, 도 9의 우측에는 비교적 큰(간격 D21보다 큰) 간격 D22로 제 ５ 라인부(112b)가 배열되어 있는 영역 A2가 마련되어 있다.
이하에서는 실시예 1에 나타낸 (Ａ) 내지 (E)에 나타내는 조건으로 도 3에 있어서의 스텝 S11 내지 스텝 S18까지의 공정을 실행하여 밀부 A1을 마련하는 동시에, 별도로 소부 A2를 마련하였다. 그 후, (D)에 나타내는 스텝 S17과 마찬가지의 조건으로 스텝 S19를 실행하고, 또한 하기 (G)에 나타내는 조건으로 스텝 S20을 실행하였다. 이 때, 스텝 S20에 있어서, 웨이퍼(W)의 중심측의 온도 TI를 일정(50℃)하게 한 채, 외주측의 온도 TO를 바꾸는 것에 의해서, 웨이퍼(W)의 면내에 있어서의 온도 분포를 조정하였다. 그리고, 밀부(A1) 및 소부(A2)의 각각에 있어서의 제 ５ 라인부(112a 및 112b)의 라인 폭을 구하였다. 그 밖의 조건은 하기 (G)의 조건과 마찬가지이다. 또한, 피에칭막(112)으로서 폴리실리콘막을 이용하였다.
(G) 피에칭막 에칭 공정 S20
성막 장치 내 압력: 25ｍTorr
고주파 전원 파워(40㎒/13㎒): 1500/1500W
상부 전극의 전위: 300V
웨이퍼 온도: 중심측=50℃
처리 가스의 유량: C4F8/Ar/O2=50/700/37sccm
처리 시간: 40초
표 3은 웨이퍼(W)의 외주측의 온도 TO가 40℃, 50℃, 60℃일 때의, 웨이퍼(W)의 중심측 및 외주측에 있어서의, 각각 밀부(A1) 및 소부(A2)의 제 ５ 라인부(112a, 112b)의 라인 폭을 나타낸다. 표 3에 있어서, 웨이퍼(W)의 중심측 및 외주측에 있어서의 밀부(A1)의 제 ５ 라인부(112a)의 라인 폭을, 각각 LI31 및 LO31로 한다. 또한, 웨이퍼(W)의 중심측 및 외주측에 있어서의 소부(A2)의 제 ５ 라인부(112b)의 라인 폭을, 각각 LI32 및 LO32로 한다.
웨이퍼의 중심측의 온도 TI(℃) 50 50 50
웨이퍼의 외주측의 온도 TO(℃) 40 50 60
웨이퍼의 중심측에 있어서의 밀부 A1의 제 5 라인부의 라인 폭 LI31(㎚) 27.8 28.0 27.6
웨이퍼의 외주측에 있어서의 밀부 A1의 제 5 라인부의 라인 폭 LO31(㎚) 28.8 27.8 27.0
LI31-LO31(㎚) -1.0 0.2 0.6
웨이퍼의 중심측에 있어서의 소부 A2의 제 5 라인부의 라인 폭 LI32(㎚) 269 271 269
웨이퍼의 외주측에 있어서의 소부 A2의 제 5 라인부의 라인 폭 LO32(㎚) 280 267 262
LI32-LO32(㎚) -11 4 7
표 3에 나타내는 바와 같이, 외주측의 온도 TO를 40℃에서 60℃의 사이에서 조정할 때, 웨이퍼(W)의 중심측 및 외주측에 있어서의 밀부(A1)의 제 ５ 라인부(112a)의 라인 폭의 차 LI31-LO31을, -1.0㎚에서 0.6㎚까지 자유롭게 변화시킬 수 있다. 따라서, LI31-LO31을 0으로 하는 것도 가능하기 때문에, 웨이퍼(W)의 중심측 및 외주측에 있어서의 밀부 A1의 제 ５ 라인부(112a)의 라인 폭의 분포를 균일하게 할 수 있다.
또한, 외주측의 온도 TO를 40℃에서 60℃의 사이에서 조정할 때, 웨이퍼(W)의 중심측 및 외주측에 있어서의 소부(A2)의 제 ５ 라인부(112b)의 라인 폭의 차 LI32-LO32를, -11㎚에서 7㎚까지 자유롭게 변화시킬 수 있다. 따라서, LI32-LO32를 0으로 하는 것도 가능하기 때문에, 웨이퍼(W)의 중심측 및 외주측에 있어서의 소부(A2)의 제 ５ 라인부(112b)의 라인 폭의 분포도 균일하게 할 수 있다.
표 3에 나타내는 바와 같이, 웨이퍼(W)의 외주측의 온도 TO를 변화시켰을 때, 소부(A2)의 라인 폭의 웨이퍼(W)의 중심측과 외주측에 있어서의 차는 밀부(A1)의 라인 폭의 웨이퍼(W)의 중심측과 외주측에 있어서의 차보다도 크게 변화한다. 이것은 소부(A2)에 있어서의 제 ５ 라인부(112b)는 밀부(A1)에 있어서의 제 ５ 라인부(112a)보다도 플라즈마와 접촉해서 반응하기 쉽기 때문으로 고려된다. 제 ５ 라인부(112a, 112b)가 플라즈마와 반응할 때의 반응 속도 및 반응해서 생성하는 반응 생성물이 제 ５ 라인부(112a, 112b)에 재부착되는 부착 계수는 온도에 의존한다. 그 때문에, 웨이퍼(W)의 온도를 변화시켰을 때에, 소부(A2)에 있어서의 제 ５ 라인부(112b)의 라인 폭은 밀부(A1)에 있어서의 제 ５ 라인부(112a)의 라인 폭보다도 크게 변화한다.
따라서, 웨이퍼(W)의 온도 분포를 조정하는 것에 의해서, 밀부(A1)보다도 소부(A2)에 있어서, 라인 폭을 크게 변화시킬 수 있다. 그리고, 표 3에 나타내는 바와 같이, 중심측의 밀부(A1)에 있어서의 라인 폭 LI31과 외주측의 밀부(A1)에 있어서의 라인 폭 LO31을 대략 동일하게 하는 동시에, 중심측의 소부(A2)에 있어서의 라인 폭 LI32와 외주측의 소부(A2)에 있어서의 라인 폭 LO32를 대략 동일하게 할 수 있다.
이상, 본 실시형태에 의하면, 미세한 마스크 패턴을 SWP의 방법에 의해 형성할 때에, 측벽부(116a)로 되는 산화 실리콘막(116)을 성막하기 전에, 측벽부(116a)의 코어재로 되는 제 2 라인부(114a)에 전자를 조사하는 것에 의해서, 제 2 라인부(114a)를 개질한다. 이에 따라, 산화 실리콘막(116)을 성막할 때, 및 그 산화 실리콘막(116)을 에치백할 때에, 레지스트막(115)으로 이루어지는 코어재인 제 2 라인부(114a)의 변형을 방지할 수 있다.
또한, 본 실시형태에 의하면, 제 1 패턴 형성 공정 S13 및 피에칭막 에칭 공정 S20의 어느 하나에 있어서, 웨이퍼(W)의 면내에 있어서의 온도 분포를 조정한다. 이에 따라, 웨이퍼(W)의 중심측과 외주측에 있어서의, 각각 제 2 라인부(114a) 및 제 ５ 라인부(112a)의 선폭의 분포를 균일하게 할 수 있다.
또한, 본 실시형태에서는 제 1 패턴 형성 공정 S13에 있어서, 반사 방지막(114)을 에칭하는 동시에, 제 1 라인부(115a)를 트리밍하는 예에 대해 설명하였다. 그러나, 제 1 패턴 형성 공정 S13에 있어서, 제 1 라인부(115a)를 트리밍하지 않은 경우, 즉, 제 2 라인부(114a)의 라인 폭 L2가 제 1 라인부(115a)의 라인 폭 L1과 대략 동일한 경우에도, 본 실시형태는 적용 가능하다. 그리고, 트리밍 처리하는 경우와 마찬가지의 효과를 나타낸다.
또한, 본 실시형태에서는 제 1 패턴 형성 공정 S13 및 조사 공정 S14에서, 또는 조사 공정 S14에서만, 전자를 조사하는 예에 대해 설명하였다. 그러나, 산화 실리콘막 성막 공정 S15를 실행하기 전에 전자를 조사하면 좋다. 따라서, 포토리소그래피 공정 S12의 후, 제 1 패턴 형성 공정 S13의 전에 전자를 조사해도 좋다.
(제 2 실시형태)
다음에, 도 10을 참조하여, 본 발명의 제 2 실시형태에 따른 마스크 패턴의 형성 방법에 대해 설명한다.
본 실시형태는 제 1 패턴 형성 공정 S13 및 피에칭막 에칭 공정 S20의 어느 것에 있어서도 웨이퍼(W)의 면내에 있어서의 온도 분포를 조정하지 않는 점에서, 제 1 실시형태와 다르다.
도 10은 본 실시형태에 따른 마스크 패턴의 형성 방법을 실시하는데 적합한 플라즈마 처리 장치(100a)를 나타내는 개략 단면도이다. 단, 도 10에 있어서, 도 1을 이용하여 설명한 부분과 동일한 부분에는 동일한 부호를 붙이고, 설명을 생략한다.
도 10에 나타내는 바와 같이, 본 실시형태에 따른 플라즈마 처리 장치(100a)는 서셉터(12)에 온도 분포 조정부가 마련되어 있지 않은 점에서, 제 1 실시형태에 있어서 도 1을 참조해서 설명한 플라즈마 처리 장치(100)와 다르다. 온도 분포 조정부가 마련되어 있지 않은 점 이외는 도 1을 이용하여 설명한 플라즈마 처리 장치(100)와 마찬가지이다.
본 실시형태에서는 온도 분포 조정부가 마련되어 있지 않고, 서셉터(12)의 내부에는, 예를 들면, 원주 방향으로 연장하는 환상의 냉매유로(48)가 마련되어 있을 뿐이다. 냉매유로(48)에는 도시하지 않은 칠러 유닛으로부터 배관(50, 52)을 거쳐서 소정 온도의 냉매, 예를 들면, 냉각수가 순환 공급된다. 냉매의 온도에 따라 정전 척(40) 상의 웨이퍼(W)의 온도를 제어할 수 있다.
또한, 제 1 실시형태와 마찬가지로, 웨이퍼(W)의 온도의 정밀도를 한층 높이기 위해, 도시하지 않은 전열 가스 공급부로부터의 전열 가스, 예를 들면, He 가스가, 가스 공급관(54) 및 서셉터(12) 내부의 가스 통로(56)를 거쳐서 정전 척(40)과 웨이퍼(W)의 사이에 공급된다.
본 실시형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법도, 도 3 및 도 8을 이용하여 설명한, 제 1 실시형태에 따른 방법과 마찬가지로 할 수 있다. 단, 본 실시형태에서는 온도 분포 조정부를 갖고 있지 않은 플라즈마 처리 장치(100a)를 이용해서 실행하기 때문에, 제 1 패턴 형성 공정 S13 및 피에칭막 에칭 공정 S20의 어느 것에 있어서도, 웨이퍼(W)의 면내에 있어서의 온도 분포를 조정하지 않는다.
본 실시형태에서도, 미세한 마스크 패턴을 SWP의 방법에 의해 형성할 때에, 측벽부(116a)로 되는 산화 실리콘막(116)을 성막하기 전에, 측벽부(116a)의 코어재로 되는 제 2 라인부(114a)에 전자를 조사하는 것에 의해서, 제 2 라인부(114a)를 개질한다. 이에 따라, 산화 실리콘막(116)을 성막할 때 및 그 산화 실리콘막(116)을 에치백할 때에, 레지스트막(115)으로 이루어지는 코어재인 제 2 라인부(114a)의 변형을 방지할 수 있다.
본 실시형태도, 제 1 패턴 형성 공정 S13에 있어서, 제 1 라인부(115a)를 트리밍하지 않은 경우에 적용 가능하며, 트리밍하는 경우와 마찬가지의 효과를 얻는다. 또한, 본 실시형태에서도, 포토리소그래피 공정 S12의 후, 제 1 패턴 형성 공정 S13의 전에 전자를 조사해도 좋다.
이상, 본 발명의 바람직한 실시형태에 대해 기술했지만, 본 발명은 이러한 특정의 실시형태에 한정되는 것은 아니고, 특허청구의 범위 내에 기재된 본 발명의 요지의 범위 내에 있어서, 각종 변형/변경이 가능하다.
본 국제출원은 2010년 4월 2일에 출원된 일본 특허 출원 2010-085956 호에 의거하는 우선권을 주장하는 것이며, 그 전체 내용을 여기에 원용한다.

Claims (7)

  1. 반사 방지막 상에 형성된 포토 레지스트막으로 이루어지는 제 1 라인부를 마스크로 해서 상기 반사 방지막을 에칭하는 것에 의해서, 상기 포토 레지스트막과 상기 반사 방지막으로 이루어지는 제 2 라인부를 갖는 패턴을 형성하는 제 1 패턴 형성 공정과,
    상기 포토 레지스트막에 전자를 조사하는 조사 공정과,
    상기 제 2 라인부를 등방적으로 피복하도록 산화 실리콘막을 성막하는 산화 실리콘막 성막 공정과,
    상기 산화 실리콘막을 상기 제 2 라인부의 상부에서 제거하고 상기 제 2 라인부의 측벽부로서 잔존하도록, 상기 산화 실리콘막을 에치백하는 에치백 공정과,
    상기 제 2 라인부를 애싱하는 것에 의해서, 상기 산화 실리콘막으로 이루어지고 상기 측벽부로서 잔존하는 제 3 라인부를 포함하는 마스크 패턴을 형성하는 제 2 패턴 형성 공정
    을 포함하는 마스크 패턴의 형성 방법.
  2. 제 1 항에 있어서,
    상기 조사 공정에 있어서, 상기 제 2 라인부에 포함되어 있는 상기 포토 레지스트막에 전자가 조사되는 마스크 패턴의 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 패턴 형성 공정은 상기 제 1 라인부에 전자를 조사하면서, 상기 반사 방지막을 에칭하는 것인 마스크 패턴의 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 패턴 형성 공정은 상기 제 1 라인부를 트리밍하는 공정을 더 갖고, 상기 제 1 라인부의 선폭보다 작은 선폭을 갖는 상기 포토 레지스트막과 상기 반사 방지막으로 이루어지는 상기 제 2 라인부를 갖는 패턴이 형성되는 마스크 패턴의 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 패턴 형성 공정에 있어서, 상기 기판의 면내에서 온도 분포를 조정하는 것에 의해서, 상기 기판의 면내에서 상기 제 2 라인부의 선폭의 분포가 제어되는 마스크 패턴의 형성 방법.
  6. 기판상에, 피에칭막, 마스크막, 상기 반사 방지막, 및 상기 포토 레지스트막을 적층하는 적층 공정과,
    포토리소그래피 기술을 이용하여, 상기 포토 레지스트막으로 상기 제 1 라인부를 형성하는 포토리소그래피 공정과,
    청구항 1에 기재된 마스크 패턴의 형성 방법에 의해, 상기 마스크 패턴을 형성하는 마스크 패턴 형성 공정과,
    형성된 상기 마스크 패턴을 이용하여 상기 마스크막을 에칭하는 것에 의해서, 상기 마스크막으로 이루어지는 제 ４ 라인부를 형성하는 마스크막 에칭 공정과,
    형성된 상기 제 ４ 라인부를 마스크로 해서 상기 피에칭막을 에칭하는 것에 의해서, 상기 피에칭막으로 이루어지는 제 ５ 라인부를 형성하는 피에칭막 에칭 공정
    을 포함하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 피에칭막 에칭 공정은 상기 기판의 면내에 있어서의 온도 분포를 조정하는 것에 의해서, 상기 기판의 면내에 있어서의 상기 제 ５ 라인부의 선폭의 분포를 제어하는 반도체 장치의 제조 방법.
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