CN114093806A - 一种半导体结构的制作方法 - Google Patents

一种半导体结构的制作方法 Download PDF

Info

Publication number
CN114093806A
CN114093806A CN202210076893.2A CN202210076893A CN114093806A CN 114093806 A CN114093806 A CN 114093806A CN 202210076893 A CN202210076893 A CN 202210076893A CN 114093806 A CN114093806 A CN 114093806A
Authority
CN
China
Prior art keywords
shallow trench
type shallow
layer
liner
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202210076893.2A
Other languages
English (en)
Other versions
CN114093806B (zh
Inventor
朱瑶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jingxincheng Beijing Technology Co Ltd
Nexchip Semiconductor Corp
Original Assignee
Jingxincheng Beijing Technology Co Ltd
Nexchip Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jingxincheng Beijing Technology Co Ltd, Nexchip Semiconductor Corp filed Critical Jingxincheng Beijing Technology Co Ltd
Priority to CN202210076893.2A priority Critical patent/CN114093806B/zh
Publication of CN114093806A publication Critical patent/CN114093806A/zh
Application granted granted Critical
Publication of CN114093806B publication Critical patent/CN114093806B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Abstract

本发明公开了一种半导体结构的制作方法，包括：提供一衬底；在所述衬底上形成第一类型浅沟槽和第二类型浅沟槽，且所述第一类型浅沟槽的开口面积大于所述第二类型浅沟槽的开口面积；在所述第一类型浅沟槽和所述第二类型浅沟槽内形成第一衬层；在所述第二类型浅沟槽内形成第二衬层，且所述第二衬层设置在所述第一衬层上；以及在所述第一类型浅沟槽和所述第二类型浅沟槽内沉积隔离介质。通过本发明提供的一种半导体结构的制作方法，可提高半导体结构的性能。

Description

一种半导体结构的制作方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体结构的制作方法。
背景技术
浅沟槽隔离结构(Shallow Trench Isolation，STI)是集成电路中重要的结构，其可防止相邻的半导体器件之间的电流泄漏，以及发挥其他电学性能的作用。在导体工艺中，有些器件包括不同的功能区，其对浅沟槽隔离结构的宽度要求不同，需要在芯片不同区域形成不同宽度的浅沟槽隔离结构，但宽度较大的浅沟槽在沉积隔离介质是沉积速度较慢，造成在形成浅沟槽隔离结构过程中，易出现凹陷，导致半导体器件良率下降。因此，提高浅沟槽隔离结构的质量，简化工艺流程是亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体结构的制作方法，通过本发明提供的一种半导体结构的制作方法，可以提高浅沟槽隔离结构的制造质量，以提高半导体器件的性能。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构的制作方法，其至少包括：
提供一衬底；
在所述衬底上形成第一类型浅沟槽和第二类型浅沟槽，且所述第一类型浅沟槽的开口面积大于所述第二类型浅沟槽的开口面积；
在所述第一类型浅沟槽和所述第二类型浅沟槽内形成第一衬层；
在所述第二类型浅沟槽内形成第二衬层，且所述第二衬层设置在所述第一衬层上；以及
在所述第一类型浅沟槽和所述第二类型浅沟槽内沉积隔离介质。
在本发明一实施例中，所述第一类型浅沟槽与所述第二类型浅沟槽内所述隔离介质的沉积速率比为1.1:1~2:1。
在本发明一实施例中，所述第一衬层覆盖所述半导体衬底、所述第一类型浅沟槽和所述第二类型浅沟槽。
在本发明一实施例中，所述第一衬层为氧化硅，且所述第一衬层的厚度为5~20nm。
在本发明一实施例中，述第一衬层的形成包括以下步骤：
将带有所述第一类型浅沟槽和所述第二类型浅沟槽的所述衬底放入炉管中；以及
向所述炉管中通入干燥的氧气，以形成所述第一衬层。
在本发明一实施例中，所述第二衬层为氮化硅，且所述第二衬层的厚度为5~20nm。
在本发明一实施例中，所述第二衬层的形成包括以下步骤：
将带有所述第一衬层的所述衬底放入炉管中；
在所述第一衬层上形成所述第二衬层；
图案化所述第二衬层：以及
去除所述第一类型浅沟槽内的所述第二衬层，以在所述第二类型浅沟槽内的形成所述第二衬层。
在本发明一实施例中，所述隔离介质的形成包括以下步骤：
将形成所述第二衬层的所述衬底放入反应室中；以及
向所述反应室内通入臭氧和四乙氧基硅烷的混合气体，以形成所述隔离介质。
在本发明一实施例中，所述臭氧的流量为16000~27000sccm。
在本发明一实施例中，所述四乙氧基硅烷的流量为1100~2700mgm。
本发明提供一种半导体结构的制作方法，通过在第一类型浅沟槽内设置第一衬层，在第二类型浅沟槽内设置第二衬层，可控制不同类型浅沟槽内隔离介质的沉积速率比。通过设置衬层，可以修复浅沟槽在刻蚀时形成的损伤，提高浅沟槽隔离结构的隔离效果。在隔离介质沉积时，通过控制气体流量，控制浅沟槽中隔离介质的沉积速度比。通过设置第一类型浅沟槽内隔离介质较第二类型浅沟槽内隔离介质高，改善平坦化过程中凹陷的情况，提高半导体器件的良率。综上所述，通过本发明提供一种半导体结构的制作方法，可提高浅沟槽隔离介质的质量，以及提高半导体器件的性能。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中垫氧化层和垫氮化层示意图。
图2至图3为一实施例中浅沟槽的形成过程。
图4为一实施例中第一衬层示意图。
图5至图8为一实施例中第二衬层的形成和分布示意图。
图9为一实施例中隔离介质形成后示意图。
图10为一实施例中平坦化制程后示意图。
图11为一实施例中浅沟槽隔离结构示意图。
标号说明：
110衬底；120垫氧化层；130垫氮化层；140第一图案化光阻层；141第一开口；142第二开口；151第一类型浅沟槽；152第二类型浅沟槽；160第一衬层；170第二衬层；180第二图案化光阻层；190隔离介质；201第一类型浅沟槽隔离结构；202第二类型浅沟槽隔离结构。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
在半导体器件制程中，需要设置不同的浅沟槽隔离结构以区分不同区域，例如在动态随机存取存储器（Dynamic Random Access Memory，DRAM）中，包括边缘区（Periphery）和阵列区（Array），且不同区域之间通过较大面积的浅沟槽隔离结构进行隔离，浅沟槽隔离结构的质量影响着最终半导体器件的性能。本发明提供的半导体结构的制造方法，可形成开口面积不同的浅沟槽隔离结构，且制备的浅沟槽隔离结构完整，能够起到良好的隔离作用，制作过程工艺简单，成本较低，且可控性高，可广泛应用在半导体集成器件中。
请参阅图1所述，在本发明一实施例中，首先提供衬底110，其中，衬底110可以为任意适用的半导体材料，例如为碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、蓝宝石或硅片等基板。在本实施例中，衬底110例如为硅半导体衬底。
请参阅图1所述，在本发明一实施例中，在衬底110上形成垫氧化层120，垫氧化层120例如为致密的氧化硅等材料，且垫氧化层120例如可以通过热氧化法、原位水汽生长法或化学气相沉积等方法，在衬底110上形成垫氧化层120。在本实施例中，将衬底110放入例如为900～1100℃温度下的炉管中，通入氧气，衬底110与氧气在高温下反应，生成致密的垫氧化层120。垫氧化层120的厚度例如为10~50nm，具体例如30nm、40nm、45nm或50nm等。在其他实施例中，垫氧化层120的厚度可根据具体的制造要求进行选择。
请参阅图1所述，在本发明一实施例中，在垫氧化层120上形成垫氮化层130，垫氮化层130例如为氮化硅、氮化钛或氮化硅和氧化硅的混合物等，在本实施例中，垫氮化层130例如为氮化硅。其中，垫氧化层120作为缓冲层可以改善衬底110与垫氮化层130之间的应力。在本发明中，例如可以通过低压化学气相淀积法（Low Pressure Chemical VaporDeposition，LPCVD）或等离子体增强化学气相沉积法(Plasma Enhanced Chemical VaporDeposition，PECVD)等方法形成垫氮化层130于垫氧化层120上。具体例如将带有垫氧化层120的衬底110放置于充有二氯硅烷与氨气的炉管内，在压力例如为2~8T，且在温度例如为700~800℃下反应，沉积垫氮化层130。且可以通过控制加热时间调整垫氮化层130的厚度，在一些实施例中，垫氮化层130的厚度例如为20nm~80nm，具体例如为30nm、40nm、50nm、60nm或70nm等。通过设置垫氮化层130，可以在后续平坦化过程和刻蚀过程中，保护衬底110不受损害。
如图2至图3所示，在本发明一实施例中，在垫氮化层130上形成第一图案化光阻层140，在第一图案化光阻层140上设置有第一开口141和第二开口142，且第一开口141的开口面积大于第二开口142的开口面积。其中，第一开口141用来定义第一类型浅沟槽151的位置，第二开口142用来定义第二类型浅沟槽152的位置。在形成第一图案化光阻层140后，以第一图案化光阻层140为掩膜，利用干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀结合等方式定量地去除位于光刻图案下的垫氮化层130、垫氧化层120和部分衬底110，形成第一类型浅沟槽151和第二类型浅沟槽152，形成浅沟槽后，去除第一图案化光阻层140。其中，第一类型浅沟槽151和第二类型浅沟槽152的深度一致，例如为200~600nm，且第一类型浅沟槽151的开口面积大于第二类型浅沟槽152的开口面积，第一类型浅沟槽151的开口面积例如为第二类型浅沟槽152的开口面积的2~8倍。在本实施例中，例如采用干法刻蚀形成浅沟槽，且干法刻蚀制程中使用的刻蚀气体例如可以是氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CHF2）、四氟化碳（CF4）、三氟化氮（NF3）、六氟化硫（SF6）、溴化氢（HBr）或氮气（N2）等，或是它们和氧气（O2）组合，具体例如为Cl2、N2和O2的混合气体。基于干法刻蚀的各向异性的特点，在浅沟槽的底部拐角几乎为直角角部，可在后续的沉积隔离介质和封装半导体器件时存在潜在的漏电等问题。
如图4所示，在本发明一实施例中，在形成浅沟槽后，在浅沟槽内及垫氮化层130上形成第一衬层160。在本实施例中，第一衬层160例如为氧化硅层，且第一衬层160例如通过干氧氧化法、水汽氧化法、湿氧氧化法或化学气相沉积法等方法形成。本实施例中，例如将刻蚀后的衬底110放入1000~1200℃的炉管中，通入干燥的氧气，在高温下发生反应，生成呈线性分布的氧化硅层，且第一衬层160的厚度例如为5~20nm。通过控制反应时间，可控制第一衬层160的厚度。在其他实施例中，第一衬层160可以根据器件制造要求，选择其他绝缘材料，且第一衬层160的厚度也可根据要求进行选择。其中，第一衬层160会在浅沟槽的底部拐角处沉积，形成圆角，圆角能够减小接触面积，解决潜在漏电的问题。且第一衬层160还可以修复刻蚀时浅沟槽边缘表面的损伤，提高半导体器件的电性和良率。
如图5所示，在本发明一实施例中，在形成第一衬层160后，在第一衬层160上形成第二衬层170，且第二衬层170和第一衬层160对沉积的隔离介质具有选择比。在本实施例中，第二衬层170例如为氮化硅层，且第二衬层170例如通过热沉积、原子层沉积工艺、等离子增强型化学气相淀积或化学气相沉积法等方法形成。本实施例中，例如将带有第一衬层160的衬底110放入580~700℃的炉管中，向炉管内通入氨气（NH3）和二氯氢硅（SIH2Cl2）的混合气体，氨气和二氯氢硅在高温下进行反应，在第一衬层160的表面生成氮化硅层，以形成呈线性分布的第二衬层170，且第二衬层170的厚度例如为5~20nm。通过控制反应时间和气体流量，可控制第二衬层170的厚度。在其他实施例中，第二衬层170可以根据半导体器件制造要求，选择其他与第一衬层160对隔离介质有选择比的材料，且第二衬层170的厚度也可根据要求进行选择。
如图6至图8所示，在本发明一实施例中，在形成第二衬层170后，将第一类型浅沟槽151内的第二衬层170去除，仅保留第一衬层160。具体的，在第二衬层170形成后，在第二衬层170上形成第二图案化光阻层180。第二图案化光阻层180暴露出第一类型浅沟槽151，既第二图案化光阻层180覆盖第二类型浅沟槽152及部分垫氮化层130上的第二衬层170。在形成第二图案化光阻层180后，以第二图案化光阻层180为掩膜，利用干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀结合等方式定量地去除位于光刻图案下的第一类型浅沟槽151内的第二衬层170。在移除第一类型沟槽151内的第二衬层170后，去除第二图案化光阻层180。在本实施例中，例如通过含氟气体，具体例如为四氟化碳、三氟甲烷、二氟乙烷或八氟环丁烷等，对第二衬层170进行干法刻蚀，且第一衬层160作为刻蚀阻挡层，去除第一类型浅沟槽151内的第二衬层170。在其他实施例中，或者选择对第一衬层160和第二衬层170具有选择比的溶液进行湿法刻蚀，具体的，例如采用体积分数为85%~88%的磷酸，在例如150~165℃的条件下，对第一类型浅沟槽151内的第二衬层170进行刻蚀。通过去除第一类型浅沟槽151内的第二衬层170，在第一类型浅沟槽151和第二类型浅沟槽152内形成不同的内衬层，以在后续沉积隔离介质时，对隔离介质具有不同的沉积速度。
如图9所示，在本发明一实施例中，在第一类型浅沟槽151、第二类型浅沟槽152内以及浅沟槽的顶部沉积隔离介质190，直至隔离介质190覆盖第一衬层160和第二衬层170。在本实施例中，隔离介质190例如为对研磨具有较高适应力的氧化硅，因第一衬层160和第二衬层170材料不同，隔离介质190在第一衬层160和第二衬层170上的沉积速度不同。在本实施例中，隔离介质190在第一衬层160上的沉积速度较快，在第二衬层170上的沉积速度较慢。且在第一衬层160和第二衬层170上，隔离介质190的沉积速率比例如为1.1:1~2:1，即隔离介质190在第一类型浅沟槽151与第二类型浅沟槽152内的沉积速率比为1.1:1~2:1。在其他实施例中，隔离介质190还可以为氟硅玻璃等绝缘材料。本发明并不限制隔离介质190的沉积方式，例如可以通过高深宽比化学气相淀积（High Aspect Ratio Process CVD，HARP-CVD）或常压化学气相沉积（Subatmospheric Chemical Vapor Deposition，SACVD）等沉积方式形成相应的隔离介质190。具体的，在本实施例中，将衬底10放入反应室内，在压力500-700Torr下，控制反应温度为430-540℃，向反应室内通入四乙氧基硅烷(Tetraethylorthosilicate，TEOS)和臭氧（O3）的混合气体，臭氧的流量例如为16000~27000sccm，四乙氧基硅烷的流量例如为1125~2700mgm。在此条件下，四乙氧基硅烷和臭氧反应生成氧化硅，沉积在浅沟槽内及浅沟槽的顶部形成隔离介质190。因第一衬层160和第二衬层170材料不同，氧化硅在第一类型浅沟槽151和第二类型浅沟槽152内的沉积速度不同，且沉积速度和四乙氧基硅烷的流量相关，通过四乙氧基硅烷的流量，可控制氧化硅在第一类型浅沟槽151和第二类型浅沟槽152内的沉积速度比，以保证沉积完成后，第一类型浅沟槽151内的隔离介质190的高度比第二类型浅沟槽152内的隔离介质190的高度高，且高度差例如为20~120nm。在不同实施例中，具体可根据第一类型浅沟槽151和第二类型浅沟槽152的开口大小和第二衬层170的厚度进行选择，高度差等于第二衬层170的厚度与隔离介质190和第二衬层170研磨比的乘积。通过设置第一类型浅沟槽151内的隔离介质190较高，以改善在后续平坦化过程中，第一类型浅沟槽151凹陷的情况，提高浅沟槽隔离结构的隔离性能，提高半导体器件的性能，降低报废率。
如图9至图10所示，在本发明一实施例中，在隔离介质190形成后，对沉积的隔离介质190进行平坦化处理，例如利用化学机械抛光（Chemical Mechanical Polishing，CMP）工艺平坦化隔离介质190、垫氮化层130上的第一衬层160和第二衬层170以及部分垫氮化层130，并使隔离介质190与浅沟槽两侧的垫氮化层130的高度一致。在平坦化过程中，第二类型浅沟槽152内的隔离介质190较低，在隔离介质190平坦化到第二衬层170时，第一类型浅沟槽151内的隔离介质190还高出第一衬层160，因第二衬层170和隔离介质190的材料不同，第二衬层170的研磨速度比隔离介质190的研磨速度慢，且第二类型浅沟槽152开口小且较为密集，因此，在平坦化制程后，第一类型浅沟槽151与第二类型浅沟槽152内的隔离介质190的高度一致，且改善第一类型浅沟槽151内出现隔离介质190凹陷的情况。
如图10至图11所示，在本发明一实施例中，在完成平坦化制程后，对抛光后的垫氮化层130和隔离介质190进行刻蚀，例如采用湿法刻蚀，例如依次使用热磷酸和氢氟酸进行刻蚀，刻蚀去除垫氮化层130和部分隔离介质190，形成第一类型浅沟槽隔离结构201和第二类型浅沟槽隔离结构202。通过设置成第一类型浅沟槽隔离结构201的开口面积大于和第二类型浅沟槽隔离结构202的开口面积，将衬底110分为不同区域，可根据制作半导体集成器件的要求，在不同区域内设置不同单元。且制备的浅沟槽隔离结构完整，能够起到较好的隔离作用。
本发明利用了在开口面积不同的浅沟槽内形成不同衬层，从而对沉积的隔离介质具有不同的选择比，以在开口面积较大的浅沟槽内沉积较高的隔离介质，以改善平坦化过程中，开口较大的浅沟槽出现凹陷现象。该方法不仅可用于浅沟槽结构中，在其他涉及到不同面积区域的平坦化制程中均可使用，例如可用于多晶硅平坦化制程（Poly-CMP）、半导体器件与第一金属层隔离（Inter Layer Dielectric，ILD-CMP）或金属层之间隔离（InterMetal Dielectric，IMD-CMP）等。该方法制作过程简单，易于控制，且能极大改善不同平坦化过程中的凹陷现象。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成第一类型浅沟槽和第二类型浅沟槽，且所述第一类型浅沟槽的开口面积大于所述第二类型浅沟槽的开口面积；
在所述第一类型浅沟槽和所述第二类型浅沟槽内形成第一衬层；
在所述第二类型浅沟槽内形成第二衬层，且所述第二衬层设置在所述第一衬层上；以及
在所述第一类型浅沟槽和所述第二类型浅沟槽内沉积隔离介质。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述隔离介质在所述第一类型浅沟槽与所述第二类型浅沟槽内的沉积速率比为1.1:1~2:1。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一衬层覆盖所述衬底、所述第一类型浅沟槽和所述第二类型浅沟槽。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述第一衬层为氧化硅，且所述第一衬层的厚度为5~20nm。
5.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一衬层的形成包括以下步骤：
将带有所述第一类型浅沟槽和所述第二类型浅沟槽的所述衬底放入炉管中；以及
向所述炉管中通入干燥的氧气，以形成所述第一衬层。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第二衬层为氮化硅，且所述第二衬层的厚度为5~20nm。
7.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第二衬层的形成包括以下步骤：
将带有所述第一衬层的所述衬底放入炉管中；
在所述第一衬层上形成所述第二衬层；
图案化所述第二衬层：以及
去除所述第一类型浅沟槽内的所述第二衬层，以在所述第二类型浅沟槽内形成所述第二衬层。
8.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述隔离介质的形成包括以下步骤：
将形成所述第二衬层的所述衬底放入反应室中；以及
向所述反应室内通入臭氧和四乙氧基硅烷的混合气体，以形成所述隔离介质。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述臭氧的流量为16000~27000sccm。
10.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述四乙氧基硅烷的流量为1100~2700mgm。
CN202210076893.2A 2022-01-24 2022-01-24 一种半导体结构的制作方法 Active CN114093806B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210076893.2A CN114093806B (zh) 2022-01-24 2022-01-24 一种半导体结构的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210076893.2A CN114093806B (zh) 2022-01-24 2022-01-24 一种半导体结构的制作方法

Publications (2)

Publication Number Publication Date
CN114093806A true CN114093806A (zh) 2022-02-25
CN114093806B CN114093806B (zh) 2022-04-19

Family

ID=80309278

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210076893.2A Active CN114093806B (zh) 2022-01-24 2022-01-24 一种半导体结构的制作方法

Country Status (1)

Country Link
CN (1) CN114093806B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115020211A (zh) * 2022-08-08 2022-09-06 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040005781A1 (en) * 2002-07-02 2004-01-08 Chartered Semiconductor Manufacturing Ltd. HDP SRO liner for beyond 0.18 um STI gap-fill
CN102024741A (zh) * 2009-09-17 2011-04-20 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的形成方法
US20150076555A1 (en) * 2013-09-18 2015-03-19 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor devices and fabrication methods thereof
US20160254179A1 (en) * 2015-02-26 2016-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating shallow trench isolation and semiconductor structure using the same
US20200365598A1 (en) * 2019-05-15 2020-11-19 Nanya Technology Corporation Semiconductor device and method of preparing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040005781A1 (en) * 2002-07-02 2004-01-08 Chartered Semiconductor Manufacturing Ltd. HDP SRO liner for beyond 0.18 um STI gap-fill
CN102024741A (zh) * 2009-09-17 2011-04-20 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的形成方法
US20150076555A1 (en) * 2013-09-18 2015-03-19 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor devices and fabrication methods thereof
US20160254179A1 (en) * 2015-02-26 2016-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating shallow trench isolation and semiconductor structure using the same
CN105931982A (zh) * 2015-02-26 2016-09-07 台湾积体电路制造股份有限公司 制造浅沟槽隔离的方法以及使用浅沟槽隔离的半导体结构
US20200365598A1 (en) * 2019-05-15 2020-11-19 Nanya Technology Corporation Semiconductor device and method of preparing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115020211A (zh) * 2022-08-08 2022-09-06 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法
CN115020211B (zh) * 2022-08-08 2022-11-11 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Also Published As

Publication number Publication date
CN114093806B (zh) 2022-04-19

Similar Documents

Publication Publication Date Title
CN105047660B (zh) 浅沟槽隔离结构
CN116230529B (zh) 一种半导体结构的制造方法
US20080020582A1 (en) Method of forming an opening in a semiconductor device and method of manufacturing a semiconductor device using the same
US6893937B1 (en) Method for preventing borderless contact to well leakage
CN114724944A (zh) 一种半导体结构的制造方法
KR100596834B1 (ko) 반도체소자의 폴리실리콘 플러그 형성방법
KR100366619B1 (ko) 트랜치 소자분리방법, 트랜치를 포함하는 반도체소자의제조방법 및 그에 따라 제조된 반도체소자
US6613649B2 (en) Method for buffer STI scheme with a hard mask layer as an oxidation barrier
CN114093806B (zh) 一种半导体结构的制作方法
US20050023634A1 (en) Method of fabricating shallow trench isolation structure and microelectronic device having the structure
US20080305609A1 (en) Method for forming a seamless shallow trench isolation
US6479399B2 (en) Method of forming interlevel dielectric layer of semiconductor device
CN100449757C (zh) 一种集成电路结构及制造方法
CN102376621A (zh) 浅槽隔离结构的制作方法
US7098515B1 (en) Semiconductor chip with borderless contact that avoids well leakage
KR100244299B1 (ko) 반도체소자의 격리영역 및 그 형성방법
CN117637597B (zh) 一种半导体结构的制作方法
KR19990004561A (ko) 반도체 소자의 소자분리막 제조방법
KR100513367B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100492783B1 (ko) 반도체소자의 폴리실리콘 플러그 형성방법
KR100680953B1 (ko) 반도체 소자의 도전 플러그 형성방법
KR20080084293A (ko) 반도체 소자의 제조방법
CN104425349B (zh) 一种半导体器件的制造方法
CN116053298A (zh) 一种半导体器件的制作方法
KR20020011472A (ko) 쉘로우트렌치분리 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant