KR100778867B1 - 저유전율 절연층을 구비한 반도체 소자의 제조방법 - Google Patents

저유전율 절연층을 구비한 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 기판상에 구비된 다수의 금속배선; 상기 금속배선 사이에 공기를 채운 소정의 공간과 저유전체 재질을 포함한 저유전율 절연층; 및 상기 저유전율 절연층을 덮는 유전 장벽층을 포함하는 반도체 소자에 관한 것이고, 또한 본 발명은 반도체 기판상에 다수의 금속배선과 상기 다수의 금속배선을 저유전체 재질로 둘러싸는 층을 구비하는 단계; 상기 금속배선 사이에 공기를 채운 소정의 공간을 포함한 저유전율 절연층을 형성하는 단계; 및 상기 저유전율 절연층을 덮는 유전 장벽층을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 관한 것이다.
저유전율 절연층, 기생 캐패시턴스, 반도체 소자

Description

저유전율 절연층을 구비한 반도체 소자의 제조방법{Manufacturing method of a semiconductor device with a low-k dielectric layer}
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 저 유전율 절연층을 구비한 반도체 소자의 제조 과정을 설명하기 위한 단면도.
도 2는 본 발명의 제 2 실시예에 따른 저 유전율 절연층을 구비한 반도체 소자의 단면을 도시한 단면도.
도 3은 본 발명의 제 3 실시예에 따른 저 유전율 절연층을 구비한 반도체 소자의 단면을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
10: 제 1 구리배선 20: 제 1 유전 장벽층
30: 저유전층 40: 제 2 구리배선
50: 포토 레지스트 패턴 60,60-1,60-2: 개구부
70: 제 2 유전 장벽층 80: 상부 저유전층
본 발명은 저 유전율 절연층을 구비한 반도체 소자 및 그 제조방법에 관한 것으로, 특히 금속배선 사이에 공기로 채운 공간을 포함하는 저 유전율 절연층을 구비하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 구조가 복잡해짐에 따라 금속배선 폭과 간격(pitch)이 현저히 감소하여 다층 금속배선 구조를 적용해야만 한다. 그러나, 금속배선 간의 간격이 좁아짐에 따라 배선저항과 그 사이를 메워 평탄화시키는 층간 절연막의 유전율에 의한 RC(Resistance Capacitance)로 인해 발생하는 지연현상이 주요 문제로 대두하고 있다.
이로 인해, 종래에 층간 절연막으로 사용되어 왔던 플라즈마(plasma)를 이용한 실리콘 산화막(SiO2)보다 낮은 유전율을 갖는 저유전율 물질이 요구돼 오고 있고, 이와 같이 저유전율 물질을 금속배선 간의 층간 절연막으로 사용하는 경우 기생 캐패시턴스 및 금속배선 간의 혼선(cross-talk) 잡음을 감소시켜 반도체 소자의 성능을 향상시킬 수 있기 때문이다.
또한, 저유전율 물질 사용과 더불어 배선 설계시 금속배선과 층간 절연막 구조 또한 중요한 문제로 대두되고 있다. 지금까지 금속배선의 신뢰성 감소의 주요 인자는 전자충돌에 의한 전자이동(Electro-Migration) 현상으로 알려져 왔다. 그러나, 최근에는 전차충돌에 의한 전자이동 현상보다 소자의 동작 동안에 금속배선에 인가된 전류에 의해 발생되는 줄열(Joule's heat)의 영향이 큰 것으로 알려지고 있다. 따라서, 금속배선 설계시 이를 고려하여 금속배선과 저유전율 층간 절연막 구조를 결정해야만 한다.
지금까지, 저온에서 금속배선 사이를 매립시켜 평탄화를 이루기 위한 층간 절연막으로는 TEOS(Tetra Ethyl Ortho Silicate) 소스를 이용하여 형성된 실리콘 산화막이 널리 사용되어 왔다. 이러한 산화막은 증착 속도가 높고 균열에 대한 내성이 우수하다. 그러나, 단차 피복성이 부족하여 금속배선 사이의 간격에 따라 형성된 공간을 매립시키는데 한계가 있다. 이에 따라, 산화막을 증착한 후 그 상부에 점도가 낮은 유기 화합물을 회전 도포 방식을 이용하여 형성하였다. 최근에는 고밀도 플라즈마(HDP: High Density Plasma)를 이용하여 증착과 식각을 동시에 진행하는 방식의 평탄화도 함께 수행한다.
한편, 반도체 소자의 고집적화에 따라 소자의 동작속도를 향상시키기 위해 구리 금속배선과 함께 사용되어 왔던 저유전율(Keff≤3.0) 절연막을 다층 알루미늄 금속배선에도 적용하려는 시도가 이루어지고 있다.
그러나, 저유전체 박막을 적용하는 경우에는 유전율 감소에 따라 증착된 박막의 경도가 감소하는 문제가 발생하는데, 이는 박막 내에 함유되어 있는 미세 기공에 주로 기인하여 유전율이 낮아질수록 박막 내에 함유된 기공의 부피는 증가하기 때문이다. 이와 같이, 박막의 경도가 낮아지는 경우 저유전막 박막 증착 후 실시되는 CMP(Chemical Mechalnical Polishing) 또는 건식식각(dry etch) 공정시 기판상에서 식각 균일도가 불량하게 되어 평탄화가 나빠질 수 있다.
본 발명은 공기를 채운 공간을 저 유전율 절연층에 구비하여 RC 지연을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는데 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 구비된 다수의 금속배선; 상기 금속배선 사이에 공기를 채운 소정의 공간과 저유전체 재질을 포함한 저유전율 절연층; 및 상기 저유전율 절연층을 덮는 유전 장벽층을 포함하는 반도체 소자에 관한 것이다.
또한, 본 발명은 반도체 기판상에 다수의 금속배선과 상기 다수의 금속배선을 저유전체 재질로 둘러싸는 층을 구비하는 단계; 상기 금속배선 사이에 공기를 채운 소정의 공간을 포함한 저유전율 절연층을 형성하는 단계; 및 상기 저유전율 절연층을 덮는 유전 장벽층을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 저 유전율 절연층을 구비한 반도체 소자의 제조 과정을 설명하기 위한 단면도이다.
먼저, 도 1a에 도시된 바와 같이 본 발명의 제 1 실시예에 따른 반도체 소자는 소정의 반도체 기판 위에 구비된 제 1 구리배선(10) 상에 제 1 유전 장벽층(dielectric barrier: 20)과 저유전체 재질의 저유전층(30)을 구비하여 저 유전율 절연층을 형성한 후에 이중 다마신(damascene) 또는 단일 다마신 구조의 패턴을 형성하고, 이중 다마신 구조의 패턴에 충진된 Cu에 대해 CMP 처리를 완료하여 다수의 제 2 구리배선(40)을 형성한다. 여기서, ILD를 형성하는 제 1 유전 장벽층(20)은 SiCN 계열의 화합물, 예를 들어 SiCN, SiN, SiC, SiCON 등의 화합물 중 선택된 어느 하나로 이루어질 수 있고, 저유전층(30)은 저유전체 재질로서 SiCOH, BCB(benzocyclobutene), 폴리이미드, SiOF, 알킬-실란(alkyl silane), 파릴렌(parylene), 크세로겔(xerogel), 에어로겔(aerogel), SiON 화합물, 실록산수지, 및 폴리카보실란 등을 이용하여 형성할 수 있다.
CMP 처리를 완료하여 제 2 구리배선(40)을 형성한 후, 도 1b에 도시된 바와 같이 제 2 구리배선(40) 사이의 저유전층(30)을 제거하기 위해서 홀 패터닝(hole patterning) 보다 공정 기술상의 해상력(resolution)이 좋고 공정이 용이한 트렌치 패턴닝(trench Patterning) 기술을 이용하도록 제 2 구리배선(40)과 저유전층(30)의 상측면 일부에 포토레지스트 패턴(50)을 형성한다.
이어서, 도 1c에 도시된 바와 같이 포토레지스트 패턴(50)을 이용하여 소정의 에칭을 수행하여 제 2 구리배선(40)과 저유전층(30) 사이에 개구부(60)를 다수 형성할 수 있다. 여기서, 개구부(60)를 형성하기 위한 소정의 에칭은 RIE(reactive ion etching)와 같은 건식 에칭방법을 이용할 수 있고, RIE를 수행하여 유전 장벽층(20)을 노출시킬 수 있다.
이와 같이 개구부(60)를 형성한 후, 도 1d에 도시된 바와 같이 제 2 구리배선(40)과 저유전층(30) 상에 제 2 유전 장벽층(70)을 형성한다. 여기서, 제 2 유전 장벽층(70)은 제 1 유전 장벽층(20)과 동일한 재질로서, SiCN, SiN, SiC, SiCON 등의 SiCN 계열의 화합물을 이용할 수 있다.
제 2 구리배선(40)과 저유전층(30) 상에 제 2 유전 장벽층(70)과 상부 저유전층(30)을 형성하기 위해서, 예를 들어 PECVD 방법을 이용하여 SiCN의 화합물을 제 2 구리배선(40)과 저유전층(30) 상에 형성하여 제 2 유전 장벽층(70)을 형성하여 예컨대, 100nm의 폭을 가지는 개구부(60)를 덮도록 형성할 수 있고, 이어서 제 2 유전 장벽층(70) 위에 SiCOH, BCB(benzocyclobutene), 폴리이미드, SiOF, 알킬-실란(alkyl silane), 파릴렌(parylene), 크세로겔(xerogel), 에어로겔(aerogel), SiON 화합물, 실록산수지, 및 폴리카보실란 중 어느 하나를 이용하여 형성된 상부 저유전층(80)을 형성할 수 있다.
따라서, 다수의 제 2 구리배선(40) 사이에 형성된 개구부(60)를 이용하여 공기로 채워진 공간을 형성함으로써, 제 2 구리배선(40) 사이에서 공기의 유전율이 k=1이므로 다공성 저유전체(porous low-k) 재질을 이용할 필요가 없이 저 유전율 절연층을 형성하여 반도체 소자에서 가장 큰 영향을 주는 기생 캐패시턴스(capacitance)를 줄일 수 있다.
이하, 본 발명의 다른 실시예에 따른 저 유전율 절연층을 구비한 반도체 소자를 설명한다.
도 2에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 저 유전율 절연층을 구비한 반도체 소자는 제 1 실시예에 따른 반도체 소자와는 상이하게 개구부(60-1)가 제 1 유전 장벽층(20)까지 형성되지 않고 제 2 구리배선(40)의 깊이까지만 형성되어 공기를 채운 공간을 제 2 구리배선(40) 사이에 저 유전율 절연층으로 구비할 수 있다.
선택적으로, 도 3에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 저 유전율 절연층을 구비한 반도체 소자는 제 2 구리배선(40) 사이의 저유전층(30)을 전 부 에칭하지 않고 일정 두께로 남겨 개구부(60-2)가 제 2 구리배선(40)의 깊이까지 형성되어 공기를 채운 공간을 제 2 구리배선(40) 사이에 저 유전율 절연층으로 구비할 수도 있다.
이와 같이 본 발명의 제 2 실시예와 제 3 실시예에 따라 제 2 구리배선(40) 사이에 개구부(60-1,60-2)를 형성하여 공기를 채운 공간을 저 유전율 절연층으로 구비함으로써, 제 2 구리배선(40)의 간격에 반비례하고 제 2 구리배선(40)의 면적에 비례하는 기생 캐패시턴스의 특성을 이용하여 제 2 구리배선(40)의 깊이까지만 저유전층(30)을 에칭하는 방식으로 반도체 소자에 가장 큰 영향을 주는 부분의 기생 캐패시턴스를 줄일 수 있다.
특히, 도 3에 도시된 바와 같이 구리배선(40)에 대해 저유전층(30)의 일부만을 에칭하여 개구부(60-2)를 구비하고 공기를 채운 공간을 저 유전율 절연층으로 형성함으로써, 소정의 기생 캐패시턴스를 유지하도록 반도체 소자를 제조할 수도 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 공기를 채운 공간을 저 유전율 절연층으로 형성 하여 기생 캐패시턴스를 줄임으로써 RC 지연을 향상시킬 수 있는 반도체 소자를 제공할 수 있다.
또한, 본 발명은 저 유전율 절연층으로서 공기를 채운 공간을 형성할 수 있는 반도체 소자의 제조방법을 제공할 수 있다.

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  8. 반도체 소자의 제조방법에 있어서,
    반도체 기판상에, 제 1 유전 장벽층, 다수의 구리배선 및 상기 다수의 구리배선을 저유전체 재질로 둘러싸는 저유전율 절연층을 형성하는 단계;
    상기 구리배선 각각의 상측면 및 상기 저유전제 재질의 상측면 일부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하는 트렌치 패턴닝(trench Patterning)으로서 상기 구리배선 사이에서 에칭을 수행하여, 상기 저유전율 절연층에 개구부를 형성하는 단계; 및
    상기 개구부를 포함하는 상기 저유전율 절연층 및 상기 다수의 구리배선을 덮는, SiCN 계열의 화합물로 이루어진 제 2 유전 장벽층을 형성하여 상기 개구부에 공기를 채운 소정의 공간을 형성하는 단계를 포함하는, 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 다수의 구리배선을 저유전체 재질로 둘러싸는 층을 형성하는 단계는,
    저유전체 재질을 이용하여 저유전층을 형성하는 단계;
    상기 저유전층에 대해 다마신 구조의 패턴을 형성하는 단계; 및
    상기 다마신 구조의 패턴에 금속을 충전하고 평탄화 처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8항에 있어서,
    상기 개구부는, RIE(reactive ion etching)와 같은 건식 에칭으로 형성되는 것을 특징으로 하는, 반도체 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 제 1 유전 장벽층 및 상기 제 2유전 장벽층은 SiCN, SiN, SiC, SiCON 중 선택된 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 공기를 채운 소정의 공간은 상기 구리배선 사이에 형성되고 상기 구리배선의 깊이 이상으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 공기를 채운 소정의 공간은 상기 구리배선 사이에 형성되고 상기 구리배선의 깊이 길이에 대응하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 8 항에 있어서,
    상기 공기를 채운 소정의 공간은 상기 저유전체 재질이 소정 두께로 구비된 상기 구리배선 사이에 형성되고 상기 구리배선의 깊이 길이에 대응하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 8 항에 있어서,
    상기 저유전체 재질은
    SiCOH, BCB(benzocyclobutene), 폴리이미드, SiOF, 알킬-실란(alkyl silane), 파릴렌(parylene), 크세로겔(xerogel), 에어로겔(aerogel), SiON 화합물, 실록산수지, 및 폴리카보실란 중 적어도 하나를 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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