KR20090119231A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 반도체 기판 상부의 절연막에 트렌치를 형성하는 단계, 상기 트렌치를 포함한 상기 절연막의 표면을 따라 보호막을 형성하는 단계, RF(Radio Frequency) 식각 공정으로 상기 트렌치 저면의 상기 보호막의 일부를 상기 트렌치 측벽으로 보내는 단계, 상기 트렌치 측벽에서의 두께가 증가된 보호막 상에 확산 방지막을 형성하는 단계, 상기 트렌치가 채워지도록 상기 트렌치를 포함한 상기 확산 방지막 상에 금속층을 형성하는 단계 및 상기 절연막의 상부가 노출되도록 상기 금속층을 평탄화하는 단계를 포함한다.
금속 배선, 다마신, 보호막, RF 식각, 측벽 강화, 누설 전류

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal line in semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 다마신 기법을 이용한 금속 배선 형성 시 트렌치의 측벽을 강화하여 금속 배선 간 누설 전류를 방지하는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
금속 배선 공정이란 반도체 기판에 형성된 각 회로에 금속선을 연결시키는 공정으로, 일반적인 반도체 소자의 금속 배선은 다마신 기법(Damascene Scheme)을 이용하여 형성한다. 이러한 다마신 기법을 이용한 반도체 소자의 금속 배선 형성 공정을 간략히 설명한다. 우선, 게이트 및 접합 영역 등 소정의 구조물이 형성된 반도체 기판 상에 층간 절연막을 증착한 후 트렌치를 형성하고, 트렌치를 포함하는 층간 절연막 상부에 Ti/TiN 성분의 확산 방지막을 형성한다. 이후, 확산 방지막 상부에 트렌치를 채우도록 텅스텐막을 형성한 다음 텅스텐막과 Ti/TiN 성분의 확산 방지막을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화하여 텅스텐 금속 배선을 형성한다.
상기한 다마신 기법을 적용하여 금속 배선을 형성하는데 있어서 층간 절연막 증착 시 디펙(defect) 물질이 존재하게 되면, 후속한 세정(Cleaning) 공정을 통해 디펙이 제거되면서 보이드(void)와 같은 형상을 발생시킨다. 이 경우 금속 물질 매립 시 확산 방지막으로도 금속 물질의 확산을 버티지 못하게 되어 금속 물질의 통로를 형성함에 따라 금속 배선 간 누설 전류 문제를 발생하게 한다.
또한, 저유전 물질(low-k)을 이용한 층간 절연막 형성 시 다공성(Porous)한 영역으로의 금속 물질의 확산으로 인해 오염 및 누설 전류 문제가 발생할 수 있다.
본 발명은 다마신 기법을 이용한 금속 배선 형성 시, 확산 방지막을 형성하기 전에 다마신 패턴의 표면을 따라 보호막을 형성한 후 RF(Radio Frequency) 식각 공정으로 트렌치 저면의 보호막을 측벽으로 보내어 트렌치 측벽에서의 보호막의 두께를 증가시킴으로써, 후속한 금속 배선 형성 후 확산 방지막 하부의 트렌치 측벽에 형성된 보호막에 의해 층간 절연막에 발생할 수 있는 디펙(Defect)으로 인한 금속 배선 간 누설 전류를 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판 상부의 절연막에 트렌치를 형성하는 단계, 트렌치를 포함한 절연막의 표면을 따라 보호막을 형성하는 단계, RF(Radio Frequency) 식각 공정으로 트렌치 저면의 보호막의 일부를 트렌치 측벽으로 보내는 단계, 트렌치 측벽에서의 두께가 증가된 보호막 상에 확산 방지막을 형성하는 단계, 트렌치가 채워지도록 트렌치를 포함한 확산 방지막 상에 금속층을 형성하는 단계 및 절연막의 상부가 노출되도록 금속층을 평탄화하는 단계를 포함한다.
상기에서, 보호막은 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법으로 형성된다. 플라즈마화학기상증착 방법에 의해 보호막 은 트렌치의 측벽보다 트렌치의 저면에서 두껍게 형성된다.
보호막은 Si3N4, SiO2 및 SiC 중 어느 하나로 형성된다. 보호막은 100 내지 200Å의 두께로 형성된다.
RF 식각 공정은 바이어스 파워(Bias Power)를 500 내지 1000W로 사용하고, Ar 가스를 5 내지 20sccm의 량으로 흘려준다.
RF 식각 공정은 트렌치 저면의 보호막에 대한 목표 식각 두께를 50 내지 100Å으로 설정한다.
확산 방지막은 Ti/TiN 또는 Ta/TaN의 적층막으로 형성된다. 확산 방지막은 물리기상증착(Physical Vapor Deposition; PVD) 방법으로 형성된다.
금속층은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 형성된다.
금속층은 보호막의 상부가 노출되는 시점까지 평탄화된다. 평탄화는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시된다.
금속층의 평탄화에 의해 보호막이 트렌치의 측벽 및 저면에 잔류되어 형성된다.
절연막 형성 전, 반도체 기판 상에 식각 정지막을 형성하는 단계를 더 포함한다.
트렌치를 포함하는 다마신 패턴을 형성하는 단계와 보호막을 형성하는 단계 사이에 반도체 기판에 대해 세정 공정을 실시하는 단계를 더 포함한다. 세정 공정은 HF 용액 또는 BOE(Buffered Oxide Etchant)를 사용한다.
본 발명은 다마신 기법을 이용한 금속 배선 형성 시, 확산 방지막을 형성하기 전에 다마신 패턴의 표면에 보호막을 형성한 후 RF 식각 공정으로 트렌치 저면의 보호막을 측벽으로 보내어 트렌치 측벽에서의 보호막의 두께를 증가시킴으로써, 후속한 금속 배선 형성 후 확산 방지막 하부의 트렌치 측벽에 형성된 보호막에 의해 층간 절연막에 발생할 수 있는 디펙(Defect)으로 인한 금속 배선 간 누설 전류를 방지할 수 있다. 이에 따라, 금속 배선 간 누설 전류를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도들이다.
도 1a를 참조하면, 게이트(미도시) 및 접합 영역(미도시) 등 소정의 구조가 형성된 반도체 기판(100) 상에 제1 층간 절연막(102), 식각 정지막(104) 및 제2 층 간 절연막(106)을 순차적으로 형성한다. 제1 및 제2 층간 절연막(102, 106)은 산화물 계열의 물질이면 모두 적용 가능하며, 예를 들어 SOG(Spin On Glass), BPSG(Boron-Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glass) 또는 고밀도 플라즈마(High Density Plasma; HDP) 산화물 등으로 형성할 수 있다. 이때, 제1 및 제2 층간 절연막(102, 106) 증착 시에는 디펙(Defect)이 유발될 수 있다. 식각 정지막(104)은 제1 및 제2 층간 절연막(102, 106)과 식각 선택비가 다른 물질로 형성하며, 바람직하게 질화물 계열의 물질, 예컨대 실리콘 질화막(Si3N4) 또는 실리콘 산화질화막(SiON)으로 형성할 수 있다.
이후, 마스크(미도시)를 이용하여 제2 층간 절연막(106) 내부의 금속 배선이 형성될 영역에 트렌치가 형성되도록 제2 층간 절연막(106)을 식각한다. 식각 공정은 건식 식각(dry etch) 공정을 이용하여 식각 정지막(104)에서 식각이 정지되도록 실시한다. 이로써, 제2 층간 절연막(106)의 내부에 트렌치(108)가 형성된다. 한편, 트렌치(108) 형성을 위한 식각 과정에서 식각 정지막(104) 및 제1 층간 절연막(102)의 일부가 함께 식각될 수도 있다. 이와 같이, 트렌치(108)를 포함하는 제2 층간 절연막(106)은 통상적으로 다마신 패턴(damascene pattern)으로 일컫는다.
트렌치(108)를 포함한 다마신 패턴을 형성한 후에는 세정(Cleaning) 공정을 더 실시한다. 세정 공정은 HF 용액 또는 BOE(Buffered Oxide Etchant)를 이용한 습식 식각 공정으로 실시할 수 있다. 하지만, 세정 공정을 통해 제2 층간 절연 막(106)에 발생된 디펙(Defect)이 제거되면 보이드(void)가 유발될 수 있어 금속 배선 간 누설 전류를 발생시키는 요인으로 작용하므로 이에 대한 대책이 요구되며, 이에 대해서는 후술하기로 한다.
이어서, 트렌치(108)를 포함한 제2 층간 절연막(106)의 표면에 보호막(Passivation layer, 110)을 형성한다. 보호막(110)은 트렌치(108)의 측벽을 보호하기 위한 것으로, Si3N4, SiO2 및 SiC 중 어느 하나로 형성할 수 있다. 보호막(110)은 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법을 이용하여 형성할 수 있다. 이로 인해, 보호막(110)은 트렌치(108)의 측벽에서보다 트렌치(108)의 저면 및 제2 층간 절연막(106)의 상부에서 보다 두껍게 형성된다.
트렌치(108) 내 보호막(110)이 차지하는 부피가 증가되면 이후 형성될 금속 배선이 차지하는 부피가 적어져 금속 배선의 비저항이 증가되므로 보호막(110)의 두께는 제한을 받는다. 이에 따라, 보호막(110)은 100 내지 200Å의 두께로 형성하는 것이 바람직하다.
도 1b를 참조하면, 보호막(110)에 대해 RF(Radio Frequency) 식각 공정을 실시한다. RF 식각 공정은 바이어스 파워(Bias Power)를 500 내지 1000W로 하고, Ar 가스를 5 내지 20sccm의 량으로 흘려주어 플라즈마(Plasma)를 이용하여 보호막(110)의 식각을 진행한다. 이때, RF 식각 공정은 트렌치(108) 저면의 보호막(110)에 대한 목표 식각 두께를 50 내지 100Å으로 설정하여 실시한다.
그 결과, RF 식각 공정에 의해 스퍼터링(Sputtering)이 일어나서 트렌치(108)의 저면에 형성된 보호막(110)이 스퍼터링 되다가 식각된 보호막(110)의 일부가 트렌치(108) 측벽으로 이동되어 트렌치(108) 측벽에서의 보호막(110)의 두께가 증가된다. 즉, 트렌치(108) 측벽에서의 보호막(110)의 스텝 커버리지(Step Coverage) 특성이 향상되어 트렌치(108)의 측벽이 보다 안정적으로 보호된다. 이는 후속한 금속 배선 형성 후 확산 방지막 하부의 트렌치(108) 측벽에 두꺼운 보호막을 형성할 수 있도록 하여 제2 층간 절연막(106) 증착 시 발생할 수 있는 디펙으로 인한 금속 배선 간 누설 전류를 방지하는데 기여한다.
이와 반대로, 트렌치(108) 저면 및 제2 층간 절연막(106) 상부에서의 보호막(110)의 두께는 감소된다. 심할 경우 트렌치(108) 저면 및 제2 층간 절연막(106)의 상부에서의 보호막(110)이 모두 제거될 수도 있지만, 본 발명에서는 트렌치(108) 측벽에서 뿐만 아니라 저면에서도 구리(Cu)와 같은 금속 물질의 확산을 방지할 수 있도록 트렌치(108) 저면에도 일정 두께의 보호막(110)을 잔류시킨다.
도 1c를 참조하면, 트렌치(108) 측벽에서의 두께가 증가된 보호막(110) 상에 확산 방지막(diffusion barrier layer, 112)을 형성한다. 확산 방지막(112)은 Ti/TiN의 적층막 또는 Ta/TaN의 적층막 등을 이용하여 라이너(liner) 형태로 형성할 수 있다. 확산 방지막(112)은 물리기상증착(Physical Vapor Deposition; PVD) 방법으로 형성한다.
도 1d를 참조하면, 트렌치(108)가 채워지도록 트렌치(108)를 포함한 확산 방지막(112) 상에 금속층(114)을 형성한다. 금속층(114)은 이후에 형성될 금속 배선 이 낮은 비저항을 갖도록 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등을 이용하여 형성하는 것이 바람직하다.
도 1e를 참조하면, 제2 층간 절연막(106)이 노출되는 시점까지 금속층(도 1d의 114)의 평탄화 식각 공정을 실시한다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. 이로써, CMP 공정에 의해 제2 층간 절연막(106) 상부의 금속층(도 1d의 114) 및 확산 방지막(112)이 식각되어 트렌치(108) 내부에만 금속층 및 확산 방지막(112)이 잔류된다. 이때, 트렌치(108) 내부에 잔류된 금속층은 금속 배선(114a)으로 형성된다. 보호막(110)은 트렌치(108)의 측벽 및 저면에 잔류된다. 이에 따라, 보호막(110)을 통해 제2 층간 절연막(106) 증착 시 발생할 수 있는 디펙으로 인한 금속 배선(114a) 간 누설 전류를 방지할 수 있다.
도 1f를 참조하면, 금속 배선(114a), 확산 방지막(112) 및 보호막(110) 상에 제3 층간 절연막(116)을 형성하여 금속 배선(114a) 형성을 완료한다. 여기서, 제3 층간 절연막(116)은 절연 물질이면 모두 적용 가능하며, 바람직하게 산화물 계열의 물질로 형성할 수 있다.
한편, 도시하지는 않았으나 도 1d의 제조 공정을 완료한 후 보호막이 노출되는 시점까지 금속층의 평탄화 식각 공정을 실시하여 트렌치 내부에 금속 배선을 형성할 수도 있다. 평탄화 식각 공정은 보호막을 연마 정지막으로 사용하는 CMP 공정으로 실시하는 것이 바람직하다. 이때, 보호막은 트렌치의 저면 및 측벽뿐만 아니라 제2 층간 절연막의 상부에도 형성된다. 즉, 보호막은 트렌치를 포함한 제2 층간 절연막의 표면을 따라 형성된다. 이후, 금속 배선, 확산 방지막 및 보호막의 상부에 제3 층간 절연막을 형성하여 금속 배선 형성 공정을 완료한다. 이때에도, 보호막을 통해 제2 층간 절연막 증착 시 발생할 수 있는 디펙으로 인한 금속 배선 간 누설 전류를 방지할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 102 : 제1 층간 절연막
104 : 식각 정지막 106 : 제2 층간 절연막
108 : 트렌치 110 : 보호막
112 : 확산 방지막 114 : 금속층
114a : 금속 배선 116 : 제3 층간 절연막

Claims (17)

  1. 반도체 기판 상부의 절연막에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 상기 절연막의 표면을 따라 보호막을 형성하는 단계;
    RF(Radio Frequency) 식각 공정으로 상기 트렌치 저면의 상기 보호막의 일부를 상기 트렌치 측벽으로 보내는 단계;
    상기 트렌치 측벽에서의 두께가 증가된 보호막 상에 확산 방지막을 형성하는 단계;
    상기 트렌치가 채워지도록 상기 트렌치를 포함한 상기 확산 방지막 상에 금속층을 형성하는 단계; 및
    상기 절연막의 상부가 노출되도록 상기 금속층을 평탄화하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 보호막은 플라즈마화학기상증착 방법으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  3. 제 2 항에 있어서,
    상기 플라즈마화학기상증착 방법에 의해 상기 보호막은 상기 트렌치의 측벽보다 상기 트렌치의 저면에서 두껍게 형성되는 반도체 소자의 금속 배선 형성 방 법.
  4. 제 1 항에 있어서,
    상기 보호막은 Si3N4, SiO2 및 SiC 중 어느 하나로 형성되는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 보호막은 100 내지 200Å의 두께로 형성되는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 RF 식각 공정은 바이어스 파워를 500 내지 1000W로 사용하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 RF 식각 공정은 Ar 가스를 5 내지 20sccm의 량으로 흘려주는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1 항에 있어서,
    상기 RF 식각 공정은 상기 트렌치 저면의 상기 보호막에 대한 목표 식각 두께를 50 내지 100Å으로 설정하는 반도체 소자의 금속 배선 형성 방법.
  9. 제 1 항에 있어서,
    상기 확산 방지막은 Ti/TiN 또는 Ta/TaN의 적층막으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  10. 제 1 항에 있어서,
    상기 확산 방지막은 물리기상증착 방법으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  11. 제 1 항에 있어서,
    상기 금속층은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 형성되는 반도체 소자의 금속 배선 형성 방법.
  12. 제 1 항에 있어서,
    상기 금속층은 상기 보호막의 상부가 노출되는 시점까지 평탄화되는 반도체 소자의 금속 배선 형성 방법.
  13. 제 1 항 또는 제 12 항에 있어서,
    상기 평탄화는 화학적 기계적 연마 공정으로 실시되는 반도체 소자의 금속 배선 형성 방법.
  14. 제 1 항에 있어서,
    상기 금속층의 평탄화에 의해 상기 보호막이 상기 트렌치의 측벽 및 저면에 잔류되어 형성되는 반도체 소자의 금속 배선 형성 방법.
  15. 제 1 항에 있어서,
    상기 절연막 형성 전, 상기 반도체 기판 상에 식각 정지막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  16. 제 1 항에 있어서,
    상기 트렌치를 포함하는 다마신 패턴을 형성하는 단계와 상기 보호막을 형성하는 단계 사이에 상기 반도체 기판에 대해 세정 공정을 실시하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  17. 제 16 항에 있어서,
    상기 세정 공정은 HF를 포함한 용액 또는 BOE를 사용하는 반도체 소자의 금속 배선 형성 방법.
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