TW202343737A - 半導體裝置及半導體裝置的製造方法 - Google Patents

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Abstract

本發明實施例提供一種半導體裝置的製造方法，包含： 形成從基板的第一區中突出的第一鰭片，以及從上述基板的第二區中突出的第二鰭片；凹陷第一鰭片的一部份，以形成第一凹槽；凹陷第二鰭片的一部份，以形成第二凹槽；在第二凹槽中沉積阻障層；在第一凹槽中生長基底磊晶層；從第二凹槽移除阻障層；以及在第一凹槽及第二凹槽中生長摻雜磊晶層基底磊晶層為無摻雜的。摻雜磊晶層在第一區中鄰接第一鰭片，並且在第二區中鄰接第二鰭片。

Description

半導體裝置及半導體裝置的製造方法
本發明是關於半導體裝置及其製造方法，特別是關於在記憶體裝置的裝置區(device region)及井拾取區中製造不同源極/汲極(source/drain (S/D))磊晶部件的方法。
半導體積體電路(semiconductor integrated circuit (IC))產業經歷了快速成長。在IC材料及設計上的技術成長產生多個世代的IC，每個世代具有比上一個世代更小並更複雜的電路。在IC的演變過程中，功能密度(functional density)(即，每晶片面積中互相連接的裝置數量)已普遍增加，而幾何尺寸(即，使用製造製程可以製造的最小元件(或接線))則是已下降。尺寸縮減的製程通常具有提升生產效率及降低相關成本的優點。如此的尺寸縮減也增加了積體電路製程與製造積體電路的複雜度。
舉例來說，在記憶體裝置中(例如靜態隨機存取記憶體(static random-access memory (SRAM)))，漏電流(leakage)問題在先進製程節點中變得更加嚴重。SRAM通常指只有在施加電源時才能夠保持資料的記憶體或儲存裝置。因為SRAM單元(cell)效能很大程度上與佈局(layout)有關(例如，已知SRAM巨集(macro)的內部(inner)SRAM單元與SRAM巨集的邊緣(edge)SRAM單元表現並不相同)，井拾取區(well pick-up region)(或區域)及井帶單元(well strap cell)已經被用以穩定井位能(well potential)、幫助整個SRAM巨集的電荷均勻分布，並因此使SRAM陣列的SRAM單元之間的效能更均勻。然而，隨著電路幾何形狀上的縮小，井帶單元的磊晶(epitaxial)部件(feature)以及基板之間的漏電流變得更加嚴重。這導致井拾取區中的拾取電阻變得更高，因此使得閂鎖(latch-up)效能下降。因此，雖然現今用於SRAM的井帶單元已經大致上能達到它們的預期功用，但是依然沒有在各方面都使人滿意。
在一些實施例中，本發明實施例有關於一種半導體裝置的製造方法。上述方法包含形成從基板的第一區中突出的第一鰭片，以及從上述基板的第二區中突出的第二鰭片；凹陷第一鰭片的一部份，以形成第一凹槽；凹陷第二鰭片的一部份，以形成第二凹槽；在第二凹槽中沉積阻障層；在第一凹槽中生長基底磊晶層，其中上述基底磊晶層為無摻雜的；從第二凹槽移除阻障層；以及在第一凹槽及第二凹槽中生長摻雜磊晶層，其中上述摻雜磊晶層在第一區中鄰接第一鰭片，並且在第二區中鄰接第二鰭片。
在一些實施例中，本發明實施例有關於一種半導體裝置的製造方法。上述方法包含：在基板的第一區中形成用於n型電晶體的第一源極/汲極(S/D)凹槽；在第一區中形成用於p型電晶體的第二源極/汲極凹槽；在基板的第二區中形成用於n型電晶體的第三源極/汲極凹槽；在第二區中形成用於p型電晶體的第四源極/汲極凹槽；在第三源極/汲極凹槽及第四源極/汲極凹槽中沉積第一阻障層；在第一源極/汲極凹槽及第二源極/汲極凹槽中生長第一磊晶層，其中上述第一磊晶層是無摻雜的；從第三源極/汲極凹槽及第四源極/汲極凹槽移除第一阻障層；在第二源極/汲極凹槽及第四源極/汲極凹槽中沉積第二阻障層；在第一源極/汲極凹槽及第三源極/汲極凹槽中生長第二磊晶層，其中上述第二磊晶層使用第一摻雜物摻雜；從第二源極/汲極凹槽及第四源極/汲極凹槽移除第二阻障層；在第一源極/汲極凹槽及第三源極/汲極凹槽中沉積第三阻障層；在第二源極/汲極凹槽及第四源極/汲極凹槽中生長第三磊晶層，其中上述第三磊晶層使用不同於第一摻雜物的第二摻雜物摻雜；以及從第一源極/汲極凹槽及第三源極/汲極凹槽移除第三阻障層。
在一些實施例中，本發明實施例有關於一種半導體裝置。上述半導體裝置包含：垂直堆疊於基板上的多個第一通道構件；環繞(wrap around)每個第一通道構件的第一閘極結構；鄰接第一通道構件的第一磊晶部件；堆疊於基板及第一磊晶部件之間的基底磊晶部件；垂直堆疊於基板上的多個第二通道構件；環繞每個第二通道構件的第二閘極結構；以及鄰接第二通道構件並且接觸基板的第二磊晶部件；基底磊晶部件的摻雜物濃度小於第一磊晶部件或上述第二磊晶部件中的一者。
以下提供多個不同的實施例或範例，以執行所提供的標的的不同特徵。以下描述元件及排列(arrangement)的特定範例以簡化本發明的實施例。這些範例當然僅是範例而不應該是限制。舉例來說，在以下實施方式中的一第一特徵在一第二特徵之上的構成(formation)，可以包含上述第一特徵及上述第二特徵直接接觸(contact)構成的實施例，也可以包含額外特徵在上述第一特徵及上述第二特徵之間構成的實施例，在這種情況下上述第一特徵及上述第二特徵並不會直接接觸。此外，本說明書會在多個範例中重複參考編號及/或字母。這樣的重複是為了簡潔及清楚，本身並不用以決定多個實施例及/或配置之間的關係。
此外，為了方便描述，空間相對關係用語(例如「以下」、「之下」、「低於」、「以上」、「高於」等)在此為了方便被用以描述如圖所示的一個元件或特徵與另一個元件或特徵之間的關係。  空間相對關係用語旨在包含使用中或操作中的裝置除了圖中所描述的方向以外的不同方向。裝置可以在別的方向(旋轉90度或在其他方向)且在此使用的空間相對關係用語可以做出相應的解讀。此外，當數字或是數字的範圍被以「大約」、「大概」或相似詞描述時，這些用語除非特別說明旨在包含上述數字+/- 10%內的數字。舉例來說，用語「大約5nm」包含4.5nm到5.5nm的尺寸範圍。
本發明實施例大致上是關於半導體裝置及製造方法，特別是關於在記憶體裝置的裝置區(device region)及井拾取區中製造不同源極/汲極(source/drain (S/D))磊晶部件的方法。對於先進IC技術節點而言，鰭片型(fin-based)結構(例如鰭式場效電晶體(fin-like field effect transistor(FinFET))或是閘極全環(gate-all-around (GAA))電晶體)已經成為高效能且低漏電流應用受歡迎且有力的候選。記憶體陣列(例如靜態隨機存取記憶體(SRAM)陣列)通常將鰭片型的多閘極電晶體整合到記憶體單元中以增進效能，其中每個記憶體單元可以儲存一位元(bit)的資料。記憶體單元的效能與佈局有很大的關聯。舉例來說，已知記憶體陣列的內部記憶體單元與記憶體陣列的邊緣記憶體單元效能不同。在一些實施例中，內部記憶體單元與邊緣記憶體單元具有不同的臨界值電壓(threshold voltage(Vt))、不同的導通電流(on-current (Ion))，及/或不同的關閉電流(off-current (Ioff))。因此，鰭片型的井帶單元被用以穩定井位能、使整個記憶體陣列的電荷更均勻，並因此使記憶體陣列中的記憶體單元的效能更均勻。鰭片型的(非平面型(non-planar based))井帶(也稱為井拾取(well pick-up))將對應於記憶體單元的電晶體的井區(well region) 電性連接至電壓節點(或是電壓線)。舉例來說，鰭片型n型井帶將對應p型電晶體的n型井區電性連接至電壓節點，例如有關於p型電晶體的電壓節點；鰭片型p型井帶將對應n型電晶體的p型井區電性連接至電壓節點，例如有關於n型電晶體的電壓節點。
隨著IC技術朝著更小的技術節點(例如20nm、16nm、10nm、7nm及以下)發展，S/D磊晶部件與半導體基板(substrate)之間增加的阻抗(impedance)(例如在S/D磊晶部件與半導體基板之間形成未摻雜的磊晶層(undoped epitaxial layer))有助於減少S/D磊晶部件與半導體基板之間的漏電流(leakage current)，這有助於增進裝置區中的電晶體的效能。然而，S/D磊晶部件與半導體基板之間增加的阻抗在另一方面增加了井拾取區中的閂鎖(latch-up)阻抗，這降低了由鰭片型井帶帶來的效益。因此，本發明實施例提出對於井拾取區中的S/D磊晶部件的改良，上述井拾取區不具有未摻雜的磊晶層的，能夠在不犧牲裝置區中的電晶體效能的情況下，在閂鎖效能方面達到顯著的改進；裝置區中的S/D磊晶部件包含位在半導體基板上的未摻雜磊晶層，這有助於抑制進入半導體基板中的漏電流。
在此揭露的特定範例有關於用以在裝置區中形成多閘極電晶體，以及在井拾取區中形成井帶單元的閘極全環(GAA)電晶體(作為範例的多閘極電晶體類型)。GAA電晶體包含本身的閘極結構(或是其中一部份)形成在通道區的四邊上(例如環繞通道區的一部份)的任何裝置。在此呈現的裝置也包含通道區設置在奈米片(nanosheet)通道、奈米線(nanowire)通道、條形(bar-shaped)通道，及/或其他合適的通道配置的通道中的實施例。在此揭露的實施例為具有一或多個通道(例如以奈米片或奈米線的的形式堆疊的奈米結構)的裝置，上述通道有關於單一、連續(contiguous)的閘極結構(例如高介電常數金屬閘極(high-k metal gate)，也稱為HKMG)。然而，本領域的通常知識者應該理解本發明實施例的教示由於它的鰭式結構而可以應用於單一通道或是任意數量的通道(例如鰭式場效電晶體裝置)。本領域的通常知識者應該理解其他半導體裝置的範例可以受益於本發明實施例。
第1圖展示具有記憶體巨集102的半導體裝置100。半導體裝置100例如可以為微處理器、應用特定積體電路(application specific integrated circuit (ASIC))、場可程式化閘極陣列(field programmable gate array (FPGA))，或是數位訊號處理器(digital signal processor (DSP))。此外，半導體裝置100可以為包含多個被動或主動微電子裝置的IC晶片的一部份、單晶片系統(system on a chip(SoC))，或是其中的一部份，上述微電子裝置例如電阻、電容、電感、二極體、p型場效電晶體(p-type field effect transistor(PFET))、n型場效電晶體(n-type field effect transistor(NFET))、金屬氧化物半導體場效電晶體(metal oxide semiconductor field-effect transistor(MOSFET))、互補式金屬氧化物半導體(complementary metal oxide semiconductor(CMOS))、雙極型接面電晶體(bipolar junction transistor(BJT))、橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor(LDMOS))電晶體、高電壓電晶體、高頻率電晶體，其他合適的元件，或其組合。半導體裝置100的確切功能並不是本發明標的的限制。在說明的實施例中，記憶體巨集102為靜態隨機存取記憶體(static random access memory(SRAM))巨集，例如單埠(port)SRAM巨集、雙埠SRAM巨集，或是其他類型的SRAM巨集。然而，本揭露將記憶體巨集102為其他類型記憶體的實施例納入考慮，例如動態隨機存取記憶體(dynamic random access memory(DRAM))、非揮發性隨機存取記憶體(non-volatile random access memory(NVRAM))、快閃記憶體(flash memory)，或是其他合適的記憶體。為了清楚起見第1圖已經簡化過，以更好的了解本發明實施例的發明概念記憶體巨集102中可以加入額外的部件(feature)，並且以下描述的一些部件在記憶體巨集102的其他實施例中可以被取代、修改，或是消除。
記憶體巨集102包含一或多個電路區(circuit region)104，例如說明的實施例中的電路區104A及104B。電路區104包含記憶體巨集102的所有記憶體單元106。電路區104也被稱為記憶體單元區104。記憶體單元106一般以電路區104中的陣列的形式實現。每個記憶體單元106(例如SRAM單元)被配置以儲存資料。記憶體單元106可以使用多種p型場效電晶體及n型場效電晶體實現，例如平面電晶體(planar transistor)或是非平面電晶體(non-planar transistor)。在說明的實施例中，記憶體單元106包含多種鰭式場效電晶體、GAA電晶體，或其組合。
記憶體巨集102也包含一或多個井帶區108，例如說明的實施例中沿著x方向的長度方向(lengthwise)排列的井帶區108A、108B，以及108C。井帶區108A及108C位於記憶體巨集102的邊緣，並且井帶區108B位於電路區104A及電路區104B之間。每個井帶區108並不包含記憶體單元，並且每個井帶區108用以實現井拾取結構。井拾取結構一般被配置以將電壓電性耦接至記憶體單元106的n型井或記憶體單元106的p型井。井帶區108也被稱為井拾取區108。
此外，記憶體巨集102可以包含用以連接電晶體的源極、汲極，以及閘極電極(或是端頭(terminal))以形成積體電路的多種接點(contact)部件(或是接點)、通孔(vias)，以及金屬線(metal line)。
參考第1圖，記憶體單元106排列為第1行到第N行以及第1列到第M列，上述第1行到第N行中的每一行沿著第一方向(在此為y方向)延伸，上述第1列到第M列中的每一列沿著第二方向(在此為x方向)延伸，其中N及M為正整數。第1行到第N行中的每一行包含沿著第一方向延伸的位元線對(bit line pair)，例如位元線(bit line(BL))及互補位元線(bit line bar(BLB))(bit line bar也稱為complementary bit line)，上述位元線對有助於在逐行的基礎(column-by-column basis)上以原碼形式(true form)及互補形式(complementary form)從對應的記憶體單元106讀取資料及/或將資料寫入每個記憶體單元106。第1列到第M列中的每一列包含字元線(word line(WL))(圖未示)，上述字元線有助於在逐列的基礎(row-by-row basis)上存取對應的記憶體單元106。每個記憶體單元106電性連接對應的位元線、互補位元線，以及字元線，並且上述位元線、上述互補位元線，以及上述字元線電性連接至控制器110。控制器110被配置產生一或多個訊號，以選擇至少一個字元線以及至少一個位元線對(在此為位元線及互補位元線)，以存取至少一個記憶體單元106來進行讀取操作及/或寫入操作。控制器110包含電路上適用於幫助從記憶體單元106的讀取操作或寫入至記憶體單元106的寫入操作的任何電路，包含但不限於行解碼器(column decoder)電路、列解碼器(row decoder)電路、行選擇(column selection)電路、列選擇(row selection)電路、讀取/寫入電路(例如，被配置以從記憶體單元106讀取資料及/或將資料寫入至記憶體單元106的電路，其中記憶體單元106對應於被選擇的位元線對(換句話說，被選擇的行))、其他合適的電路，或其組合。在一些實施方式中，控制器110包含至少一個感測放大器(sense amplifier)(圖未示)，被配置以偵測及/或放大被選擇的位元線對的電壓差。在一些實施方式中，感測放大器被配置以以閂鎖或以其他方式儲存電壓差的資料數值。
記憶體巨集102的周圍(perimeter)配置有虛置單元(dummy cell)，例如邊緣虛置單元112，以確保記憶體單元106的效能的一致性(uniformity)。虛置單元被配置為在物理上及/或結構上類似記憶體單元106，但是不儲存資料。舉例而言，虛置單元可包括p型井、n型井、鰭片結構(包括一或多個鰭片)、閘極結構、源極/汲極部件，及/或接點部件。在示意的實施例中，第1列至第M列中的每一列起始於邊緣虛置單元112，且結束於邊緣虛置單元112，使得記憶體單元106的第1列至第M列設置在兩個邊緣虛置單元112之間。
第2圖為本發明實施例之可實施於SRAM陣列的記憶體單元中的SRAM單元200範例的電路圖。在一些實施方式中，SRAM單元200實施於一或多個記憶體巨集102(第1圖)的記憶體單元106中。為了清楚起見，第2圖已經簡化過，以更好的理解本發明實施例的發明概念。單埠SRAM單元200(SRAM單元200)中可以加入額外的部件，並且在SRAM單元200的其他實施例中，可以將以下描述的一些部件替換、修改、或刪去。
範例的SRAM單元200包含六個電晶體：傳輸閘電晶體(pass-gate transistor)PG-1、傳輸閘電晶體PG-2、上拉電晶體(pull-up transistor)PU-1、上拉電晶體PU-2、下拉電晶體(pull-down transistor)PD-1，以及下拉電晶體PD-2。單埠SRAM單元200因此被稱為6電晶體(6T)SRAM單元。在操作中，傳輸閘電晶體PG-1及傳輸閘電晶體PG-2提供對於SRAM單元200的儲存部份的存取，上述儲存部份包含一對交叉耦接(cross-couple)的反相器(inverters)，也就是反向器210及反向器220。反向器210包含上拉電晶體PU-1以及下拉電晶體PD-1，反向器220包含上拉電晶體PU-2以及下拉電晶體PD-2。在一些實施例中，上拉電晶體PU-1、PU-2被配置為p型鰭式場效電晶體，下拉電晶體PD-1、PD-2被配置為n型鰭式場效電晶體。舉例來說，上拉電晶體PU-1、PU-2分別包含設置於n型鰭片結構(包含一或多個n型鰭片)的通道區上的閘極結構，使得上述閘極結構夾設於上述n型鰭片結構的p型源極/汲極區(例如，p型磊晶(epitaxial)源極/汲極部件)之間，其中上述閘極結構以及上述n型鰭片結構設置在n型井區上；並且下拉電晶體PD-1、PD-2分別包含設置於p型鰭片結構(包含一或多個p型鰭片)的通道區上的閘極結構，使得上述閘極結構夾設於上述p型鰭片結構的n型源極/汲極區(例如，n型磊晶源極/汲極部件)之間，其中上述閘極結構以及上述p型鰭片結構設置在p型井區上。在一些實施方式中，傳輸閘電晶體PG-1、PG-2也被配置為n型鰭式場效電晶體。舉例而言，傳輸閘電晶體PG-1、PG-2分別包含設置於p型鰭片結構(包含一或多個p型鰭片)的通道區上的閘極結構，使得上述閘極結構夾設於上述p型鰭片結構的n型源極/汲極區(例如，n型磊晶源極/汲極部件)之間，其中上述閘極結構以及上述p型鰭片結構設置在p型井區上。
上拉電晶體PU-1的閘極夾設於源極(電性耦接電源供應電壓(power supply voltage(VDD)))以及第一共用汲極(common drain)(CD1)之間，下拉電晶體PD-1的閘極夾設於源極(電性耦接電源供應電壓(VSS))以及上述第一共用汲極之間。上拉電晶體PU-2的閘極夾設於源極(電性耦接電源供應電壓(VDD))以及第二共用汲極(CD2)之間，下拉電晶體PD-2的閘極夾設於源極(電性耦接電源供應電壓(VSS))以及上述第二共用汲極之間。在一些實施方式中，第一共用汲極(CD1)為將資料以原碼形式儲存的儲存節點(storage node(SN))，第二共用汲極(CD2)為將資料以互補形式儲存的儲存節點(SNB)。上拉電晶體PU-1的閘極以及下拉電晶體PD-1的閘極耦接第二共用汲極，上拉電晶體PU-2的閘極以及下拉電晶體PD-2的閘極耦接第一共用汲極。傳輸閘電晶體PG-1的閘極夾設於源極(電性耦接位元線BL)以及汲極之間，上述汲極電性耦接第一共用汲極(CD1)。傳輸閘電晶體PG-2的閘極夾設於源極(電性耦接互補位元線BLB)以及汲極之間，上述汲極電性耦接第二共用汲極(CD2)。傳輸閘電晶體PG-1、PG-2的閘極電性耦接字元線WL。在一些實施方式中，傳輸閘電晶體PG-1、PG-2在讀取操作及/或寫入操作期間提供對於儲存節點SN、SNB的存取。舉例來說，當電壓由字元線WL施加於傳輸閘電晶體PG-1、PG-2的閘極時，傳輸閘電晶體PG-1、PG-2分別將儲存節點SN、SNB耦接至位元線BL及互補位元線BLB。
第3圖示意鰭片式多閘極電晶體300的截面圖，鰭片式多閘極電晶體300可以作為SRAM單元200(第2圖)中的任何電晶體，包含上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1、下拉電晶體PD-2、傳輸閘電晶體PG-1，以及傳輸閘電晶體PG-2。鰭片式多閘極電晶體300也可以作為井拾取區108(第1圖)中的任何井拾取帶的骨幹(backbone)。在一些實施例中，鰭片式多閘極電晶體300為鰭式場效電晶體。在示意的實施例中，鰭片式多閘極電晶體300為包含鰭片式結構的GAA電晶體，上述鰭片式結構具有垂直堆疊水平定向(vertically-stacked horizontally-oriented)的通道層(例如奈米線或奈米片)。在一些實施例中，鰭片式多閘極電晶體300包含鰭片302、閘極結構304、間隔物(spacer)306、汲極區308，以及源極區310。在此使用的用語「鰭片」是指鰭式場效電晶體中連續的鰭片，或是GAA電晶體中具有垂直堆疊的通道層的鰭狀結構。鰭片302延伸至半導體基板(substrate)312上。在一些實施例中，半導體基板312及鰭片302由相同材料組成。舉例來說，基板為矽(silicon)基板。在一些例子中，基板包含合適的元素半導體(elemental semiconductor)，例如鍺(germanium)或鑽石；合適的化合物半導體，例如碳化矽(silicon carbide)、氮化鎵(gallium nitride)、砷化鎵(gallium arsenide)，或是磷化銦(indium phosphide)；或是合適的合金(alloy)半導體，例如矽鍺(silicon germanium)、矽錫(silicon tin)、砷化鋁鎵(aluminum gallium arsenide)，或是磷砷化鎵(gallium arsenide phosphide)。在一些實施例中，基板為絕緣層上矽(silicon on insulator(SOI))基板或是藍寶石上矽(silicon on sapphire(SOS))基板。在一些實施例中，半導體基板312及鰭片302由不同材料組成。
在一些實施例中，鰭片302可以被形成在鰭片302的相對側上的隔離部件(isolating feature)314環繞。隔離部件314可以將鰭片式多閘極電晶體300的主動區(active region)(圖未示)電性上地與其他主動區隔離。在一些實施例中，隔離部件314為淺溝槽隔離(shallow trench isolation(STI))、場氧化物(field oxide(FOX))，或是其他合適的電性隔離結構。
在一些實施例中，閘極結構304包含閘極介電質(dielectric)316，以及形成在閘極介電質316上的閘極電極318。在鰭式場效電晶體中，閘極結構304位在鰭片302的側壁及上表面上。在GAA電晶體中，閘極結構304環繞鰭狀結構中的每個通道層(例如奈米線或奈米片)。因此，鰭片302覆蓋閘極結構304的部份可以作為通道區。在一些實施例中，閘極介電質316為高介電常數介電材料(high dielectric constant (high-k) dielectric material)。高介電常數介電材料的介電常數(k)高於二氧化矽(silicon dioxide) 的介電常數。高介電常數介電材料的範例包含氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、 氮氧化矽(silicon oxynitride)、二氧化鉿-鋁合金(hafnium dioxide-alumina alloy)、氧化鉿矽(hafnium silicon oxide)、氮氧化矽鉿(hafnium silicon oxynitride) 、氧化鉭鉿(hafnium tantalum oxide)、氧化鈦鉿(hafnium titanium oxide)、氧化鉿鋯(hafnium zirconium oxide) 、其他合適的高介電常數介電材料，或其組合。在一些實施例中，閘極電極318由導電材料組成，例如鋁(aluminum(Al))、銅(copper(Cu))、鎢(tungsten(W))、鈦(titanium(Ti))、鉭(tantalum(Ta))，或是其忒可應用的材料。
在一些實施例中，鰭片式多閘極電晶體300的間隔物306位在鰭片302的側壁及上表面上。此外，間隔物306可以形成在閘極結構304的相對側上。在一些實施例中，間隔物306由氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳化矽、其他合適的材料，或其組合形成。
在一些實施例中，鰭片302沒有被閘極結構304及間隔物306覆蓋的部份作為汲極區308及源極區310。在一些實施例中，藉由將p型雜質(impurity)(例如硼(boron)、銦(indium)等)佈植(implant)到鰭片302沒有被閘極結構304及間隔物306覆蓋的部份，形成p型場效電晶體(例如上拉電晶體PU-1及上拉電晶體PU-2)的汲極區308及源極區310。在一些實施例中，藉由將n型雜質(例如磷(phosphorous)、砷(arsenic)、銻(antimony)等)佈植到鰭片302沒有被閘極結構304及間隔物306覆蓋的部份，形成n型場效電晶體(例如傳輸閘電晶體PG-1、傳輸閘電晶體PG-2、下拉電晶體PD-1，以及下拉電晶體PD-2)的汲極區308及源極區310。
在一些實施例中，藉由蝕刻鰭片302沒有被閘極結構304及間隔物306覆蓋的部份形成凹槽(recess)，並在上述凹槽中生長磊晶區，以形成汲極區308及源極區310。磊晶區可以由Si、Ge、SiP、SiC、SiPC、SiGe、SiAs、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP、C，或其組合組成。因此，在一些實施例中，汲極區308及源極區310可以由矽鍺(SiGe)組成，並且鰭片302其餘的部份可以由矽組成。在一些實施例中，p型雜質在p型場效電晶體(例如第2圖的上拉電晶體PU-1及上拉電晶體PU-2)的汲極區308及源極區310的磊晶生長期間在汲極區308及源極區310中原位(in-situ)摻雜。此外，n型雜質在n型場效電晶體(例如第2圖的傳輸閘電晶體PG-1、傳輸閘電晶體PG-2、下拉電晶體PD-1，以及下拉電晶體PD-2)的汲極區308及源極區310的磊晶生長期間在汲極區308及源極區310中原位摻雜。
在一些可選擇的實施例中，第2圖的SRAM單元200的傳輸閘電晶體PG-1/PG-2、上拉電晶體PU-1/PU-2，以及下拉電晶體PD-1/PD-2為平面金屬氧化物半導體(planar MOS)裝置。
第4A、4B圖中示意用於半導體製造的方法400，方法400包含在記憶體裝置的裝置區及井拾取區中製造多閘極裝置。方法400只是範例，並不用以在請求項明確記載的內容之外限制本發明實施例。可以在方法400之前、之中，以及之後進行額外的操作，並且一些描述的操作在額外的實施例中可以被替換、去除，或是移動。以下配合第5A~25F圖描述方法400。
第5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A圖顯示第4A、4B圖的方法400的多個階段的半導體裝置500的裝置區或井拾取區的截面圖。
第16A、17A、18A、19A、20A、21A、22A圖顯示第4A、4B圖的方法400的多個階段的半導體裝置500的裝置區的截面圖。
第5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B圖為編號後綴有「A」的相應的圖在Y-Z平面沿著B-B線的橫斷面圖，上述橫斷面圖切穿過n型場效電晶體區或p型場效電晶體區中的多閘極裝置的通道區及相鄰的源極/汲極區。
第5C、6C、7C、8C、9C、10C、12C、13C、14C、15C、16C、17C、18C、19C圖為編號後綴有「A」的相應的圖在X-Z平面沿著C-C線的橫斷面圖，上述橫斷面圖切穿過n型場效電晶體的源極/汲極(S/D)區及p型場效電晶體的源極/汲極區，並且垂直於多閘極裝置的通道區的長度方向。
第11C圖為編號後綴有「A」的相應的圖在X-Z平面沿著C-C線的橫斷面圖，上述橫斷面圖切穿過n型場效電晶體及p型場效電晶體的閘極結構，並且垂直於多閘極裝置的通道區的長度方向。
第16D、17D、18D、19D圖為Y-Z平面的橫斷面圖，上述橫斷面圖切穿過井拾取區的n型場效電晶體區或p型場效電晶體區中的多閘極裝置的通道區及相鄰的源極/汲極區。
第20B、21B、22B圖為編號後綴有「A」的相應的圖在Y-Z平面沿著B-B線的橫斷面圖，上述橫斷面圖切穿過裝置區的n型場效電晶體區中的多閘極裝置的通道區及相鄰的源極/汲極區。
第20C、21C、22C圖為編號後綴有「A」的相應的圖在Y-Z平面沿著C-C線的橫斷面圖，上述橫斷面圖切穿過裝置區的p型場效電晶體區中的多閘極裝置的通道區及相鄰的源極/汲極區。
第20D、21D、22D圖為編號後綴有「A」的相應的圖在X-Z平面沿著D-D線的橫斷面圖，上述橫斷面圖切穿過n型場效電晶體的源極/汲極區及p型場效電晶體的源極/汲極區，並且垂直於裝置區中的多閘極裝置的通道區的長度方向。
第20E、21E、22E圖為Y-Z平面的橫斷面圖，上述橫斷面圖切穿過井拾取區的n型場效電晶體區中的多閘極裝置的通道區及相鄰的源極/汲極區。
第20F、21F、22F圖為Y-Z平面的橫斷面圖，上述橫斷面圖切穿過井拾取區的p型場效電晶體區中的多閘極裝置的通道區及相鄰的源極/汲極區。
第20G、21G、22G圖為X-Z平面的橫斷面圖，上述橫斷面圖切穿過n型場效電晶體的源極/汲極區及p型場效電晶體的源極/汲極區，並且垂直於井拾取區中的多閘極裝置的通道區的長度方向。
第23A、24A、25A圖為根據第4A、4B圖的方法400的多個階段的Y-Z平面的橫斷面圖，上述橫斷面圖切穿過裝置區的n型場效電晶體區中的多閘極裝置的通道區及相鄰的源極/汲極區。
第23B、24B、25B圖為根據第4A、4B圖的方法400的多個階段的Y-Z平面的橫斷面圖，上述橫斷面圖切穿過裝置區的p型場效電晶體區中的多閘極裝置的通道區及相鄰的源極/汲極區。
第23C、24C、25C圖為根據第4A、4B圖的方法400的多個階段的X-Z平面的橫斷面圖，上述橫斷面圖切穿過n型場效電晶體的源極/汲極區及p型場效電晶體的源極/汲極區，並且垂直於裝置區中的多閘極裝置的通道區的長度方向。
第23D、24D、25D圖為根據第4A、4B圖的方法400的多個階段的Y-Z平面的橫斷面圖，上述橫斷面圖切穿過井拾取區的n型場效電晶體區中的多閘極裝置的通道區及相鄰的源極/汲極區。
第23E、24E、25E圖為根據第4A、4B圖的方法400的多個階段的Y-Z平面的橫斷面圖，上述橫斷面圖切穿過井拾取區的p型場效電晶體區中的多閘極裝置的通道區及相鄰的源極/汲極區。
第23F、24F、25F圖為根據第4A、4B圖的方法400的多個階段的X-Z平面的橫斷面圖，上述橫斷面圖切穿過n型場效電晶體的源極/汲極區及p型場效電晶體的源極/汲極區，並且垂直於井拾取區中的多閘極裝置的通道區的長度方向。
應該理解的是，如同在此討論的其他方法實施例及範例裝置，部份的半導體裝置500可以藉由CMOS技術製程流程來製造，因此在此只描述一些製程。此外，範例的半導體裝置可以包含多個其他裝置及部件，例如其他類型的裝置，例如額外的電晶體、雙極接面電晶體、電阻、電容、電感、二極體、熔絲、靜態隨機存取記憶體(SRAM)，及/或其他邏輯電路等，但是範例的半導體裝置為了更好的理解本發明實施例的發明概念而已經被簡化過。在一些實施例中，範例裝置可以包含多個半導體裝置(例如電晶體)，包含p型場效電晶體、n型場效電晶體等，上述半導體裝置可以互相連接。此外，應注意的是，方法400的製程步驟包含任何參考第5A~25F圖的敘述，這些敘述與本發明實施例中提供的方法及範例圖式的其他部份一樣，只是範例而不用以在請求項明確記載的內容之外限制本發明實施例。
方法400在操作402(第4A圖)中提供(或是被供應)半導體裝置(或裝置)500。參考第5A~5C圖，半導體裝置500包含基板502以及基板502上的磊晶堆疊504。在一些實施例中，基板502可以為半導體基板，例如矽基板。基板502可以包含多層，上述多層可以包含形成在半導體基板上的導體(conductive)層及絕緣體(insulating)層。基板502可以取決於設計要求包含本領域已知的多種摻雜配置。舉例來說，可以在基板202上在為不同裝置類型(例如n型場效電晶體(NFET)、p型場效電晶體(PFET))設計的區域中，形成不同摻雜曲線(doping profile)(例如n型井、p型井)。合適的摻雜可以包含摻雜物的離子佈植(ion implantation)及/或擴散(diffusion)製程。基板502可以具有隔離部件(例如淺溝槽隔離(STI)部件)，上述隔離部件夾設於提供不同裝置類型的區域之間。基板502也可以包含其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)，或是鑽石。可選擇的，基板502可以包含半導體化合物及/或合金半導體。此外，可選擇的，基板502可以包含磊晶層(epitaxial layer(epi-layer))，可以被施加應力(strain)以增進效能，可以包含絕緣層上矽(SOI)結構，及/或可以具有其他合適的增強部件。
磊晶堆疊504包含第一成份(composition)的磊晶層506，磊晶層506夾設於第二成份的磊晶層508之間。第一成份與第二成份可以不同。磊晶層508可以包含與基板502相同的成份。在示意的實施例中，磊晶層506為矽鍺(SiGe)，磊晶層508為矽(Si)。然而，其他實施例也是可能的，包含第一成份及第二成份具有不同氧化率(oxidation rate)及/或蝕刻選擇性(etch selectivity)的實施例。舉例來說，在一些實施例中，第一成份或第二成份的磊晶層506或磊晶層508可以包含其他材料，例如鍺；半導體化合物，例如碳化矽、砷化鎵、磷化鎵(gallium phosphide)、磷化銦、砷化銦(indium arsenide)，及/或       銻化銦(indium antimonide) ；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP，及/或GaInAsP；或其組合。在一些實施例中，磊晶層506及磊晶層508大致上是無摻雜的(dopant-free)，例如在磊晶生長製程中沒有執行刻意的摻雜。舉例而言，分別為第一成份及第二成份的磊晶層506及磊晶層508的磊晶生長可以由分子束磊晶(molecular beam epitaxy(MBE))製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition(MOCVD))製程，及/或其他合適的磊晶生長製程來執行。在多個實施例中，基板502為結晶基板(crystalline substrate)，磊晶層506及磊晶層508為結晶半導體基板。
在一些實施例中，每個磊晶層506的厚度介於大約4奈米(nanometer(nm))到大約8奈米之間。磊晶層506的厚度可以大致上均勻。在一些實施例中，每個磊晶層508的厚度介於大約4奈米到大約8奈米之間。在一些實施例中，堆疊的磊晶層508的厚度可以大致上均勻。如同以下更詳細的說明的，磊晶層508或其部份可以形成後續形成的多閘極電晶體的通道構件(channel member，或是稱為通道層)，並且厚度的選擇是基於裝置效能的考慮。用語通道構件(或是通道層)在此用以指具有電晶體中任何用於通道的材料部份，通道構件具有奈米尺度(或是微米尺度(microscale))尺寸，並且無論上述材料部份的橫斷面形狀而具有長形(elongate)的形狀。因此，此用語指橫斷面呈圓形或大致上圓形的長形材料部份，以及長條形或棒狀的材料部份，例如包含圓柱型或是大致上長方形的橫斷面。通道區中的磊晶層506可以在最後被移除，並用以定義後續形成的多閘極裝置的相鄰的通道構件之間的垂直距離，磊晶層506的厚度選擇是基於裝置效能的考慮。因此，磊晶層506也可以指犧牲層(sacrificial layer)，磊晶層508也稱為通道層。
應注意的是，雖然第5A~5C圖中示意磊晶層506的三層與磊晶層508的三層交替排列，但是這只是用以說明而不應該用以在請求項明確記載的內容之外限制本發明實施例。應該理解可以在磊晶堆疊504中形成任何數量的磊晶層；數量取決於裝置500所需的通道構件數量。在一些實施例中，磊晶層508的數量介於2到10之間。應注意的是，雖然磊晶層506及磊晶層508以具有垂直堆疊序列，並且磊晶層508為磊晶堆疊504的最上層的方式示出，也有可能使用其他配置。舉例來說，在一些情況下，可選擇地磊晶層506可以為磊晶堆疊504的最上層。換句話說，磊晶層506、508的生長順序(以及因此形成的磊晶層506、508的堆疊順序)，可以交換或是不同於圖式所顯示的順序，並且依然在本發明實施例的範圍內。
之後方法400執行操作404(第4A圖)，在操作404中藉由圖案化(pattern)形成半導體鰭片(也稱為裝置鰭片或鰭片單元)。參考第6A~6C圖，在操作404的一實施例中，形成從基板502延伸的多個半導體鰭片510。在多個實施例中，每個半導體鰭片510包含從基板502的頂部形成的基底部份503(也稱為台面(mesa))，以及從磊晶堆疊的每個磊晶層的一部份形成的磊晶堆疊504，上述磊晶堆疊包含磊晶層506及508。半導體鰭片510可以使用包含雙重圖案化(double-patterning)製程及多重圖案化(multi-patterning)製程的合適的製程製造。一般來說，雙重圖案化或多重圖案化製程結合光學微影(photolithography)製程及自對準製程(self-aligned process)，可以創造具有較小間距(pitch)的圖案，舉例而言，上述圖案所具有的間距比使用單一直接光學微影製程所能夠得到的間距更小。舉例來說，在一實施例中，犧牲層在基板上形成並使用微影製程圖案化。間隔物使用自對準製程形成在已圖案化的犧牲層旁邊。之後移除犧牲層，剩餘的間隔物(或是心軸(mandrel))可以被用以藉由蝕刻初始的(initial)磊晶堆疊504圖案化半導體鰭片510。蝕刻製程可以包含乾式蝕刻(dry etching)、濕式蝕刻(wet etching)、反應離子蝕刻(reactive ion etching(RIE))，及/或其他合適的製程。
在示意的實施例中，在圖案化半導體鰭片510之前，在磊晶堆疊504上形成緩衝矽層(buffer silicon layer)511及硬遮罩(hard mask(HM))層512。在一些實施例中，緩衝矽層511包含非晶矽(amorphous silicon)，並且在磊晶堆疊504上磊晶地生長。緩衝矽層511的厚度可以從大約1nm到大約5nm。在一些實施例中，HM層512包含氧化物層512A(例如包含氧化矽(silicon oxide)的墊氧化物層(pad oxide layer))以及形成在氧化物層512A上的氮化物層512B(例如包含氮化矽的墊氮化物層(pad nitride layer))。氧化物層512A可以作為磊晶堆疊504及氮化物層512B之間的黏著層(adhesion layer)，並且可以作為蝕刻氮化物層512B的蝕刻停止層(etch stop layer)。在一些範例中，HM層512包含熱生長(thermally grow)的氧化物、由化學氣相沉積(chemical vapor deposition(CVD))沉積的氧化物，及/或由原子層沉積(atomic layer deposition (ALD))沉積的氧化物。在一些實施例中，HM層512包含由CVD及/或其他合適的技術沉積的氮化物層。
之後半導體鰭片510可以使用包含微影及蝕刻製程的合適的製程製造。微影製程可以包含在HM層512上形成光阻(photoresist)層(圖未示)、將阻劑暴露於圖案中、執行暴光後烘烤(post-exposure bake)製程，以及顯影(develop)阻劑以形成包含阻劑的遮罩元件。在一些實施例，圖案化阻劑以形成遮罩元件的操作可以使用電子束(electron beam(e-beam))微影製程執行。遮罩元件可以在之後用以在蝕刻製程通過HM層512、通過磊晶堆疊504，以及在基板502中在未保護的區域內形成溝槽514，並因此留下多個延伸的半導體鰭片510時，保護基板502及形成在基板502上的多個層的區域。溝槽514可以使用乾式蝕刻、濕式蝕刻、RIE，及/或其他合適的製程蝕刻。溝槽514也可以將連續的半導體鰭片510切割成片段，這也被稱為鰭片切割製程。在示意的實施例中，半導體鰭片510包含至少兩種不同的寬度，例如半導體鰭片510A具有較大的寬度(例如從大約20nm到大約30nm)，半導體鰭片510B具有較小的寬度(例如從大約10nm到大約15nm)。半導體鰭片510A、510B的寬度基於裝置效能考量作出選擇。相對較寬的半導體鰭片510A提供較半導體鰭片510B更強的電流驅動(current driving)能力。在一些實施例中，半導體鰭片510A為n型場效電晶體提供形成在p型井上的通道層，半導體鰭片510B為p型場效電晶體提供形成在n型井上的通道層。
在多個其他實施例中，也可以使用其他方法在基板上形成半導體鰭片，包含例如定義鰭片區(例如由遮罩或隔離區)，以及以半導體鰭片510的形式磊晶地生長磊晶堆疊504。在一些實施例中，形成半導體鰭片510可以包含修整製程(trim process)以減少半導體鰭片510的寬度。修整製程可以包含濕式及/或乾式蝕刻製程。
在操作406中，方法400(第4A圖)在半導體鰭片510之間形成隔離部件，例如淺溝槽隔離(STI)部件。參考第7A~7C圖，淺溝槽隔離(STI)部件520設置於基板502上，夾設在半導體鰭片510之間。舉例而言，在一些實施例中，先在基板502上沉積介電層，以介電材料填充溝槽514。在一些實施例中，介電層可以包含氧化矽、氮化矽，氮氧化矽、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass(FSG))、低介電常數介電質、其組合，及/或其他合適的材料。在多個範例中，介電層可以由CVD製程、次常壓CVD(subatmospheric CVD(SACVD))製程、流動式CVD(flowable CVD(FCVD)) 製程、ALD製程、物理氣相沈積(physical vapor deposition(PVD))製程，及/或其他合適的製程沉積。在一些實施例中，在沉積介電層後，裝置500例如可以被退火，以提升介電層的品質。在一些實施例中，介電層可以包含多層結構，例如具有氧化襯墊(liner)520A及可流動氧化層520B。
在形成隔離(STI)部件的一些實施例中，在沉積介電層後，例如使用化學機械研磨(chemical mechanical polishing(CMP))製程使沉積的介電材料變得更薄及平坦化(planarize)。在一些實施例中，HM層512作為CMP停止層。之後，凹陷夾設於半導體鰭片510之間的介電層。參考第6A~6C圖，STI部件520被凹陷使得半導體鰭片510在STI部件520上延伸。在一些實施例中，凹陷製程可以包含乾式蝕刻製程、濕式蝕刻製程，及/或其組合。在一些實施例中，凹陷深度受到控制(例如藉由控制蝕刻時間)，使得所形成的半導體鰭片510暴露的頂部具有所需的高度。在示意的實施例中，所需的高度暴露磊晶堆疊504的每一層。在一些實施例中，STI部件520的上表面被凹陷至最底下的磊晶層506之下，並且台面503的頂部被暴露出來。HM層512也可以在凹槽蝕刻期間被移除，使緩衝矽層511暴露出來。
在操作408中，方法400(第4A圖)在半導體鰭片510的側壁表面上沉積包覆層(cladding layer)。參考第8A~8C圖，在示意的實施例中，包覆層522選擇性地沉積在裝置500上。詳細而言，包覆層522可以選擇性地且順應地沉積在半導體鰭片510暴露的表面上。在多個實施例中，包覆層522並不沉積在半導體鰭片510之間的STI部件520的上表面。舉例來說，包覆層522可以為半導體層並由磊晶生長製程沉積，使得包覆層522的磊晶生長限制於半導體鰭片510暴露出的半導體表面，而不是在STI部件520的介電材料表面上，半導體鰭片510暴露出的半導體表面作為種子層(seed layer)。可選擇的，包覆層522可以沉積為覆蓋裝置500的毯覆層(blanket layer)。之後，在非等向性(anisotropic)蝕刻製程中移除包覆層522的水平部份(例如乾式蝕刻製程(例如RIE蝕刻))，在半導體鰭片510的側壁上留下剩餘的部份。舉例而言，包覆層522可以由MBE製程、MOCVD製程、ALD製程，及/或其他合適的沉積製程沉積。包覆層522為之後形成的金屬閘極堆疊保留空間，並且將在後續的製程階段被移除。因此，包覆層522也被稱為犧牲包覆層。
在一些實施例中，包覆層522包含與磊晶層506相同的半導體材料，例如矽鍺(SiGe)，但是鍺的濃度不同。舉例而言，磊晶層506中的鍺的莫耳比(molar ratio)可以從大約15%到大約25%，包覆層522中的鍺的莫耳比可以從大約40%到大約50%。鍺的濃度上的不同可以在包覆層522及磊晶層506之間提供蝕刻選擇性。在一些可選擇的實施例中，包覆層522包含與磊晶層506相同的半導體材料，例如鍺的濃度相同的矽鍺(SiGe)。在一些實施例中，可以在沉積包覆層522之前，在半導體鰭片510暴露的半導體表面上形成氧化物襯墊(圖未示)。氧化物襯墊將包覆層522與磊晶層506分開，並且在之後移除包覆層522的時候保護磊晶層506。氧化物襯墊藉由氧化半導體鰭片510暴露的半導體表面形成。氧化製程使得氧化物襯墊具有預先決定的厚度。舉例來說，氧化物襯墊的厚度從大約1nm到大約3nm。在一些實施例中，氧化製程包含快速熱氧化(rapid thermal oxidation(RTO))製程、高壓氧化(high pressure oxidation(HPO))製程、化學氧化(chemical oxidation)製程、原位蒸氣產生(in-situ stream generation(ISSG))製程，或是增強原位蒸氣產生(enhanced in-situ stream generation(EISSG))製程。在一些實施例中，RTO製程可以在大約400 °C到大約700 °C的溫度中使用O 2及O 3作為反應氣體執行持續大約1秒到大約30秒。在其他實施例中，HPO製程可以在大約1atm到大約25atm的壓力下以及大約300 °C到大約700 °C的溫度中，使用O 2、O 2+N 2、N 2等作為製程氣體執行持續大約1分鐘到大約10分鐘。化學氧化製程的範例包含濕式硫酸過氧化氫清潔(wet sulfuric peroxide mixture (SPM) clean)、濕式O 3/H 2O等。O 3的濃度可以從大約1ppm到大約50ppm。
在一些實施例中，包覆層522中的半導體材料不是非晶形(amorphous)的形式就是多晶形(polycrystalline)的形式，例如在一些實施例中，非晶形SiGe或是多晶形SiGe。在一些其他的實施例中，包覆層522可以具有非晶形的形式及多晶形的形式的半導體材料的混合物(mixture)，例如60%的非晶形SiGe以及40%的多晶形SiGe。用語「非晶形或多晶形」在此指非晶形的形式、多晶形的形式，或其組合中的組成。
在操作410中，方法400(第4A圖)在相鄰的半導體鰭片之間形成介電鰭片。參考第9A~9C圖，在操作410的一實施例中，介電層524順應地沉積在溝槽514中，包含沿著包覆層522的側壁以及沿著STI部件520的上表面沉積。之後，在介電層524上沉積介電層526。在至少一些實施例中，介電層524、526可以一起定義介電鰭片(或是混合(hybrid)鰭片)528。在一些情況下，介電鰭片528可以更包含形成在介電層524、526上的高介電常數介電層，例如如下所述的在凹陷介電層524、526之後。一般而言，在一些實施例中，介電層524、526可以包含SiN、SiCN、SiOC、SiOCN、SiO x，或是合適的材料。在一些範例中，介電層524可以包含低介電常數介電層，介電層526可以包含可流動氧化物層(flowable oxide layer)。在多種情況下，介電層524、526可以由CVD製程、ALD製程、PVD製程、旋轉塗佈及烘烤製程(spin-coating and baking process)，及/或其他合適的製程沉積。在一些範例中，在介電層524、526沉積之後，可以執行CMP製程以移除裝置500的上表面的多餘的部份，並平坦化裝置500的上表面。
方法400在操作410中可以更包含凹陷製程，高介電常數介電層沉積製程，以及CMP製程。參考第9A~9C圖，在操作410的一實施例中，執行凹陷製程以移除介電層524、526的頂部部份。在一些實施例中，凹陷製程可以包含乾式蝕刻製程、濕式蝕刻製程，及/或其組合。在一些實施例中，凹陷深度受到控制(例如藉由控制蝕刻時間)，以形成所需的凹陷深度。在一些實施例中，凹陷製程可以選擇性地移除包覆層522的至少一部份。在操作410的額外的實施例中，在執行凹陷製程後，在由凹陷製程形成的溝槽中沉積高介電常數介電層530。在一些實施例中，高介電常數介電層530可以包含HfO 2、ZrO 2、HfAlOx、HfSiOx、Y 2O 3、Al 2O 3，或是其他高介電常數材料。高介電常數介電層530可以使用CVD製程、ALD製程、PVD製程，及/或其他合適的製程沉積。在操作410的額外的實施例中，在沉積高介電常數介電層530之後，執行CMP製程以移除裝置500的上表面的多餘的材料，並平坦化裝置500的上表面。在一些範例中，CMP製程暴露緩衝矽層511。因此，在多種情況下，介電鰭片528被定義為具有下部部份及上部部份，上述下部部份包含介電層524、526被凹陷的部份，上述上部部份包含高介電常數介電層530。在一些範例中，高介電常數介電層530的高度可以為大約20nm到大約30nm，高介電常數介電層530的寬度可以從大約15nm到大約25nm。在一些情況下，介電鰭片528可選擇性地被描述為具有高介電常數上部部份及低介電常數下部部份的雙層(bi-layer)介電質。在一些範例中，上部部份與下部部份的高度比可以為大約1:20到大約20:1。高度比可以被調整，例如如上所述的藉由改變凹陷深度，並因此改變高介電常數介電層530的高度。在示意的實施例中，介電層524、526被凹陷的上表面大致上與頂層的磊晶層508的上表面齊平(level)(或是稱為共平面(coplanar))。
在操作412中，方法400(第4A圖)移除包覆層522的頂部部份以及緩衝矽層511。參考第10A~10C圖，在操作412的一實施例中，包覆層522的頂部部份及緩衝矽層511可以最初地被回蝕刻(etch-back)。最上面的磊晶層508可以做為蝕刻緩衝矽層511的蝕刻停止層。包覆層522的頂部部份可以與緩衝矽層511一起由相同的蝕刻劑(etchant)移除。在一些實施例中，回蝕刻過的包覆層522的上表面大致上與半導體鰭片510的最上面的磊晶層508的上表面齊平。在一些實施例中，包覆層522的頂部部份與緩衝矽層511的回蝕刻可以使用濕式蝕刻製程、乾式蝕刻製程、多步驟蝕刻製程(multiple-step etch process)，及/或其組合執行。緩衝矽層511可以被移除，例如由使用H 3PO 4或其他合適的蝕刻劑的濕式蝕刻製程移除。
方法400接著執行操作414(第4A圖)，在操作414中形成虛置閘極(dummy gate)結構。雖然在此是對於替換閘極(replacement gate)(或是閘極後置(gate-last))製程討論，在其中形成虛置閘極結構並在之後替換上述虛置閘極結構，但是也可以使用其他配置。參考第11A~11C圖，形成虛置閘極結構534。虛置閘極結構534將在裝置500後續的製程階段中由最終閘極堆疊取代。詳細而言，虛置閘極結構534可以在之後的製程階段被高介電常數介電層(HK)以及金屬閘極電極(MG)取代，以下將更詳細的說明。在一些實施例中，虛置閘極結構534設置在半導體鰭片510、包覆層522，以及介電鰭片528上。半導體鰭片510在虛置閘極結構534下的部份可以被稱為通道區。虛置閘極結構534也可以定義半導體鰭片510的源極/汲極(S/D)區，例如半導體鰭片510相鄰且在通道區的相對邊上的區域。
在一些實施例中，虛置閘極結構534由多個製程階段形成，例如層沉積、圖案化、蝕刻，以及其他合適的製程階段。範例的層沉積製程包含CVD(包含低壓CVD、電漿增強(plasma-enhanced)CVD，及/或流動式CVD)、PVD、ALD、熱氧化、電子束蒸發(e-beam evaporation)，或其他合適的沉積技術，或其組合。在一些實施例中，虛置閘極結構534包含虛置介電層(dummy dielectric layer)534A以及虛置電極層(dummy electrode layer)534B。在一些實施例中，虛置介電層534A可以包含SiO 2、氮化矽、高介電常數介電材料，及/或其他合適的材料。之後，沉積虛置電極層534B。在一些實施例中，虛置電極層534B可以包含多晶矽(polycrystalline silicon (polysilicon))。在形成虛置閘極結構時，舉例而言圖案化製程包含微影(lithography)製程(例如光學微影或是電子束微影)，上述微影製程可以更包含光阻塗佈(例如旋轉塗佈(spin-on coating))、軟烘烤(soft baking)、遮罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking)、光阻顯影(photoresist developing)、清洗(rinsing)、乾燥(例如，旋乾(spin-drying)及/或硬烘烤(hard baking))、其他合適的技術，及/或其組合。在一些實施例中，蝕刻製程可以包含乾式蝕刻(例如RIE蝕刻)、濕式蝕刻，及/或其他蝕刻方法。在一些實施例中，虛置閘極結構534通過硬遮罩536被圖案化。硬遮罩536可以包含多層，例如氧化物層536A及氧化物層536A上的氮化物層536B。在一些實施例中，在虛置閘極結構534形成後，從半導體鰭片510的S/D區移除虛置電極層534A。蝕刻製程可以包含濕式蝕刻、乾式蝕刻，及/或其組合。蝕刻製程經過選擇以選擇性地蝕刻虛置介電層，並且大致上不會蝕刻半導體鰭片510、硬遮罩536，以及虛置電極層。
在操作416中，方法400(第4A圖)在虛置閘極結構534的側壁表面上形成閘極間隔物。參考第12A~12C圖，形成閘極間隔物542。閘極間隔物542的厚度可以從大約2nm到大約10nm。在一些範例中，閘極間隔物542可以包含介電材料例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽(silicon oxycarbide)、SiOCN、低介電常數材料，及/或其組合。在一些實施例中，閘極間隔物542包含多層，例如襯墊間隔物層542A以及主要間隔物層542B等。舉例而言，閘極間隔物542可以藉由在裝置500上使用CVD製程、次常壓CVD(SACVD)製程、流動式CVD製程、ALD製程、PVD製程，或其他合適的製程順應地沉積介電材料來形成。在順應地沉積介電材料後，回蝕刻介電材料用以形成閘極間隔物542的部份，以暴露半導體鰭片510沒有被虛置閘極結構534覆蓋的部份(例如源極/汲極區中)。在一些情況下，回蝕刻製程沿著虛置閘極結構534的上表面移除介電材料用以形成閘極間隔物542的部份，因此暴露硬遮罩536。在一些實施例中，回蝕刻製程可以包含濕式蝕刻製程、乾式蝕刻製程、多步驟蝕刻製程，及/或其組合。應注意的是，在回蝕刻製程後，閘極間隔物542仍然位在虛置閘極結構534的側壁表面上。在一些範例中，回蝕刻製程也蝕刻介電鰭片528的高介電常數介電層530在S/D區中沒有被虛置閘極結構534覆蓋的部份。
在操作418中，方法400(第4A圖)在形成S/D凹槽時凹陷S/D區中的半導體鰭片510。參考第13A~13C圖，執行源極/汲極蝕刻製程以藉由移除半導體鰭片510及包覆層522沒有被虛置閘極結構534覆蓋的部份(例如源極/汲極區中)，以及之前被暴露的部份(例如在閘極間隔物542回蝕刻製程期間)，形成源極/汲極(S/D)凹槽546。詳細而言，源極/汲極蝕刻製程用以移除磊晶層506、508在裝置500的源極/汲極區中暴露出的部份，以暴露半導體鰭片510的基底部份503。在一些實施例中，源極/汲極蝕刻製程可以包含乾式蝕刻製程、濕式蝕刻製程，及/或其組合。在一些實施例中，凹陷深度受到控制(例如藉由控制蝕刻時間)，使得台面503的上表面被凹陷到STI部件520的上表面之下，例如在一些範例中大約2nm到大約5nm。
在操作420中，方法400(第4A圖)形成內部間隔物空腔(inner spacer cavity)。參考第14A~14C圖藉由通過S/D凹槽546側面地(laterally)凹陷磊晶層506，形成內部間隔物空腔548。在操作420的一些實施例中，執行側面蝕刻(或是水平凹陷)以凹陷磊晶層506，以形成內部間隔物空腔548。在一些實施例中，磊晶層506的蝕刻量從大約2nm到大約10nm。側面蝕刻也在Y方向凹陷包覆層522。當磊晶層506及包覆層522為SiGe時，側面蝕刻製程使用的蝕刻劑可以選自但不限於氨水(ammonium hydroxide)(NH 4OH)、四甲基氫氧化銨(tetramethylammonium hydroxide(TMAH))、乙二胺鄰苯二酚(ethylenediamine pyrocatechol(EDP))，以及氫氧化鉀(potassium hydroxide)(KOH)水溶液。在一些實施例中，包覆層522被凹陷的側壁大致上與虛置閘極結構534的側壁表面齊平。在此，「大致上齊平」代表相對位置的差異小於大約1nm。
在操作422中，方法400(第4A圖)形成內部間隔物。參考第15A~15C圖內部間隔物層550在內部間隔物空腔548中形成。在一些實施例中，內部間隔物層550的長度(沿著Y方向)可以從大約3nm到大約8nm。在一些操作422的實施例中，在磊晶層506的側面端上形成絕緣層(insulating layer)，以填充內部間隔物空腔548，因此形成內部間隔物層550。絕緣層可以包含介電材料，例如SiN、SiOC、SiOCN、SiCN、SiO 2，及/或其他合適的材料。在一些實施例中，絕緣層順應地沉積在S/D凹槽546中，例如使用ALD或其他合適的方法沉積。在順應地沉積絕緣層後，執行回蝕刻製程以部份地修整內部間隔物空腔548外面的絕緣層。蝕刻製程可以使用稀釋的HF、SiCoNi(包含HF及NH 3)等作為蝕刻劑來執行。蝕刻製程使絕緣層變薄並暴露基板502的上表面。在操作422後，絕緣層的薄層(thin layer)維持覆蓋S/D凹槽546的側壁，特別是磊晶層508的側面端。如以下更詳細的描述的，絕緣層的薄層阻擋S/D磊晶部件的未摻雜基底磊晶層從S/D凹槽546磊晶生長，使其從S/D凹槽546的底面生長。
在操作424中，方法400(第4B圖)在井拾取區中的S/D凹槽546中沉積阻障層(blocking layer)。參考第16A~16E圖，阻障層552沉積在S/D凹槽546的側壁上，以及基板502的上表面上。阻障層552也覆蓋介電鰭片528的側壁及上表面。如以下更詳細的描述的，阻障層552阻擋S/D磊晶部件的未摻雜基底磊晶層從井拾取區磊晶生長。隨著裝置500的尺寸縮小，在製造過程中引入的多種犧牲部件(例如阻劑材料(resist material)及硬遮罩材料)會殘留在S/D凹槽546中並變得難以移除，這會降低裝置性能。因此，形成阻障層552的材料及沉積方法並不是隨意挑選，而是必須要有高蝕刻選擇性及高間隙填充能力。在一實施例中，阻障層552為包含金屬氧化物(例如氧化鋁(Al 2O 3))的介電層，並且使用ALD方法毯覆沉積在裝置500暴露的表面上。之後，阻障層552在微影製程中被從裝置區移除。在多個實施例中，阻障層552可以包含氮化矽、氧化鑭(lanthanum oxide)、矽(例如多晶矽)、碳氮化矽(silicon carbonitride)、碳氮氧化矽(silicon oxycarbonitride)、氮化鋁(aluminum nitride)、氮氧化鋁(aluminum oxynitride)、其組合，或其他合適的材料。在一些實施例中，阻障層552可以使用ALD、CVD、熱製程(例如爐管製程(furnace process))、PVD製程，或其他合適的製程沉積，並且可以在大約100°C 到大約400°C 的溫度中，以及大約1torr到大約100torr的壓力下沉積。在一些實施例中，阻障層552的厚度可以從大約2nm到大約10nm。
在操作426中，方法400(第4B圖)在裝置區中的S/D凹槽546的底部形成基底磊晶層554。參考第17A~17E圖，基底磊晶層554從基板502在裝置區中的S/D凹槽546中暴露的上表面磊晶地生長。此外，基底磊晶層554從裝置區中用以形成n型場效電晶體的n型區，以及裝置區中用以形成p型場效電晶體的p型區磊晶地生長。舉例來說，基底磊晶層554的磊晶生長可以使用汽相磊晶(vapor-phase epitaxy (VPE))、超高真空CVD(ultra-high vacuum CVD(UHV-CVD))、分子束磊晶(MBE)，及/或其他合適的製程執行。在一些實施例中，基底磊晶層554包含與基板502相同的材料，例如矽(Si)。在一些可選擇的實施例中，基底磊晶層554包含與基板502不同的半導體材料，例如矽鍺(SiGe)。如第17B、17C圖所示，當基底磊晶層554上升到基板502的上表面上時，基底磊晶層554可以表現出刻面生長(faceted growth)。內部間隔物層550的薄層限制基底磊晶層554從S/D凹槽546的底部磊晶生長。在示意的實施例中，基底磊晶層554的生長是在時間控制下的，使得基底磊晶層554的上表面低於台面503的上表面，並且也低於STI部件520的上表面。在一些實施例中，基底磊晶層554是無摻雜的，例如，例如在磊晶生長製程中沒有執行刻意的摻雜。相對的，在一範例中，基底502在用以形成n型場效電晶體的n型區中使用p型摻雜物輕微地摻雜，或是在用以形成p型場效電晶體的p型區中使用n型摻雜物輕微地摻雜，並因此摻雜濃度較基底磊晶層554高。井拾取區沒有基底磊晶層554。無摻雜的基底磊晶層554提供了裝置區中從S/D磊晶部件到半導體基板的高阻抗路徑，使得裝置區中的漏電流下降。在一些實施例中，基底磊晶層554的厚度(在Z方向測量)從大約10nm到大約20nm。如果基底磊晶層554的厚度小於10nm，從S/D區到半導體基板的漏電流會變得太大，導致裝置性能下降。如果基底磊晶層554的厚度大於20nm，太大的厚度會擠壓S/D凹槽546中的空間，使得之後難以在S/D凹槽546中沉積摻雜的磊晶層。
在操作428中，方法400(第4B圖)從井拾取區移除阻障層552。參考第18A~18E圖，阻障層552在蝕刻製程中被移除，使得內部間隔物層550、介電鰭片528及STI部件520的側壁及上表面，以及基板502的上表面在井拾取區中暴露出來。在示意的實施例中，內部間隔物層550的薄層依然覆蓋裝置區及井拾取區中的磊晶層508的側面端。阻障層552的移除可以包含乾式蝕刻、濕式蝕刻、反應離子蝕刻(RIE)，及/或其他合適的製程。在一些實施例中，阻障層552由氨水(NH 4OH)、四甲基氫氧化銨(TMAH)、乙二胺鄰苯二酚(EDP)，或是氫氧化鉀(KOH)水溶液蝕刻。在一範例中，蝕刻製程包含濕式蝕刻，上述濕式蝕刻使用的蝕刻劑中，NH 4OH:H 2O 2的比例從大約1:10到1:30，並且上述濕式蝕刻持續50秒到大約100秒。
在操作430中，方法400(第4B圖)移除內部間隔物空腔548外面的內部間隔物層550的薄層。參考第19A~19E圖，內部間隔物空腔548外面的內部間隔物層550的薄層在蝕刻製程中被移除，使得磊晶層508的側面端在裝置區及井拾取區中暴露出來。蝕刻製程可以使用稀釋的HF、SiCoNi(包含HF及NH 3)等作為蝕刻劑來執行。內部間隔物層550殘留在內部間隔物空腔548中的部份也稱為內部間隔物550。如以下更詳細的描述的，磊晶層508暴露的側面端有助於S/D磊晶部件從S/D凹槽546的側壁磊晶生長。
在操作432中，方法400(第4B圖)在裝置區及井拾取區的n型場效電晶體區中形成n型摻雜磊晶層。參考第20A~20G圖，形成覆蓋裝置區及井拾取區中的p型場效電晶體區的阻障層552’。阻障層552’的材料組成及形成可以大致上類似於阻障層552。在一實施例中，阻障層552’為由ALD方法毯覆地沉積在裝置500上的介電層(例如氧化鋁(Al 2O 3)的層)，並在之後在微影製程中從n型場效電晶體區中被移除。阻障層552’限制n型場效電晶體區中的n型摻雜磊晶層的生長。可選擇地，在一些實施例中，阻障層552’可以在裝置區及井拾取區的n型場效電晶體區中形成，並且p型摻雜磊晶層第一次在裝置區及井拾取區的p型場效電晶體區中形成。
參考第20A~20G圖，在裝置區及井拾取區的S/D凹槽546中形成n型源極/汲極(S/D)磊晶部件(也稱為NEPI)560N。裝置區中的n型S/D磊晶部件560N包含無摻雜的基底磊晶層554、基底磊晶層554上的第一n型摻雜磊晶層556N，以及第一n型摻雜磊晶層556N上的第二n型摻雜磊晶層558N。井拾取區中的n型S/D磊晶部件560N包含基板502上的第一n型摻雜磊晶層556N，以及第一n型摻雜磊晶層556N上的第二n型摻雜磊晶層558N。第一n型摻雜磊晶層556N接觸磊晶層508的側面端，並且接觸內部間隔物550。第二n型摻雜磊晶層558N覆蓋第一n型摻雜磊晶層556N，並且也接觸內部間隔物550。在一些實施例中，第一n型摻雜磊晶層556N的底部部份的厚度(在Z方向測量)可以從大約10nm到大約15nm，並且在磊晶層508的側面端上的厚度(在Y方向測量)可以從大約3nm到大約4nm。
在一實施例中，形成第一n型摻雜磊晶層556N及第二n型摻雜磊晶層558N包含藉由MBE製程、化學氣相沉積製程，及/或其他合適的磊晶生長製程磊晶地生長半導體層。在一額外的實施例中，第一n型摻雜磊晶層556N及第二n型摻雜磊晶層558N是使用n型摻雜物原位或異位(ex situ)摻雜。在一些實施例中，第一n型摻雜磊晶層556N包含的摻雜物種類與第二n型摻雜磊晶層558N相同。舉例來說，每個第一n型摻雜磊晶層556N及第二n型摻雜磊晶層558N可以包含使用磷或砷摻雜的矽。在一些實施例中，第一n型摻雜磊晶層556N包含的摻雜物種類與第二n型摻雜磊晶層558N不同。舉例來說，第一n型摻雜磊晶層556N可以包含使用砷摻雜的矽，第二n型摻雜磊晶層558N可以包含使用磷摻雜的矽。
在多個實施例中，摻雜物濃度從第一n型摻雜磊晶層556N到第二n型摻雜磊晶層558N逐漸上升(increasingly grading)，這有助於之後用以在S/D部件上放置S/D接點的矽化(silicidation)製程(例如形成矽化鎳(nickel silicide))。此外，在一些實施例中，第一n型摻雜磊晶層556N及第二n型摻雜磊晶層558N可以分別包含固定分佈的摻雜物濃度。舉例來說，第二n型摻雜磊晶層558N包含固定的分佈，其中摻雜物濃度從第二n型摻雜磊晶層558N的最底部到最頂部為定值，並且上述摻雜物濃度大於第一n型摻雜磊晶層556N的摻雜物濃度。
參考第20B、20E圖，因為裝置區中的基底磊晶層554，第一n型摻雜磊晶層556N具有位在台面503及STI部件520的上表面上的、凸的(convex)上表面，第二n型摻雜磊晶層558N具有位在最上面的磊晶層508及介電層526的上表面上大約5nm到大約10nm的、凸的上表面。相對的，若是沒有井拾取區中的基底磊晶層554， 第一n型摻雜磊晶層直接地從基板502生長，並具有大致上平坦的、低於台面503及STI部件520的上表面的上表面，第二n型摻雜磊晶層558N具有凹的(concave)上表面，上述上表面低於最上面的磊晶層508及介電層526的上表面大約0nm到大約5nm。
在操作434中，方法400(第4B圖)在裝置區及井拾取區的p型場效電晶體區中形成p型摻雜磊晶層。參考第21A~21G圖，形成覆蓋裝置區及井拾取區中的n型場效電晶體區的阻障層552’’。阻障層552’’的材料組成及形成可以大致上類似於阻障層552。在一實施例中，阻障層552’’為由ALD方法毯覆地沉積在裝置500上的介電層(例如氧化鋁(Al 2O 3)的層)(n型場效電晶體區中的阻障層552’’以及堆疊在p型場效電晶體區中的阻障層552’及阻障層552’’)，並在之後在微影製程中從p型場效電晶體區中被移除。阻障層552’’限制n型場效電晶體區中的p型摻雜磊晶層的生長。可選擇地，在一些實施例中，如果p型摻雜磊晶層可選擇地在操作432中形成，阻障層552’’可以在p型場效電晶體區中形成，並且n型摻雜磊晶層之後在裝置區及井拾取區的n型場效電晶體區中形成。
參考第22A~22G圖，在裝置區及井拾取區中的S/D凹槽546中形成p型源極/汲極(S/D)磊晶部件(也稱為PEPI)560P。裝置區中的p型S/D磊晶部件560P包含無摻雜的基底磊晶層554、基底磊晶層554上的第一p型摻雜磊晶層556P，以及第一p型摻雜磊晶層556P上的第二p型摻雜磊晶層558P。井拾取區中的p型S/D磊晶部件560P包含基板502上的第一p型摻雜磊晶層556P，以及第一p型摻雜磊晶層556P上的第二p型摻雜磊晶層558P。第一p型摻雜磊晶層556P接觸磊晶層508的側面端，並且接觸內部間隔物550。第二p型摻雜磊晶層558P覆蓋第一p型摻雜磊晶層556P，並且也接觸內部間隔物550。在一些實施例中，第一p型摻雜磊晶層556P的底部部份的厚度(在Z方向測量)可以從大約10nm到大約15nm，並且在磊晶層508的側面端上的厚度(在Y方向測量)可以從大約3nm到大約4nm。
在一實施例中，形成第一p型摻雜磊晶層556P及第二p型摻雜磊晶層558P包含藉由MBE製程、化學氣相沉積製程，及/或其他合適的磊晶生長製程磊晶地生長半導體層。在一額外的實施例中，第一p型摻雜磊晶層556P及第二p型摻雜磊晶層558P是使用p型摻雜物原位或異位摻雜。在一些實施例中，第一p型摻雜磊晶層556P包含的摻雜物種類與第二p型摻雜磊晶層558P相同。舉例來說，每個第一p型摻雜磊晶層556P及第二p型摻雜磊晶層558P可以包含使用硼摻雜的矽鍺(SiGe)。在一些實施例中，第一p型摻雜磊晶層556P包含的摻雜物種類與第二p型摻雜磊晶層558P不同。舉例來說，第一p型摻雜磊晶層556P可以包含使用硼摻雜的矽鍺，第二p型摻雜磊晶層558P可以包含使用BF 2摻雜的矽鍺。
在多個實施例中，摻雜物濃度從第一p型摻雜磊晶層556P到第二p型摻雜磊晶層558P逐漸上升(increasingly grading)，這有助於之後用以在S/D部件上放置S/D接點的矽化製程(例如形成矽化鎳)。此外，在一些實施例中，第一p型摻雜磊晶層556P及第二p型摻雜磊晶層558P可以分別包含固定分佈的摻雜物濃度。舉例來說，第二p型摻雜磊晶層558P包含固定的分佈，其中摻雜物濃度從第二p型摻雜磊晶層558P的最底部到最頂部為定值，並且上述摻雜物濃度大於第一p型摻雜磊晶層556P的摻雜物濃度。
參考第22B、22E圖，因為裝置區中的基底磊晶層554，第一p型摻雜磊晶層556P具有位在台面503及STI部件520的上表面上的、凸的上表面，第二p型摻雜磊晶層558P具有位在最上面的磊晶層508及介電層526的上表面上大約5nm到大約10nm的、凸的上表面。相對的，若是沒有井拾取區中的基底磊晶層554， 第一p型摻雜磊晶層直接地從基板502生長，並具有大致上平坦的、低於台面503及STI部件520的上表面的上表面，第二p型摻雜磊晶層558P具有凹的上表面，上述上表面低於最上面的磊晶層508及介電層526的上表面大約0nm到大約5nm。
在操作436中，方法400(第4B圖)形成接點蝕刻停止層(contact etch stop layer(CESL))及層間介電(inter-layer dielectric(ILD))層。參考第23A~23F圖，在n型S/D磊晶部件560N及p型S/D磊晶部件560P上沉積接點蝕刻停止層(CESL)562，在CESL 562上沉積層間介電(ILD)層564。在一些操作436的實施例中，CESL 562包含氮化矽層、氧化矽層、氮氧化矽層，及/或本領域已知的材料。CESL 562可以由電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition(PECVD))製程及/或其他合適的沉積或氧化製程形成。在一些實施例中，ILD層564包含例如四乙氧基矽烷(tetraethylorthosilicate(TEOS))氧化物、未摻雜矽酸鹽玻璃(silicate glass)，或是摻雜的氧化矽(例如硼磷矽玻璃(borophosphosilicate glass(BPSG)、熔融石英玻璃(fused silica glass(FSG))、磷矽玻璃(phosphosilicate glass(PSG))、硼矽酸鹽玻璃(boron doped silicon glass(BSG))，及/或其他合適的介電材料)的材料。ILD層564可以由PECVD製程或其他合適的沉積技術沉積。在一些實施例中，在ILD層564形成後，半導體裝置500可以對半導體裝置500執行高熱預算製程(high thermal budget process)，以退火ILD層。在一些範例中，可以執行平坦化製程以移除多餘的介電材料。舉例而言，平坦化製程包含化學機械研磨(CMP)製程，以移除ILD層564(以及CESL 562(如果存在的話))覆蓋虛置閘極結構534的部份，並平坦化半導體裝置500的上表面。
在操作438中，方法400(第4B圖)移除虛置閘極結構534及磊晶層506以形成閘極溝槽570，如第24A~24F所示。操作438可以包含對虛置閘極結構534中的材料有選擇性的一或多個蝕刻製程。舉例來說，可以使用選擇性蝕刻製程凹陷虛置閘極結構534，選擇性蝕刻製程例如為選擇性濕式蝕刻、選擇性乾式蝕刻，或其組合。如同以下更詳細的說明的，之後可以在閘極溝槽570中形成最終閘極結構(例如高介電常數金屬閘極堆疊)。來自半導體鰭片510及包覆層522的磊晶層506也被從閘極溝槽570中移除。形成的結構如第17A~17D圖所示。在一實施例中，磊晶層506及包覆層522都包含SiGe，並且磊晶層508為矽，這允許選擇性地移除磊晶層506及包覆層522。在一實施例中，磊晶層506及包覆層522使用選擇性濕式蝕刻製程移除。在一實施例中，選擇性濕式蝕刻製程包含APM蝕刻(例如氫氧化氨-過氧化氫-水(ammonia hydroxide-hydrogen peroxide-water)混合物)。在一些實施例中，選擇性移除包含氧化SiGe後移除SiGeO x。舉例而言，可以使用O 3清洗進行氧化，之後使用例如NH 4OH的蝕刻劑移除SiGeO x。
之後方法400進行操作440(第4B圖)，在操作440中形成閘極結構。閘極結構可以為一或多個多閘極電晶體的閘極。閘極結構可以為高介電常數金屬閘極(HKMG)堆疊，但是也可以為其他組成。在一些實施例中，閘極結構形成與通道區中的多個通道構件(例如具有其間具有間隙的奈米片或奈米線)所提供的多通道有關的閘極。形成的結構如第25A~25F圖所示。在操作440的一實施例中，在裝置500藉由釋放磊晶層508所形成的閘極溝槽570中形成高介電常數金屬閘極(HKMG)堆疊572，如以上參考操作438所描述的。在多個實施例中，HKMG堆疊572包含界面層(interfacial layer)、位在界面層上的高介電常數閘極介電層，以及位在高介電常數閘極介電層上的閘極電極層。在此使用的高介電常數閘極介電包含具有高介電常數的介電材料，例如介電常數大於熱氧化矽(thermal silicon oxide)(~3.9)的介電材料。HKMG堆疊572中的閘極電極層可以包含金屬、金屬合金，或是金屬矽化物。此外，HKMG堆疊572的形成可以包含沉積以形成多個閘極材料及一或多個襯墊層，以及一或多個CMP製程以移除多餘的閘極材料，並因此使半導體裝置500的上表面平坦化。內部間隔物550為互相夾設的HKMG堆疊572及n型S/D磊晶部件560N或p型S/D磊晶部件560P，並且提供隔離。
HKMG堆疊572包含夾設於每個磊晶層(通道構件)508的部份，上述部份形成多閘極的裝置500的通道。在一些實施例中，HKMG堆疊572的界面層包含介電材料，例如氧化矽(SiO 2)、HfSiO，或是氮氧化矽(SiON)。界面層可以由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)，及/或其他合適的方法形成。HKMG堆疊572的高介電常數閘極介電層可以包含高介電常數介電質，例如氧化鉿(HfO 2)。可選擇的，HKMG堆疊572的高介電常數閘極介電層可以包含其他高介電常數介電質，例如TiO 2、HfZrO、Ta 2O 3、HfSiO 4、ZrO 2、ZrSiO 2、LaO、AlO、ZrO、TiO、Ta 2O 5、Y 2O 3、SrTiO 3(STO) 、BaTiO 3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO 3(BST)、Al 2O 3、Si 3N 4、oxynitrides(SiON)、其組合，或其他合適的材料。高介電常數閘極介電層可以使用ALD、物理氣相沉積(PVD)、CVD、氧化，及/或其他合適的方法形成。在一些實施例中，高介電常數閘極介電層順應地沉積在介電鰭片528的側壁、內部間隔物550，以及STI部件520的上表面上。
HKMG堆疊572的閘極電極層可以包含單一層或是可選擇地包含多層結構，例如具有選定功函數以提高裝置性能的金屬層(功函數金屬層)、襯墊層、潤濕層(wetting layer)、黏著層(adhesion layer)、金屬合金、或是金屬矽化物的各種組合。舉例而言，HKMG堆疊572的閘極電極層可以包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料，或其組合。在多個實施例中，HKMG堆疊572的閘極電極層可以由ALD、PVD、CVD、電子束蒸發，或是其他合適的製程形成。此外，對於n型場效電晶體及p型場效電晶體可以使用不同金屬層分別形成閘極電極層(例如提供n型或p型工函數)。
裝置500可以執行額外的製程以形成本領域已知的多個部件及區域。舉例來說，之後的製程可以形成被配置以連接多個部件，來形成包含一或多個多閘極裝置的功能電路的接點開口(opening)、接點金屬，以及多種接點/通孔(vias)/接線及多層內連部件(multilayers interconnect feature)(例如金屬層及層間介電質(interlayer dielectric))。在額外的範例中，多層內連可以包含垂直內連(例如通孔或接點)，以及水平內連(例如金屬接線)。多種內連部件可以採用多種導電材料，包含銅、鎢，及/或矽化物。在一範例中，可以使用鑲嵌(damascene)及/或雙鑲嵌製程形成有關銅的多層內連結構。此外，額外的製程步驟可以在方法400之前、之中，及之後執行，並且以上描述的一些製程步驟可以根據方法400的多個實施例被取代或去除。
本領域的通常知識者應該可以理解雖然第5A~25F圖以實施例的方式說明GAA裝置，半導體裝置的其他範例也可以受益於本發明實施例，例如鰭式場效電晶體裝置。
一或多個本發明實施例有益於半導體裝置及其形成，但是本發明實施例不在此限。舉例來說，本發明實施例在記憶體巨集的井拾取區中的井拾取阻抗較低，同時在裝置區中實現未摻雜的基底磊晶層，以降低漏電流，上述記憶體巨集具有用以形成S/D部件的摻雜的磊晶層。將示意的改進納入井拾取區後可以觀察到井拾取阻抗降低大約1至2個等級(order)，換言之，這增加了裝置的閂鎖效能並且沒有犧牲裝置區中的電晶體效能。此外，本發明實施例可以整合於現今的半導體製造製程中。
在一個範例的面向中，本發明實施例有關於一種半導體裝置的製造方法。上述方法包含形成從基板的第一區中突出(protrud)的第一鰭片，以及從上述基板的第二區中突出的第二鰭片；凹陷第一鰭片的一部份，以形成第一凹槽；凹陷第二鰭片的一部份，以形成第二凹槽；在第二凹槽中沉積阻障層；在第一凹槽中生長基底磊晶層，其中上述基底磊晶層為無摻雜的；從第二凹槽移除阻障層；以及在第一凹槽及第二凹槽中生長摻雜磊晶層，其中上述摻雜磊晶層在第一區中鄰接(abut)第一鰭片，並且在第二區中鄰接第二鰭片。在一些實施例中，第一區為裝置區，第二區為井拾取區。在一些實施例中，在第一區中，摻雜磊晶層高於第一鰭片的上表面，在第二區中，摻雜磊晶層低於第二鰭片的上表面。在一些實施例中，摻雜磊晶層在第一區中具有凸的上表面，並且上述摻雜磊晶層在第二區中具有凹的上表面。在一些實施例中，在第一區中，基底磊晶層將摻雜磊晶層與基板分開，使上述摻雜磊晶層不接觸上述基板，以及在第二區中，上述摻雜磊晶層接觸上述基板。在一些實施例中，基底磊晶層接觸基板。在一些實施例中，在生長基底磊晶層的操作之前，上述方法更包含：在第一凹槽及第二凹槽中沉積介電層，其中上述介電層覆蓋基板，以及第一鰭片及第二鰭片的側壁；以及部份地蝕刻上述介電層，以在上述第一凹槽及上述第二凹槽中暴露上述基板。在一些實施例中，在生長摻雜磊晶層的操作之前，上述方法更包含：修整介電層，以暴露第一鰭片及第二鰭片的側壁，其中摻雜磊晶層接觸上述第一鰭片及上述第二鰭片暴露的上述側壁。在一些實施例中，基底磊晶層及摻雜磊晶層包含與基板相同的半導體材料。在一些實施例中，基底磊晶層包含Si，並且摻雜磊晶層包含SiGe。
在另一個範例的面向中，本發明實施例有關於一種半導體裝置的製造方法。上述方法包含：在基板的第一區中形成用於n型電晶體的第一源極/汲極(S/D)凹槽；在第一區中形成用於p型電晶體的第二源極/汲極凹槽；在基板的第二區中形成用於n型電晶體的第三源極/汲極凹槽；在第二區中形成用於p型電晶體的第四源極/汲極凹槽；在第三源極/汲極凹槽及第四源極/汲極凹槽中沉積第一阻障層；在第一源極/汲極凹槽及第二源極/汲極凹槽中生長第一磊晶層，其中上述第一磊晶層是無摻雜的；從第三源極/汲極凹槽及第四源極/汲極凹槽移除第一阻障層；在第二源極/汲極凹槽及第四源極/汲極凹槽中沉積第二阻障層；在第一源極/汲極凹槽及第三源極/汲極凹槽中生長第二磊晶層，其中上述第二磊晶層使用第一摻雜物摻雜；從第二源極/汲極凹槽及第四源極/汲極凹槽移除第二阻障層；在第一源極/汲極凹槽及第三源極/汲極凹槽中沉積第三阻障層；在第二源極/汲極凹槽及第四源極/汲極凹槽中生長第三磊晶層，其中上述第三磊晶層使用不同於第一摻雜物的第二摻雜物摻雜；以及從第一源極/汲極凹槽及第三源極/汲極凹槽移除第三阻障層。在一些實施例中，第一區為記憶體裝置的裝置區，第二區為上述記憶體裝置的井拾取區。在一些實施例中，第一磊晶層及第二磊晶層都包含Si。在一些實施例中，第三磊晶層包含SiGe。在一些實施例中，第一阻障層、第二阻障層、第三阻障層中的每一者都包含Al 2O 3。在一些實施例中，第二磊晶層在第一源極/汲極凹槽中的上表面高於第二磊晶層在第三源極/汲極凹槽中的上表面。在一些實施例中，第三磊晶層在第二源極/汲極凹槽中包含凸的上表面，並且上述第三磊晶層在第四源極/汲極凹槽中具有凹的上表面。
在另一個範例的面向中，本發明實施例有關於一種半導體裝置，上述半導體裝置包含：垂直堆疊於基板上的多個第一通道構件；環繞(wrap around)每個第一通道構件的第一閘極結構；鄰接第一通道構件的第一磊晶部件；堆疊於基板及第一磊晶部件之間的基底磊晶部件；垂直堆疊於基板上的多個第二通道構件；環繞每個第二通道構件的第二閘極結構；以及鄰接第二通道構件並且接觸基板的第二磊晶部件；基底磊晶部件的摻雜物濃度小於第一磊晶部件或上述第二磊晶部件中的一者。在一些實施例中，基底磊晶部件大致上是無摻雜的。在一些實施例中，第一磊晶部件的上表面高於最上面的第一通道構件的上表面，第二磊晶部件的上表面低於最上面的第二通道構件的上表面。
以上內容概要地說明一些實施例的特徵，使得本領域的通常知識者可以更好的理解本發明實施例的內容。本領域的通常知識者應該了解他們可以容易地使用本發明實施例作為基礎，以設計或修改其他用以執行相同目的及/或達成以上提到的實施例的相同好處的製程及結構。本領域的通常知識者也應該了解這樣的相等結構並沒有離開本發明實施例的精神及範圍，且本領域的通常知識者應該了解可以在此做出多個改變、取代，以及修改而不離開本發明實施例的精神及範圍。
100:半導體裝置 102:記憶體巨集 104,104A,104B:電路區/記憶體單元區 106:記憶體單元 108,108A,108B,108C:井帶區/井拾取區 110:控制器 112:邊緣虛置單元 200:單埠SRAM單元(SRAM單元) 210,220:反向器 300:鰭片式多閘極電晶體 302:鰭片 304:閘極結構 306:間隔物 308:汲極區 310:源極區 312:半導體基板 314:隔離部件 316:閘極介電質 318:閘極電極 400:方法 402,404,406,408,410,412,414,416,418,420,422,424,426,428,430,432,434,436,438,440:操作 500:半導體裝置(裝置) 502:基板 503:基底部份/台面 504:磊晶堆疊 506,508:磊晶層/通道構件 510,510A,510B:半導體鰭片 511:緩衝矽層 512:硬遮罩層(HM層) 512A,536A:氧化物層 512B,536B:氮化物層 514:溝槽 520:淺溝槽隔離部件(STI部件) 520A:氧化襯墊 520B:可流動氧化層 522:包覆層/犧牲包覆層 524,526:介電層 528:介電鰭片/混合鰭片 530:高介電常數介電層 534:虛置閘極結構 534A:虛置介電層 534B:虛置電極層 536:硬遮罩 542:閘極間隔物 542A:襯墊間隔物層 542B:主要間隔物層 546:源極/汲極凹槽(S/D凹槽) 548:內部間隔物空腔 550:內部間隔物層/內部間隔物 552,552’ ,552’’:阻障層 554:基底磊晶層 556N:第一n型摻雜磊晶層 556P:第一p型摻雜磊晶層 558N:第二n型摻雜磊晶層 558P:第二p型摻雜磊晶層 560N:n型源極/汲極磊晶部件(n型S/D磊晶部件)(NEPI) 560P:p型源極/汲極磊晶部件(p型S/D磊晶部件)(PEPI) 562:接點蝕刻停止層(CESL) 564:層間介電層(ILD層) 570:閘極溝槽 BL:位元線 BLB:互補位元線 CD1:第一共用汲極 CD2:第二共用汲極 PD-1,PD-2:下拉電晶體 PG-1,PG-2:傳輸閘電晶體 PU-1,PU-2:上拉電晶體 SN,SNB:儲存節點 WL:字元線 Vdd,Vss:電源供應電壓
本發明實施例閱讀以下實施方式配合附帶的圖式能夠最好的理解。應該注意的是，根據業界的標準做法，多個特徵並未依照比例繪製。事實上，為了清楚的討論，多個特徵的尺寸(dimension)可以隨意地增加或減少。 第1圖為本發明實施例之具有嵌入式記憶體巨集的積體電路(IC)的簡化的方塊圖。 第2圖為本發明實施例之SRAM單元的電路圖，上述SRAM單元可以在記憶體巨集中的記憶體單元中實現。 第3圖為本發明實施例之多閘極電晶體的截面圖(perspective view) 。 第4A、4B圖為本發明實施例之用以形成半導體裝置的方法的流程圖。 第5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A圖根據本發明實施例示意根據第4A、4B圖的方法進行的製造製程期間的半導體裝置的截面圖。 第5B、5C、6B、6C、7B、7C、8B、8C、9B、9C、10B、10C、11B、11C、12B、12C、13B、13C、14B、14C、15B、15C、16B、16C、16D、16E、17B、17C、17D、17E、18B、18C、18D、18E、19B、19C、19D、19E、20B、20C、20D、20E、20F、20G、21B、21C、21D、21E、21F、21G、22B、22C、22D、22E、22F、22G、23A、23B、23C、23D、23E、23F、24A、24B、24C、24D、24E、24F、25A、25B、25C、25D、25E、25F圖根據本發明實施例示意根據第4A、4B圖的方法進行的製造製程期間的半導體裝置的橫斷面圖(cross-sectional view)。
502:基板
520:淺溝槽隔離部件(STI部件)
528:介電鰭片/混合鰭片
556N:第一n型摻雜磊晶層
556P:第一p型摻雜磊晶層
558N:第二n型摻雜磊晶層
558P:第二p型摻雜磊晶層
560N:n型源極/汲極磊晶部件(n型S/D磊晶部件)(NEPI)
560P:p型源極/汲極磊晶部件(p型S/D磊晶部件)(PEPI)
562:接點蝕刻停止層(CESL)
564:層間介電層(ILD層)

Claims (20)

  1. 一種半導體裝置的製造方法，包含： 形成從一基板的一第一區中突出的一第一鰭片，以及從上述基板的一第二區中突出的一第二鰭片； 凹陷上述第一鰭片的一部份，以形成一第一凹槽； 凹陷上述第二鰭片的一部份，以形成一第二凹槽； 在上述第二凹槽中沉積一阻障層； 在上述第一凹槽中生長一基底磊晶層，其中上述基底磊晶層為無摻雜的； 從上述第二凹槽移除上述阻障層；以及 在上述第一凹槽及上述第二凹槽中生長一摻雜磊晶層，其中上述摻雜磊晶層在上述第一區中鄰接上述第一鰭片，並且在上述第二區中鄰接上述第二鰭片。
  2. 如請求項1之方法，其中上述第一區為裝置區，上述第二區為井拾取區。
  3. 如請求項1之方法，其中在上述第一區中，上述摻雜磊晶層高於上述第一鰭片的上表面，其中在上述第二區中，上述摻雜磊晶層低於上述第二鰭片的上表面。
  4. 如請求項1之方法，其中上述摻雜磊晶層在上述第一區中具有凸的上表面，並且上述摻雜磊晶層在上述第二區中具有凹的上表面。
  5. 如請求項1之方法，其中在上述第一區中，上述基底磊晶層將上述摻雜磊晶層與上述基板分開，使上述摻雜磊晶層不接觸上述基板，以及其中在上述第二區中，上述摻雜磊晶層接觸上述基板。
  6. 如請求項1之方法，其中上述基底磊晶層接觸上述基板。
  7. 如請求項1之方法，在生長上述基底磊晶層的操作之前，更包含： 在上述第一凹槽及上述第二凹槽中沉積一介電層，其中上述介電層覆蓋上述基板，以及上述第一鰭片及上述第二鰭片的側壁；以及 部份地蝕刻上述介電層，以在上述第一凹槽及上述第二凹槽中暴露上述基板。
  8. 如請求項7之方法，在生長上述摻雜磊晶層的操作之前，更包含： 修整上述介電層，以暴露上述第一鰭片及上述第二鰭片的上述側壁，其中上述摻雜磊晶層接觸上述第一鰭片及上述第二鰭片暴露的上述側壁。
  9. 如請求項1之方法，其中上述基底磊晶層及上述摻雜磊晶層包含與上述基板相同的半導體材料。
  10. 如請求項1之方法，其中上述基底磊晶層包含Si，並且上述摻雜磊晶層包含SiGe。
  11. 一種半導體裝置的製造方法，包含： 在一基板的一第一區中形成用於一n型電晶體的一第一源極/汲極凹槽； 在上述第一區中形成用於一p型電晶體的一第二源極/汲極凹槽； 在上述基板的一第二區中形成用於一n型電晶體的一第三源極/汲極凹槽； 在上述第二區中形成用於一p型電晶體的一第四源極/汲極凹槽； 在上述第三源極/汲極凹槽及上述第四源極/汲極凹槽中沉積一第一阻障層； 在上述第一源極/汲極凹槽及上述第二源極/汲極凹槽中生長一第一磊晶層，其中上述第一磊晶層是無摻雜的； 從上述第三源極/汲極凹槽及上述第四源極/汲極凹槽移除上述第一阻障層； 在上述第二源極/汲極凹槽及上述第四源極/汲極凹槽中沉積一第二阻障層； 在上述第一源極/汲極凹槽及上述第三源極/汲極凹槽中生長一第二磊晶層，其中上述第二磊晶層使用一第一摻雜物摻雜； 從上述第二源極/汲極凹槽及上述第四源極/汲極凹槽移除上述第二阻障層； 在上述第一源極/汲極凹槽及上述第三源極/汲極凹槽中沉積一第三阻障層； 在上述第二源極/汲極凹槽及上述第四源極/汲極凹槽中生長一第三磊晶層，其中上述第三磊晶層使用不同於上述第一摻雜物的一第二摻雜物摻雜；以及 從上述第一源極/汲極凹槽及上述第三源極/汲極凹槽移除上述第三阻障層。
  12. 如請求項11之方法，其中上述第一區為一記憶體裝置的裝置區，上述第二區為上述記憶體裝置的井拾取區。
  13. 如請求項11之方法，其中上述第一磊晶層及上述第二磊晶層都包含Si。
  14. 如請求項13之方法，其中上述第三磊晶層包含SiGe。
  15. 如請求項11之方法，其中上述第一阻障層、上述第二阻障層、上述第三阻障層中的每一者包含Al 2O 3。
  16. 如請求項11之方法，其中上述第二磊晶層在上述第一源極/汲極凹槽中的上表面高於上述第二磊晶層在上述第三源極/汲極凹槽中的上表面。
  17. 如請求項11之方法，其中上述第三磊晶層在上述第二源極/汲極凹槽中包含凸的上表面，並且上述第三磊晶層在上述第四源極/汲極凹槽中具有凹的上表面。
  18. 一種半導體裝置，包含： 多個第一通道構件，垂直堆疊於一基板上； 一第一閘極結構，環繞每個上述第一通道構件； 一第一磊晶部件，鄰接上述第一通道構件； 一基底磊晶部件，堆疊於上述基板及上述第一磊晶部件之間； 多個第二通道構件，垂直堆疊於上述基板上； 一第二閘極結構，環繞每個上述第二通道構件；以及 一第二磊晶部件，鄰接上述第二通道構件並且接觸上述基板； 其中上述基底磊晶部件的摻雜物濃度小於上述第一磊晶部件或上述第二磊晶部件中的一者。
  19. 如請求項18之半導體裝置，其中上述基底磊晶部件大致上是無摻雜的。
  20. 如請求項18之半導體裝置，其中上述第一磊晶部件的上表面高於上述第一通道構件中最上面者的上表面，其中上述第二磊晶部件的上表面低於上述第二通道構件中最上面者的上表面。
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