JP2009088019A - ショットキーバリアダイオード - Google Patents

Abstract

【課題】逆方向リーク電流を低減させながらも順方向電圧降下を抑制可能なショットキーバリアダイオードを提供する。
【解決手段】表面に第１導電型の半導体層を有する半導体基板と、前記第１導電型の半導体層内に表面から所定の深さに面方向に配列された埋め込みバリアと、前記第１導電型の半導体層の表面で前記埋め込みバリアを囲むように環状に形成された第２導電型の半導体層からなるガードリングと、前記第１導電型の半導体層に接するように配設された金属層とを具備したショットキーバリアダイオードであって、前記埋め込みバリアは、電気的に浮遊状態であることを特徴とする。
【選択図】図１

Description

本発明は、ショットキーバリアダイオードに関し、特に順方向電圧降下及び逆方向リーク電流が抑制された低損失ショットキーバリアダイオードに関する。

仕事関数の異なる半導体（基板）と金属（層）との接触により形成されるショットキー接合は、その障壁により整流作用を有する。この整流作用を利用したショットキーバリアダイオードは、順方向の電圧降下が低く高速応答特性に優れていることからスイッチング電源として広く用いられている。また、スイッチング電源では、整流を行うショットキーバリアダイオードの順方向降下電圧が電源効率を決定する大きな要因となっており、この順方向電圧の降下をできる限り小さくすることが望まれている。

ところで、デバイスの小型化への要求が増大する状況下で、ショットキーバリアダイオードについても、チップサイズをより小さくすることが望まれている。しかしながら、チップサイズを小さくするためには、ショットキー接合を構成する金属層（アノード電極）の面積を小さくせざるを得ず、その結果、ショットキー接合面積が小さくなり、特性の劣化を招く問題が生じる。それを解決するために、特許文献１には、ショットキー接合表面に凹凸を設けて実効的な接合面積を拡大することが記載されている。

一方、ショットキーバリアダイオードは、ショットキー障壁が小さい故に、逆方向リーク電流が大きい。したがって、特許文献１に記載のようにショットキー接合表面に凹凸を設けることで、ショットキー接合面積は増加するが、同時に逆方向リーク電流の増大も顕著になる。

図１３は通例のショットキーバリアダイオードである。このショットキーバリアダイオードは、第一導電型半導体層１０２の表面にショットキー接合を形成するアノード電極１０４を配置し、第一導電型半導体層の裏面側にオーミックなカソード電極１０８を設けたものである。そしてこの逆方向リーク電流の増大に対する解決策の一例として、例えば特許文献２には、図１４に示すように、アノード電極の下方に逆導電型の埋め込み層１０７を配置した構造が開示されている。すなわち、第一導電型半導体層１０２の表面にショットキー接合を形成するアノード電極１０４を配置し、第一導電型半導体層の裏面側にオーミックなカソード電極１０８を設けたショットキーバリアダイオードにおいて、アノード電極１０４の下方の第一導電型半導体層１０２の内部に、表面に達しない第二導電型埋め込み層１０７を形成する。埋め込み層は、アノード電極１０４と同電位とされ、また、逆方向バイアス時に空乏層が連続するような間隔で形成される。またショットキー接合部の周囲にはガードリング１０６が形成されている。

この構造により、逆方向バイアス時には、埋め込み層から広がる空乏層により、リーク電流を低く抑えることができる。また埋め込み層は、第一導電型半導体層の内部に配置され、アノード電極が形成された表面には達しないので、ショットキー接合の面積が狭くなることはなく、半導体基板面の利用効率が低減されることはない。

特開２００２−３６８２３１号公報 特開平３−２４８４６６号公報

特許文献２に開示された上記従来例の構造では、複数本のストライプ状の埋め込み層が並列に配置され、順方向電圧印加時には、各ストライプの間の間隙が、順方向電流の通電領域となる。そのため、埋め込み層が無い場合に比べると、順方向電流の通電領域の断面積が減少して抵抗が増大し、順方向電圧降下が大きくなり、順方向の直線性が悪化する問題を有していた。

本発明は、逆方向リーク電流を低減させながらも順方向電圧降下を抑制可能なショットキーバリアダイオードを提供することを目的とする。

そこで本発明では、表面に第１導電型の半導体層を有する半導体基板と、前記第１導電型の半導体層内に表面から所定の深さに面方向に配列された埋め込みバリアと、前記第１導電型の半導体層の表面で前記埋め込みバリアを囲むように環状に形成された第２導電型の半導体層からなるガードリングと、前記第１導電型の半導体層に接するように配設された金属層とを具備したショットキーバリアダイオードであって、前記埋め込みバリアは、電気的に浮遊状態であることを特徴とする。

上記構成によれば、ショットキー接合面下に酸化膜と導電性膜とにより構成されるＭＯＳ構造を埋め込むことで、ガードリングとして形成したＰＮ接合からの空乏層とＭＯＳ構造の空乏層とを連続させることにより、ショットキー接合界面をピンチオフし、従来と同様にリーク電流の低減をはかることができる。
またＮ−シリコン層表面には金属層が形成されショットキー接合を構成しているため、プレーナ型と同程度の接合面積を確保することができる。
また、ＰＮ接合ではなくＭＯＳ構造を利用しているため、０バイアスの状態でＭＯＳ構造近傍には空乏層がほぼ存在しないため、順方向電圧印加時に電流の妨げになることはない。
従って従来と同等のリーク電流特性を確保したまま、順方向電圧特性を改善することができ、順方向電圧降下―逆方向漏れ電流のトレードオフを改善することができる。
さらにまた、埋め込み層がＭＯＳ構造であれば浮遊状態であってもバリア効果を得ることができるため、埋め込みＭＯＳ構造への通電のための配線領域が不要となり、半導体装置、パッケージおよび回路の小型化を図ることができる。

好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、周囲を絶縁膜で覆われた導電性層であるものを含む。

また好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、周囲を酸化シリコン膜で覆われたドープドポリシリコン層であるものを含む。

また好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、絶縁体であるものを含む。

また好ましくは、上記ショットキーバリアダイオードにおいて、前記半導体基板は、第１導電型の半導体層としてのＮ−エピタキシャル成長層を形成したＮ＋シリコン基板であり、前記埋め込みバリアは、逆方向電圧印加時に空乏層の広がりによって金属とＮ−エピタキシャル成長層との界面をピンチオフし得る程度の不純物濃度に設定されたものを含む。

また好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、次式を満たす間隔で配置されたものを含む。

Ｎ：不純物濃度
この構成により、埋め込みバリアの間隔は上式より決定される。つまり、埋め込みバリアの間隔は、空乏層が伸びうる幅以下にしないと接合界面をピンチオフ状態（（空乏層がつながった状態）にできない為、上式で決まる空乏層幅以下にする必要がある。

また好ましくは、上記ショットキーバリアダイオードにおいて、前記ガードリングの内周に沿って設けられた、前記ガードリングに電気的に接続され、第２導電型の同電位埋め込み層を具備したものを含む。

また好ましくは、上記ショットキーバリアダイオードにおいて、前記金属層は、Ｎｉ，Ｍｏ，Ｔｉ，Ｃｒ，Ｐｔ，Ａｌあるいはこれらの少なくとも１種を含む合金層で構成されるものを含む。

また好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、所定の間隔をなすストライプ状に形成されるものを含む。

また好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、所定の間隔で点在するように形成されるものを含む。

また好ましくは、上記ショットキーバリアダイオードにおいて、前記埋め込みバリアは、前記ショットキー接合面から所定の深さ位置で、六角形の頂点位置に対応して点在するように形成されるものを含む。

また上記ショットキーバリアダイオードは、半導体基板表面に、表面から所定の深さに、面方向に所定の間隔で互いに離間して配列され、電気的に浮遊状態となる埋め込みバリアを有する第１導電型の半導体層を形成する工程と、前記第１導電型の半導体層の表面で前記埋め込みバリアを囲むように環状に第２導電型の半導体層からなるガードリングを形成する工程と、前記第１導電型の半導体層に接するように金属層を形成する工程とを具備したことを特徴とする。

また本発明では、上記ショットキーバリアダイオードの製造方法において、前記埋め込みバリアを有する第１導電型の半導体層を形成する工程は、前記半導体層を形成する第１の工程と、前記半導体層内に埋め込みバリアを形成する工程と、前記埋め込みバリアの形成された半導体層上に再度半導体層を形成する第２の工程とを含む。

また本発明では、上記ショットキーバリアダイオードの製造方法において、前記埋め込みバリアを形成する工程は、前記第１導電型の半導体層にトレンチを形成する工程と、前記トレンチ内壁を酸化し、酸化シリコン膜を形成する工程と、前記酸化シリコン膜で被覆されたトレンチ内に導電体層を充填する工程と、前記導電体層上を酸化する工程と、再度第1導電型の半導体層を形成する第２の工程とを含む。

また本発明では、上記ショットキーバリアダイオードの製造方法において、前記埋め込みバリアを形成する工程は、前記第１導電型の半導体層に、酸素イオンを注入し、酸化シリコン膜を形成する工程とを含む。

以下本発明の実施の形態について図面を参照しつつ詳細に説明する。
（実施の形態１）
実施の形態１におけるショットキーバリアダイオードの構造を図１に示す。（ａ）は側断面図、（ｂ）は平面断面図である。（ａ）の側断面図は（ｂ）におけるＢ−Ｂ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＡ−Ａ線に沿って示した図である。

本実施の形態のショットキーバリアダイオードは、表面に第１導電型の半導体層として低濃度のＮ⁻シリコン層２を有するＮ＋シリコン基板１と、前記Ｎ−シリコン層２の表面から所定の深さに埋め込まれたドープドポリシリコンからなる導電体層７と前記導電体層７の周りを被覆する酸化シリコン膜３とで構成されたＭＯＳ構造の埋め込みバリア部ＶＲと、前記Ｎ−シリコン層２の表面で埋め込みバリアＶＲを囲むように環状に形成された第２導電型の半導体層からなるガードリング６と、前記Ｎ−シリコン層２及びガードリング６に接するように配設されたショットキーメタル４としての金属層とを具備したショットキーバリアダイオードである。ここでガードリングの幅は３０μｍ、ストライプ状に複数形成された導電体層７と前記導電体層７の周りを被覆する６０ｎｍの酸化シリコン膜３とで構成されたＭＯＳ構造の埋め込みバリアの幅は０．３μｍとした。

ここでは、Ｎ＋シリコン基板１の表面に形成されたＮ−シリコン層２上に開口部を備えたシリコン酸化膜３がその開口部からＮ−シリコン層２表面を露出するよう形成され、露出したＮ−シリコン層２表面にモリブデンからなるショットキーメタル４を蒸着しショットキー接触状態を構成している。またＮ−シリコン層２の表面にはイオン注入法などでボロンを注入することで形成された高濃度Ｐ型半導体層であるガードリング６が環状に形成され、アルミニウムからなる電極がショットキーメタル４上を被覆している。さらに、Ｎ＋型シリコン基板１のＮ−シリコン層２と相対向する側にはオーミック接続された金、銀などからなる電極８が形成されている。

各部で用いられる材料および寸法の一例を以下に示す。半導体基板１には、Ｓｉを用い、不純物濃度２×１０¹⁹ｃｍ^-3、厚さ１６０μｍである。Ｎ型シリコン層２は下部Ｎ型エピタキシャル層２ａと上部Ｎ型エピタキシャル層２ｂとで構成される。ここで下部Ｎ型エピタキシャル層２ａは、不純物濃度１×１０^1５ｃｍ^-3、厚さ２．５μｍである。アノード電極は、例えば、ショットキーメタル４としての０．２μｍのＭｏ層上に１μｍのＴｉ層（図示せず）６μｍのＡｌ層（図示せず）を積層したものである。ガードリング６は、不純物ピーク濃度１×１０^１８ｃｍ^-3、深さ１．２μｍ、幅３０μｍである。また、埋め込みバリアの上部における、上部Ｎ型エピタキシャル層２ｂの厚さは１μｍである。

本実施の形態のショットキーバリアダイオードによれば、図２に要部拡大図を示すように、埋め込みバリアＶＲがＭＯＳ構造を構成しているため、順方向電圧印加時に、空乏層は形成されないため、電流通路は埋め込みバリアＶＲの間隔で決まる幅となり、電流通路が狭小化されないため、順方向電圧の降下が低減される。また、逆方向電圧印加時には、ガードリング６から、埋め込みバリアＶＲを介して即時に空乏層が拡がり、良好にピンチオフされ、逆方向漏れ電流が低減される。比較のために図１５にＰ型領域からなる埋め込みバリア１０７を形成した場合を示すが、この場合には、順方向電圧の印加時にも空乏層が消えず電流通路が狭小化され、順方向電圧の降下が大きいことがわかる。

なおこの埋め込みバリアの間隔は次式を満たすように形成されることで、逆方向電圧印加時に空乏層の広がりによってショットキー接合界面をピンチオフし得る程度の間隔Ｗをもつように、Ｎ型エピタキシャル成長層２の不純物濃度によって決定される。

Ｎ：不純物濃度
この構成により、埋め込みバリアの間隔は上式より決定される。つまり、埋め込みバリア層の間隔は、空乏層が伸びうる幅以下にしないと接合界面をピンチオフ状態にできない為、上式で決まる空乏層幅以下にする必要がある。

なお、上記ショットキーバリアダイオードにおいて、前記ガードリングの内周に沿って設けられた、前記ガードリング６に電気的に接続され、第２導電型すなわちＰ型の同電位埋め込み層を配設するようにしてもよい。この構成により、空乏層の広がりを促進することができる。

また前記実施の形態では、金属層として、Ｍｏ層をショットキーメタルとし、この上にアルミニウム電極を形成したものを用いたが、金属層は、Ｎｉ，Ｍｏ，Ｔｉ，Ｃｒ，Ｐｔ，Ａｌあるいはこれらの少なくとも１種を含む合金層で構成されるなど適宜変更可能である。

すなわち、埋め込みバリアＶＲは電気的に浮遊状態であり、ガードリング６と接続されていないが、図３（ａ）乃至（ｃ）に示すように、ガードリング６からショットキー接合領域端部から最も近い埋め込みバリアＶＲに達し、そこから順に空乏層が広がりショットキー接合部全体を覆うことができる為、接合界面をピンチオフすることができる。図３（ａ）は、０バイアスのとき、図３（ｂ）は、逆方向電圧を印加したとき、図３（ｃ）は、逆方向ピンチオフ時の空乏層の広がりを示す図である。

また埋め込みバリアにＰＮ接合ではなくＭＯＳ構造を利用しているため、０バイアスの状態でＭＯＳ構造近傍には空乏層がほぼ存在しないため、順方向電圧印加時に電流の妨げになることはないので、従来構造に比べて順方向電流の直線性を良好に維持することができる。

さらにまた、埋め込みバリアはショットキー接合面には存在しないため、実用的に十分な大きさのショットキー接合を確保することができる。ショットキー接合面積の増加に伴い、逆方向もれ電流が増大するが、これは、アノード電極４の下方に配置された埋め込みバリアＶＲにより抑制される。すなわち、逆電圧印加時に、埋め込みバリアＶＲの存在によりショットキー接合部が空乏層で覆われて、逆方向漏れ電流が抑制される。

次に、本実施の形態のショットキーバリアダイオードの製造方法について、説明する。
まず図４（ａ）に示すように、Ｎ＋シリコン基板１に、下部Ｎ型エピタキシャル層２ａを形成し、フォトリソグラフィによりレジストパターンを形成し、このレジストパターンをマスクとして、Ｎ型エピタキシャル層２ａをエッチングし、０．２５μｍでトレンチＴを形成し、熱酸化法により、６０ｎｍの酸化シリコン膜３ａを形成する。

続いて、ドープドポリシリコン層を形成し、エッチバック法により、トレンチ内壁にドープドポリシリコン層７を充填し、さらに表面酸化を行うことでドープドポリシリコン層７の上面にも６０ｎｍの酸化シリコン膜３ｂを形成する（図４（ｂ））。このときＮ型エピタキシャル層２ａの酸化速度はドープドポリシリコン層の酸化速度に比べて１／１０以下であるため、ドープドポリシリコン層７上で酸化シリコン膜３ｂを所定の厚さまで形成しても、Ｎ型エピタキシャル層２ａ上の酸化シリコン膜は十分に薄く形成される。

この後、レジストエッチバックにより、Ｎ型エピタキシャル層２ａ上の酸化シリコン膜を除去し、露呈させたのち、再度エピタキシャル成長を行い、上部Ｎ型エピタキシャル層２ｂを形成する（図４（ｃ））。

そして最後に、図４（ｄ）に示すように、上部Ｎ型エピタキシャル層２ｂの表面に０．６μｍ程度の酸化シリコン膜を形成しパターニングして、ガードリング６に対応するイオン注入用の開口を形成し、開口を通して、例えばドーズ量２×１０^1３／ｃｍ2、加速電圧５０ｋｅＶでホウ素イオン（Ｂ＋）を注入し、１１００℃で５０分程度の熱拡散を行いドライブインする。する。イオン注入の変わりにボロン珪化ガラスを蒸着し、これを不純物源として固相拡散を行うようにしても良い。

ガードリング形成後にはＣＶＤ法によりノンドープドシリコンガラス、リンドープドシリコンガラスを保護膜として形成してから、パターニングしてコンタクト領域を開口し、ショットキーメタルとしてのモリブデン薄膜をＣＶＤ法により形成しパターニングして図１に示したようなショットキーバリアダイオードが形成される。ショットキーメタルはＣＶＤ法のほか、電子ビーム蒸着法やスパッタなどのＰＶＤ法で形成しても良い。

次に、これらのショットキーバリアダイオードの順方向電圧とその電圧降下との関係を図７に示す。また逆方向電圧と漏れ電流との関係を図８に示す。
図７および図８から明らかなように、本発明によれば、バリア構造追加による順方向電圧の降下を低減しつつも逆方向漏れ電流の抑制を図ることができる。図中ａは、ＭＯＳ構造の埋め込みバリアを用いた本実施の形態１のショットキーバリアダイオード、ｂは、Ｐ層を埋め込みバリアに用いた特許文献２のショットキーバリアダイオード、ｃは図９に示した、ジャンクションバリアを形成しないショットキーバリアダイオードについて測定した結果を示す。この図から明らかなように、ＭＯＳ構造の埋め込みバリアを用いた本実施の形態１のショットキーバリアダイオードは、Ｐ層をジャンクションバリアに用いたショットキーバリアダイオードに比べて順方向電圧降下を小さく抑えることができ、逆方向もれ電流の抑制効果は同等であることがわかる。

（実施の形態２）
なお前記実施の形態では、ＭＯＳ型バリアを構成する導電体層７を電気的に浮遊状態としたが、本実施の形態では、電気的接続部を形成して所望の電位となるようにしてもよい。その場合図５（ａ）乃至（ｃ）にバイアスと空乏層の伸びとの関係を示すように、アノード電極４の下面すなわちショットキー接合面から空乏層が延びて埋め込みバリアＶＲに達し、埋め込みバリアＶＲから空乏層が広がりショットキー接合部全体を覆う。この場合は、埋め込みバリアＶＲの導電体層７がガードリング６と接続されているので前記実施の形態１で示した場合よりも、十分に速やかに空乏層が広がるようにすることができる。図５（ａ）は、０バイアスのとき、図５（ｂ）は、逆方向電圧を印加したとき、図５（ｃ）は、逆方向ピンチオフ時の空乏層の広がりを示す図である。
この場合は、導電層への配線接続によって電流路を狭めないように例えば八角形の辺上に配線を形成し電流路を形成するハニカム配列とするなどレイアウトを工夫する必要がある。

（実施の形態３）
実施の形態３におけるショットキーバリアダイオードの構造を図６に示す。（ａ）は側断面図、（ｂ）は平面断面図である。（ａ）の側断面図は（ｂ）におけるＢ−Ｂ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＡ−Ａ線に沿って示した図である。

前記実施の形態１および２ではＭＯＳ構造の埋め込みバリアＶＲを構成したが、本実施の形態のショットキーバリアダイオードは、ＭＯＳ型バリアに代えて酸化シリコン層３を埋め込み、絶縁性の埋め込みバリアを構成したものである。他の構造は前記実施の形態１と同様に形成されており、表面に第１導電型の半導体層として低濃度のＮ⁻シリコン層２を有するＮ＋シリコン基板１と、前記Ｎ−シリコン層２の表面で酸化シリコン層３からなる埋め込みバリアを囲むように環状に形成された第２導電型の半導体層からなるガードリング６と、前記Ｎ−シリコン層２及びガードリング６に接するように配設されたショットキーメタル４とを具備したショットキーバリアダイオードである。ここでストライプ状に複数形成された酸化シリコン膜３とで構成された埋め込みバリアの幅は０．２５μｍとした。
なお前記実施の形態では、Ｎ型エピタキシャル成長層を２回に分けて形成したが、本実施の形態では、一度にエピタキシャル成長層を形成してＮ型シリコン層２を形成し、高エネルギーで酸素イオンを注入し酸化シリコン膜３からなる埋め込みバリアを形成することで、埋め込みバリアを形成することができる。

次に、これらのショットキーバリアダイオードの順方向電圧とその電圧降下との関係を測定した結果、ＭＯＳ構造の埋め込みバリアを用いた本実施の形態１のショットキーバリアダイオードと同様、本実施の形態のショットキーバリアダイオードは、Ｐ層をジャンクションバリアに用いたショットキーバリアダイオードに比べて順方向電圧降下を小さく抑えることができ、逆方向もれ電流の抑制効果は同等であることがわかる。

（実施の形態４）
実施の形態４におけるショットキーバリアダイオードの構造を図９および図１０に示す。（ａ）は側断面図、（ｂ）は平面断面図である。（ａ）の側断面図は（ｂ）におけるＢ−Ｂ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＡ−Ａ線に沿って示した図である。図１０は本実施の形態のガードリングの埋め込みバリアの要部拡大断面図である。

本実施の形態のショットキーバリアダイオードは、ＭＯＳ型バリアであるが、球状ののポリシリコン７の周りを酸化シリコン層３で被覆したものを、埋め込みバリアＶＲとしてショットキー接合面から所定の深さ位置で、六角形の頂点位置に対応して点在するように形成したものである。他の構造は前記実施の形態１と同様に形成されており、表面に第１導電型の半導体層として低濃度のＮ⁻シリコン層２を有するＮ＋シリコン基板１と、前記Ｎ−シリコン層２の表面で埋め込みバリアＶＲを囲むように環状に形成された第２導電型の半導体層からなるガードリング６と、前記Ｎ−シリコン層２及びガードリング６に接するように配設されたショットキーメタル４とを具備したショットキーバリアダイオードである。９は酸化シリコン膜、５は配線電極であり、ＴｉおよびＡｌの２層膜などで構成され、ショットキーメタルとともにアノード電極を構成する。８は金層で形成されるカソード電極である。
この構成によれば、埋め込みバリアは浮遊状態でよいため、製造が容易である上、六角形をなすように最密充填することで最小限の占有面積で形成でき、有効電流路すなわち通電領域を最大限にとることができるように配列することができる。

（実施の形態５）
実施の形態５におけるショットキーバリアダイオードの構造を示す断面図を図１１に示す。

本実施の形態のショットキーバリアダイオードは、前記実施の形態３の絶縁膜からなる埋め込みバリア３をストライプ状に形成するのに加え、埋め込みバリア３を囲むように環状の埋め込み高濃度Ｐ領域１０をガードリング６に接触するように、追加形成したものである。他部については前記実施の形態３と同様である。
この構成によればガードリング６からのびる空乏層をより小さな電圧で埋め込みバリアに接続できるため、より低電圧でピンチオフ状態を得ることができる。
製造に際しては、ガードリング形成後に高エネルギーで高濃度のイオン注入を行い、ＲＴＡなどで活性化することで、得ることが出来る。

（実施の形態６）
実施の形態６におけるショットキーバリアダイオードの構造を示す断面図を図１２に示す。

本実施の形態のショットキーバリアダイオードは、前記実施の形態３の絶縁膜からなる埋め込みバリア３をストライプ状に形成するのに加え、ガードリング６の外側に環状のＰ型領域１１を、追加形成したものである。他部については前記実施の形態３と同様である。
この構成によればガードリング６からの空乏層をチップ外周部へ延ばすことができるため、ガードリングから伸びる空乏層の曲率を緩和し、電界の集中を緩和することができるため素子の耐圧特性を上げることができる。
製造に際しては、ガードリング形成後にイオン注入を行い、ＲＴＡなどで活性化することで、得ることが出来る。
この構成によれば、埋め込みバリアは浮遊状態でよいため、製造が容易である。
またこの構造に加え、前記実施の形態５の埋め込み高濃度Ｐ型領域１０を追加形成してもよいことはいうまでもない。

さらにまた、前記実施の形態１乃至４の構造において、前記実施の形態５および６に示した埋め込み高濃度Ｐ型領域１０、高濃度Ｐ型領域１１を追加形成してもよいことはいうまでもない。

また埋め込みバリアを浮遊状態にする場合には、配列が自由であり、ストライプ配列、ハニカム配列など適宜選択可能である。

本発明のショットキーバリアダイオードによれば、逆方向リーク電流は電気的に浮遊状態にある埋め込みバリアにより抑制され、しかも、順方向電圧が印加される場合には、空乏層は形成されず、通電領域を確保して、順方向の直線性を良好に維持することができることから、小型で高速のスイッチングデバイスとして有効である。

本発明の実施の形態１におけるショットキーバリアダイオードを示す図であり、（ａ）は断面図、（ｂ）は平面断面図 同ショットキーバリアダイオードの説明図 同ショットキーバリアダイオードの状態説明図 同ショットキーバリアダイオードの製造工程図 本発明の実施の形態２におけるショットキーバリアダイオードの状態説明図 本発明の実施の形態３におけるショットキーバリアダイオードを示す図であり、（ａ）は断面図、（ｂ）は平面断面図 ショットキーバリアダイオードの順方向電圧とその電圧降下との関係を示す図 ショットキーバリアダイオードの逆方向電圧と漏れ電流との関係を示す図 本発明の実施の形態４におけるショットキーバリアダイオードを示す図であり、（ａ）は断面図、（ｂ）は平面断面図 同ショットキーバリアダイオードの要部説明図 本発明の実施の形態５におけるショットキーバリアダイオードを示す図 本発明の実施の形態６におけるショットキーバリアダイオードを示す図 従来例のショットキーバリアダイオードを示す図 従来例のショットキーバリアダイオードを示す図 従来例のショットキーバリアダイオードの順方向電圧印加時の状態を示す図

符号の説明

１ Ｎ型シリコン基板
２ Ｎ型シリコン層
２ａ 下部エピタキシャル層
２ｂ 上部エピタキシャル層
３ａ 酸化シリコン膜
３ｂ 酸化シリコン層
３ 埋め込みバリア
４ 電極

Claims (12)

1. 表面に第１導電型の半導体層を有する半導体基板と、
   前記第１導電型の半導体層内に表面から所定の深さに面方向に配列された埋め込みバリアと、
   前記第１導電型の半導体層の表面で前記埋め込みバリアを囲むように環状に形成された第２導電型の半導体層からなるガードリングと、
   前記第１導電型の半導体層に接するように配設された金属層とを具備したショットキーバリアダイオードであって、
   前記埋め込みバリアは、電気的に浮遊状態であるショットキーバリアダイオード。
2. 請求項１に記載のショットキーバリアダイオードであって、
   前記埋め込みバリアが、逆方向電圧印加時に、空乏層の広がりによって前記第１導電型の半導体層と前記金属層との接合界面をピンチオフし得る程度の間隔でもうけられたショットキーバリアダイオード。
3. 請求項１に記載のショットキーバリアダイオードであって、
   前記埋め込みバリアは、周囲を絶縁膜で覆われた導電性層であるショットキーバリアダイオード。
4. 請求項１に記載のショットキーバリアダイオードであって、
   前記埋め込みバリアは、周囲を酸化シリコン膜で覆われたドープドポリシリコン層であるショットキーバリアダイオード。
5. 請求項１に記載のショットキーバリアダイオードであって、
   前記埋め込みバリアは、絶縁体であることを特徴とするショットキーバリアダイオード。
6. 請求項１乃至５のいずれかに記載のショットキーバリアダイオードであって、
   前記半導体基板は、第１導電型の半導体層としてのＮ−エピタキシャル成長層を形成したＮ＋シリコン基板であり、
   前記埋め込みバリアは、逆方向電圧印加時に空乏層の広がりによってショットキー接合界面をピンチオフし得る程度の間隔で設けられたショットキーバリアダイオード。
7. 請求項６に記載のショットキーバリアダイオードであって、
   前記埋め込みバリアは、次式を満たす間隔Ｗで配置されたショットキーバリアダイオード。
   

   

   Ｎ：不純物濃度
8. 請求項１乃至７のいずれかに記載のショットキーバリアダイオードであって、
   前記ガードリングの内周に沿って設けられた、前記ガードリングに電気的に接続され、第２導電型の同電位埋め込み層を具備したショットキーバリアダイオード。
9. 請求項１乃至８のいずれかに記載のショットキーバリアダイオードであって、
   前記金属層は、Ｎｉ，Ｍｏ，Ｔｉ，Ｃｒ，Ｐｔ，Ａｌあるいはこれらの少なくとも１種を含む合金層で構成されるショットキーバリアダイオード。
10. 請求項１乃至９のいずれかに記載のショットキーバリアダイオードであって、
    前記埋め込みバリアは、所定の間隔をなすストライプ状に形成されるショットキーバリアダイオード。
11. 請求項１乃至９のいずれかに記載のショットキーバリアダイオードであって、
    前記埋め込みバリアは、所定の間隔で点在するように形成されるショットキーバリアダイオード。
12. 請求項１１に記載のショットキーバリアダイオードであって、
    前記埋め込みバリアは、前記ショットキー接合面から所定の深さ位置で、六角形の頂点位置に対応して点在するように形成されるショットキーバリアダイオード。

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