KR100577923B1 - 반도체 집적회로장치의 제조방법 - Google Patents

반도체 집적회로장치의 제조방법 Download PDF

Info

Publication number
KR100577923B1
KR100577923B1 KR1020040066682A KR20040066682A KR100577923B1 KR 100577923 B1 KR100577923 B1 KR 100577923B1 KR 1020040066682 A KR1020040066682 A KR 1020040066682A KR 20040066682 A KR20040066682 A KR 20040066682A KR 100577923 B1 KR100577923 B1 KR 100577923B1
Authority
KR
South Korea
Prior art keywords
film
insulating film
breakdown voltage
oxide film
region
Prior art date
Application number
KR1020040066682A
Other languages
English (en)
Other versions
KR20040078093A (ko
Inventor
야스오카히데키
코우케츠마사미
이시다스스무
사이토카즈나리
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
히타치 데바이스 엔지니어링 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼, 히타치 데바이스 엔지니어링 가부시키가이샤 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20040078093A publication Critical patent/KR20040078093A/ko
Application granted granted Critical
Publication of KR100577923B1 publication Critical patent/KR100577923B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76245—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using full isolation by porous oxide silicon, i.e. FIPOS techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Abstract

고내압 MISFET을 갖는 반도체 집적회로장치의 기생MOS의 문턱치전위를 올릴 수 있는 기술을 제공한다.
고내압 MISFET 형성영역(HN, HP)의 필드산화막(4)상에 산화실리콘막(5c)을 형성한다. 그 결과, 이 필드산화막(4)상에 형성되는 기생MOS의 문턱치전위를 올릴 수 있다. 또, 고내압 MISFET의 게이트전극(FG)상에 저내압 MISFET의 게이트전극이 되는 다결정 실리콘막(111)이 형성된 상태에서, 저내압 MISFET의 문턱치 조정용의 불순물 주입을 행한다. 그 결과, 상기 불순물은, 고내압 MISFET 게이트전극(FG)내에 쌓이고, NBT현상의 발생을 억제할 수 있다.
고내압, 저내압 MISFET, 산화실리콘막, 필드산화막, 문턱치전위, 게이트 절연막, 게이트전극, 반도체영역

Description

반도체 집적회로장치의 제조방법{Method of Manufacturing Semiconductor Integrated Circuit Device}
도 1은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 2는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 3은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 4는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 5는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 6은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 7은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 8은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 9는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 10은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 11은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 12는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 13은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 14는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 15는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 16은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 17은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 18은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내 는 기판의 요부단면도,
도 19는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 20은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 21은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 22는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 23은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 24는 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 25는 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 26은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 27은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 28은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내 는 기판의 요부단면도,
도 29는 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 30은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 31은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 32는 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 33은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 34는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 35는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 36은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 37은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 38은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내 는 기판의 요부단면도,
도 39는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부단면도,
도 40은 본 발명의 과제를 설명하기 위한 도면,
도 41은 본 발명의 과제를 설명하기 위한 도면,
도 42는 본 발명의 과제를 설명하기 위한 도면이다.
[부호의 설명]
1 반도체 기판 2 산화실리콘막
3 질화실리콘막 4 필드산화막
4a 필드산화막 5 게이트 절연막
5a 산화실리콘막 5b 산화실리콘막
5c 산화실리콘막 5d 게이트 절연막
5f 산화실리콘막 6 n형 아이솔레이션 영역(n형 웰)
7 p형 웰 8 p형 전계완화층
8b p형 웰 8c p형 웰
8d 반도체영역 9 n형 전계완화층
9b n형 웰 9c n형 웰
9d 반도체영역 10 다결정 실리콘막
11 다결정 실리콘막 13 n-형 반도체영역
14 p-형 반도체영역 16s 사이드월(side wall) 막
17 n+형 반도체영역(소스, 드레인영역)
18 p+형 반도체영역(소스, 드레인영역)
104 산화실리콘막 104a 산화실리콘막
111 다결정 실리콘막 111b 다결정 실리콘막
FG 게이트전극 SG 게이트전극
SZ 층간절연막 U 홈
C 용량소자 UE 상부전극
LE 하부전극 R1~R10 레지스트막
M1 제 1층배선 CA 용량소자 형성영역
HN 고내압 n채널형 MISFET 형성영역
HP 고내압 p채널형 MISFET 형성영역
LN 저내압 n채널형 MISFET 형성영역
LP 저내압 p채널형 MISFET 형성영역
Qn1 저내압 n채널형 MISFET
Qn2 고내압 n채널형 MISFET
Qp1 저내압 p채널형 MISFET
Qp2 고내압 p채널형 MISFET
본 발명은, 반도체 집적회로장치 및 그 제조방법에 관한 것으로, 특히, 고내압 MISFET(Metal Insulator Semiconductor Field Effect Transistor)와 저내압 MISFET을 동일 반도체 기판에 형성한 반도체 집적회로장치 및 그 제조방법에 관한 것이다.
상기 고내압 MISFET은, 액정표시 장치의 드라이버나, 고전류제어를 행하는 모터제어 드라이버, 또는 프로그램용으로 고전압을 필요로 하는 불휘발성 메모리 등에 이용된다.
이 고내압 MISFET은, 게이트 절연막을 두껍게 형성하는 것 이외, 내전압을 올리기 위한, 여러가지 연구가 이루어지고 있다.
예컨대, 일본특허공개 평 11-177047호 공보에는, 게이트 절연막의 두께가 다른 복수 종류의 전계효과 트랜지스터 중, 하나의 트랜지스터 게이트 절연막(10)을 열산화막(8)과 퇴적막(9)의 적층막으로 형성하는 기술이 기재되어 있다.
또, 일본특허공개 평 2000-68385호, 대응미국특허 출원 09/208019호 공보에는, 고내압계 NMOS 트랜지스터의 전계 완화영역 NW(FD)를, 저내압계 PMOS 트랜지스터의 웰 영역(NW), 고내압계 PMOS트랜지스터의 웰(HNW)영역의 채널스톱퍼-NW(CS)와 동시에 형성하는 기술이 기재되어 있다.
본 발명자들은, 도 40에 나타내는 바와 같이, 고내압 MISFET(Qn2, Qp2)의 소스, 드레인영역(17, 18) 주변에 전계완화층(9, 8)을 설치하는 것에 의해 드레인 내압을 향상시키는 것을 검토했다.
그러나, 도 40에 나타내는 MISFET의 구조에서는, 게이트전극(FG)하의 게이트 절연막(5)이 얇기 때문에, 그 단부에서 게이트 절연막이 절단되고, 내압을 확보할 수 없다는 문제가 발생했다. 또, 전계완화층(9, 8)이 소스, 드레인영역(17, 18)의 양단에 분리되어 있기 때문에, 전계완화층과 소스, 드레인영역과의 경계에서 전계집중이 발생하기 쉬웠다. 그 결과, 드레인 내압의 저하나, 정전 파괴강도의 저하라는 문제가 발생했다.
이들의 문제 중, 전계완화층과 소스, 드레인영역과의 경계에서 전계집중을 완화하기 위해, 소스, 드레인영역(17, 18)을 전계완화층(9, 8)으로 덮은 도 41에 나타내는 구조가 검토되었지만, 게이트전극 단부의 게이트 절연막(5)의 절단에 의한 내압의 저하라는 문제는 해소할 수 없다.
한편, 도 42에 나타내는 바와 같이, 게이트전극(FG) 단부에 필드산화막(4a)을 설치하는 것에 의해 내압의 향상을 도모하는 것이 검토 되었지만, 이 경우, 전계완화층(9, 8)과 소스, 드레인영역(17, 18)과의 경계에서 전계집중을 완화할 수 없었다.
또한, 도 40 ~ 도 42의 각 부위의 기능 등은, 발명의 실시형태에 의해 명확해 질것이라고 생각되므로, 상세한 설명은 생략한다.
본 발명의 목적은, 미세화된 고내압 MISFET의 구조 및 그 제조방법을 제공하는데 있다.
또, 본 발명의 다른 목적은, 기생MOS의 영향을 억제한, 고내압 MISFET의 구조 및 그 구조방법을 제공하는데 있다.
또, 본 발명의 다른 목적은, 고성능의 고내압 MISFET의 구조 및 그 제조방법을 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면에서 명백해 질것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 집적회로장치의 제조방법은, 제 1 MISFET 형성영역 사이 및 제 2 MISFET 형성영역 사이에 제 1절연막을 형성하는 공정과, 상기 제 1절연막 사이의 반도체 기판 표면에 제 2 및 제 3절연막을 형성하는 공정과, 제 2 MISFET이 형성되는 제 2영역의 제 3절연막상에 제 1도체막을 형성하는 공정과, 제 1 MISFET이 형성되는 제 1영역의 제 3 및 제 2절연막을 제거한 후에, 제 1영역에 제 4절연막을 형성하는 공정과, 제 4절연막상에 제 2도전막을 형성하는 공정을 가지며, 제 2영역의 제 1절연막상에는 상기 제 3절연막이 남아 있다.
본 발명의 반도체 집적회로장치의 제조방법은, 제 1 MISFET 형성영역 사이 및 제 2 MISFET 형성영역 사이에 제 1절연막을 형성하는 공정과, 제 1 MISFET이 형성되는 제 1영역에 제 1반도체영역을 형성하고, 제 2 MISFET이 형성되는 제 2영역에 제 2반도체영역을 형성하는 공정과, 상기 제 1 및 제 2영역에 제 2 및 제 3절연막을 형성하는 공정과, 제 1영역의 제 3 및 제 2절연막을 제거하며, 제 2영역내의 상기 제 2반도체영역상의 제 2, 제 3절연막의 일부를 제거하고, 제 1개구부를 형성 하는 공정과, 제 2영역의 제 3절연막상에 제 2 MISFET의 게이트 전극이 되는 제 1도전막을 형성하는 공정과, 제 1영역에 제 4절연막을 형성하는 공정과, 제 4절연막상에 제 1 MISFET의 게이트전극이 되는 제 2도전막을 형성하는 공정과, 제 1영역의 상기 게이트전극의 양측에, 상기 제 1반도체영역과 역(逆)의 도전형을 갖는 제 3반도체영역을, 상기 제 2영역내의 상기 제 1개구부하(下)에 상기 제 2반도체영역과 동일의 도전형을 갖는 제 4반도체영역을 형성하기 위해, 상기 반도체 기판 표면에 불순물을 도입하는 공정을 갖는다.
본 발명의 반도체 집적회로장치의 제조방법은, 제 1 MISFET이 형성되는 제 1영역 및 제 2 MISFET이 형성되는 제 2영역에 제 1절연막을 형성하는 공정과, 상기 제 1 및 제 2영역의 상기 제 1절연막상에, 제 1도전막을 퇴적하는 공정과, 상기 제 1영역내의 상기 제 1절연막 및 상기 제 1도전막을 제거하는 공정과, 상기 반도체 기판상의 상기 제 1영역에, 제 2절연막을 형성하는 공정과, 상기 제 1 및 제 2영역에, 제 2도전막을 퇴적하는 공정과, 상기 제 1 및 제 2영역에, 상기 제 1영역의 기판에 도달하는 에너지로, 상기 제 2도전막상에서 불순물을 주입하는 공정을 갖는다.
본 발명의 반도체 집적회로장치는, 제 1 MISFET이 형성되는 제 1영역의 제 1 MISFET 형성영역 사이 및 제 2 MISFET이 형성되는 제 2 영역의 제 2 MISFET 형성영역 사이에 위치하는 제 1절연막과, 제 2영역에 형성된 제 2절연막과, 제 2영역의 제 1절연막상 및 제 2절연막상에 형성된 제 3절연막과, 제 2영역의 제 3절연막상의 제 1도전막과, 상기 제 1영역에 형성된 제 4절연막과, 제 1영역의 제 4절연막상에 형성된 제 2도전막을 갖는다.
본 발명의 반도체 집적회로장치는, 상기 제 2영역의 상기 반도체 기판내에 형성되고, 상기 제 1영역에 형성되는 제 1반도체영역과 반대의 도전형의 제 2반도체영역과, 상기 제 2반도체영역내의 제 2반도체영역상에, 제 1의 개구부를 가지며, 상기 제 1 및 제 2절연막상에 형성된 제 3절연막과, 상기 제 1의 개구부 하에서, 상기 제 2반도체영역내에 형성된 상기 도전형의 제 4반도체영역을 갖는다.
본 발명의 반도체 집적회로장치는, 제 1 MISFET이 형성되는 제 1영역 및 제 2 MISFET이 형성되는 제 2영역의 각 MISFET 형성영역 사이에 위치하는 제 1절연막과, 제 2영역의, 상기 반도체 기판 표면에 형성된 제 2절연막과, 제 2영역에 형성된 제 3절연막과, 제 2영역의 상기 제 3절연막상의 제 1도전막과, 제 1영역의, 상기 반도체 기판 표면에 형성된 제 4절연막과, 제 1영역의 상기 제 4절연막상에 형성된 제 2도전막을 갖는다.
(발명의 실시형태)
이하, 본 발명의 실시형태를 도면에 의거하여 상세히 설명한다. 또한, 원칙으로서 실시형태를 설명하기 위한 전체 도면에 있어서 동일기능을 갖는 것은 동일부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태의 반도체 집적회로장치의 제조방법을 도 1 ~ 도 22를 이용하여 공정 순서대로 설명한다.
우선, 도 1에 나타내는 바와 같이, p형 단결정 실리콘으로 이루어지는 반도 체 기판(1)을 준비한다. 이 반도체 기판(1)은, 저내압 n채널형 MISFET(Qn1)이 형성되는 영역(LN), 저내압 p채널형 MISFET(Qp1)이 형성되는 영역(LP), 고내압 n채널형 MISFET(Qn2)이 형성되는 영역(HN), 고내압 p채널형 MISFET(Qp2)이 형성되는 영역(HP) 및 용량소자(C)가 형성되는 영역(CA)을 갖는다.
이 반도체 기판(1)의 표면에 산화처리를 행함으로써 산화실리콘막(2)을 형성한다. 계속해서, 산화실리콘막의 상부에 선택적으로 질화실리콘막(3)을 형성한 후, 도 2에 나타내는 바와 같이, 이 질화실리콘막(3)을 마스크로 열산화 처리를 행함으로써 300㎚정도의 막두께의 필드산화막(4)(제 1절연막)을 형성한다. 이 필드산화막(4)에 의해, 상술의 MISFET 형성영역(LN, LP, HN, HP) 사이가 분리된다. 여기서, 고내압 MISFET(Qn2, Qp2) 형성영역(HN, HP)에 있어서는, 추후에 설명하는 게이트전극(FG)의 양단 하부에도 필드산화막(4a)을 형성한다. 이 필드산화막(4a)은, 고내압 MISFET(Qn2, Qp2)의 내압을 향상시키기 위해 형성된다. 계속해서, 반도체 기판(1)상의 질화실리콘막(3)을 열인산을 이용한 웨트 에칭으로 제거한다.
다음에, 도 3에 나타내는 바와 같이, 고내압 n채널형 MISFET 형성영역(HN) 및 용량소자 형성영역(CA)상에 레지스트막(R1)을 형성한다. 다음에, 이 레지스트막(R1)을 마스크로, 인을 이온 주입한다. 이때의 이온 주입 에너지는, 저내압 n채널형 MISFET 형성영역(LN), 저내압 p채널형 MISFET 형성영역(LP) 및 고내압 p채널형 MISFET 형성영역(HP)의 필드산화막(4, 4a) 하에도, 인이 주입되도록 설정한다. 다음에, 레지스트막(R1)을 제거한다(도 4).
다음에, 도 4에 나타내는 바와 같이, 저내압 n채널형 MISFET 형성영역(LN), 저내압 p채널형 MISFET 형성영역(LP) 및 고내압 p채널형 MISFET 형성영역(HP)상에 레지스트막(R2)을 형성한다. 다음에, 이 레지스트막(R1)을 마스크로, 붕소(boron)를 이온 주입한다. 이 때의 이온 주입 에너지는, 고내압 n채널형 MISFET 형성영역(HN) 및 용량소자 형성영역(CA)의 필드산화막(4, 4a)하에도, 붕소가 주입되도록 설정한다. 다음에, 레지스트막(R2)을 제거한 후, 1200℃의 열처리를 행함으로써 n형 아이솔레이션 영역(6)(n형 웰(6)) 및 p형 웰(7)을 형성한다(도 5). 또한, 본 실시형태에 있어서는, 용량소자 형성영역(CA)의 필드산화막(4, 4a)하에, p형 웰(7)을 형성했지만, n형 웰(6)을 형성해도 된다.
다음에, 도 5에 나타내는 바와 같이 고내압 p채널형 MISFET(Qp2)의 소스, 드레인영역 근방 이외의 영역상에 레지스트막(R3)을 형성한다. 다음에, 이 레지스트막(R3)을 마스크로, 붕소를 이온 주입한다. 이 때의 이온 주입 에너지는, 고내압 p채널형 MISFET 형성영역(HP)의 필드산화막(4 ,4a)하에도, 붕소가 주입되도록 설정한다.
다음에, 레지스트막(R3)을 제거하고, 도 6에 나타내는 바와 같이 고내압 n채널형 MISFET(Qn2)의 소스, 드레인영역 근방 이외의 영역상에 레지스트막(R4)을 형성한다. 다음에, 이 레지스트막(R4)을 마스크로, 인을 이온 주입한다. 이 때의 이온 주입 에너지는, 고내압 n채널형 MISFET 형성영역(HN)의 필드산화막(4, 4a)하에도, 인이 주입되도록 설정한다.
다음에, 레지스트막(R4)을 제거하고, 열처리를 행함으로써, 고내압 p채널형 MISFET(Qp2)의 소스, 드레인영역 근방에, p형 전계완화층(8)을, 고내압 n채널형 MISFET(Qn2)의 소스, 드레인영역 근방에, n형 전계완화층(9)을 형성한다.
다음에, 도 7에 나타내는 바와 같이 저내압 p채널형 MISFET(Qp1) 형성영역(LP) 이외의 영역상에 레지스트막(R5)을 형성한다. 다음에, 이 레지스트막(R5)을 마스크로, 인을 이온 주입하고, 열처리를 행함으로써 n형 웰(9b)을 형성한다. 이 이온 주입시, 고내압 p채널형 MISFET 형성영역(HP)의 필드산화막(4)하에도, 인을 이온 주입함으로써, n형 웰(9c)을 형성해도 된다(도 8). 이 n형 웰(9c)은, 필드산화막(4)상에 형성되는 기생MOS(Metal Oxide Semiconductor)의 문턱치전위(Vt)(threshold voltage)를 올리기 위해 형성한다. 특히, n형 아이솔레이션 영역(6) 및 p형 웰(7)은, 그 주(主)표면에 형성되는 고내압 MISFET(Qn2, Qp2)의 내압을 확보하기 위해, 그 불순물 농도가 반도체 기판(1)의 표면에 근접함에 따라 낮아지도록 설정되어 있다. 그 결과, 기생MOS의 문턱치전위(Vt)가 저하하는 경향이 있다. 여기서, 기생MOS란, 필드산화막(4)상에 층간절연막(SZ)을 통하여 제 1층 배선이 형성된 경우(도 22의 (b) 참조), 필드산화막(4) 및 층간절연막(SZ)을 게이트 절연막, 제 1층 배선을 게이트전극으로 한 바람직하지 않은 MOS를 말한다. 이 MOS의 문턱치전위(Vt)가 낮으면, 필드산화막(4)하에 전류가 흐르기 쉬워진다.
다음에, 도 8에 나타내는 바와 같이 저내압 n채널형 MISFET(Qn1) 형성영역(LN) 이외의 영역상에 레지스트막(R6)을 형성한다. 다음에, 이 레지스트막(R6)을 마스크로, 붕소를 이온 주입하고, 열처리를 행함으로써 p형 웰(8b)을 형성한다(도 9). 이 이온 주입시, 고내압 n채널형 MISFET 형성영역(HN)의 필드산화막(4)하에도, 붕소를 이온 주입함으로써, p형 웰(8c)을 형성해도 된다. 이 p형 웰(8c)도, n형 웰 (9c)과 마찬가지로, 필드산화막(4)상에 형성되는 기생MOS의 문턱치전위(Vt)를 올리기 위해 형성한다.
다음에, 도 9에 나타내는 바와 같이, 반도체 기판(1)상에, 불순물을 이온 주입한다. 이 불순물은, 고내압 MISFET(Qn2, Qp2)의 문턱치전위(Vt)를 조정하기 위해 행한다. 도 9에서는, 반도체 기판(1)의 전면에 이온 주입을 행했지만, 고내압 n채널형 MISFET 형성영역(HN), 고내압 p채널형 MISFET 형성영역(HP)에, 각각 소망의 불순물을 이온 주입하는 것에 의해, 고내압 MISFET(Qn2, Qp2)의 문턱치전위(Vt)를 조정해도 된다.
다음에, 반도체 기판(1) 표면의 얇은 산화실리콘막(2)을 제거한 후, 열산화에 의해 게이트 절연막(5)의 일부가 되는 산화실리콘막(5a)(제 2절연막)을 형성한다. 다음에, 반도체 기판(1)상에, 산화실리콘막(5b)(제 3절연막)을 감압 화학기상성장법(LPCVD:Low Pressure Chemical Vapor Deposition)에 의해 퇴적한다. 이 산화실리콘막(5b)의 막두께는, 산화실리콘막(5a)의 막두께보다 크게 설정한다.
다음에, 도 11의 (a)에 나타내는 바와 같이, 고내압 MISFET(Qn2, Qp2)의 게이트전극 형성 예정영역 및 고내압 n채널형 MISFET 형성영역(HN), 고내압 p채널형 MISFET 형성영역(HP) 및 용량소자 형성영역(CA)의 필드산화막(4)상에, 산화실리콘막(5b)이 잔존하도록, 산화실리콘막(5b)을 패터닝한다. 여기서, 저내압 n채널형 MISFET 형성영역(LN), 저내압 p채널형 MISFET 형성영역(LP)상의 필드산화막(4)(고내압부와 저내압부의 경계, 도면 중에서는, p채널형 MISFET 형성영역(LP)과의 경계상의 필드산화막(4)을 제거하는 고내압 n채널형 MISFET 형성영역(HN)과 저내압 p채 널형 MISFET 형성영역(LP)과의 경계상의 필드산화막(4)을 제외함)상에는, 산화실리콘막(5b)은, 잔존시키지 않는다. 또, 용량소자 형성영역(CA)의 필드산화막(4)상에, 산화실리콘막(5b)을 잔존시키는 것은, 기판(p형 웰(7))과의 기생용량을 저감하기 위함이다.
도 11에 나타내는 바와 같이, 이들의 영역(LN, LP)상의 필드산화막(4)은, 저내압부에 형성되는 소자(MISFET(Qn1, Qn2) 등)의 고집적화를 위해, 1㎛ 이하의 폭으로 형성된다. 따라서, 저내압부에 형성되는 폭이 좁은 필드산화막(4)상에, 산화실리콘막(5b)이 잔존하도록 패터닝하는 것은 곤란하며, 마스크 엇갈림(mask mis-alignment)이 발생하기 쉽다. 이 마스크 엇갈림이 발생한 경우에는, 산화실리콘(5b)이, MISFET(Qn1, Qn2)의 소스, 드레인 형성 예정영역이나 게이트전극 형성 예정영역상에 연장할 우려가 있다. 그 결과, MISFET(Qn1, Qn2)의 소스, 드레인영역이나 게이트전극의 폭이 좁게 된다는 문제가 발생한다. 이와 같은 문제를 회피하기 위해, 저내압부의 필드산화막(4)상의 산화실리콘막(5b)을 제거한다.
또, 도 11의 (b)에 나타내는 바와 같이, n형 아이솔레이션 영역(6) 및 p형 웰(7)에, 전원전위 또는 접지전위(고정전위)를 공급하기 위한 반도체영역(9d 또는 8d)상의 반도체영역(제 4반도체영역)상의 산화실리콘막(5b)도 제거한다(청구항 기재의 개구부). 이 반도체영역(9d 또는 8d)은, 자신이 형성되는 n형 아이솔레이션 영역(6) 또는 p형 웰(7)과 동일한 도전형이다. 이 반도체영역(9d 또는 8d)은, n형 아이솔레이션 영역(6) 및 p형 웰(7)의 내부에, 적어도 1개소 형성되어 있고, 각각에 전원전위와 접지전위가 인가된다.
또, MISFET(Qn1, Qp1, Qp2, Qn2)의 소스, 드레인영역상의 산화실리콘막(5b)이, 제거되어 있으므로, 이들의 영역 중 동일한 도전형의 영역을, 동시에 이온 주입하는 것이 가능하게 되어, 마스크 수의 저감을 도모할 수 있고, 또, 공정의 단축을 도모할 수 있다.
다음에, 900℃, 바람직하게는 1000℃이상의 열처리를 행함으로써, 산화실리콘막(5b)의 막질을 개선한다. 열처리 후의 산화실리콘막을 5c라 한다(도 12). 고내압 MISFET(Qn2, Qp2)의 게이트전극 형성 예정영역상의 산화실리콘막(5c)은, 게이트절연막(5)의 일부가 된다. 즉, 이 산화실리콘막(5c)과 산화실리콘막(5a)으로, 고내압 MISFET(Qn2, Qp2)의 게이트 절연막을 구성한다. 이와 같이, 산화실리콘막(5b)에, 고온 열처리를 행함으로써, 산화실리콘막(5b)의 막질을, 열산화막과 동등의 막질로 할 수 있다. 산화실리콘막(5b)에 열처리를 행하지 않고, 게이트 절연막으로서 사용한 경우는, 산화실리콘막(5b)중에 트랩준위(trap level)가 많이 포함되어 버리므로, 문턱치전위(Vt)의 조정이 곤란하게 된다.
또, 고내압 n채널형 MISFET 형성영역(HN), 고내압 p채널형 MISFET 형성영역(HP) 및 용량소자 형성영역(CA)의 필드산화막(4)상의 산화실리콘막(5c)에 의해, 이들의 영역상에 형성되는 기생MOS의 문턱치전위(Vt)를 크게 할 수 있다.
또, 산화실리콘막(5b)은, LPCVD에 의해 형성되기 때문에, 열산화막인 필드산화막(4, 4a)과의 에칭비를 크게 취할 수 있으므로, 필드산화막(4, 4a)의 표면을 거의 에칭하지 않고, 산화실리콘막(5b)을 에칭할 수 있다. 그 결과, 필드산화막(4)의 막두께를 확보할 수 있고, 이 상부에 형성되는 기생MOS의 문턱치전위(Vt)를 크게 유지할 수 있다.
다음에, 도 13에 나타내는 바와 같이, 반도체 기판(1)상에, CVD법으로, 다결정 실리콘막(폴리실리콘)(10)을 퇴적한다. 인을 포함하는 분위기에서, 다결정 실리콘을 반응시켜, 다결정 실리콘막(10)중에 인의 불순물을 포함시켜도 된다. 또, 다결정 실리콘막(10) 형성 후, 인을 도프해도 된다.
다음에, 도 14의 (a)에 나타내는 바와 같이, 다결정 실리콘막(10)을, 고내압 MISFET(Qn2, Qp2)의 게이트 절연막(5)(5a, 5c)상에 잔존하도록 패터닝한다. 이 다결정 실리콘막은, 고내압 MISFET(Qn2, Qp2)의 게이트전극(FG)(제 1도전막)이 된다. 이 때, 용량소자 형성영역(CA)(제 3영역)의 산화실리콘막(5c)상에도 다결정 실리콘막(10)을 잔존시킨다. 이 다결정 실리콘막(10)은, 용량소자(C)의 하부전극(LE)이 된다. 또한, 여기서는, 고내압 MISFET(Qn2, Qp2)의 게이트전극을 다결정 실리콘막(10)(FG)에 의해 형성했지만, 추후에 상세히 설명하는 바와 같이, 고내압 MISFET(Qn2, Qp2)의 게이트전극을 후술하는 다결정 실리콘막(11)(SG)에 의해 형성해도 된다. 도 14의 (b) 및 도 16의 (b)는, 고내압 MISFET(Qn2, Qp2)의 게이트전극을 다결정 실리콘막(11)으로 형성하는 경우의 설명도이다.
다음에, 도 15에 나타내는 바와 같이, 반도체 기판(1)상에, 불순물을 이온 주입한다. 이 불순물은, 저내압 MISFET(Qn1, Qp1)의 문턱치전위(Vt)를 조정하기 위해 행한다. 또한, 저내압 n채널형 MISFET 형성영역(LN) 및 저내압 p채널형 MISFET 형성영역(LP)에, 각각 소망의 불순물을 이온 주입함으로써, 저내압 MISFET(Qn1, Qp1)의 문턱치전위(Vt)를 조정해도 된다.
다음에, 도 16의 (a)에 나타내는 바와 같이, 저내압 n채널형 MISFET 형성영역(LN) 및 저내압 p채널형 MISFET 형성영역(LP)상의 얇은 산화실리콘막(5a)을 제거한 후, 저내압 MISFET(Qn1, Qp1)의 게이트 절연막(5d)(제 4절연막)이 되는 산화실리콘막을, 열산화에 의해 형성한다. 이 때, 고내압 MISFET(Qn2, Qp2)의 게이트전극(FG)도 조금 산화된다. 또, 하부전극(LE)의 표면도 조금 산화되며, 산화실리콘막(도시하지 않음)이 형성된다. 이 산화실리콘막은, 용량소자(C)의 용량절연막이 된다. 또한, 용량소자(C)의 신뢰성을 높이기 위해, 하부전극(LE)이 되는 다결정 실리콘막(10)의 퇴적 후에, 이 다결정 실리콘막(10)상에, 질화실리콘막을 미리 형성해 놓고, 용량절연막으로 해도 된다.
이와 같이 상술의 공정에서는, 산화실리콘막(2)이나 산화실리콘막(5a)의 제거 등, 반도체 기판 표면의 얇은 산화막의 제거가 반복하여 행해지지만, 이 산화막의 제거시, 필드산화막(4)의 표면도 에칭되어 막두께가 감소한다. 그러나, 본 실시형태에 의하면, 필드산화막(4)상의 산화실리콘막(5c)에 의해 그 막두께를 보상할 수 있으므로, 이 상부에 형성되는 기생MOS의 문턱치전위(Vt)를 높게 유지할 수 있고, 소자 사이를 연결하는 배선에 의한 필드산화막하의 기생발생을 억제할 수 있다. 물론 그 기생MOS의 문턱치전위(Vt)는, 소자에 인가되는 전압보다도 높을 필요가 있다. 여기서, 저내압부의 MISFET(Qn1, Qp2)에 인가되는 전압은, 예컨대, 3.6V 정도이며, 또, 고내압부의 MISFET(Qn2, Qp2)에 인가되는 전압은, 예컨대, 20V 정도이다. 또한, 산화실리콘막(2, 5d)보다 산화실리콘막(5c)의 막두께를 크게해 놓으면, 보다 효과적이다.
다음에, 반도체 기판(1)상에, CVD법으로, 다결정 실리콘막(11)을 퇴적한다. 다음에, 다결정 실리콘막(11)을, 저내압 MISFET(Qn1, Qp1)의 게이트 절연막(5d)상에 잔존하도록 패터닝한다. 이 다결정 실리콘막(11)은, 저내압 MISFET(Qn1, Qp1)의 게이트전극(SG)(제 2도전막)이 된다. 이 때, 용량소자 형성영역(CA)의 하부전극(LE)상의 용량절연막(도시하지 않음)상에도 다결정 실리콘막(11)을 잔존시킨다. 이 다결정 실리콘막(11)은, 용량소자(C)의 상부전극(UE)이 된다. 또한, 다결정 실리콘막(11)의 표면에 텅스텐 실리사이드층을 형성한 후, 패터닝함으로써 게이트전극(SG)을 형성해도 된다. 이 텅스텐 실리사이드층은, 다결정 실리콘막(11)상에, 텅스텐막 등의 금속막을 퇴적하고, 열처리를 행함으로써 형성한다. 이 실리사이드층은, 게이트전극(SG)의 저(低)저항화를 위해 형성한다.
다음에, 저내압 MISFET(Qn1, Qp1) 및 고내압 MISFET(Qn2, Qp2)의 소스, 드레인영역을 형성하지만, 이하 이들의 소스, 드레인영역의 형성에 대하여 설명한다.
도 17에 나타내는 바와 같이, 반도체 기판(1)상에 레지스트막(R7)을 형성하고, 저내압 n채널형 MISFET 형성영역(LN)상을 개공(開孔)한다. 다음에, 레지스트막(R7) 및 저내압 MISFET(Qn1)의 게이트전극(SG)을 마스크로, 인을 이온 주입한다.
다음에, 레지스트막(R7)을 제거한 후, 도 18에 나타내는 바와 같이, 반도체 기판(1)상에 레지스트막(8)을 형성하고, 저내압 p채널형 MISFET 형성영역(LP)상을 개공한다. 다음에, 레지스트막(R8) 및 저내압 MISFET(Qp1)의 게이트전극(SG)을 마스크로, 붕소를 이온 주입한다.
다음에, 레지스트막(R8)을 제거한 후, 저내압 MISFET(Qn1, Qn2)의 게이트전 극(SG)의 양측에, 각각 주입된 인 및 붕소를 열확산시킴으로써, p-형 반도체영역(14) 및 n-형 반도체영역(13)을 형성한다(도 19).
다음에, 도 19에 나타내는 바와 같이, 반도체 기판(1)상에 산화실리콘막을 퇴적한 후, 에치백(etched back)함으로써, 저내압 MISFET(Qn1, Qn2)의 게이트전극(SG)의 측벽에 사이드월(side wall)막(16s)을 형성한다.
다음에, 도 20에 나타내는 바와 같이, 저내압 p채널형 MISFET 형성영역(LP), 고내압 p채널형 MISFET 형성영역(HP) 및 고내압 n채널형 MISFET(Qn2)의 게이트전극(FG)상에 레지스트막(R9)을 형성한다. 다음에, 레지스트막(R9)을 마스크로, 비소(As)를 이온 주입하고, 어닐(anneal)하여 활성화 함으로써, 저내압 n채널형 MISFET(Qn1) 및 고내압 n채널형 MISFET(Qn2)의 게이트전극(SG, FG)의 양측에, n+형 반도체영역(17)(소스, 드레인영역)을 형성한다(도 21).
다음에, 도 21에 나타내는 바와 같이, 저내압 n채널형 MISFET 형성영역(LN), 고내압 n채널형 MISFET 형성영역(HN) 및 고내압 p채널형 MISFET(Qp2)의 게이트전극(FG)상에 레지스트막(R10)을 형성한다. 다음에, 레지스트막(R10)을 마스크로, 붕소를 이온 주입하고, 어닐하여 활성화 함으로써, 저내압 p채널형 MISFET(Qp1) 및 고내압 p채널형 MISFET(Qp2)의 게이트전극(SG, FG)의 양측에, p+형 반도체영역(18)(소스, 드레인영역)을 형성한다(도 22의 (a)). 또한, 이 때 붕소는, 필드산화막(4, 4a) 및 산화실리콘막(5c)하에는, 주입되지 않는다.
여기서, 고내압 MISFET(Qn2, Qp2)의 게이트전극(FG)상에, 레지스트막(R7, R8)을 잔존시키는 것은, 이온 주입에 의해, 게이트전극(FG)이 대전하여 게이트 산 화막의 절연파괴가 발생하는 것을 방지하기 위함이다.
여기까지의 공정에서, 저내압부(LN, LP(제 1영역))에, LDD(Lightly Doped Drain)구조의 소스, 드레인(n-형 반도체영역(13) 및 n+형 반도체영역(17), p-형 반도체영역(14) 및 p+형 반도체영역(18))을 구비한 저내압 MISFET(Qn1, Qp1)(제 1 MISFET)이 형성된다. 또, 고내압부(HN, HP(제 2영역))에, 고내압 MISFET(Qn2, Qp2)(제 2 MISFET)이 형성된다.
다음에, 이들의 MISFET(Qn1, Qn2, Qp1, Qp2) 및 용량소자(C)상에, 산화실리콘막 등으로 이루어지는 층간절연막(SZ)을 퇴적하고, 소망의 영역상에 콘택트 홀(도시하지 않음)을 형성한 후, 콘택트 홀내를 포함하는 층간절연막상에 제 1층 배선(M1)을 형성한다(도 22의 (b)참조). 또, 제 1층 배선(M1)상에는, 또한 층간절연막과 배선용 금속의 형성을 반복함으로써 다층 배선을 형성할 수 있다. 또, 최상층 배선상에는, 칩 전체를 덮는 보호막이 형성되지만, 그 도면 및 상세한 설명은 생략한다.
또한, 본 실시형태에 있어서는, 저내압 MISFET(Qn1, Qp1)의 게이트전극(SG)을 다결정 실리콘막(11)에 의해 형성하고, 고내압 MISFET(Qn2, Qp2)의 게이트전극(FG)을 다결정 실리콘막(10)에 의해 형성했지만, 이들의 게이트 전극을 다결정 실리콘막(11)에 의해 형성하는 것도 가능하다.
즉, 도 14의 (b)에 나타내는 바와 같이, 본 실시형태의 다결정 실리콘막(10)의 퇴적(도 13 참조) 후, 용량소자 형성영역(CA)의 산화실리콘막(5c)상에만 다결정 실리콘막(10)을 잔존시켜, 하부전극(LE)을 형성한다.
다음에, 반도체 기판(1)상에, 저내압 MISFET(Qn1, Qp1)의 문턱치전위(Vt)를 조정하기 위해, 불순물을 이온 주입한다(도 15 참조). 다음에, 도 16의 (b)에 나타내는 바와 같이, 저내압 n채널형 MISFET 형성영역(LN) 및 저내압 p채널형 MISFET 형성영역(LP)상의 얇은 산화실리콘막(5a)을 제거하고, 저내압 MISFET(Qn1, QP1)의 게이트 절연막(5d)이 되는 산화실리콘막을 열산화에 의해 형성한다.
다음에, 반도체 기판(1)상에, CVD법으로, 다결정 실리콘막(11)을 퇴적하고, 다결정 실리콘막(11)을, 고내압 MISFET(Qn2, Qp2)의 게이트 절연막(5)(5a, 5c) 및 저내압 MISFET(Qn1, Qp1)의 게이트 절연막(5d)상에 잔존하도록 패터닝한다.
이상의 공정에 의하면, 저내압 MISFET(Qn1, Qp1) 및 고내압 MISFET(Qn2, Qp2)의 게이트전극을 다결정 실리콘막(11)(SG)에 의해, 동시에 형성할 수 있다. 또한, 저내압 MISFET(Qn1, Qp1) 및 고내압 MISFET(Qn2, Qp2)의 게이트전극을 다결정 실리콘막(10)(FG)으로 형성하는 것도 가능하지만, 이후의 다결정 실리콘막(11)의 퇴적 및 패터닝 공정에서, 상기 게이트전극의 측벽에 다결정 실리콘막(11)이 잔존하여, MISFET의 특성에 영향을 주고만다. 따라서, 다결정 실리콘막(11)으로, 이들의 게이트전극을 형성하는 것이 바람직하다.
(실시형태 2)
실시형태 1에서는, MISFET의 형성영역(LN, LP, HN, HP) 사이의 분리에 필드산화막(4)을 이용했지만, 홈 내에 매립된 산화막을 이용하여 분리를 행하여도 된다.
본 실시형태의 반도체 집적회로장치의 제조방법을 도 23 ~ 도 33을 이용하여 공정 순서대로 설명한다.
우선, 도 23에 나타내는 바와 같이, p형의 단결정 실리콘으로 이루어지는 반도체 기판(1)을 준비한다. 이 반도체 기판(1)은, 저내압 n채널형 MISFET(Qn1)이 형성되는 영역(LN), 저내압 p채널형 MISFET(Qp1)이 형성되는 영역(LP), 고내압 n채널형 MISFET(Qn2)이 형성되는 영역(HN) 및 고내압 p채널형 MISFET(Qp2)이 형성되는 영역(HP)을 갖는다.
이 반도체 기판(1)의 표면에 산화처리를 행함으로써 산화실리콘막(2)을 형성한다. 계속해서, 산화실리콘막의 상부에 선택적으로 질화실리콘막(3)을 형성한 후, 도 24에 나타내는 바와 같이, 이 질화실리콘막(3)을 마스크로, 반도체 기판(1)을 에칭하여 깊이 300㎚정도의 홈(U)을 형성한다. 여기서, 고내압 MISFET(Qn2, Qp2) 형성영역(HN, HP)에서는, 후술하는 게이트전극의 양단 하부에도 홈을 형성한다.
다음에, 기판(1)을 약 1000℃에서 열산화하는 것에 의해, 홈의 내벽에 막두께 10㎚정도의 얇은 산화실리콘막(도시하지 않음)을 형성한다. 이 산화실리콘막은, 홈의 내벽에 발생한 드라이에칭의 데미지를 회복함과 동시에, 다음의 공정에서 홈의 내부에 매립되는 산화실리콘막(104)과 기판(1)과의 계면에 발생하는 스트레스를 완화하기 위해 형성한다.
다음에, 도 25에 나타내는 바와 같이, 홈의 내부를 포함하는 기판(1)상에 CVD법으로 산화실리콘막(104)을 퇴적하고, 홈 상부의 산화실리콘막(104)을, 질화실리콘막(3)을 스톱퍼(stopper)막으로서, 화학적 및 기구적으로 연마하여 그 표면을 평탄화한다. 다음에, 질화실리콘막(3)을 제거함으로써, 소자분리(104) 및 고내압 MISFET(Qn2, Qp2)의 내압을 향상시키기 위해 산화실리콘막(104a)을 완성한다(도 26의 (a)).
여기서, 도 26의 (b)에 나타내는 바와 같이, 산화실리콘막(104, 104a)의 표면은, 상술의 연마시, 이후의 불순물 주입공정 등에서의 반도체 기판 표면의 세정 또는 산화실리콘막(5a) 형성전의 얇은 산화실리콘막(2)의 제거 등에 의해, 홈의 단부에서 산화실리콘막(104, 104a)의 표면이 후퇴한다는 현상(recess phenomenon)이 발생한다. 이 리세스 현상이, 발생하면 추후에 상세히 설명하는 바와 같이, MISFET의 내압의 열화나, 킨크(kink) 현상의 발생 등, 여러가지 문제를 발생할 수 있다. 또한, 이후의 도면에 있어서는, 도면을 이해하기 쉽게하기 위해, 산화실리콘막(104, 104a) 표면의 후퇴에 대해서는, 도시하지 않는다.
또, 이후의 공정 중, 실시형태 1의 경우과 동일한 공정은, 중복설명을 피하고, 개요만을 설명한다.
우선, 도 27에 나타내는 바와 같이, 고내압 n채널형 MISFET 형성영역(HN)의 산화실리콘막(104, 104a)하에, 붕소를 이온 주입하고, p형 웰(6)을 형성한다.
또, 고내압 p채널형 MISFET 형성영역(HP)의 산화실리콘막(104, 104a)하에, 인을 이온 주입하고, n형 웰(7)을 형성한다.
이 때의 이온(인, 붕소)의 주입 에너지는, 고내압 n채널형 MISFET 형성영역(HN) 및 고내압 p채널형 MISFET 형성영역(HP)의 산화실리콘막(104, 104a)하에도, 이온이 주입되도록 설정한다.
다음에, 도 28에 나타내는 바와 같이, 고내압 p채널형 MISFET(Qp2)의 소스, 드레인영역 근방에, 붕소를 이온 주입함으로써, p형 전계완화층(8)을 형성한다. 또, 고내압 n채널형 MISFET(Qn2)의 소스, 드레인영역 근방에, 인을 이온 주입함으로써, n형 전계완화층(9)을 형성한다. 이 때의 이온(인, 붕소)의 주입 에너지는, 산화실리콘막(104, 104a)하에도, 이온이 주입되도록 설정한다.
다음에, 도 29에 나타내는 바와 같이, 반도체 기판(1) 표면의 얇은 산화실리콘막(2)을 제거한 후, 열산화에 의해 게이트 절연막(5)의 일부가 되는 산화실리콘막(5a)을 형성한다. 다음에, 반도체 기판(1)상에, 산화실리콘막(5b)을 감압 화학기상성장법으로 퇴적한다. 다음에, 고내압 MISFET(Qn2, Qp2)의 게이트전극 형성 예정영역 및 고내압 n채널형 MISFET 형성영역(HN) 및 고내압 p채널형 MISFET 형성영역(HP)의 산화실리콘막(104)상에, 산화실리콘막(5b)이 잔존하도록, 산화실리콘막(5b)을 패터닝한다. 여기서, 저내압 n채널형 MISFET 형성영역(LN), 저내압 p채널형 MISFET 형성영역(LP)상의 산화실리콘막(104)(고내압부와 저내압부의 경계, 도면 중에서는, 고내압 n채널형 MISFET 형성영역(HN)과 저내압 p채널형 MISFET 형성영역(LP)과의 경계상의 필드산화막(4)을 제외함)상에는, 산화실리콘막(5b)은, 잔존시키지 않는다. 이것은, 실시형태 1에서 설명한대로, 이들 영역상의 산화실리콘막(104)의 폭이 좁으므로, 마스크 엇갈림에 의한 MISFET(Qn1, Qn2)의 소스, 드레인영역 또는 게이트전극의 폭의 축소화를 방지하기 위함이다.
다음에 900℃이상의 열처리를 행함으로써, 산화실리콘막(5b)의 막질을 개선한다. 열처리 후의 산화실리콘막을 5c라 한다. 고내압 MISFET(Qn2, Qp2)의 게이트전극 형성 예정영역상의 산화실리콘막(5c)은, 게이트 절연막(5)의 일부가 된다. 즉 , 이 산화실리콘막(5c)과 산화실리콘막(5a)으로, 고내압 MISFET(Qn2, Qp2)의 게이트 절연막(5)을 구성한다.
또, 고내압 n채널형 MISFET 형성영역(HN) 및 고내압 p채널형 MISFET 형성영역(HP)의 산화실리콘막(104)상의 산화실리콘막(5c)에 의해, 이들 영역상에 형성되는 기생MOS의 문턱치전위(Vt)를 크게 할 수 있다.
또, 산화실리콘막(5b)은, LPCVD로 형성되기 때문에, 산화실리콘막(104, 104a)과의 에칭비를 크게 취할 수 있으므로, 산화실리콘막(104, 104a)의 표면을 거의 에칭하지 않고, 산화실리콘막(5b)을 에칭할 수 있다. 그 결과, 산화실리콘막(104)의 막두께를 확보할 수 있고, 이 상부에 형성되는 기생MOS의 문턱치전위(Vt)를 크게 할 수 있다. 또, 상술한 리세스 현상에 의한 산화실리콘막(104, 104a) 표면의 후퇴량을 저감할 수 있다.
다음에, 도 30에 나타내는 바와 같이, 반도체 기판(1)상에, CVD법으로, 다결정 실리콘막(10)을 퇴적한다. 이 다결정 실리콘막(10)중에는, 인 등의 불순물을 포함시켜도 된다. 다음에, 다결정 실리콘막(10)을, 고내압 MISFET(Qn2, Qp2)의 게이트 절연막(5)(5a, 5c)상에 잔존하도록 패터닝한다. 이 다결정 실리콘막(10)은, 고내압 MISFET(Qn2, Qp2)의 게이트전극(FG)이 된다.
다음에, 도 31에 나타내는 바와 같이, 저내압 n채널형 MISFET 형성영역(LN)에, 붕소를 이온 주입함으로써 p형 웰(8b)을 형성한다. 이 이온 주입시, 고내압 n채널형 MISFET 형성영역(HN)의 산화실리콘막(104)하에도, 붕소를 이온 주입함으로써, p형 웰(8c)을 형성해도 된다. 또, 저내압 p채널형 MISFET 형성영역(LP)에, 인 을 이온 주입함으로써 n형 웰(9b)을 형성한다. 이 이온 주입시, 고내압 p채널형 MISFET 형성영역(HP)의 산화실리콘막(104)하에도, 붕소를 이온 주입함으로써, n형 웰(9c)을 형성해도 된다. 이 p형 웰(8c) 및 n형 웰(9c)은, 산화실리콘막(104)상에 형성되는 기생MOS의 문턱치전위(Vt)를 올리기 위해 형성한다.
다음에, 도 32에 나타내는 바와 같이, 저내압 n채널형 MISFET 형성영역(LN) 및 저내압 p채널형 MISFET 형성영역(LP)상의 얇은 산화실리콘막(5a)을 제거한 후, 저내압 MISFET(Qn1. Qp1)의 게이트 절연막(5d)을, 열산화에 의해 형성한다.
다음에, 반도체 기판(1)상에, CVD법으로, 다결정 실리콘막(11)을 퇴적한다. 다음에, 다결정 실리콘막(11)을, 저내압 MISFET(Qn1, Qp1)의 게이트 절연막(5d)상에 잔존하도록 패터닝한다. 이 다결정 실리콘막(11)은, 저내압 MISFET(Qn1, Qp1)의 게이트전극(SG)이 된다. 또한, 다결정 실리콘막(11)의 표면에 텅스텐 실리사이드층을 형성한 후, 패터닝함으로써 게이트전극(SG)을 형성해도 된다. 이 실리사이드층은, 게이트전극(SG)의 저저항화를 위해 형성한다.
다음에, 도 33의 (a)에 나타내는 바와 같이, 저내압 MISFET(Qn1)의 게이트전극(SG)의 양측에, 인을 이온 주입함으로써, n-형 반도체영역(13)을 형성한다. 또, 저내압 MISFET(Qn2)의 게이트전극(SG)의 양측에, 붕소를 이온 주입함으로써, p-형 반도체영역(14)을 형성한다.
다음에, 게이트전극(FG, SG)상에 산화실리콘막(15)을 형성한 후, 반도체 기판(1)상에 산화실리콘막을 퇴적하고, 에치백함으로써, 게이트전극(FG, SG)과 산화실리콘막(15)과의 적층막의 측벽에 사이드월 막(16s)을 형성한다.
다음에, 저내압 n채널형 MISFET(Qn1) 및 고내압 n채널형 MISFET(Qn2)의 게이트전극(SG, FG)의 양측에, 비소를 이온 주입함으로써, n+형 반도체영역(17)을 형성한다. 또, 붕소를 이온 주입함으로써, 저내압 p채널형 MISFET(Qp1) 및 고내압 p채널형 MISFET(Qp2)의 게이트전극(SG, FG)의 양측에, p+형 반도체영역(18)을 형성한다. 또한, 이 때 비소 및 붕소는, 산화실리콘막(104, 104a) 및 산화실리콘막(5c)하에는, 주입되지 않는다.
여기까지의 공정에서, 저내압부(LN, LP)에, LDD(Lightly Doped Drain)구조의 소스, 드레인(n-형 반도체영역(13) 및 n+형 반도체영역(17), p-형 반도체영역(14) 및 p+형 반도체영역(18))을 구비한 저내압 MISFET(Qn1, Qp1)이 형성된다. 또, 고내압부(HN, HP)에, 고내압 MISFET(Qn2, Qp2)이 형성된다.
이와 같이, 본 실시형태에 의하면, 산화실리콘막(104)의 막두께를 확보할 수 있으므로, 리세스의 발생을 저감할 수 있다. 그 결과, 리세스에 의한 내압의 저하나 킨크(kink) 현상의 발생을 저감할 수 있다. 여기서, 내압의 저하는, 리세스의 발생에 의해 발생한 산화실리콘막(104) 표면의 단차부에, 전계가 집중하는 것에 의해 일어난다. 또, 킨크 현상과는, MISFET의 서브 스레스홀드(sub-threshold) 특성(게이트 전압(횡축) 대 드레인 전류(종축)의 관계에 의한 특성)에 있어서, 게이트전압이 작은 영역에서 드레인전류가 크게 되며, 2단 파형을 나타내는 현상을 말한다.
도 33의 (b)는, 도 33의 (a)의 확대도이며, 도 26의 (b)를 참조하면서 설명한 리세스도 도시하고 있다.
다음에, 이들의 MISFET(Qn1, Qn2, Qp1, Qp2)상에 층간절연막과 배선용 금속 의 형성을 반복함으로써 다층의 배선이 형성되고, 또, 최상층 배선상에는, 칩 전체를 덮는 보호막이 형성되지만, 그 도면 및 상세한 설명은 생략한다.
(실시형태 3)
본 실시형태의 반도체 집적회로장치의 제조방법을 도 34 ~ 도 39를 이용하여 공정 순서대로 설명한다.
우선, 도 34에 나타내는 바와 같이, 고내압 MISFET(Qn2, Qp2)의 게이트 절연막(5)(5a, 5c)상에 게이트전극(FG)이 형성된 반도체 기판(1)을 준비한다. 이 반도체 기판(1)의 제조공정은, 도 1 ~ 도 14를 참조하면서 설명한 실시형태 1의 공정과 동일하므로, 그 설명을 생략한다. 또한, 도 34에 나타내는 반도체 기판은, 산화실리콘막(104, 104a)상에, 산화실리콘막(5c)을 갖고 있으므로, 실시형태 1의 경우와 마찬가지로, 산화실리콘막(104)의 막두께를 확보할 수 있고, 이 상부에 형성되는 기생MOS의 문턱치전위(Vt)를 크게 할 수 있다.
다음에, 도 35에 나타내는 바와 같이, 저내압 n채널형 MISFET 형성영역(LN) 및 저내압 p채널형 MISFET 형성영역(LP)상의 얇은 산화실리콘막(5a)을 제거한 후, 저내압 MISFET(Qn1, Qp1)의 게이트 절연막(5d)을, 열산화에 의해 형성한다. 이 때, 고내압 MISFET(Qn2, Qp2)의 게이트전극(FG)도 조금 산화된다. 또, 하부전극(LE)의 표면도 조금 산화되며, 산화실리콘막(5f)이 형성된다(도 35). 이 산화실리콘막(5f)은, 용량소자(C)의 용량절연막이 된다. 용량소자(C)의 신뢰성을 높이기 위해, 하부전극(LE)이 되는 다결정 실리콘막(10)의 퇴적후에, 이 다결정 실리콘막(10)상에, 질화실리콘막을 미리 형성해 놓고, 용량절연막으로 해도 된다.
다음에, 질소 분위기하에서 열처리를 행함으로써, 게이트 절연막(5d)을 질화한다. 이와 같이, 게이트 절연막(5d)의 계면에 질소를 도입함으로써, 드레인 단에서 발생하는 핫 캐리어(hot carrier)에 의한 문턱치전위(Vt)의 변동을 억제할 수 있다.
다음에, 도 36에 나타내는 바와 같이, 반도체 기판(1)상에, CVD법으로, 다결정 실리콘막(111)을 퇴적한다. 이 다결정 실리콘막(111)은, 저내압 MISFET(Qn1, Qp1)의 게이트전극(SG)의 일부가 된다.
여기서, 이 질화처리를 후술하는 문턱치전위(Vt)의 조정을 위한 불순물 주입 공정 후에 행하면, 이 질화처리에서 불순물이 확산하고, 문턱치전위(Vt)의 조정이 곤란해진다. 한편, 질화처리 후에, 상기 불순물 주입공정을 행하는 경우에도, 이 불순물 주입공정 후에, 상기 다결정 실리콘막(111)을 형성할 경우에는, 게이트 절연막(5d)이 노출한 상태에서, 불순물이 주입되는 것으로 되며, 이온 주입 장치내에 존재하는 중금속에 의해, 게이트 절연막(5d)이 오염된다는 문제가 발생한다.
따라서, 이하에 설명하는 바와 같이, 게이트 절연막(5d)상에 다결정 실리콘막(111)을 형성한 상태에서, 다결정 실리콘막(111)을 통하여, 반도체 기판(1)상에, 불순물을 이온 주입한다.
우선, 도 36에 나타내는 바와 같이, 저내압 MISFET(Qn1)의 문턱치전위(Vt)를 조정하기 위해, 반도체 기판(1)상에, 불순물을 이온 주입한다. 다음에, 도 37에 나타내는 바와 같이, 저내압 p채널형 MISFET 형성영역(LP)상에, 불순물을 이온 주입한다. 이 불순물은, 저내압 MISFET(Qp1)의 문턱치전위(Vt)를 조정하기 위해 행한 다. 이 때, 고내압 MISFET(Qn2, Qp2)의 게이트전극(FG)상에는, 산화실리콘막(5e) 및 다결정 실리콘막(111)이 형성되어 있기 때문에, 상기 불순물은, 이들의 막중에 쌓이고, 게이트 절연막(5)(5a, 5c)중에 불순물이 주입되는 것을 방지할 수 있다.
게이트 절연막(5)중에 불술물이 주입된 경우에는, 소위 NBT(negative bias temperature)의 문제가 현저하게 된다. 이것은, p채널형 MISFET의 게이트전극에, 부(-)전위를 인가하는 것만으로, 그 문턱치전위(Vt)가 크게 되는 현상을 말하며, 특히, 게이트전극이 p형인 경우에, 현저하게 나타난다. 이 현상에는, 게이트 절연막중의 붕소의 존재가 깊이 관계하고 있다고 생각되며, 게이트 절연막중에 불순물이 포함되어 있는 경우에 발생하기 쉽게 된다고 생각된다.
그러나, 본 실시형태에서는, 게이트 절연막(5)중에 불순물이 주입되는 것을 방지할 수 있고, NBT현상의 발생을 저감할 수 있다.
다음에, 다결정 실리콘막(111)상에 다결정 실리콘막(111b)을 퇴적한다. 이 다결정 실리콘막(111, 111b)은, 저내압 MISFET(Qn1, Qp1)의 게이트전극(SG)이 된다. 따라서, 다결정 실리콘막(111, 111b)을, 게이트 절연막(5d)상에 잔존하도록 패터닝한다(도 38). 이 때, 용량소자 형성영역(CA)의 하부전극(LE)상의 산화실리콘막(5f)상에도 다결정 실리콘막(111, 111b)을 잔존시킨다. 이 다결정 실리콘막(111, 111b)은, 용량소자(C)의 상부전극(UE)이 된다. 또한, 다결정 실리콘막(111b)의 표면에 텅스텐 실리사이드층을 형성한 후, 패터닝함으로써 게이트전극(SG)을 형성해도 된다. 이 텅스텐 실리사이드층은, 다결정 실리콘막(111b)상에, 텅스텐막 등의 금속막을 퇴적하고, 열처리를 행함으로써 형성한다. 이 실리사이드층은, 게이트전 극(SG)의 저(低)저항화를 위해 형성한다.
또한, 상술의 다결정 실리콘막(10)의 패터닝시, 저내압부(LN, LP)상의 다결정 실리콘막(10)만을 제거하고, 고내압부(HN, HP)상의 다결정 실리콘막(10)의 패터닝을 게이트전극(SG) 형성 후에 행하여도 된다.
이와 같이, 저내압 MISFET(Qn1, Qp1)의 게이트전극(SG)을, 다결정 실리콘막(111)과 다결정 실리콘막(111b)과의 적층막으로 한 것은, 저내압 MISFET(Qn1, Qp1)의 문턱치전위 조정용의 불순물을 정밀도 좋게 이온 주입하기 위함이다. 즉, 이 이온 주입 전에 막두께가 큰 다결정 실리콘막(111)을 통하여 이온 주입할 경우에는, 불순물의 제어가 곤란하며, 소망의 문턱치전위(Vt)가 얻어지지 않는다.
또, 상술한대로, 게이트전극(SG)상에, 실리사이드층을 형성하는 경우, 게이트전극을 구성하는 다결정 실리콘막(111)이 얇으면, 그 하층의 게이트 절연막중의 실리콘까지도 실리사이드화 반응을 일으켜, 게이트 절연막(5d)의 내압이 저하한다.
그러나, 본 실시형태에서는, 저내압 MISFET(Qn1, Qp1)의 게이트전극(SG)을, 다결정 실리콘막(111)과 다결정 실리콘막(111b)과의 적층막으로 했으므로, 문턱치전위 조정용의 불순물을 정밀도 좋게 이온 주입할 수 있고, 또, 게이트 절연막(5d)의 내압을 확보할 수 있다.
다음에, 저내압 MISFET(Qn1, Qp1) 및 고내압 MISFET(Qn2, Qp2)의 소스, 드레인영역을 형성하지만, 이후의 공정은, 도 17 ~ 도 22를 참조하면서 설명한 실시형태 1의 경우와 동일하므로, 그 설명을 생략한다.
또한, 본 실시형태에서는, 도 34에 나타내는 바와 같이, 고내압 MISFET(Qn2, Qp2)의 게이트전극 형성 예정영역 및 고내압 n채널형 MISFET 형성영역(HN), 고내압 p채널형 MISFET 형성영역(HP) 및 용량소자 형성영역(CA)의 필드산화막(4)상에, 산화실리콘막(5c)이 형성된 반도체 기판(1)을 이용했지만, 이 산화실리콘막(5c)의 형성공정을 생략해도, 게이트 산화막(5a)중에, 붕소가 주입되는 것을 방지할 수 있으므로, 상술의 NBT현상의 발생을 억제할 수 있다.
도 39에, 산화실리콘막(5c)을 형성하지 않았을 경우의 반도체 기판의 요부단면도를 나타낸다. 또한, 이 반도체 집적회로장치의 제조방법은, 실시형태 1(산화실리콘막(5c)의 형성공정을 제외함) 및 본 실시형태에서 설명한 공정과, 동일하므로, 그 설명을 생략한다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
본 발명에 의하면, 필드산화막(4)이나 홈 내에 형성된 산화실리콘막(104)(제 1절연막)상에, 산화실리콘막(5c)(제 3절연막)을 형성했으므로, 필드산화막(4) 등의 위에 형성되는 기생MOS의 문턱치전위를 올릴 수 있다.
또, 본 발명에 의하면, 저내압 MISFET의 게이트전극을 구성하는 도전막(제 2도전막)이, 고내압 MISFET의 게이트전극(제 1도전막)상에 존재하는 상태에서, 저내 압 MISFET 문턱치 조정용의 불순물의 주입을 행했으므로, NBT현상의 발생을 억제할 수 있다.
또, 본 발명에 의하면, 미세화된 고성능의 반도체 집적회로장치를 형성할 수 있다.

Claims (20)

  1. (a) 반도체 기판상에 복수의 제1 절연막을 형성하는 공정,
    (b) 상기 복수의 제1 절연막 사이의 반도체 기판상에 제2 절연막을 형성하는 공정,
    (c) 상기 복수의 제1 절연막 상 및 상기 제2 절연막 상에 제3 절연막을 퇴적하는 공정,
    (d) 상기 제3 절연막의 일부를 패터닝하는 공정,
    (e) 상기 (d) 공정 후에, 상기 제3 절연막 상에 제1 도전체막을 형성하는 공정을 가지며,
    상기 (d) 공정에 있어서, 상기 제3 절연막의 에칭 레이트는, 상기 제1 절연막의 에칭 레이트보다도 큰 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 반도체 집적회로장치의 제조방법은,
    (f) 상기 제3 절연막이 패터닝된 영역의 반도체 기판상의 제2 절연막을 제거하는 공정,
    (g) 상기 (f) 공정 후에, 상기 제2 절연막이 제거된 영역의 반도체 기판 상에 제4 절연막을 형성하는 공정,
    (h) 상기 제4 절연막 상에 제2 도전체막을 형성하는 공정을 더 가지며,
    상기 제4 절연막은 상기 반도체 집적회로장치의 제1 MISFET의 게이트 절연막을 구성하고,
    상기 제2 및 제3 절연막은 상기 반도체 집적회로장치의 제2 MISFET의 게이트 절연막을 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 (d) 공정에서 상기 (f) 공정까지의 동안, 상기 패터닝된 제3 절연막의 하부에 형성되어 있던 상기 제1 및 제2 절연막은 남아 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제2 및 제3 절연막의 막두께의 합은, 상기 제4 절연막의 막두께보다도 두꺼운 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 (c) 공정에 있어서, 상기 제3 절연막은 CVD법에 의해 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 (d) 공정 후에는 열처리공정이 행해지는 것을 특징으로 하는 반도체 집 적회로장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 열처리공정에 의해 상기 제3 절연막의 막질이 향상하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 (a) 공정에 있어서, 상기 제1 절연막은 열산화법에 의해 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 (a) 공정은,
    (a1) 상기 반도체 기판에 홈을 형성하는 공정,
    (a2) 상기 홈 내에 제1 절연막을 매립하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 (a2) 공정에 있어서, 상기 제1 절연막은 CVD법에 의해 형성된 막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 (a2) 공정 후에, 열처리공정이 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  12. 제 1 항에 있어서,
    상기 (b) 공정에 있어서, 상기 제2 절연막은 열산화법에 의해 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  13. 제 1 항에 있어서,
    상기 (d) 공정에 있어서, 상기 패터닝은 상기 제1 절연막 상에서 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  14. 제 1 항에 있어서,
    상기 (d) 공정에 있어서, 상기 패터닝은, 상기 제3 절연막 상에 형성한 레지스트막을 마스크로 하여 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  15. 제 1 항에 있어서,
    상기 제3 절연막의 에칭 레이트는, 상기 제2 절연막의 에칭 레이트보다도 큰 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  16. 제 1 항에 있어서,
    상기 제3 절연막의 막두께는, 상기 제2 절연막의 막두께보다도 두꺼운 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  17. 제 1 항에 있어서,
    상기 제1 절연막은 산화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  18. 제 1 항에 있어서,
    상기 제2 절연막은 산화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  19. 제 1 항에 있어서,
    상기 제3 절연막은 산화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  20. (a) 반도체 기판 상에, 복수의 제1 절연막을 형성하는 공정,
    (b) 상기 복수의 제1 절연막 사이의 반도체 기판상에, 제2 절연막을 형성하는 공정,
    (c) 상기 복수의 제1 절연막 상 및 상기 제2 절연막 상에, 제3 절연막을 퇴적하는 공정,
    (d) 상기 제1 절연막 상에 상기 제3 절연막의 일부를 남기도록, 상기 제3 절연막을 가공하는 공정,
    (e) 상기 (d) 공정 후에, 상기 제3 절연막 상에 제1 도전체막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
KR1020040066682A 2000-11-30 2004-08-24 반도체 집적회로장치의 제조방법 KR100577923B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00364146 2000-11-30
JP2000364146A JP2002170888A (ja) 2000-11-30 2000-11-30 半導体集積回路装置およびその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020010074812A Division KR100586264B1 (ko) 2000-11-30 2001-11-29 반도체 집적회로장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20040078093A KR20040078093A (ko) 2004-09-08
KR100577923B1 true KR100577923B1 (ko) 2006-05-10

Family

ID=18835141

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020010074812A KR100586264B1 (ko) 2000-11-30 2001-11-29 반도체 집적회로장치 및 그 제조방법
KR1020040066681A KR100577922B1 (ko) 2000-11-30 2004-08-24 반도체 집적회로장치 및 그 제조방법
KR1020040066682A KR100577923B1 (ko) 2000-11-30 2004-08-24 반도체 집적회로장치의 제조방법

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020010074812A KR100586264B1 (ko) 2000-11-30 2001-11-29 반도체 집적회로장치 및 그 제조방법
KR1020040066681A KR100577922B1 (ko) 2000-11-30 2004-08-24 반도체 집적회로장치 및 그 제조방법

Country Status (4)

Country Link
US (5) US6780717B2 (ko)
JP (1) JP2002170888A (ko)
KR (3) KR100586264B1 (ko)
TW (1) TW535281B (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264244A (ja) * 2002-03-08 2003-09-19 Seiko Epson Corp 半導体装置およびその製造方法
JP2004214575A (ja) * 2003-01-09 2004-07-29 Matsushita Electric Ind Co Ltd 半導体装置
JP4813757B2 (ja) * 2003-02-14 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP2004260073A (ja) * 2003-02-27 2004-09-16 Seiko Epson Corp 半導体装置およびその製造方法
KR100460272B1 (ko) * 2003-02-27 2004-12-08 매그나칩 반도체 유한회사 고전압 듀얼 게이트 소자의 형성 방법
JP2004311891A (ja) * 2003-04-10 2004-11-04 Seiko Instruments Inc 半導体装置
JP4138601B2 (ja) * 2003-07-14 2008-08-27 セイコーエプソン株式会社 半導体装置の製造方法
JP4579512B2 (ja) * 2003-07-15 2010-11-10 セイコーエプソン株式会社 半導体装置およびその製造方法
JP2005051148A (ja) 2003-07-31 2005-02-24 Seiko Epson Corp 半導体装置の製造方法
JP2005116744A (ja) * 2003-10-07 2005-04-28 Seiko Epson Corp 半導体装置およびその製造方法
KR100542395B1 (ko) * 2003-11-13 2006-01-11 주식회사 하이닉스반도체 낸드 플래시 소자의 제조 방법
JP4707947B2 (ja) * 2003-11-14 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US7084035B2 (en) * 2004-04-13 2006-08-01 Ricoh Company, Ltd. Semiconductor device placing high, medium, and low voltage transistors on the same substrate
US7144784B2 (en) * 2004-07-29 2006-12-05 Freescale Semiconductor, Inc. Method of forming a semiconductor device and structure thereof
JP2006049365A (ja) * 2004-07-30 2006-02-16 Nec Electronics Corp 半導体装置
JP5021301B2 (ja) 2004-08-17 2012-09-05 ローム株式会社 半導体装置およびその製造方法
JP5001522B2 (ja) 2005-04-20 2012-08-15 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR100672156B1 (ko) * 2005-05-11 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 소자분리막 및 이의 형성방법
JP2006024953A (ja) * 2005-07-15 2006-01-26 Seiko Epson Corp 半導体装置およびその製造方法
KR100734302B1 (ko) * 2006-01-12 2007-07-02 삼성전자주식회사 집적도를 향상시킬 수 있는 반도체 집적 회로 소자 및 그제조방법
JP5103830B2 (ja) * 2006-08-28 2012-12-19 三菱電機株式会社 絶縁ゲート型半導体装置
JP4648286B2 (ja) * 2006-11-06 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5280716B2 (ja) * 2007-06-11 2013-09-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8072035B2 (en) 2007-06-11 2011-12-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP4930725B2 (ja) * 2008-02-15 2012-05-16 セイコーエプソン株式会社 半導体装置
JP2010062182A (ja) 2008-09-01 2010-03-18 Renesas Technology Corp 半導体集積回路装置
JP5434489B2 (ja) * 2009-11-06 2014-03-05 セイコーエプソン株式会社 半導体装置の製造方法
JP5778900B2 (ja) * 2010-08-20 2015-09-16 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5211132B2 (ja) * 2010-10-08 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
CN110838437B (zh) * 2019-11-25 2022-11-29 上海华力集成电路制造有限公司 光阻残留物的去除方法及逻辑器件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3793090A (en) * 1972-11-21 1974-02-19 Ibm Method for stabilizing fet devices having silicon gates and composite nitride-oxide gate dielectrics
JP2845869B2 (ja) * 1985-03-25 1999-01-13 株式会社日立製作所 半導体集積回路装置
JPH01137441A (ja) 1987-11-24 1989-05-30 Nippon Columbia Co Ltd 光情報記録媒体
JP2712359B2 (ja) * 1988-09-01 1998-02-10 日本電気株式会社 半導体装置の製造方法
JPH0377464U (ko) * 1989-11-28 1991-08-05
JP2642523B2 (ja) * 1991-03-19 1997-08-20 株式会社東芝 電荷結合素子を持つ半導体集積回路装置の製造方法
JPH0629313A (ja) * 1991-11-18 1994-02-04 Sony Corp Ｌｏｃｏｓオフセットドレインの製造方法
JPH08264779A (ja) 1995-03-17 1996-10-11 Ricoh Co Ltd Ｍｏｓ型半導体装置の製造方法
JP3230184B2 (ja) * 1996-10-28 2001-11-19 シャープ株式会社 半導体装置の製造方法
US6114741A (en) * 1996-12-13 2000-09-05 Texas Instruments Incorporated Trench isolation of a CMOS structure
JPH113946A (ja) * 1997-04-18 1999-01-06 Citizen Watch Co Ltd 半導体装置およびその製造方法
US5936384A (en) * 1997-06-09 1999-08-10 Ricoh Company, Ltd. Charge and discharge protection circuit and battery pack with high withstand voltage
US5910673A (en) * 1997-12-04 1999-06-08 Sharp Microelectronics Technology, Inc. Locos MOS device for ESD protection
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP3758366B2 (ja) * 1998-05-20 2006-03-22 富士通株式会社 半導体装置
US5960289A (en) * 1998-06-22 1999-09-28 Motorola, Inc. Method for making a dual-thickness gate oxide layer using a nitride/oxide composite region
JP4674293B2 (ja) * 1998-08-21 2011-04-20 株式会社 日立ディスプレイズ Ｍｏｓトランジスタの製造方法
JP2000138347A (ja) 1998-11-04 2000-05-16 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2000307012A (ja) 1999-04-23 2000-11-02 Nec Corp 膜厚が異なるゲート絶縁膜を有する半導体装置の製造方法
JP3041354B2 (ja) 1999-05-21 2000-05-15 セイコーインスツルメンツ株式会社 半導体集積回路装置
US6117725A (en) * 1999-08-11 2000-09-12 Taiwan Semiconductor Manufacturing Company Method for making cost-effective embedded DRAM structures compatible with logic circuit processing
JP2001118933A (ja) 1999-10-20 2001-04-27 Sanyo Electric Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
US6780717B2 (en) 2004-08-24
JP2002170888A (ja) 2002-06-14
US20030104671A1 (en) 2003-06-05
US20040251505A1 (en) 2004-12-16
US7224037B2 (en) 2007-05-29
KR100577922B1 (ko) 2006-05-10
US7790554B2 (en) 2010-09-07
KR20040082347A (ko) 2004-09-24
US20020064917A1 (en) 2002-05-30
US20090209078A1 (en) 2009-08-20
US7541661B2 (en) 2009-06-02
US20070096247A1 (en) 2007-05-03
TW535281B (en) 2003-06-01
KR100586264B1 (ko) 2006-06-07
KR20020042479A (ko) 2002-06-05
KR20040078093A (ko) 2004-09-08

Similar Documents

Publication Publication Date Title
KR100577923B1 (ko) 반도체 집적회로장치의 제조방법
EP0661751B1 (en) Method of making a CMOS device with high and low voltage transistors
US6010929A (en) Method for forming high voltage and low voltage transistors on the same substrate
US5953599A (en) Method for forming low-voltage CMOS transistors with a thin layer of gate oxide and high-voltage CMOS transistors with a thick layer of gate oxide
US7883955B2 (en) Gate dielectric/isolation structure formation in high/low voltage regions of semiconductor device
KR100823821B1 (ko) 반도체 집적 회로 장치의 제조 방법
EP1026738A2 (en) Novel mixed voltage CMOS process for high reliability and high performance core and I/O transistors with reduced mask steps
JP2001156290A (ja) 半導体装置
US6348382B1 (en) Integration process to increase high voltage breakdown performance
KR100726822B1 (ko) 반도체 장치의 제조 방법
JP4501183B2 (ja) 半導体装置の製造方法
US5970331A (en) Method of making a plug transistor
US20050186748A1 (en) Method of manufacturing semiconductor device
US5830790A (en) High voltage transistor of semiconductor memory devices
JPH04218925A (ja) 半導体装置およびその製造方法
US6544829B1 (en) Polysilicon gate salicidation
US20040169224A1 (en) Semiconductor device and manufacturing method therefor
JP4149411B2 (ja) 半導体集積回路装置の製造方法
JP4891288B2 (ja) 半導体集積回路装置
JP2004274080A (ja) 半導体集積回路装置の製造方法
KR100351252B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100660832B1 (ko) 플라즈마 데미지를 감소시키는 반도체 소자 및 그 제조방법
KR100577447B1 (ko) 공유 게이트 전극을 가지는 반도체 디바이스 및 그 제조
KR100235618B1 (ko) 고전압 반도체 소자 및 그의 제조방법
KR20030092527A (ko) 정전기 방전용 트랜지스터 제조 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130502

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140418

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180420

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190418

Year of fee payment: 14