KR100351252B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, CMOS 소자에서 NMOS 영역과 PMOS 영역에 각기 다른 채널을 형성하는 NMOS 트랜지스터와 PMOS 트랜지스터를 동일한 층(Layer)에 제조하는 과정에서, PMOS 트랜지스터의 게이트 폴리실리콘을 선택적으로 제거한 후 최대한으로 불순물이 도핑된(Fully degenerate) 폴리실리콘으로 PMOS 트랜지스터의 게이트를 형성함으로써 드레인 포화 전류(IDsat)를 향상시키고, 얕은 접합(Shallow junction)을 용이하게 형성하여 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 CMOS 트랜지스터에서 PMOS 트랜지스터의 게이트 전극을 고농도의 불순물이 도핑된(Fully degenerate) p+ 폴리실리콘으로 형성하는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
CMOS 반도체 소자에서 PMOS 트랜지스터의 숏 채널 이펙트(Short channel effect)를 방지하고, NMOS 트랜지스터와 PMOS 트랜지스터간의 문턱 전압을 일치(Matching) 시키기 위하여 듀얼 폴리 게이트(Dual-poly gate) 즉 NMOS 트랜지스터를 위한 n타입 폴리실리콘과 PMOS 트랜지스터를 위한 p타입 폴리실리콘(n-poly for nmos p-poly for pmos)의 형성이 필요하다. 그러나, 접합의 깊이가 얕아지는(Shallow junction) 경향으로 인하여 폴리 게이트(Poly gate)가 충분히 고농도의 불순물 도핑(degenerate)되지 못하여 포화전류가 감소하거나, PMOS 트랜지스터의 경우에는 채널 영역으로 보론이 침투(Boron penetration)하여 문턱전압이 감소하는 등의 문제가 대두되고 있다.
지금까지는 듀얼 폴리 게이트(Dual-poly gate) CMOS 트랜지스터 소자 제조 시 PMOS 트랜지스터에서 채널 영역으로의 보론 침투(Boron penetration)를 막기 위하여 게이트 산화막(Gate dielectric)을 NO 또는 N2O 분위기에서 어닐링(Anneal)하거나 수소(Nitrogen)를 이온 주입(Implant)하는 방법이 제안되었으나, 캐리어 모빌리티(Carrier mobility) 감소에 의한 트랜스 컨덕터스(Transconductance)의 감소나 문턱 전압(Charge-to-breakdown) 변화 등의 문제점이 발생한다. 한편, PMOS 트랜지스터의 게이트 전극의 불충분한 도핑 농도(Degeneracy) 문제를 해결하기 위하여 금속 게이트(Metal gate)의 사용이 다시 연구되고 있으나, 금속 게이트 형성 후 후속 열공정에 의한 열부담(Thermal budget)이 제약을 받게 되고, NMOS 트랜지스터와 PMOS 트랜지스터간의 문턱 전압 일치(Matching)를 위하여 페르미 레벨(Fermi level)이 실리콘 밴드 갭(Silicon band gap)의 중간에 위치하는 금속을 게이트로 사용하게 되면 실리콘과의 일함수(Work function) 차이로 인해 문턱전압을 조절(Scale down)하기 어려운 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 PMOS 트랜지스터의 게이트 폴리실리콘을 선택적으로 제거한 후 최대한으로 불순물이 도핑된(Fully degenerate) 폴리실리콘으로 PMOS 트랜지스터의 게이트를 형성함으로써 드레인 포화 전류(IDsat)를 향상시키고, 얕은 접합(Shallow junction)을 용이하게 형성할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 산화막 3p : RTO 게이트 산화막
4 : 폴리실리콘 게이트 전극 51 : n- 불순물 영역
53 : p- 불순물 영역 52 : n+ 불순물 영역
54 : p+ 불순물 영역 5n, 5p : 소오스/드레인
6 : 게이트 스페이서 7 : 층간 절연막
8 : 감광막 패턴 9a : p+ 도프트 폴리실리콘층
9 : p+ 폴리실리콘 게이트 전극 Tn : NMOS 트랜지스터
Tp : PMOS 트랜지스터 N : NMOS 영역
P : PMOS 영역
본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 NMOS 영역과 PMOS 영역 각각에 제 1 게이트 산화막, 폴리실리콘 게이트 전극, 게이트 스페이서 LDD 구조의 소오스/드레인이 형성된 반도체 기판이 제공되는 단계, 전체 상부에 층간 절연막을 형성한 후 폴리실리콘 게이트 전극의 표면이 노출될 때까지 화학적 기계적 연마를 실시하여 평탄화하는 단계, 감광막 패턴을 형성하여 PMOS 영역만을 개방시킨 후 PMOS 영역에 노출된 폴리실리콘 게이트 전극 및 게이트 산화막을 제거하여 PMOS 영역의 반도체 기판 표면을 노출시키는 단계, 감광막 패턴을 제거한 후 노출된 반도체 기판 표면을 포함한 전체 상에 제 2 게이트 산화막을 형성하는 단계, 폴리실리콘 게이트 전극을 제거한 영역이 완전히 매립되도록 p+ 도프트 폴리실리콘층을 증착하는 단계 및 화학적 기계적 연마를 실시하여 층간 절연막 상의 p+ 도프트 폴리실리콘층 및 제 2 게이트 산화막을 제거하여 각각 분리된 p+ 폴리실리콘 게이트 전극을 형성함으로써 NMOS 영역에는 n+ 폴리실리콘 게이트 전극을 포함하는 NMOS 트랜지스터를 형성하고, PMOS 영역에는 p+ 폴리실리콘 게이트 전극을 포함하는 PMOS 트랜지스터를 형성하는 단계로 이루어진다.
폴리실리콘 게이트 전극은 n+ 도프트 폴리실리콘층으로 형성하거나, 또는 언도프트 폴리실리콘층을 증착한 후 소오스/드레인을 형성하기 위하여 이온 주입을 실시할 때 언도프트 폴리실리콘층에도 이온 주입을 실시하여 n+ 도프트 폴리실리콘층으로 형성할 수도 있다. 제 2 게이트 산화막은 급속 열처리로 형성한 RTO 산화막이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(1) 상의 소자 분리 영역에 필드 산화막(2)을 형성하고 전체 상부에 게이트 산화막(3) 및 언도프트 폴리실리콘층을 형성한 후 패티닝하여 폴리실리콘 게이트 전극(4)을 형성한다. 이후, 저농도 불순물 이온 주입 공정으로 NMOS 영역(N)에는 n- 불순물 영역(51)을 형성하고, PMOS 영역(P)에는 p- 불순물 영역(53)을 형성한다. 전체 상부에 산화막 또는 질화막을 형성한 후 전면 식각을 실시하여 폴리실리콘 게이트 전극(4)의 측벽에 게이트 스페이서(6)를 형성한다. 다시, 고농도 불순물 이온 주입 공정으로 NMOS 영역(N)에는 n+ 불순물 영역(52)을 형성하여 n- 불순물 영역(51)과 함께 이루어지는 소오스/드레인(5n)을 형성하고, PMOS 영역(P)에는 p+ 불순물 영역(54)을 형성하여 p- 불순물 영역(53)과 함께 이루어지는 소오스/드레인(5p)을 형성한다. 이로써, NMOS 영역(N)에는 NMOS 트랜지스터(Tn)가 제조되고, PMOS 영역(P)에는 PMOS 트랜지스터(Tp)가 제조된다. 이때, NMOS 트랜지스터(Tn)의 폴리실리콘 게이트 전극(4)에는 별도의 이온주입 공정으로 불순물을 충분히 도핑(Doping)시키되 PMOS 트랜지스터(Tp)의 폴리실리콘 게이트 전극(4)에는 보론의 확산이나 침투(Boron penetration)가 발생할 수 있으므로, 별도의 이온 주입 공정을 실시하지 않는다. 또한, 폴리실리콘 게이트 전극(4)을 처음부터 n+ 도프트 폴리실리콘층으로 형성하여 이온 주입을 위한 공정을 실시하지 않음으로써 공정을 단순히 하고, 이온 주입시 폴리실리콘 게이트 전극(4)을 통하여 NMOS 트랜지스터(Tn)의 채널링(Channeling)도 방지할 수 있다.
도 1b를 참조하면, 전체 상부에 층간 절연막(7)을 형성한 후 화학적 기계적 연마(CMP)를 실시하여 평탄화하되 폴리실리콘 게이트 전극(4)의 표면이 노출될 때까지 실시한다.
도 1c를 참조하면, 감광막 패턴(8)을 형성하여 NMOS 영역(N)은 가리고, PMOS 영역(P)은 노출시킨다. 이후, PMOS 영역(P)에 형성되어 있는 PMOS 트랜지스터(Tp)의 폴리실리콘 게이트 전극(4) 및 게이트 산화막(3)을 제거하여 반도체 기판(1)의 표면을 노출시킨다.
도 1d를 참조하면, 감광막 패턴(8)을 제거하고, 반도체 기판(1)의 노출된 표면에 얕은 접합을 유지하기 위하여 전체 상부에 급속 열처리(Rapid Thermal Oxide; RTO) 방법으로 RTO 게이트 산화막(3p)을 형성한다. 이후 RTO 게이트 산화막(3p) 상부의 게이트 형성 영역이 충분히 매립될 수 있도록 전체 상부에 p+ 도프트 폴리실리콘층(9a)을 증착한다.
이때, 게이트 산화막을 형성하기 위한 급속 열처리시 n+ 폴리실리콘 게이트 전극(4) 상에 형성된 RTO 게이트 산화막(3p)이 확산 방지막의 역할을 하여 n+ 폴리실리콘 게이트 전극(4)으로 카운터 도핑(Counter doping)되는 것을 막아준다.
도 1e를 참조하면, 화학적 기계적 연마를 실시하여 층간 절연막(7) 상부에 증착된 p+ 도프트 폴리실리콘층(9a) 및 RTO 게이트 산화막(3p)을 제거하여, PMOS영역(P)의 PMOS 트랜지스터(Tp)에 p+ 폴리실리콘 게이트 전극(9)을 형성한다.
상기의 공정으로, NMOS 영역(N)의 NMOS 트랜지스터(Tn)에는 n+ 폴리실리콘으로 이루어진 폴리실리콘 게이트 전극(4)이 형성되고, PMOS 영역(P)의 PMOS 트랜지스터(Tp)에는 p+ 폴리실리콘 게이트 전극(9)이 형성된다.
상술한 바와 같이, 본 발명은 기존의 보편화된 장비 및 공정으로 PMOS 트랜지스터의 게이트 전극을 보론의 침투 없이 최대한의 도핑(Fully degenerate)을 시킴으로써 드레인 포화 전류(IDsat)를 향상 향상시키고, 얕은 접합(Shallow junction) 형성이 용이해져 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.
Claims (3)
- NMOS 영역과 PMOS 영역 각각에 제 1 게이트 산화막, 폴리실리콘 게이트 전극, 게이트 스페이서 LDD 구조의 소오스/드레인이 형성된 반도체 기판이 제공되는 단계;전체 상부에 층간 절연막을 형성한 후 상기 폴리실리콘 게이트 전극의 표면이 노출될 때까지 화학적 기계적 연마를 실시하여 평탄화하는 단계;감광막 패턴을 형성하여 상기 PMOS 영역만을 개방시킨 후 상기 PMOS 영역에 노출된 상기 폴리실리콘 게이트 전극 및 상기 게이트 산화막을 제거하여 상기 PMOS 영역의 반도체 기판 표면을 노출시키는 단계;상기 감광막 패턴을 제거한 후 상기 노출된 반도체 기판 표면을 포함한 전체 상에 제 2 게이트 산화막을 형성하는 단계;상기 폴리실리콘 게이트 전극을 제거한 영역이 완전히 매립되도록 p+ 도프트 폴리실리콘층을 증착하는 단계 및화학적 기계적 연마를 실시하여 상기 층간 절연막 상의 상기 p+ 도프트 폴리실리콘층 및 상기 제 2 게이트 산화막을 제거하여 각각 분리된 p+ 폴리실리콘 게이트 전극을 형성함으로써 상기 NMOS 영역에는 n+ 폴리실리콘 게이트 전극을 포함하는 NMOS 트랜지스터를 형성하고, 상기 PMOS 영역에는 p+ 폴리실리콘 게이트 전극을 포함하는 PMOS 트랜지스터를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘 게이트 전극은 n+ 도프트 폴리실리콘층으로 형성하거나, 또는 언도프트 폴리실리콘층을 증착한 후 상기 소오스/드레인을 형성하기 위하여 이온 주입을 실시할 때 상기 언도프트 폴리실리콘층에도 이온 주입을 실시하여 n+ 도프트 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 2 게이트 산화막은 급속 열처리로 형성한 RTO 산화막인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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