KR20020042479A - 반도체 집적회로장치 및 그 제조방법 - Google Patents
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Description
Claims (60)
- 반도체 기판의 제 1영역내에 복수의 제 1 MISFET을 가지고, 제 2영역내에 복수의 제 2 MISFET을 갖는 반도체 집적회로장치의 제조방법으로서,(a) 상기 제 1영역내의 상기 제 1 MISFET 형성영역 사이 및 상기 제 2영역내의 상기 제 2 MISFET 형성영역 사이에 제 1절연막을 형성하는 공정과,(b) 상기 제 1 및 제 2영역에서, 상기 제 1절연막 사이의 반도체 기판 표면에 제 2절연막을 형성하는 공정과,(c) 상기 제 2절연막상에, 제 3절연막을 퇴적하는 공정과,(d) 상기 제 2영역에서, 상기 제 3절연막상에 제 1도전막을 형성하는 공정과,(e) 상기 제 1영역의 상기 제 3 및 제 2절연막을 제거한 후에, 상기 제 1영역의 반도체 기판 표면에 제 4절연막을 형성하는 공정과,(f) 상기 제 4절연막상에 제 2도전막을 형성하는 공정을 포함하며,(g) 상기 제 2영역에서, 상기 제 1절연막상에는 상기 제 3절연막이 남아 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1항에 있어서,상기 제 1절연막은, 열산화에 의해 형성된 산화막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1항에 있어서,상기 제 3절연막은, CVD법으로 형성된 막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1항에 있어서,상기 제 3절연막의 에칭레이트(etching rate)는 상기 제 1절연막보다도 큰 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1항에 있어서,상기 제 3절연막의 막두께는, 상기 제 2절연막의 막두께보다도 두꺼운 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1항에 있어서,상기 제 1 및 제 2도전막은 폴리실리콘으로 이루어지는 막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1항에 있어서,상기 제 1절연막상의 제 3절연막은, 상기 제 1절연막상에 상기 제 3절연막의 단부가 위치하도록 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1항에 있어서,상기 제 1절연막 형성공정은, 상기 반도체 기판중에 홈을 형성하는 공정과, 상기 홈 내에 산화막을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1항에 있어서,상기 제 1영역내의 제 1절연막은, 상기 제 2영역내의 제 1절연막보다 폭이 좁은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1항에 있어서,상기 제 1절연막은, 상기 제 1도전막 형성영역의 양단부에도 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1항에 있어서,상기 제 1절연막은, 상기 제 2영역내의 제 1도전막 형성영역의 양단부에도 형성되며,상기 제 1도전막 형성영역의 양단부에 형성된 제 1절연막하의 반도체 기판중에 제 1의 반도체영역을 형성하는 공정과,상기 제 1의 반도체영역 중에서, 제 1도전막 형성영역의 양단부에 형성된 제 1절연막의 외측에, 제 2의 반도체영역을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 1항에 있어서,상기 제 1의 반도체영역의 불순물 농도는, 상기 제 2의 반도체영역의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판의 제 1영역내에 복수의 제 1 MISFET을 가지고, 제 2영역내에 복수의 제 2 MISFET을 갖는 반도체 집적회로장치의 제조방법으로서,(a) 상기 제 1영역내의 상기 제 1 MISFET 형성영역 사이 및 상기 제 2영역의 상기 제 2 MISFET 형성영역 사이에 제 1절연막을 형성하는 공정과,(b) 상기 제 1 및 제 2영역에서, 상기 제 1절연막 사이의 반도체 기판 표면에 제 2절연막을 형성하는 공정과,(c) 상기 제 2절연막상에, 제 3절연막을 퇴적하는 공정과,(d) 상기 제 2영역내의 상기 제 1절연막상에 상기 제 3절연막을 남기고, 상기 제 1영역내의 상기 제 3절연막을 제거하는 공정과,(e) 상기 반도체 기판상의 상기 제 1 및 제 2영역에, 제 1도전막을 퇴적하는 공정과,(f) 상기 제 1영역내의 상기 제 1도전막의 제거 및 상기 제 2영역내의 상기제 1도전막의 일부를 제거하는 공정과,(g) 상기 제 1영역의 상기 반도체 기판 표면에 제 4절연막을 형성하는 공정과,(h) 상기 제 1영역에 제 2도전막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 13항에 있어서,상기 제 1절연막은, 열산화에 의해 형성된 산화막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 13항에 있어서,상기 제3절연막은, CVD법으로 형성된 막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 13항에 있어서,상기 제 3절연막의 에칭레이트는 상기 제 1절연막보다도 큰 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 13항에 있어서,상기 (d)공정과 (e)공정과의 사이에, 상기 제 3절연막에 열처리를 행하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 17항에 있어서,상기 열처리는, 900℃ 이상의 온도로 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 17항에 있어서,상기 열처리는 1000℃ 이상의 온도로 행해지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 13항에 있어서,상기 제 3절연막의 막두께는, 제 2절연막의 막두께보다도 두꺼운 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 13항에 있어서,상기 제 1 및 제 2도전막은 폴리실리콘으로 이루어지는 막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 13항에 있어서,상기 제 1절연막 형성공정은, 상기 반도체 기판중에 홈을 형성하는 공정과,상기 홈 내에 산화막을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 13항에 있어서,상기 제 1영역내의 제 1절연막은, 상기 제 2영역내의 제 1절연막보다 폭이 좁은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판의 제 1영역내에 게이트전극 및 소스 ·드레인영역을 갖는 복수의 제 1 MISFET을 가지고, 제 2영역내에 게이트전극 및 소스 ·드레인영역을 갖는 복수의 제 2 MISFET을 갖는 반도체 집적회로장치의 제조방법으로서,(a) 상기 제 1영역내의 상기 제 1 MISFET 형성영역 사이 및 상기 제 2영역의 상기 제 2 MISFET 형성영역 사이에 제 1절연막을 형성하는 공정과,(b) 상기 제 1영역에 제 1반도체영역을 형성하고, 상기 제 2영역내에 제 2반도체영역을 형성하는 공정과,(c) 상기 제 1절연막 사이의 상기 반도체 기판 표면에, 제 2절연막을 형성하는 공정과,(d) 상기 제 2절연막상에, 제 3절연막을 퇴적하는 공정과,(e) 상기 제 1영역내의 상기 제 2, 제 3절연막을 제거하는 공정으로서, 상기 제 2영역내의 상기 제 2반도체영역상의 제 2, 제 3절연막의 일부를 제거하여 제 1개구부를 형성하는 공정과,(f) 상기 반도체 기판의 상기 제 2영역에서, 상기 제 3절연막상에, 상기 제 2 MISFET의 게이트전극이 되는 제 1도전막을 형성하는 공정과,(g) 상기 제 1영역의 반도체 기판 표면에, 제 4절연막을 형성하는 공정과,(h) 상기 제 1영역에서, 상기 제4절연막상에, 상기 제 1 MISFET의 게이트전극이 되는 제 2도전막을 형성하는 공정과,(i) 상기 제 1영역의 상기 게이트전극의 양측에, 상기 제 1반도체영역과 역(逆)의 도전형을 갖는 제 3반도체영역을, 상기 제 2영역내의 상기 제 1개구부하에 상기 제 2반도체영역과 동일한 도전형을 갖는 제 4반도체영역을 형성하기 위해, 상기 반도체 기판 표면에 불순물을 도입하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 24항에 있어서,상기 제 1개구부를 구성하는 상기 제 3절연막의 측벽은 상기 제 1절연막상에 위치하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 24항에 있어서,상기 제 4반도체영역에는 고정전압이 인가되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 24항에 있어서,상기 제 1영역내의 제 1절연막은, 상기 제 2영역내의 제 1절연막보다 폭이 좁은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판의 제 1영역내에 제 1 MISFET을 가지고, 제 2영역내에 제 2 MISFET을 갖는 반도체 집적회로장치의 제조방법으로서,(a) 상기 제 1 및 제 2영역에 제 1절연막을 형성하는 공정과,(b) 상기 제 1 및 제 2영역의 상기 제 1절연막상에, 제 1도전막을 퇴적하는 공정과,(c) 상기 제 1영역내의 상기 제 1절연막 및 상기 제 1도전막을 제거하는 공정과,(d) 상기 반도체 기판상의 상기 제 1영역에, 제 2절연막을 형성하는 공정과,(e) 상기 제 1 및 제 2영역에, 제 2도전막을 퇴적하는 공정과,(f) 상기 제 1 및 제 2영역에, 상기 제 1영역의 기판에 도달하는 에너지로, 상기 제 2도전막상에서 불순물을 주입하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 28항에 있어서,(g) 상기 제 1 및 제 2영역의 제 2도전막상에, 각각 제 3도전막을 퇴적하는 공정과,(h) 상기 제 1 영역내의 상기 제 2 및 제 3도전막의 일부를 제거하고, 제 2및 제 3도전막으로 이루어지는, 상기 제 1 MISFET의 게이트전극을 형성하고, 상기 제 2영역내의 상기 제 2 및 제 3도전막을 제거하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 28항에 있어서,(g) 상기 제 1 및 제 2영역의 제 2도전막상에, 각각 제 3도전막을 퇴적하는 공정과,(h) 상기 제 1영역내의 상기 제 2 및 제 3도전막의 일부를 제거하고, 제 2 및 제 3도전막으로 이루어지는, 상기 제 1 MISFET의 게이트전극을 형성하고, 상기 제 2영역내의 상기 제 2 및 제 3도전막을 제거하는 공정과,(i) 상기 제 2영역내의 상기 제 1도전막의 일부를 제거하고, 상기 제 2 MISFET의 게이트전극을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 28항에 있어서,(g) 상기 제 1영역내의 상기 반도체 기판상에, 제 4도전막을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 28항에 있어서,상기 불순물은 상기 제 1도전막에서 정지되고, 상기 제 1절연막에 도달하지않는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 28항에 있어서,상기 불순물은 상기 제 1도전막에서 정지되고, 상기 제 2영역의 상기 반도체 기판에 도달하지 않는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 28항에 있어서,상기 제 1도전막은 제 2도전막보다도 두꺼운 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 28항에 있어서,(d)공정과 (e)공정과의 사이에, 질소를 포함하는 분위기중에서 가열하는 공정을 더 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판의 제 1영역에 복수의 제 1 MISFET을 가지고, 제 2영역에 복수의 제 2 MISFET을 갖는 반도체 집적회로장치의 제조방법으로서,(a) 상기 제 1영역내의 상기 제 1 MISFET 형성영역 사이 및 상기 제 2영역의 상기 제 2 MISFET 형성영역 사이에 제 1절연막을 형성하는 공정과,(b) 상기 제 1절연막 사이의 상기 반도체 기판표면에, 제 2절연막을 형성하는 공정과,(c) 상기 제 1 및 제 2영역의 상기 제 2절연막상에, 상기 제 3절연막을 퇴적하는 공정과,(d) 상기 제 1영역내의 상기 제 3절연막을 제거하는 공정과,(e) 상기 제 2영역에, 제 1도전막을 형성하는 공정과,(f) 상기 제 2영역의 상기 제 3절연막을 상기 제 1도전막으로 덮은 상태에서, 상기 제 1영역의 반도체 기판 표면을 노출하여, 제 4절연막을 형성하는 공정과,(g) 상기 제 1영역의 제 4절연막상에 제 2도전막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 36항에 있어서,상기 반도체 집적회로장치는, 제 3영역을 더 가지고,(a) 상기 제 3영역에 상기 제 1절연막을 형성하는 공정과,(b) 상기 제 3영역의 상기 제 1절연막상에, 상기 제 1도전막을 형성하는 공정과,(c) 상기 제 3영역내의 상기 제 1도전막상에, 제 5절연막을 형성하는 공정과,(d) 상기 제 3영역내의 제 5절연막상에, 상기 제 2도전막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 37항에 있어서,상기 제 1, 제 2도전막 및 상기 제 5절연막은 용량을 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 36항에 있어서,상기 제 1영역내의 제 1절연막은, 상기 제 2영역내의 제 1절연막보다 폭이 좁은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판의 제 1영역에 복수의 제 1 MISFET을 가지고, 제 2영역에 복수의 제 2 MISFET을 갖는 반도체 집적회로장치로서,(a) 상기 제 1영역의 상기 제 1 MISFET 형성영역 사이 및 상기 제 2영역의 상기 제 2 MISFET 형성영역 사이에 위치하는 제 1절연막과,(b) 상기 제 2영역의 상기 제 1절연막 사이의 상기 반도체 기판 표면에 형성된 제 2절연막과,(c) 상기 제 2영역의 상기 제 1절연막상 및 상기 제 2절연막상에 형성된 제 3절연막과,(d) 상기 제 2영역의 상기 제 3절연막상의 제 1도전막과,(e) 상기 제 1영역의 상기 반도체 기판 표면에 형성된 제 4절연막과,(f) 상기 제 1영역의 상기 제 4절연막상에 형성된 제 2도전막을 갖는 것을 특징으로 하는 반도체 집적회로장치.
- 제 40항에 있어서,상기 제 1절연막의 막두께는, 상기 제 2, 제 3 또는 제 4절연막의 막두께보다 큰 것을 특징으로 하는 반도체 집적회로장치
- 제 40항에 있어서,상기 제 2 및 제 3절연막의 막두께의 합은, 상기 제 4절연막의 막두께보다 큰 것을 특징으로 하는 반도체 집적회로장치.
- 반도체 기판상에 복수의 제 1 MISFET을 갖는 반도체 집적회로장치로서,(a) 상기 제 1 MISFET을 둘러싸는 상기 반도체 기판 표면에 형성된 제 1절연막과,(b) 상기 제 1절연막 사이의 상기 반도체 기판 표면에 형성된 제 2절연막과,(c) 상기 제 2절연막상에 형성된 제 3절연막과,(d) 상기 제 3절연막상에 형성된 제 1도전막을 가지며,(e) 상기 제 3절연막은 상기 제 1절연막상에 존재하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 43항에 있어서,상기 제 1절연막의 막두께는 상기 제 2, 제 3절연막의 막두께보다 큰 것을특징으로 하는 반도체 집적회로장치.
- 제 43항에 있어서,상기 제 1절연막상의 상기 제 3절연막의 단부는, 상기 제 1절연막상에 위치하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 43항에 있어서,제 2 MISFET을 더 가지고,(a) 상기 제 2 MISFET영역의 상기 제 1절연막 사이의 상기 반도체 기판 표면에 형성된 제 2절연막과,(b) 상기 제 2절연막상에 형성된 상기 제 1도전막을 갖는 제 2 MISFET을 갖는 것을 특징으로 하는 반도체 집적회로장치.
- 제 43항에 있어서,상기 제 1영역내의 제 1절연막은, 상기 제 2영역내의 제 1절연막보다 폭이 좁은 것을 특징으로 하는 반도체 집적회로장치.
- 반도체 기판의 제 1영역에 복수의 제 1 MISFET을 가지고, 제 2영역내에 복수의 제 2 MISFET을 갖는 반도체 집적회로장치로서,(a) 상기 제 1영역의 상기 제 1 MISFET 형성영역 사이 및 상기 제 2영역의상기 제 2 MISFET 형성영역 사이의 상기 반도체 기판 표면에 형성된 제 1절연막과,(b) 상기 제 1영역의 상기 반도체 기판내에 형성된 제 1도전형의 제 1반도체영역과, 상기 제 2영역의 상기 반도체 기판내에 형성되어, 상기 제 1도전형과 반대의 제 2도전형의 제 2반도체영역과,(c) 상기 제 2반도체영역내의 상기 제 1절연막 사이의 상기 반도체 기판 표면에 형성된 제 2절연막과,(d) 상기 제 2반도체영역내의 제 2반도체영역상에, 제 1개구부를 가지며, 상기 제 1 및 제 2절연막상에 형성된 제 3절연막과,(e) 상기 제 2반도체영역내의 상기 제 3절연막상에 형성된 제 1도전막과,(f) 상기 제 1반도체영역내의 상기 제 1절연막 사이의 상기 반도체 기판 표면에 형성된 제 4절연막과,(g) 상기 제 1반도체영역내의 상기 제 4절연막상에 형성된 제 2도전막과,(h) 상기 제 2도전막 양단의 상기 제 1반도체영역내에 형성된 제 2도전형의 제 3반도체영역과,(i) 상기 제 1개구부하에서, 상기 제 2반도체영역내에 형성된 제 2도전형의 제 4반도체영역을 갖는 것을 특징으로 하는 반도체 집적회로장치.
- 제 48항에 있어서,상기 제 1개구부를 구성하는 상기 제 3절연막의 단부는, 상기 제 4반도체영역과 접하는 측의 상기 제 1절연막의 단부보다 상기 제 4반도체영역에서 떨어져 있는 것을 특징으로 하는 반도체 집적회로장치.
- 제 48항에 있어서,상기 제 2, 제 4절연막은 열산화에 의해 형성된 산화막인 것을 특징으로 하는 반도체 집적회로장치.
- 제 48항에 있어서,상기 제 3절연막은 CVD법으로 형성된 막인 것을 특징으로 하는 반도체 집적회로장치.
- 제 48항에 있어서,상기 제 3반도체영역의 깊이와 상기 제 4반도체영역의 깊이는 거의 같은 것을 특징으로 하는 반도체 집적회로장치.
- 반도체 기판상의 제 1영역내에 복수의 제 1의 MISFET을 가지고, 제 2영역내에 복수의 제 2의 MISFET을 갖는 반도체 집적회로장치로서,(a) 상기 제 1영역내의 상기 제 1 MISFET 형성영역 사이 및 상기 제 2영역내의 상기 제 2 MISFET 형성영역 사이에 제 1절연막을 가지며,(b) 상기 제 1영역내의 상기 반도체 기판내에 제 1반도체영역, 상기 제 2영역내의 상기 반도체 기판내에 제 2반도체영역을 가지고,(c) 상기 반도체 기판상의, 상기 제 1 및 제 2영역중의 상기 제 1절연막 사이에 제 2절연막을 가지며,(d) 상기 제 2영역내의 제 2반도체영역상에, 제 1개구부를 가진 제 3절연막을 가지고,(e) 상기 제 2영역내의 상기 제 2절연막상에는 상기 제 3절연막이 존재하며,(f) 상기 제 1영역내의 상기 제 2절연막상에 제 1도전막 및 제 2영역내의 상기 제 3절연막상에 상기 제 1도전막을 가지고,(g) 상기 제 2영역내의, 상기 제 1도전막의 하에는 상기 제 3절연막이 있으며,(h) 상기 제 1영역내의 상기 제 1도전막의 양단에 상기 제 1반도체 영역과 역(逆)도전형의 제 3반도체영역 및 상기 제 2영역내의 상기 제 1개구부 하에 상기 제 2반도체영역과 동일 반도체형의 제 4반도체영역을 갖는 것을 특징으로 하는 반도체 집적회로장치.
- 제 53항에 있어서,상기 제 1개구부와 접하는 측의 상기 제 3절연막의 단부는, 상기 제 4반도체영역과 접하는 측의 상기 제 1절연막의 단부보다 상기 제 4반도체영역에서 떨어져 있는 것을 특징으로 하는 반도체 집적회로장치.
- 제 53항에 있어서,상기 제 1절연막은 열산화에 의해 형성된 산화막인 것을 특징으로 하는 반도체 집적회로장치.
- 제 53항에 있어서,상기 제 3절연막은 CVD법으로 형성된 산화막인 것을 특징으로 하는 반도체 집적회로장치.
- 제 53항에 있어서,상기 제 1도전막은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
- 반도체 기판의 제 1영역에 복수의 제 1 MISFET을 가지고, 제 2영역에 복수의 제 2 MISFET을 갖는 반도체 집적회로장치로서,(a) 상기 제 1영역의 상기 제 1 MISFET 형성영역 사이 및 상기 제 2영역의 상기 제 2 MISFET 형성영역 사이에 위치하는 제 1절연막과,(b) 상기 제 2영역의, 상기 제 1절연막 사이의 상기 반도체 기판 표면에 형성된 제 2절연막과,(c) 상기 제 2영역에 형성된 제 3절연막과,(d) 상기 제 2영역의 상기 제 3절연막상의 제 1도전막과,(e) 상기 제 1영역의, 상기 제 1절연막 사이의 상기 반도체 기판 표면에 형성된 제 4절연막과,(f) 상기 제 1영역의 상기 제 4절연막상에 형성된 제 2도전막을 갖는 것을 특징으로 하는 반도체 집적회로장치.
- 반도체 기판의 제 1영역에 복수의 제 1 MISFET을 가지고, 제 2영역에 복수의 제 2 MISFET을 갖는 반도체 집적회로장치의 제조방법으로서,(a) 상기 제 1 및 제 2영역의 반도체 기판 표면에, 제 1절연막을 형성하는 공정과,(b) 상기 제 1 및 제 2영역의, 상기 제 1절연막상에 제 2절연막을 퇴적하는 공정과,(c) 상기 제 2영역에서, 상기 제 2절연막상에 제 1도전막을 형성하는 공정과,(d) 상기 제 2영역의 상기 제 2절연막을 상기 제 1도전막으로 덮은 상태에서, 상기 제 1영역의 반도체 기판 표면을 노출하여, 제 3절연막을 형성하는 공정과,(e) 상기 제 1영역의 제 3절연막상에 제 2도전막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판의 제 1영역에 복수의 제 1 MISFET을 가지고, 제 2영역에 복수의 제 2 MISFET을 갖는 반도체 집적회로장치의 제조방법으로서,(a) 상기 제 1 및 제 2영역의 반도체 기판 표면에, 열산화막으로 이루어지는 제 1절연막을 형성하는 공정과,(b) 상기 제 1 및 제 2영역의, 상기 제 1절연막상에 제 2절연막을 퇴적하는 공정과,(c) 상기 제 2영역에서, 상기 제 2절연막상에 제 1도전막을 형성하는 공정과,(d) 상기 제 2영역의 상기 제 2절연막을 상기 제 1도전막으로 덮은 상태에서, 상기 제 1영역의 반도체 기판 표면을 노출하고, 열산화막으로 이루어지는 제 3절연막을 형성하는 공정과,(e) 상기 제 1영역의 제 3절연막상에 제 2도전막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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