KR100586264B1 - 반도체 집적회로장치 및 그 제조방법 - Google Patents
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Description
Claims (82)
- 반도체 기판에 형성된 MISFET를 가지는 반도체 집적회로장치로서,(a) 상기 반도체 기판상에 형성된 제1 절연막,(b) 상기 반도체 기판상에 형성된 상기 MISFET의 게이트 절연막,(c) 상기 게이트 절연막 상에 형성된 상기 MISFET의 게이트 전극,(d) 상기 반도체 기판에 형성되고, 상기 MISFET의 소스·드레인 영역의 일부가 되는 제1 반도체영역,(e) 상기 반도체 기판에 형성되고, 또 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역으로서, 상기 MISFET의 소스·드레인 영역의 일부가 되는 상기 제2 반도체영역을 가지며,상기 제1 절연막의 막두께는 상기 게이트 절연막의 막두께보다도 두껍고,상기 MISFET의 게이트 길이방향에 있어서, 상기 게이트 전극의 단부는 상기 제1 절연막 상에 위치하고 있으며,상기 제1 반도체영역은, 상기 제1 절연막보다도 깊은 위치에 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 1 항에 있어서,상기 제1 반도체영역은, 상기 제1 절연막을 둘러싸고 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 1 항 또는 제 2 항에 있어서,상기 MISFET는, 그 게이트 길이방향에 있어서, 채널영역, 상기 제1 반도체영역, 상기 제1 절연막 및 상기 제2 반도체영역의 순서로 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 1 항에 있어서,상기 제1 반도체영역은, 상기 제2 반도체영역보다도 깊은 위치에 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 1 항에 있어서,상기 제1 절연막은 열산화법에 의해 형성된 막인 것을 특징으로 하는 반도체 집적회로장치.
- 제 1 항에 있어서,상기 제1 절연막은, 상기 반도체 기판에 형성된 홈에 매립되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 1 항에 있어서,상기 게이트 절연막은, 제2 및 제3 절연막을 포함하는 적층막으로 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 7 항에 있어서,상기 게이트 전극의 단부는, 그 게이트 길이방향에 있어서, 상기 제3 절연막을 통해서 상기 제1 절연막 상에 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 반도체 기판에 형성된 MISFET를 가지는 반도체 집적회로장치로서,(a) 상기 반도체 기판상에 형성된 복수의 제1 절연막,(b) 상기 복수의 제1 절연막간의 반도체 기판상에 형성된 제2 절연막,(c) 상기 제1 및 제2 절연막 상에 형성된 제3 절연막,(d) 상기 제3 절연막 상에 형성된 도전체막을 가지며,상기 제1 절연막의 막두께는, 상기 제2 및 제3 절연막의 막두께보다도 두껍고,상기 제3 절연막의 단부는 상기 제1 절연막 상에 위치하고 있으며,상기 도전체막의 단부는 상기 제3 절연막을 통해서 상기 제1 절연막 상에 위치하고 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 9 항에 있어서,상기 반도체 집적회로장치는,(e) 상기 반도체 기판에 형성된 제1 반도체영역,(f) 상기 반도체 기판에 형성되고, 또 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역을 더 가지며,상기 제1 반도체영역은 상기 제1 절연막보다도 깊은 위치에 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 10 항에 있어서,상기 제2 및 제3 절연막은 상기 MISFET의 게이트 절연막을 구성하고,상기 도전체막은 상기 MISFET의 게이트 전극을 구성하며,상기 제1 및 제2 반도체영역은 상기 MISFET의 소스·드레인 영역을 구성하는 것을 특징으로 한 반도체 집적회로장치.
- 제 9 항에 있어서,상기 제3 절연막의 막두께는 상기 제2 절연막의 막두께보다도 두껍게 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 9 항에 있어서,상기 제3 절연막은 CVD법에 의해 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 9 항에 있어서,상기 제3 절연막은 산화실리콘막인 것을 특징으로 한 반도체 집적회로장치.
- 제 9 항에 있어서,상기 제2 절연막은 열산화법에 의해 상기 반도체 기판에 형성된 산화실리콘막인 것을 특징으로 한 반도체 집적회로장치.
- 제 1 항 또는 제 9 항 중 어느 한항에 있어서,상기 MISFET는, 액정표시장치 구동용의 회로의 일부를 구성하는 것을 특징으로 한 반도체 집적회로장치.
- 반도체 기판의 제1 영역에 복수의 제1 MISFET를 가지고, 상기 반도체 기판의 제2 영역에 복수의 제2 MISFET를 가지는 반도체 집적회로장치로서,(a) 상기 반도체 기판상에 형성된 제1 절연막,(b) 상기 제1 영역의 반도체 기판상에 형성된 상기 제1 MISFET의 제1 게이트 절연막,(c) 상기 제1 게이트 절연막 상에 형성된 상기 제1 MISFET의 제1 게이트 전극,(d) 상기 제1 영역의 반도체 기판에 형성된 상기 제1 MISFET의 제1 드레인 영역,(e) 상기 제2 영역의 반도체 기판상에 형성된 상기 제2 MISFET의 제2 게이트 절연막,(f) 상기 제2 게이트 절연막 상에 형성된 상기 제2 MISFET의 제2 게이트 전극,(g) 상기 제2 영역의 반도체 기판에 형성된 상기 제2 MISFET의 제2 드레인 영역을 가지며,상기 제1 드레인 영역의 구조는 상기 제2 드레인 영역의 구조와는 다르고,상기 제1 절연막의 막두께는, 상기 제1 및 제2 게이트 절연막의 막두께보다도 두껍고, 상기 제2 MISFET의 드레인 영역내에는, 상기 제1 절연막이 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 17 항에 있어서,상기 제1 드레인 영역은, 상기 반도체 기판에 형성된 제1 반도체 영역 및 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역을 가지며,상기 제2 드레인 영역은, 상기 반도체 기판에 형성된 제3 반도체영역 및 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제4 반도체영역을 가지는 것을 특징으로 한 반도체 집적회로장치.
- 반도체 기판의 제1 영역에 복수의 제1 MISFET를 가지고, 상기 반도체 기판의 제2 영역에 복수의 제2 MISFET를 가지는 반도체 집적회로장치로서,(a) 상기 반도체 기판상에 형성된 복수의 제1 절연막,(b) 상기 제1 영역의 반도체 기판상에 형성된 상기 제1 MISFET의 제1 게이트 절연막,(c) 상기 제1 게이트 절연막 상에 형성된 상기 제1 MISFET의 제1 게이트 전극,(d) 상기 제1 영역의 반도체 기판에 형성되고, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 제1 반도체영역,(e) 상기 제1 영역의 상기 반도체 기판에 형성되고, 또 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역으로서, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 상기 제2 반도체 영역,(f) 상기 제2 영역의 반도체 기판상에 형성된 상기 제2 MISFET의 제2 게이트 절연막,(g) 상기 제2 게이트 절연막 상에 형성된 상기 제2 MISFET의 제2 게이트 전극,(h) 상기 제2 영역의 반도체 기판에 형성되고, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 제3 반도체영역,(i) 상기 제2 영역의 상기 반도체 기판에 형성되고, 또 상기 제3 반도체영역보다도 높은 불순물 농도로 형성된 제4 반도체 영역으로서, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 상기 제4 반도체영역을 가지며,상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다도 두꺼운 막두께로 형성되어 있고,상기 제1 절연막은, 상기 제1 및 제2 게이트 절연막보다도 두꺼운 막두께로 형성되어 있으며,상기 제2 MISFET의 게이트 길이방향에 있어서, 상기 제2 게이트 전극의 단부가 상기 제1 절연막 상에 위치하고,상기 제3 반도체영역의 깊이는 상기 제1 절연막보다도 깊은 위치에 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 반도체 기판의 제1 영역에 복수의 제1 MISFET를 가지고, 상기 반도체 기판의 제2 영역에 복수의 제2 MISFET를 가지는 반도체 집적회로장치로서,(a) 상기 반도체 기판상에 형성된 복수의 제1 절연막,(b) 상기 제1 영역의 반도체 기판상에 형성된 상기 제1 MISFET의 제1 게이트 절연막,(c) 상기 제1 게이트 절연막 상에 형성된 상기 제1 MISFET의 제1 게이트 전극,(d) 상기 제1 영역의 반도체 기판에 형성되고, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 제1 반도체영역,(e) 상기 제1 영역의 상기 반도체 기판에 형성되고, 또 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역으로서, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 상기 제2 반도체 영역,(f) 상기 제2 영역의 반도체 기판상에 형성된 상기 제2 MISFET의 제2 게이트 절연막,(g) 상기 제2 게이트 절연막 상에 형성된 상기 제2 MISFET의 제2 게이트 전극,(h) 상기 제2 영역의 반도체 기판에 형성되고, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 제3 반도체영역,(i) 상기 제2 영역의 상기 반도체 기판에 형성되고, 또 상기 제3 반도체영역보다도 높은 불순물 농도로 형성된 제4 반도체 영역으로서, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 상기 제4 반도체영역을 가지며,상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다도 두꺼운 막두께로 형성되어 있고,상기 제1 절연막은, 상기 제1 및 제2 게이트 절연막보다도 두꺼운 막두께로 형성되어 있으며,상기 제3 반도체영역은, 상기 복수의 제1 절연막 중 적어도 하나를 둘러싸고 있으며,상기 제1 및 제2 반도체영역은, 상기 제1 절연막에 둘러싸여 있는 것을 특징으로 한 반도체 집적회로장치.
- 반도체 기판의 제1 영역에 복수의 제1 MISFET를 가지고, 상기 반도체 기판의 제2 영역에 복수의 제2 MISFET를 가지는 반도체 집적회로장치로서,(a) 상기 반도체 기판상에 형성된 복수의 제1 절연막,(b) 상기 제1 영역의 반도체 기판상에 형성된 상기 제1 MISFET의 제1 게이트 절연막,(c) 상기 제1 게이트 절연막 상에 형성된 상기 제1 MISFET의 제1 게이트 전극,(d) 상기 제1 영역의 반도체 기판에 형성되고, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 제1 반도체영역,(e) 상기 제1 영역의 상기 반도체 기판에 형성되고, 또 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역으로서, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 상기 제2 반도체 영역,(f) 상기 제2 영역의 반도체 기판상에 형성된 상기 제2 MISFET의 제2 게이트 절연막,(g) 상기 제2 게이트 절연막 상에 형성된 상기 제2 MISFET의 제2 게이트 전극,(h) 상기 제2 영역의 반도체 기판에 형성되고, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 제3 반도체영역,(i) 상기 제2 영역의 상기 반도체 기판에 형성되며, 또 상기 제3 반도체영역보다도 높은 불순물 농도로 형성된 제4 반도체 영역으로서, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 상기 제4 반도체영역을 가지며,상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다도 두꺼운 막두께로 형성되어 있고,상기 제1 절연막은, 상기 제1 및 제2 게이트 절연막보다도 두꺼운 막두께로 형성되어 있으며,상기 제1 MISFET는, 그 게이트 길이방향에 있어서, 채널영역, 상기 제1 반도체영역, 상기 제2 반도체영역 및 상기 제1 절연막의 순서로 형성되어 있으며,상기 제2 MISFET는, 그 게이트 길이방향에 있어서, 채널영역, 상기 제3 반도체영역, 상기 제1 절연막 및 상기 제4 반도체영역의 순서로 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 18 항 내지 제 21 항 중 어느 한항에 있어서,상기 제1 절연막은 열산화법에 의해 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 18 항 내지 제 21 항 중 어느 한항에 있어서,상기 제1 절연막은, 상기 반도체 기판에 형성된 홈에 매립되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 23 항에 있어서,상기 제1 및 제2 반도체영역은, 상기 제1 절연막보다도 얕은 위치에 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 18 항 내지 제 21 항 중 어느 한항에 있어서,상기 제2 MISFET의 제2 게이트 절연막은 제2 및 제3 절연막을 포함하는 적층막으로 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 25 항에 있어서,상기 제2 MISFET의 상기 제2 게이트 전극의 단부는, 그 게이트 길이방향에 있어서, 상기 제3 절연막을 통해서 상기 제1 절연막 상에 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 반도체 기판의 제1 영역에 복수의 제1 MISFET를 가지고, 상기 반도체 기판의 제2 영역에 복수의 제2 MISFET를 가지는 반도체 집적회로장치로서,(a) 상기 제1 영역의 반도체 기판상에 형성된 상기 제1 MISFET의 제1 게이트 절연막,(b) 상기 제1 게이트 절연막 상에 형성된 상기 제1 MISFET의 제1 게이트 전극,(c) 상기 제1 영역의 반도체 기판에 형성되고, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 제1 반도체영역,(d) 상기 제1 영역의 상기 반도체 기판에 형성되고, 또 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역으로서, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 상기 제2 반도체영역,(e) 상기 제2 영역의 반도체 기판상에 형성된 상기 제2 MISFET의 제2 게이트 절연막,(f) 상기 제2 게이트 절연막 상에 형성된 상기 제2 MISFET의 제2 게이트 전극,(g) 상기 제2 영역의 반도체 기판에 형성되고, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 제3 반도체영역,(h) 상기 제2 영역의 상기 반도체 기판에 형성되고, 또 상기 제3 반도체영역보다도 높은 불순물 농도로 형성된 제4 반도체영역으로서, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 상기 제4 반도체영역을 가지며,상기 제3 반도체영역은 상기 제1 반도체영역보다도 깊은 위치에 형성되고,상기 제2 게이트 절연막은, 상기 제1 게이트 절연막보다도 두꺼운 막두께로 형성되어 있으며,상기 제2 게이트 절연막은, 상기 제2 영역의 반도체 기판상에 형성된 제2 절연막 및 상기 제2 절연막 상에 형성된 제3 절연막을 포함하여 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 반도체 기판에 형성된 제1 웰영역에 복수의 제1 MISFET를 가지고, 상기 반도체 기판에 형성된 제2 웰영역에 복수의 제2 MISFET를 가지는 반도체 집적회로장치로서,(a) 제1 웰영역 상에 형성된 상기 제1 MISFET의 제1 게이트 절연막,(b) 상기 제1 게이트 절연막 상에 형성된 상기 제1 MISFET의 제1 게이트 전극,(c) 상기 제1 웰영역에 형성되고, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 제1 반도체 영역,(d) 상기 제1 웰영역에 형성되고, 또 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역으로서, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 상기 제2 반도체영역,(e) 상기 제2 웰영역 상에 형성된 상기 제2 MISFET의 제2 게이트 절연막,(f) 상기 제2 게이트 절연막 상에 형성된 상기 제2 MISFET의 제2 게이트 전극,(g) 상기 제2 웰영역에 형성되고, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 제3 반도체영역,(h) 상기 제2 웰영역에 형성되고, 또 상기 제3 반도체영역보다도 높은 불순물 농도로 형성된 제4 반도체영역으로서, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 상기 제4 반도체영역을 가지며,상기 제2 웰영역과 접합을 형성하고 있는 영역에서의 상기 제3 반도체 영역의 접합 깊이는, 상기 제1 웰영역과 접합을 형성하고 있는 영역에서의 상기 제1 반도체영역의 접합 깊이보다도 깊고,상기 제2 게이트 절연막은, 상기 제1 게이트 절연막보다도 두꺼운 막두께로 형성되어 있으며,상기 제2 게이트 절연막은, 상기 제2 웰영역 상에 형성된 제2 절연막 및 상기 제2 절연막 상에 형성된 제3 절연막을 포함하여 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 28 항에 있어서,상기 제1, 제2, 제3 및 제4 반도체영역은 n형의 도전성을 나타내는 영역이고, 상기 제1 및 제2 웰영역은 p형의 도전형을 나타내는 영역인 것을 특징으로 한 반도체 집적회로장치.
- 제 28 항에 있어서,상기 제1, 제2, 제3 및 제4 반도체영역은 p형의 도전성을 나타내는 영역이고, 상기 제1 및 제2 웰영역은 n형의 도전형을 나타내는 영역인 것을 특징으로 한 반도체 집적회로장치.
- 제 27 항 내지 제 30 항 중 어느 한항에 있어서,상기 반도체 집적회로장치는,(i) 상기 반도체 기판에 형성된 복수의 제1 절연막을 더 가지며,상기 제2 MISFET의 제2 드레인 영역 내에는 상기 제1 및 제2 게이트 절연막의 막두께보다도 두꺼운 상기 제1 절연막이 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 27 항 또는 제 28 항에 있어서,상기 제3 절연막은 CVD법에 의해 형성된 막인 것을 특징으로 한 반도체 집적회로장치.
- 제 27 항 또는 제 28 항에 있어서,상기 제3 절연막의 막두께는, 상기 제2 절연막의 막두께보다도 두꺼운 것을 특징으로 한 반도체 집적회로장치.
- 제 27 항 또는 제 28 항에 있어서,상기 제3 절연막은 산화실리콘막인 것을 특징으로 한 반도체 집적회로장치.
- 제 27 항 또는 제 28 항에 있어서,상기 제1 게이트 절연막은 산화실리콘막인 것을 특징으로 한 반도체 집적회로장치.
- 제 35 항에 있어서,상기 제1 게이트 절연막에는 질소가 도입되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 18 항 내지 제 21 항, 제 27항, 제 28 항 중 어느 한항에 있어서,상기 제3 반도체영역의 불순물 농도 피크는, 상기 제1 반도체영역의 불순물 농도 피크보다도 깊은 위치에 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 18 항 내지 제 21 항, 제 27항, 제 28 항 중 어느 한항에 있어서,상기 제3 반도체영역의 깊이는 상기 제4 반도체영역보다도 깊은 위치에 형성되어 있으며,상기 제1 반도체영역은 상기 제2 반도체영역보다도 얕은 위치에 형성되어 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 18 항 내지 제 21 항, 제 27항, 제 28 항 중 어느 한항에 있어서,상기 제2 MISFET는, 그 게이트 길이방향에 있어서, 상기 제2 게이트 전극의 단부가 상기 제1 반도체영역 상에 위치하고 있는 것을 특징으로 한 반도체 집적회로장치.
- 제 18 항 내지 제 21 항, 제 27항, 제 28 항 중 어느 한항에 있어서,상기 제2 MISFET의 제2 드레인 영역에 인가되는 고정전압은, 상기 제1 MISFET의 제1 드레인 영역에 인가되는 고정전압보다도 절대치가 높은 전압인 것을 특징으로 한 반도체 집적회로장치.
- 제 18 항 내지 제 21 항, 제 27항, 제 28 항 중 어느 한항에 있어서,게이트 길이방향에 있어서, 상기 제2 게이트 전극의 길이는 상기 제1 게이트 전극의 길이보다도 긴 것을 특징으로 한 반도체 집적회로장치.
- 제 18 항 내지 제 21 항, 제 27항, 제 28 항 중 어느 한항에 있어서,상기 제1 및 제2 MISFET는, 액정표시장치 구동용의 회로를 구성하는 것을 특징으로 한 반도체 집적회로장치.
- 반도체 기판에 형성된 MISFET를 가지는 반도체 집적회로장치의 제조방법으로서,(a) 상기 반도체 기판상에 복수의 제1 절연막을 형성하는 공정,(b) 상기 복수의 제1 절연막 사이의 반도체 기판상에 상기 MISFET의 게이트 절연막을 형성하는 공정,(c) 상기 게이트 절연막 상에 상기 MISFET의 게이트 전극을 형성하는 공정,(d) 상기 반도체 기판에 상기 MISFET의 소스·드레인 영역의 일부가 되는 제1 반도체영역을 형성하는 공정,(e) 상기 반도체 기판에 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체 영역을 형성하는 공정으로서, 상기 MISFET의 소스·드레인 영역의 일부가 되는 상기 제2 반도체영역을 형성하는 공정을 가지며,상기 제1 절연막의 막두께는 상기 게이트 절연막의 막두께보다도 두껍게 형성하고,상기 MISFET의 게이트 길이방향에 있어서, 상기 게이트 전극의 단부는 상기 제1 절연막 상에 위치하도록 형성하며,상기 제1 반도체영역은, 상기 복수의 제1 절연막보다도 깊은 위치에 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 43 항에 있어서,상기 제1 반도체영역은, 상기 복수의 제1 절연막 중 적어도 하나를 둘러싸도록 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 43 항 또는 제 44 항에 있어서,상기 MISFET는, 그 게이트 길이방향에 있어서, 채널영역, 상기 제1 반도체영역, 상기 제1 절연막 및 상기 제2 반도체영역의 순서로 위치하도록 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 43 항에 있어서,상기 제1 반도체영역은, 상기 제2 반도체영역보다도 깊은 위치에 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 43 항에 있어서,상기 MISFET의 게이트 절연막은, 제2 및 제3 절연막을 포함하는 적층막으로 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 47 항에 있어서,상기 게이트 전극은, 상기 제3 절연막을 통해서 상기 제1 절연막 상에 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- (a) 상기 반도체 기판상에 복수의 제1 절연막을 형성하는 공정,(b) 상기 반도체 기판에 제1 반도체영역을 형성하는 공정,(c) 상기 복수의 제1 절연막 사이의 반도체 기판상에 제2 절연막을 형성하는 공정,(d) 상기 제1 및 제2 절연막 상에 제3 절연막을 형성하는 공정,(e) 상기 제3 절연막 상에 도전체막을 형성하는 공정,(f) 상기 반도체 기판에 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역을 형성하는 공정으로서, 상기 제2 반도체영역을 상기 제1 반도체영역보다도 얕은 위치에 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 49 항에 있어서,상기 제3 절연막은 CVD법에 의해 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 50 항에 있어서,상기 제3 절연막은 CVD법에 의해 퇴적한 후에, 열처리공정을 가해 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 51 항에 있어서,상기 열처리공정에 의해 상기 제3 절연막의 게이트 절연막으로서의 막질이 향상하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 49 항에 있어서,상기 제2 절연막은 열산화법에 의해 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 49 항에 있어서,상기 제3 절연막의 막두께는 상기 제2 절연막의 막두께보다도 두껍게 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 43 항 또는 제 49 항 중 어느 한항에 있어서,상기 (a) 공정에 있어서, 상기 제1 절연막은 열산화법에 의해 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 43 항 또는 제 49 항 중 어느 한항에 있어서,상기 (a) 공정은,(a1) 상기 반도체 기판에 홈을 형성하는 공정,(a2) 상기 홈 내에 상기 제1 절연막을 매립하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- (a) 반도체 기판의 제1 및 제2 영역에 복수의 제1 절연막을 형성하는 공정,(b) 상기 제2 영역의 반도체 기판에 제3 반도체영역을 형성하는 공정,(c) 상기 복수의 제1 절연막 사이의 반도체 기판상에 제2 절연막을 형성하는 공정,(d) 상기 제1 및 제2 절연막 상에 제3 절연막을 형성하는 공정,(e) 상기 제3 절연막을 패터닝하는 공정,(f) 상기 제2 영역의 상기 제3 절연막 상에 제2 도전체막을 형성하는 공정,(g) 상기 제1 영역의 상기 복수의 제1 절연막 사이의 반도체 기판을 노출시키는 공정,(h) 상기 제1 영역의 상기 복수의 제1 절연막 사이의 반도체 기판상에 제4 절연막을 형성하는 공정,(i) 상기 제4 절연막 상에 제1 도전체막을 형성하는 공정,(j) 상기 제1 영역의 반도체 기판에 제1 반도체영역을 형성하는 공정,(k) 상기 제1 및 제2 영역의 반도체 기판에 각각 제2 및 제4 반도체영역을 형성하는 공정으로서, 상기 제1 반도체영역보다도 높은 불순물 농도를 가지는 제2 반도체영역 및 상기 제3 반도체영역보다도 높은 불순물 농도를 가지는 제4 반도체영역을 형성하는 공정을 가지며,상기 제1 절연막의 막두께는 상기 제2 및 제3 절연막의 막두께보다도 두껍게 되도록 형성하고,상기 제3 반도체영역은 상기 제4 반도체영역 및 상기 제1 절연막보다도 깊은 위치에 형성하며,상기 제1 반도체영역은 상기 제2 반도체영역보다도 얕은 위치에 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 57 항에 있어서,상기 (a) 공정에 있어서, 상기 제1 절연막은 열산화법에 의해 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 57 항에 있어서,상기 (a) 공정은,(a1) 상기 반도체 기판에 홈을 형성하는 공정,(a2) 상기 홈 내에 상기 제1 절연막을 매립하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 57 항 내지 제 59 항 중 어느 한항에 있어서,상기 (d) 공정에 있어서,상기 제3 절연막은 CVD법에 의해 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 60 항에 있어서,상기 (e) 공정 후에, 상기 제3 절연막에 열처리를 시행하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 57 항에 있어서,상기 (e) 공정에 있어서, 상기 제3 절연막은 상기 제1 절연막 상에서 패터닝하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 62 항에 있어서,상기 (f) 공정에 있어서,상기 제2 도전체막의 단부를 상기 제3 절연막을 통해서 상기 제1 절연막 상에 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 57 항에 있어서,상기 (e) 공정에서의 상기 패터닝하는 공정은, 상기 제3 절연막의 에칭 레이트보다도 상기 제1 절연막의 에칭 레이트보다도 크게 되는 조건에서 행하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판의 제1 영역에 복수의 제1 MISFET를 가지고, 상기 반도체 기판의 제2 영역에 복수의 제2 MISFET를 가지는 반도체 집적회로장치의 제조방법으로서,(a) 상기 제1 및 제2 영역에 복수의 제1 절연막을 형성하는 공정,(b) 상기 제1 영역의 상기 복수의 제1 절연막 사이의 반도체 기판상에 상기 제1 MISFET의 제1 게이트 절연막을 형성하는 공정,(c) 상기 제1 게이트 절연막 상에 상기 제1 MISFET의 제1 게이트 전극을 형성하는 공정,(d) 상기 제1 영역의 반도체 기판에 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 제1 반도체영역을 형성하는 공정,(e) 상기 제1 영역의 상기 반도체 기판에 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역을 형성하는 공정으로서, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 상기 제2 반도체영역을 형성하는 공정,(f) 상기 제2 영역의 상기 복수의 제1 절연막 사이의 반도체 기판상에 상기 제2 MISFET의 제2 게이트 절연막을 형성하는 공정,(g) 상기 제2 게이트 절연막 상에 상기 제2 MISFET의 제2 게이트 전극을 형성하는 공정,(h) 상기 제2 영역의 반도체 기판에 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 제3 반도체영역을 형성하는 공정,(i) 상기 제2 영역의 상기 반도체 기판에 상기 제3 반도체영역보다도 높은 불순물 농도로 형성된 제4 반도체영역을 형성하는 공정으로서, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 상기 제4 반도체영역을 형성하는 공정을 가지며,상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다도 두꺼운 막두께로 형성하고,상기 제1 절연막의 막두께는 상기 제1 및 제2 게이트 절연막의 막두께보다도 두껍게 되도록 형성하며,상기 제3 반도체영역은, 상기 복수의 제1 절연막 중 적어도 하나를 둘러싸도록 형성하고,상기 제1 및 제2 반도체영역은, 상기 제1 절연막에 둘러싸이도록 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판의 제1 영역에 복수의 제1 MISFET를 가지고, 상기 반도체 기판의 제2 영역에 복수의 제2 MISFET를 가지는 반도체 집적회로장치의 제조방법으로서,(a) 상기 제1 및 제2 영역에 복수의 제1 절연막을 형성하는 공정,(b) 상기 제1 영역의 상기 복수의 제1 절연막 사이의 반도체 기판상에 상기 제1 MISFET의 제1 게이트 절연막을 형성하는 공정,(c) 상기 제1 게이트 절연막 상에 상기 제1 MISFET의 제1 게이트 전극을 형성하는 공정,(d) 상기 제1 영역의 반도체 기판에 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 제1 반도체영역을 형성하는 공정,(e) 상기 제1 영역의 상기 반도체 기판에 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역을 형성하는 공정으로서, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 상기 제2 반도체영역을 형성하는 공정,(f) 상기 제2 영역의 상기 복수의 제1 절연막 사이의 반도체 기판상에 상기 제2 MISFET의 제2 게이트 절연막을 형성하는 공정,(g) 상기 제2 게이트 절연막 상에 상기 제2 MISFET의 제2 게이트 전극을 형성하는 공정,(h) 상기 제2 영역의 반도체 기판에 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 제3 반도체영역을 형성하는 공정,(i) 상기 제2 영역의 상기 반도체 기판에 상기 제3 반도체영역보다도 높은 불순물 농도로 형성된 제4 반도체영역을 형성하는 공정으로서, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 상기 제4 반도체영역을 형성하는 공정을 가지며,상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다도 두꺼운 막두께로 형성하고,상기 제1 절연막의 막두께는 상기 제1 및 제2 게이트 절연막의 막두께보다도 두껍게 되도록 형성하며,상기 제1 MISFET는, 그 게이트 길이방향에 있어서, 채널영역, 상기 제1 반도체영역, 상기 제2 반도체영역 및 상기 제1 절연막의 순서로 형성하고,상기 제2 MISFET는, 그 게이트 길이방향에 있어서, 채널영역, 상기 제3 반도체영역, 상기 제1 절연막 및 상기 제4 반도체영역의 순서로 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 65 항 또는 제 66 항에 있어서,상기 (e) 공정과 상기 (i) 공정은 동일 공정에서 행하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 65 항 또는 제 66 항에 있어서,상기 제1 절연막은 열산화법에 의해 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 65 항 또는 제 66 항에 있어서,상기 (a) 공정은,(a1) 상기 반도체 기판에 홈을 형성하는 공정,(a2) 상기 홈 내에 상기 제1 절연막을 매립하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 65 항 또는 제 66 항에 있어서,상기 제2 게이트 절연막은, 제2 및 제3 절연막을 포함하는 적층막으로 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 65 항 또는 제 66 항에 있어서,상기 제2 게이트 전극의 단부는, 그 게이트 길이방향에 있어서, 상기 제3 절연막을 통해서 상기 제1 절연막 상에 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판의 제1 영역에 복수의 제1 MISFET를 가지고, 상기 반도체 기판의 제2 영역에 복수의 제2 MISFET를 가지는 반도체 집적회로장치의 제조방법으로서,(a) 상기 제1 영역의 상기 복수의 제1 절연막 사이의 반도체 기판상에 상기 제1 MISFET의 제1 게이트 절연막을 형성하는 공정,(b) 상기 제1 게이트 절연막 상에 상기 제1 MISFET의 제1 게이트 전극을 형성하는 공정,(c) 상기 제1 영역의 반도체 기판에 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 제1 반도체영역을 형성하는 공정,(d) 상기 제1 영역의 상기 반도체 기판에 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역을 형성하는 공정으로서, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 상기 제2 반도체영역을 형성하는 공정,(e) 상기 제2 영역의 상기 복수의 제1 절연막 사이의 반도체 기판상에 상기 제2 MISFET의 제2 게이트 절연막을 형성하는 공정,(f) 상기 제2 게이트 절연막 상에 상기 제2 MISFET의 제2 게이트 전극을 형성하는 공정,(g) 상기 제2 영역의 반도체 기판에 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 제3 반도체영역을 형성하는 공정,(h) 상기 제2 영역의 상기 반도체 기판에 상기 제3 반도체영역보다도 높은 불순물 농도로 형성된 제4 반도체영역을 형성하는 공정으로서, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 상기 제4 반도체영역을 형성하는 공정을 가지며,상기 제3 반도체영역은, 상기 제1 반도체영역보다도 깊게 형성하고,상기 제2 게이트 절연막은, 제2 및 제3 절연막을 포함하는 적층막으로 형성하며,상기 제2 및 제3 절연막의 막두께의 합은 상기 제1 게이트 절연막의 막두께보다도 두껍게 되도록 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판의 제1 웰영역에 복수의 제1 MISFET를 가지고, 상기 반도체 기판의 제2 웰영역에 복수의 제2 MISFET를 가지는 반도체 집적회로장치의 제조방법으로서,(a) 제1 웰영역 상에 상기 제1 MISFET의 제1 게이트 절연막을 형성하는 공정,(b) 상기 제1 게이트 절연막 상에 상기 제1 MISFET의 제1 게이트 전극을 형성하는 공정,(c) 상기 제1 웰영역에 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 제1 반도체영역을 형성하는 공정,(d) 상기 제1 웰영역에 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역을 형성하는 공정으로서, 상기 제1 MISFET의 제1 소스 혹은 제1 드레인 영역의 일부가 되는 상기 제2 반도체영역을 형성하는 공정,(e) 상기 제2 웰영역 상에 상기 제2 MISFET의 제2 게이트 절연막을 형성하는 공정,(f) 상기 제2 게이트 절연막 상에 상기 제2 MISFET의 제2 게이트 전극을 형성하는 공정,(g) 상기 제2 웰영역에 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 제3 반도체영역을 형성하는 공정,(h) 상기 제2 웰영역에 상기 제3 반도체영역보다도 높은 불순물 농도로 형성된 제4 반도체영역을 형성하는 공정으로서, 상기 제2 MISFET의 제2 소스 혹은 제2 드레인 영역의 일부가 되는 상기 제4 반도체영역을 형성하는 공정을 가지며,상기 제2 웰영역과 접합을 형성하고 있는 영역에서의 상기 제3 반도체영역의 접합 깊이를, 상기 제1 웰영역과 접합을 형성하고 있는 영역에서의 상기 제1 반도체영역의 접합 깊이보다도 깊게 되도록 형성하고,상기 (e) 공정에 있어서, 상기 제2 게이트 절연막 형성공정은,(e1) 상기 제2 웰영역 상에 제2 절연막을 형성하는 공정,(e2) 상기 제1 및 제2 절연막 상에 제3 절연막을 형성하는 공정을 포함하며,상기 제2 및 제3 절연막의 막두께의 합은, 상기 제1 게이트 절연막의 막두께보다도 두껍게 되도록 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 73 항에 있어서,상기 제1, 제2, 제3 및 제4 반도체영역은 n형의 도전성을 나타내는 영역이고, 상기 제1 및 제2 웰영역은 p형의 도전형을 나타내는 영역인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 73 항에 있어서,상기 제1, 제2, 제3 및 제4 반도체영역은 p형의 도전성을 나타내는 영역이고, 상기 제1 및 제2 웰영역은 n형의 도전형을 나타내는 영역인 것을 특징으로 한 반도체 집적회로장치.
- 제 73 항 내지 제 75 항 중 어느 한항에 있어서,상기 반도체 집적회로장치의 제조방법은,(i) 상기 반도체 기판에 복수의 제1 절연막을 형성하는 공정을 더 가지며,상기 제2 MISFET의 제2 드레인 영역 내에, 상기 제1 및 제2 게이트 절연막의 막두께보다도 두꺼운 상기 제1 절연막을 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 72 항 또는 제 73 항에 있어서,상기 (d) 공정과 상기 (h) 공정은 동일 공정에서 행하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 72 항 또는 제 73 항에 있어서,상기 제3 절연막은 CVD법에 의해 형성하는 것을 특징으로 한 반도체 집적회로장치의 제조방법.
- 제 57 항, 제 65 항, 제 66 항, 제 72 항, 제 73 항 중 어느 한항에 있어서,상기 제3 반도체영역은 상기 제4 반도체영역 및 상기 제1 절연막보다도 깊은 위치에 형성하고,상기 제1 반도체영역은 상기 제2 반도체영역보다도 얕은 위치에 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 57 항, 제 65 항, 제 66 항, 제 72 항, 제 73 항 중 어느 한항에 있어서,게이트 길이방향에 있어서, 상기 제2 게이트 전극의 길이는 상기 제1 게이트 전극의 길이보다도 긴 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제 57 항, 제 65 항, 제 66 항, 제 72 항, 제 73 항 중 어느 한항에 있어서,상기 제1 및 제2 MISFET의 의해, 액정표시장치 구동용의 회로를 구성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판에 형성된 MISFET를 가지는 반도체 집적회로장치의 제조방법에 있어서,(a) 상기 반도체 기판상에 복수의 제1 절연막을 형성하는 공정,(b) 상기 복수의 제1 절연막 사이의 반도체 기판상에 상기 MISFET의 게이트 절연막을 형성하는 공정,(c) 상기 게이트 절연막 상에 상기 MISFET의 게이트 전극을 형성하는 공정,(d) 상기 반도체 기판에 상기 MISFET의 소스·드레인 영역의 일부가 되는 제1 반도체영역을 형성하는 공정,(e) 상기 반도체 기판에 상기 제1 반도체영역보다도 높은 불순물 농도로 형성된 제2 반도체영역을 형성하는 공정으로서, 상기 MISFET의 소스·드레인영역의 일부가 되는 상기 제2 반도체영역을 형성하는 공정을 가지며,상기 제1 절연막의 막두께는 상기 게이트 절연막의 막두께보다도 두껍게 형성하고,상기 제1 반도체영역은, 상기 복수의 제1 절연막보다도 깊은 위치에 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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