JP2002170888A5 - 半導体集積回路装置 - Google Patents

Description

【特許請求の範囲】
【請求項１】 半導体基板に形成されたＭＩＳＦＥＴを有する半導体集積回路装置であって、
（ａ）前記半導体基板上に形成された第１絶縁膜、
（ｂ）前記半導体基板上に形成された前記ＭＩＳＦＥＴのゲート絶縁膜、
（ｃ）前記ゲート絶縁膜上に形成された前記ＭＩＳＦＥＴのゲート電極、
（ｄ）前記半導体基板に形成され、前記ＭＩＳＦＥＴのソース・ドレイン領域の一部となる第１半導体領域、
（ｅ）前記半導体基板に形成され、且つ、前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域であって、前記ＭＩＳＦＥＴのソース・ドレイン領域の一部となる前記第２半導体領域、
を有し、
前記第１絶縁膜の膜厚は前記ゲート絶縁膜の膜厚よりも厚く、
前記ＭＩＳＦＥＴのゲート長方向において、前記ゲート電極の端部は前記第１絶縁膜上に位置しており、
前記第１半導体領域は、前記第１絶縁膜よりも深い位置に形成されていることを特徴とした半導体集積回路装置。
【請求項２】 前記第１半導体領域は、前記第１絶縁膜を囲んでいることを特徴とした請求項１記載の半導体集積回路装置。
【請求項３】 前記ＭＩＳＦＥＴは、そのゲート長方向において、チャネル領域、前記第１半導体領域、前記第１絶縁膜および前記第２半導体領域の順に形成されていることを特徴とした請求項１または２記載の半導体集積回路装置。
【請求項４】 前記第１半導体領域は、前記第２半導体領域よりも深い位置に形成されていることを特徴とした請求項１〜３のいずれか１項に記載の半導体集積回路装置。
【請求項５】 前記第１絶縁膜は熱酸化法により形成された膜であることを特徴とした請求項１〜４のいずれか１項に記載の半導体集積回路装置。
【請求項６】 前記第１絶縁膜は、前記半導体基板に形成された溝に埋め込まれていることを特徴とした請求項１〜４のいずれか１項に記載の半導体集積回路装置。
【請求項７】 前記ゲート絶縁膜は、第２および第３絶縁膜を含む積層膜で形成されていることを特徴とした請求項１〜６のいずれか１項に記載の半導体集積回路装置。
【請求項８】 前記ゲート電極の端部は、そのゲート長方向において、前記第３絶縁膜を介して前記第１絶縁膜上に形成されていることを特徴とした請求項７記載の半導体集積回路装置。
【請求項９】 半導体基板に形成されたＭＩＳＦＥＴを有する半導体集積回路装置であって、
（ａ）前記半導体基板上に形成された複数の第１絶縁膜、
（ｂ）前記複数の第１絶縁膜間の半導体基板上に形成された第２絶縁膜、
（ｃ）前記第１および第２絶縁膜上に形成された第３絶縁膜、
（ｄ）前記第３絶縁膜上に形成された導電体膜、
を有し、
前記第１絶縁膜の膜厚は、前記第２および第３絶縁膜の膜厚よりも厚く、
前記第３絶縁膜の端部は前記第１絶縁膜上に位置しており、
前記導電体膜の端部は前記第３絶縁膜を介して前記第１絶縁膜上に位置していることを特徴とした半導体集積回路装置。
【請求項１０】 前記半導体集積回路装置は更に、
（ｅ）前記半導体基板に形成された第１半導体領域、
（ｆ）前記半導体基板に形成され、且つ、前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域、
を有し、
前記第１半導体領域は前記第１絶縁膜よりも深い位置に形成されていることを特徴とした請求項９記載の半導体集積回路装置。
【請求項１１】 前記第２および第３絶縁膜は前記ＭＩＳＦＥＴのゲート絶縁膜を構成し、
前記導電体膜は前記ＭＩＳＦＥＴのゲート電極を構成し、
前記第１および第２半導体領域は前記ＭＩＳＦＥＴのソース・ドレイン領域を構成することを特徴とした請求項１０記載の半導体集積回路装置。
【請求項１２】 前記第３絶縁膜の膜厚は前記第２絶縁膜の膜厚よりも厚く形成されていることを特徴とした請求項７〜１１のいずれか１項に記載の半導体集積回路装置。
【請求項１３】 前記第３絶縁膜はＣＶＤ法により形成されていることを特徴とした請求項７〜１２のいずれか１項に記載の半導体集積回路装置。
【請求項１４】 前記第３絶縁膜は酸化シリコン膜であることを特徴とした請求項７〜１３のいずれか１項に記載の半導体集積回路装置。
【請求項１５】 前記第２絶縁膜は熱酸化法により前記半導体基板に形成された酸化シリコン膜であることを特徴とした請求項７〜１４のいずれか１項に記載の半導体集積回路装置。
【請求項１６】 前記ＭＩＳＦＥＴは、液晶表示装置駆動用の回路の一部を構成することを特徴とした請求項１〜１５のいずれか１項に記載の半導体集積回路装置。

Claims (81)

1. 半導体基板に形成されたＭＩＳＦＥＴを有する半導体集積回路装置であって、
   （ａ）前記半導体基板上に形成された第１絶縁膜、
   （ｂ）前記半導体基板上に形成された前記ＭＩＳＦＥＴのゲート絶縁膜、
   （ｃ）前記ゲート絶縁膜上に形成された前記ＭＩＳＦＥＴのゲート電極、
   （ｄ）前記半導体基板に形成され、前記ＭＩＳＦＥＴのソース・ドレイン領域の一部となる第１半導体領域、
   （ｅ）前記半導体基板に形成され、且つ、前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域であって、前記ＭＩＳＦＥＴのソース・ドレイン領域の一部となる前記第２半導体領域、
   を有し、
   前記第１絶縁膜の膜厚は前記ゲート絶縁膜の膜厚よりも厚く、
   前記ＭＩＳＦＥＴのゲート長方向において、前記ゲート電極の端部は前記第１絶縁膜上に位置しており、
   前記第１半導体領域は、前記第１絶縁膜よりも深い位置に形成されていることを特徴とした半導体集積回路装置。
2. 前記第１半導体領域は、前記第１絶縁膜を囲んでいることを特徴とした請求項１記載の半導体集積回路装置。
3. 前記ＭＩＳＦＥＴは、そのゲート長方向において、チャネル領域、前記第１半導体領域、前記第１絶縁膜および前記第２半導体領域の順に形成されていることを特徴とした請求項１または２記載の半導体集積回路装置。
4. 前記第１半導体領域は、前記第２半導体領域よりも深い位置に形成されていることを特徴とした請求項１〜３のいずれか１項に記載の半導体集積回路装置。
5. 前記第１絶縁膜は熱酸化法により形成された膜であることを特徴とした請求項１〜４のいずれか１項に記載の半導体集積回路装置。
6. 前記第１絶縁膜は、前記半導体基板に形成された溝に埋め込まれていることを特徴とした請求項１〜４のいずれか１項に記載の半導体集積回路装置。
7. 前記ゲート絶縁膜は、第２および第３絶縁膜を含む積層膜で形成されていることを特徴とした請求項１〜６のいずれか１項に記載の半導体集積回路装置。
8. 前記ゲート電極の端部は、そのゲート長方向において、前記第３絶縁膜を介して前記第１絶縁膜上に形成されていることを特徴とした請求項７記載の半導体集積回路装置。
9. 半導体基板に形成されたＭＩＳＦＥＴを有する半導体集積回路装置であって、
   （ａ）前記半導体基板上に形成された複数の第１絶縁膜、
   （ｂ）前記複数の第１絶縁膜間の半導体基板上に形成された第２絶縁膜、
   （ｃ）前記第１および第２絶縁膜上に形成された第３絶縁膜、
   （ｄ）前記第３絶縁膜上に形成された導電体膜、
   を有し、
   前記第１絶縁膜の膜厚は、前記第２および第３絶縁膜の膜厚よりも厚く、
   前記第３絶縁膜の端部は前記第１絶縁膜上に位置しており、
   前記導電体膜の端部は前記第３絶縁膜を介して前記第１絶縁膜上に位置していることを特徴とした半導体集積回路装置。
10. 前記半導体集積回路装置は更に、
    （ｅ）前記半導体基板に形成された第１半導体領域、
    （ｆ）前記半導体基板に形成され、且つ、前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域、
    を有し、
    前記第１半導体領域は前記第１絶縁膜よりも深い位置に形成されていることを特徴とし た請求項９記載の半導体集積回路装置。
11. 前記第２および第３絶縁膜は前記ＭＩＳＦＥＴのゲート絶縁膜を構成し、
    前記導電体膜は前記ＭＩＳＦＥＴのゲート電極を構成し、
    前記第１および第２半導体領域は前記ＭＩＳＦＥＴのソース・ドレイン領域を構成することを特徴とした請求項１０記載の半導体集積回路装置。
12. 前記第３絶縁膜の膜厚は前記第２絶縁膜の膜厚よりも厚く形成されていることを特徴とした請求項７〜１１のいずれか１項に記載の半導体集積回路装置。
13. 前記第３絶縁膜はＣＶＤ法により形成されていることを特徴とした請求項７〜１２のいずれか１項に記載の半導体集積回路装置。
14. 前記第３絶縁膜は酸化シリコン膜であることを特徴とした請求項７〜１３のいずれか１項に記載の半導体集積回路装置。
15. 前記第２絶縁膜は熱酸化法により前記半導体基板に形成された酸化シリコン膜であることを特徴とした請求項７〜１４のいずれか１項に記載の半導体集積回路装置。
16. 前記ＭＩＳＦＥＴは、液晶表示装置駆動用の回路の一部を構成することを特徴とした請求項１〜１５のいずれか１項に記載の半導体集積回路装置。
17. 半導体基板の第１領域に複数の第１ＭＩＳＦＥＴを有し、前記半導体基板の第２領域に複数の第２ＭＩＳＦＥＴを有する半導体集積回路装置であって、
    （ａ）前記半導体基板上に形成された第１絶縁膜、
    （ｂ）前記第１領域の半導体基板上に形成された前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜、
    （ｃ）前記第１ゲート絶縁膜上に形成された前記第１ＭＩＳＦＥＴの第１ゲート電極、
    （ｄ）前記第１領域の半導体基板に形成された前記第１ＭＩＳＦＥＴの第１ドレイン領域、
    （ｅ）前記第２領域の半導体基板上に形成された前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜、
    （ｆ）前記第２ゲート絶縁膜上に形成された前記第２ＭＩＳＦＥＴの第２ゲート電極、
    （ｇ）前記第２領域の半導体基板に形成された前記第２ＭＩＳＦＥＴの第２ドレイン領域、
    を有し、
    前記第１ドレイン領域の構造は前記第２ドレイン領域の構造とは異なっており、
    前記第１絶縁膜の膜厚は、前記第１および第２ゲート絶縁膜の膜厚よりも厚く、
    前記第２ＭＩＳＦＥＴのドレイン領域内には、前記第１絶縁膜が形成されていることを特徴とした半導体集積回路装置。
18. 前記第１ドレイン領域は、前記半導体基板に形成された第１半導体領域および前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域を有し、
    前記第２ドレイン領域は、前記半導体基板に形成された第３半導体領域および前記第１半導体領域よりも高い不純物濃度で形成された第４半導体領域を有することを特徴とした請求項１７記載の半導体集積回路装置。
19. 半導体基板の第１領域に複数の第１ＭＩＳＦＥＴを有し、前記半導体基板の第２領域に複数の第２ＭＩＳＦＥＴを有する半導体集積回路装置であって、
    （ａ）前記半導体基板上に形成された複数の第１絶縁膜、
    （ｂ）前記第１領域の半導体基板上に形成された前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜、
    （ｃ）前記第１ゲート絶縁膜上に形成された前記第１ＭＩＳＦＥＴの第１ゲート電極、
    （ｄ）前記第１領域の半導体基板に形成され、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる第１半導体領域、
    （ｅ）前記第１領域の前記半導体基板に形成され、且つ、前記第１半導体領域よりも高い 不純物濃度で形成された第２半導体領域であって、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる前記第２半導体領域、
    （ｆ）前記第２領域の半導体基板上に形成された前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜、
    （ｇ）前記第２ゲート絶縁膜上に形成された前記第２ＭＩＳＦＥＴの第２ゲート電極、
    （ｈ）前記第２領域の半導体基板に形成され、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる第３半導体領域、
    （ｉ）前記第２領域の前記半導体基板に形成され、且つ、前記第３半導体領域よりも高い不純物濃度で形成された第４半導体領域であって、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる前記第４半導体領域、
    を有し、
    前記第２ゲート絶縁膜は前記第１ゲート絶縁膜よりも厚い膜厚で形成されており、
    前記第１絶縁膜は、前記第１および第２ゲート絶縁膜よりも厚い膜厚で形成されており、
    前記第２ＭＩＳＦＥＴのゲート長方向において、前記第２ゲート電極の端部が前記第１絶縁膜上に位置し、
    前記第３半導体領域の深さは前記第１絶縁膜よりも深い位置に形成されていることを特徴とした半導体集積回路装置。
20. 半導体基板の第１領域に複数の第１ＭＩＳＦＥＴを有し、前記半導体基板の第２領域に複数の第２ＭＩＳＦＥＴを有する半導体集積回路装置であって、
    （ａ）前記半導体基板上に形成された複数の第１絶縁膜、
    （ｂ）前記第１領域の半導体基板上に形成された前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜、
    （ｃ）前記第１ゲート絶縁膜上に形成された前記第１ＭＩＳＦＥＴの第１ゲート電極、
    （ｄ）前記第１領域の半導体基板に形成され、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる第１半導体領域、
    （ｅ）前記第１領域の前記半導体基板に形成され、且つ、前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域であって、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる前記第２半導体領域、
    （ｆ）前記第２領域の半導体基板上に形成された前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜、
    （ｇ）前記第２ゲート絶縁膜上に形成された前記第２ＭＩＳＦＥＴの第２ゲート電極、
    （ｈ）前記第２領域の半導体基板に形成され、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる第３半導体領域、
    （ｉ）前記第２領域の前記半導体基板に形成され、且つ、前記第３半導体領域よりも高い不純物濃度で形成された第４半導体領域であって、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる前記第４半導体領域、
    を有し、
    前記第２ゲート絶縁膜は前記第１ゲート絶縁膜よりも厚い膜厚で形成されており、
    前記第１絶縁膜は、前記第１および第２ゲート絶縁膜よりも厚い膜厚で形成されており、
    前記第３半導体領域は、前記複数の第１絶縁膜のうち少なくとも一つを囲んでおり、
    前記第１および第２半導体領域は、前記第１絶縁膜に囲まれていることを特徴とした半導体集積回路装置。
21. 半導体基板の第１領域に複数の第１ＭＩＳＦＥＴを有し、前記半導体基板の第２領域に複数の第２ＭＩＳＦＥＴを有する半導体集積回路装置であって、
    （ａ）前記半導体基板上に形成された複数の第１絶縁膜、
    （ｂ）前記第１領域の半導体基板上に形成された前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜、
    （ｃ）前記第１ゲート絶縁膜上に形成された前記第１ＭＩＳＦＥＴの第１ゲート電極、
    （ｄ）前記第１領域の半導体基板に形成され、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる第１半導体領域、
    （ｅ）前記第１領域の前記半導体基板に形成され、且つ、前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域であって、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる前記第２半導体領域、
    （ｆ）前記第２領域の半導体基板上に形成された前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜、
    （ｇ）前記第２ゲート絶縁膜上に形成された前記第２ＭＩＳＦＥＴの第２ゲート電極、
    （ｈ）前記第２領域の半導体基板に形成され、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる第３半導体領域、
    （ｉ）前記第２領域の前記半導体基板に形成され、且つ、前記第３半導体領域よりも高い不純物濃度で形成された第４半導体領域であって、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる前記第４半導体領域、
    を有し、
    前記第２ゲート絶縁膜は前記第１ゲート絶縁膜よりも厚い膜厚で形成されており、
    前記第１絶縁膜は、前記第１および第２ゲート絶縁膜よりも厚い膜厚で形成されており、
    前記第１ＭＩＳＦＥＴは、そのゲート長方向において、チャネル領域、前記第１半導体領域、前記第２半導体領域および前記第１絶縁膜の順に形成されており、
    前記第２ＭＩＳＦＥＴは、そのゲート長方向において、チャネル領域、前記第３半導体領域、前記第１絶縁膜および前記第４半導体領域の順に形成されていることを特徴とした半導体集積回路装置。
22. 前記第１絶縁膜は熱酸化法により形成されていることを特徴とした請求項１８〜２１のいずれか１項に記載の半導体集積回路装置。
23. 前記第１絶縁膜は、前記半導体基板に形成された溝に埋め込まれていることを特徴とした請求項１８〜２１のいずれか１項に記載の半導体集積回路装置。
24. 前記第１および第２半導体領域は、前記第１絶縁膜よりも浅い位置に形成されていることを特徴とした請求項２３記載の半導体集積回路装置。
25. 前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜は第２および第３絶縁膜を含む積層膜で形成されていることを特徴とした請求項１８〜２４のいずれか１項に記載の半導体集積回路装置。
26. 前記第２ＭＩＳＦＥＴの前記第２ゲート電極の端部は、そのゲート長方向において、前記第３絶縁膜を介して前記第１絶縁膜上に形成されていることを特徴とした請求項２５記載の半導体集積回路装置。
27. 半導体基板の第１領域に複数の第１ＭＩＳＦＥＴを有し、前記半導体基板の第２領域に複数の第２ＭＩＳＦＥＴを有する半導体集積回路装置であって、
    （ａ）前記第１領域の半導体基板上に形成された前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜、
    （ｂ）前記第１ゲート絶縁膜上に形成された前記第１ＭＩＳＦＥＴの第１ゲート電極、
    （ｃ）前記第１領域の半導体基板に形成され、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる第１半導体領域、
    （ｄ）前記第１領域の前記半導体基板に形成され、且つ、前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域であって、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる前記第２半導体領域、
    （ｅ）前記第２領域の半導体基板上に形成された前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜、
    （ｆ）前記第２ゲート絶縁膜上に形成された前記第２ＭＩＳＦＥＴの第２ゲート電極、
    （ｇ）前記第２領域の半導体基板に形成され、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる第３半導体領域、
    （ｈ）前記第２領域の前記半導体基板に形成され、且つ、前記第３半導体領域よりも高い 不純物濃度で形成された第４半導体領域であって、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる前記第４半導体領域、
    を有し、
    前記第３半導体領域は前記第１半導体領域よりも深い位置に形成され、
    前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも厚い膜厚で形成されており、
    前記第２ゲート絶縁膜は、前記第２領域の半導体基板上に形成された第２絶縁膜および前記第２絶縁膜上に形成された第３絶縁膜を含んで形成されていることを特徴とした半導体集積回路装置。
28. 半導体基板に形成された第１ウェル領域に複数の第１ＭＩＳＦＥＴを有し、前記半導体基板に形成された第２ウェル領域に複数の第２ＭＩＳＦＥＴを有する半導体集積回路装置であって、
    （ａ）第１ウェル領域上に形成された前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜、
    （ｂ）前記第１ゲート絶縁膜上に形成された前記第１ＭＩＳＦＥＴの第１ゲート電極、
    （ｃ）前記第１ウェル領域に形成され、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる第１半導体領域、
    （ｄ）前記第１ウェル領域に形成され、且つ、前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域であって、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる前記第２半導体領域、
    （ｅ）前記第２ウェル領域上に形成された前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜、
    （ｆ）前記第２ゲート絶縁膜上に形成された前記第２ＭＩＳＦＥＴの第２ゲート電極、
    （ｇ）前記第２ウェル領域に形成され、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる第３半導体領域、
    （ｈ）前記第２ウェル領域に形成され、且つ、前記第３半導体領域よりも高い不純物濃度で形成された第４半導体領域であって、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる前記第４半導体領域、
    を有し、
    前記第２ウェル領域と接合を形成している領域における前記第３半導体領域の接合深さは、前記第１ウェル領域と接合を形成している領域における前記第１半導体領域の接合深さよりも深く、
    前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも厚い膜厚で形成されており、
    前記第２ゲート絶縁膜は、前記第２ウェル領域上に形成された第２絶縁膜および前記第２絶縁膜上に形成された第３絶縁膜を含んで形成されていることを特徴とした半導体集積回路装置。
29. 前記第１、第２、第３および第４半導体領域はｎ型の導電性を示す領域であり、前記第１および第２ウェル領域はｐ型の導電型を示す領域であることを特徴とした請求項２８記載の半導体集積回路装置。
30. 前記第１、第２、第３および第４半導体領域はｐ型の導電性を示す領域であり、前記第１および第２ウェル領域はｎ型の導電型を示す領域であることを特徴とした請求項２８記載の半導体集積回路装置。
31. 前記半導体集積回路装置は更に、
    （ｉ）前記半導体基板に形成された複数の第１絶縁膜、
    を有し、
    前記第２ＭＩＳＦＥＴの第２ドレイン領域内には前記第１および第２ゲート絶縁膜の膜厚よりも厚い前記第１絶縁膜が形成されていることを特徴とした請求項２７〜３０のいずれか１項に記載の半導体集積回路装置。
32. 前記第３絶縁膜はＣＶＤ法により形成された膜であることを特徴とした請求項２５〜３１のいずれか１項に記載の半導体集積回路装置。
33. 前記第３絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも厚いことを特徴とした請求項２５〜３２のいずれか１項に記載の半導体集積回路装置。
34. 前記第３絶縁膜は酸化シリコン膜であることを特徴とした請求項２ ５〜３３のいずれか１項に記載の半導体集積回路装置。
35. 前記第１ゲート絶縁膜は酸化シリコン膜であることを特徴とした請求項２５〜３４のいずれか１項に記載の半導体集積回路装置。
36. 前記第１ゲート絶縁膜には窒素が導入されていることを特徴とした請求項３５記載の半導体集積回路装置。
37. 前記第３半導体領域の不純物濃度ピークは、前記第１半導体領域の不純物濃度ピークよりも深い位置に形成されていることを特徴とした請求項１８〜３６のいずれか１項に記載の半導体集積回路装置。
38. 前記第３半導体領域の深さは前記第４半導体領域よりも深い位置に形成されており、
    前記第１半導体領域は前記第２半導体領域よりも浅い位置に形成されていることを特徴とした請求項１８〜３７のいずれか１項に記載の半導体集積回路装置。
39. 前記第２ＭＩＳＦＥＴは、そのゲート長方向において、前記第２ゲート電極の端部が前記第１半導体領域上に位置していることを特徴とした請求項１８〜３８のいずれか１項に記載の半導体集積回路装置。
40. 前記第２ＭＩＳＦＥＴの第２ドレイン領域に印加される固定電圧は、前記第１ＭＩＳＦＥＴの第１ドレイン領域に印加される固定電圧よりも絶対値の高い電圧であることを特徴とした請求項１７〜３６のいずれか１項に記載の半導体集積回路装置。
41. ゲート長方向において、前記第２ゲート電極の長さは前記第１ゲート電極の長さよりも長いことを特徴とした請求項１７〜３７のいずれか１項に記載の半導体集積回路装置。
42. 前記第１および第２ＭＩＳＦＥＴは、液晶表示装置駆動用の回路を構成することを特徴とした請求項１８〜４３のいずれか１項に記載の半導体集積回路装置。
43. 半導体基板に形成されたＭＩＳＦＥＴを有する半導体集積回路装置の製造方法であって、
    （ａ）前記半導体基板上に複数の第１絶縁膜を形成する工程、
    （ｂ）前記複数の第１絶縁膜間の半導体基板上に前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、
    （ｃ）前記ゲート絶縁膜上に前記ＭＩＳＦＥＴのゲート電極を形成する工程、
    （ｄ）前記半導体基板に前記ＭＩＳＦＥＴのソース・ドレイン領域の一部となる第１半導体領域を形成する工程、
    （ｅ）前記半導体基板に前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域を形成する工程であって、前記ＭＩＳＦＥＴのソース・ドレイン領域の一部となる前記第２半導体領域を形成する工程、
    を有し、
    前記第１絶縁膜の膜厚は前記ゲート絶縁膜の膜厚よりも厚く形成し、
    前記ＭＩＳＦＥＴのゲート長方向において、前記ゲート電極の端部は前記第１絶縁膜上に位置するように形成し、
    前記第１半導体領域は、前記複数の第１絶縁膜よりも深い位置に形成することを特徴とする半導体集積回路装置の製造方法。
44. 前記第１半導体領域は、前記複数の第１絶縁膜のうち少なくとも一つを囲むように形成することを特徴とする請求項４３記載の半導体集積回路装置の製造方法。
45. 前記ＭＩＳＦＥＴは、そのゲート長方向において、チャネル領域、前記第１半導体領域、前記第１絶縁膜および前記第２半導体領域の順に位置するように形成することを特徴とする請求項４３または４４記載の半導体集積回路装置の製造方法。
46. 前記第１半導体領域は、前記第２半導体領域よりも深い位置に形成することを特徴とする請求項４３〜４５のいずれか１項に記載の半導体集積回路装置の製 造方法。
47. 前記ＭＩＳＦＥＴのゲート絶縁膜は、第２および第３絶縁膜を含む積層膜で形成することを特徴とする請求項４３〜４６のいずれか１項に記載の半導体集積回路装置の製造方法。
48. 前記ゲート電極は、前記第３絶縁膜を介して前記第１絶縁膜上に形成することを特徴とする請求項４７記載の半導体集積回路装置の製造方法。
49. （ａ）半導体基板上に複数の第１絶縁膜を形成する工程、
    （ｂ）前記半導体基板に第１半導体領域を形成する工程、
    （ｃ）前記複数の第１絶縁膜間の半導体基板上に第２絶縁膜を形成する工程、
    （ｄ）前記第１および第２絶縁膜上に第３絶縁膜を形成する工程、
    （ｅ）前記第３絶縁膜上に導電体膜を形成する工程、
    （ｆ）前記半導体基板に前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域を形成する工程であって、前記第２半導体領域を前記第１半導体領域よりも浅い位置に形成する工程、
    を有することを特徴とする半導体集積回路装置の製造方法。
50. 前記第３絶縁膜はＣＶＤ法により形成することを特徴とする請求項４７〜４９のいずれか１項に記載の半導体集積回路装置の製造方法。
51. 前記第３絶縁膜はＣＶＤ法によって堆積した後に、熱処理工程を加えることで形成することを特徴とする請求項５０記載の半導体集積回路装置の製造方法。
52. 前記熱処理工程によって前記第３絶縁膜のゲート絶縁膜としての膜質が向上することを特徴とする請求項５１記載の半導体集積回路装置の製造方法。
53. 前記第２絶縁膜は熱酸化法により形成することを特徴とする請求項４７〜５２のいずれか１項に記載の半導体集積回路装置の製造方法。
54. 前記第３絶縁膜の膜厚は前記第２絶縁膜の膜厚よりも厚く形成することを特徴とする請求項４７〜５３のいずれか１項に記載の半導体集積回路装置の製造方法。
55. 前記（ａ）工程において、前記第１絶縁膜は熱酸化法により形成することを特徴とする請求項４３〜５４のいずれか１項に記載の半導体集積回路装置の製造方法。
56. 前記（ａ）工程は、
    （ａ１）前記半導体基板に溝を形成する工程、
    （ａ２）前記溝内に前記第１絶縁膜を埋め込む工程、
    を有することを特徴とする請求項４３〜５４のいずれか１項に記載の半導体集積回路装置の製造方法。
57. （ａ）半導体基板の第１および第２領域に複数の第１絶縁膜を形成する工程、
    （ｂ）前記第２領域の半導体基板に第３半導体領域を形成する工程、
    （ｃ）前記複数の第１絶縁膜間の半導体基板上に第２絶縁膜を形成する工程、
    （ｄ）前記第１および第２絶縁膜上に第３絶縁膜を形成する工程、
    （ｅ）前記第３絶縁膜をパターニングする工程、
    （ｆ）前記第２領域の前記第３絶縁膜上に第２導電体膜を形成する工程、
    （ｇ）前記第１領域の前記複数の第１絶縁膜間の半導体基板を露出させる工程、
    （ｈ）前記第１領域の前記複数の第１絶縁膜間の半導体基板上に第４絶縁膜を形成する工程、
    （ｉ）前記第４絶縁膜上に第１導電体膜を形成する工程、
    （ｊ）前記第１領域の半導体基板に第１半導体領域を形成する工程、
    （ｋ）前記第１および第２領域の半導体基板にそれぞれ第２および第４半導体領域を形成する工程であって、前記第１半導体領域よりも高い不純物濃度を有する第２半導体領域および前記第３半導体領域よりも高い不純物濃度を有する第４半導体領域を形成する工程、
    を有し、
    前記第１絶縁膜の膜厚は前記第２および第３絶縁膜の膜厚よりも厚くなるように形成し、
    前記第３半導体領域は前記第４半導体領域および前記第１絶縁膜よりも深い位置に形成し、
    前記第１半導体領域は前記第２半導体領域よりも浅い位置に形成することを特徴とする半導体集積回路装置の製造方法。
58. 前記（ａ）工程において、前記第１絶縁膜は熱酸化法により形成することを特徴とする請求項５７記載の半導体集積回路装置の製造方法。
59. 前記（ａ）工程は、
    （ａ１）前記半導体基板に溝を形成する工程、
    （ａ２）前記溝内に前記第１絶縁膜を埋め込む工程、
    を有することを特徴とする請求項５７記載の半導体集積回路装置の製造方法。
60. 前記（ｄ）工程において、前記第３絶縁膜はＣＶＤ法により形成することを特徴とする請求項５７〜５９のいずれか１項に記載の半導体集積回路装置の製造方法。
61. 前記（ｅ）工程後に、前記第３絶縁膜に熱処理を施す工程を有することを特徴とする請求項６０記載の半導体集積回路装置の製造方法。
62. 前記（ｅ）工程において、前記第３絶縁膜は前記第１絶縁膜上でパターニングすることを特徴とする請求項５７〜６１のいずれか１項に記載の半導体集積回路装置の製造方法。
63. 前記（ｆ）工程において、前記第２導電体膜の端部を前記第３絶縁膜を介して前記第１絶縁膜上に形成することを特徴とする請求項６２記載の半導体集積回路装置の製造方法。
64. 前記（ｅ）工程における前記パターニングする工程は、前記第３絶縁膜のエッチングレートよりも前記第１絶縁膜のエッチングレートよりも大きくなる条件で行うことを特徴とする請求項５７〜６３のいずれか１項に記載の半導体集積回路装置の製造方法。
65. 半導体基板の第１領域に複数の第１ＭＩＳＦＥＴを有し、前記半導体基板の第２領域に複数の第２ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法であって、
    （ａ）前記第１および第２領域に複数の第１絶縁膜を形成する工程、
    （ｂ）前記第１領域の前記複数の第１絶縁膜間の半導体基板上に前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜を形成する工程、
    （ｃ）前記第１ゲート絶縁膜上に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
    （ｄ）前記第１領域の半導体基板に前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる第１半導体領域を形成する工程、
    （ｅ）前記第１領域の前記半導体基板に前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域を形成する工程であって、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる前記第２半導体領域を形成する工程、
    （ｆ）前記第２領域の前記複数の第１絶縁膜間の半導体基板上に前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜を形成する工程、
    （ｇ）前記第２ゲート絶縁膜上に前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
    （ｈ）前記第２領域の半導体基板に前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる第３半導体領域を形成する工程、
    （ｉ）前記第２領域の前記半導体基板に前記第３半導体領域よりも高い不純物濃度で形成された第４半導体領域を形成する工程であって、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる前記第４半導体領域を形成する工程、
    を有し、
    前記第２ゲート絶縁膜は前記第１ゲート絶縁膜よりも厚い膜厚で形成し、
    前記第１絶縁膜の膜厚は前記第１および第２ゲート絶縁膜の膜厚よりも厚くなるように形成し、
    前記第３半導体領域は、前記複数の第１絶縁膜のうち少なくとも一つを囲むように形成し、
    前記第１および第２半導体領域は、前記第１絶縁膜に囲まれるように形成することを特徴とする半導体集積回路装置の製造方法。
66. 半導体基板の第１領域に複数の第１ＭＩＳＦＥＴを有し、前記半導体基板の第２領域に複数の第２ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法であって、
    （ａ）前記第１および第２領域に複数の第１絶縁膜を形成する工程、
    （ｂ）前記第１領域の前記複数の第１絶縁膜間の半導体基板上に前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜を形成する工程、
    （ｃ）前記第１ゲート絶縁膜上に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
    （ｄ）前記第１領域の半導体基板に前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる第１半導体領域を形成する工程、
    （ｅ）前記第１領域の前記半導体基板に前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域を形成する工程であって、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる前記第２半導体領域を形成する工程、
    （ｆ）前記第２領域の前記複数の第１絶縁膜間の半導体基板上に前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜を形成する工程、
    （ｇ）前記第２ゲート絶縁膜上に前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
    （ｈ）前記第２領域の半導体基板に前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる第３半導体領域を形成する工程、
    （ｉ）前記第２領域の前記半導体基板に前記第３半導体領域よりも高い不純物濃度で形成された第４半導体領域を形成する工程であって、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる前記第４半導体領域を形成する工程、
    を有し、
    前記第２ゲート絶縁膜は前記第１ゲート絶縁膜よりも厚い膜厚で形成し、
    前記第１絶縁膜の膜厚は前記第１および第２ゲート絶縁膜の膜厚よりも厚くなるように形成し、
    前記第１ＭＩＳＦＥＴは、そのゲート長方向において、チャネル領域、前記第１半導体領域、前記第２半導体領域および前記第１絶縁膜の順に形成し、
    前記第２ＭＩＳＦＥＴは、そのゲート長方向において、チャネル領域、前記第３半導体領域、前記第１絶縁膜および前記第４半導体領域の順に形成することを特徴とする半導体集積回路装置の製造方法。
67. 前記（ｅ）工程と前記（ｉ）工程は同一工程で行うことを特徴とする請求項６５または６６記載の半導体集積回路装置の製造方法。
68. 前記第１絶縁膜は熱酸化法により形成することを特徴とする請求項６５〜６７のいずれか１項に記載の半導体集積回路装置の製造方法。
69. 前記（ａ）工程は、
    （ａ１）前記半導体基板に溝を形成する工程、
    （ａ２）前記溝内に前記第１絶縁膜を埋め込む工程、
    を有することを特徴とする請求項６５〜６７のいずれか１項に記載の半導体集積回路装置の製造方法。
70. 前記第２ゲート絶縁膜は、第２および第３絶縁膜を含む積層膜で形成することを特徴とする請求項６５〜６９のいずれか１項に記載の半導体集積回路装置の製造方法。
71. 前記第２ゲート電極の端部は、そのゲート長方向において、前記第３絶縁膜を介して前記第１絶縁膜上に形成することを特徴とする請求項７０記載の半導体集積回路装置の製造方法。
72. 半導体基板の第１領域に複数の第１ＭＩＳＦＥＴを有し、前記半導体基板の第２領域に複数の第２ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法であって、
    （ａ）前記第１領域の前記複数の第１絶縁膜間の半導体基板上に前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜を形成する工程、
    （ｂ）前記第１ゲート絶縁膜上に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
    （ｃ）前記第１領域の半導体基板に前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる第１半導体領域を形成する工程、
    （ｄ）前記第１領域の前記半導体基板に前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域を形成する工程であって、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる前記第２半導体領域を形成する工程、
    （ｅ）前記第２領域の前記複数の第１絶縁膜間の半導体基板上に前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜を形成する工程、
    （ｆ）前記第２ゲート絶縁膜上に前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
    （ｇ）前記第２領域の半導体基板に前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる第３半導体領域を形成する工程、
    （ｈ）前記第２領域の前記半導体基板に前記第３半導体領域よりも高い不純物濃度で形成された第４半導体領域を形成する工程であって、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる前記第４半導体領域を形成する工程、
    を有し、
    前記第３半導体領域は、前記第１半導体領域よりも深く形成し、
    前記第２ゲート絶縁膜は、第２および第３絶縁膜を含む積層膜で形成し、
    前記第２および第３絶縁膜の膜厚の和は前記第１ゲート絶縁膜の膜厚よりも大きくなるように形成することを特徴とする半導体集積回路装置の製造方法。
73. 半導体基板の第１ウェル領域に複数の第１ＭＩＳＦＥＴを有し、前記半導体基板の第２ウェル領域に複数の第２ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法であって、
    （ａ）第１ウェル領域上に前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜を形成する工程、
    （ｂ）前記第１ゲート絶縁膜上に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
    （ｃ）前記第１ウェル領域に前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる第１半導体領域を形成する工程、
    （ｄ）前記第１ウェル領域に前記第１半導体領域よりも高い不純物濃度で形成された第２半導体領域を形成する工程であって、前記第１ＭＩＳＦＥＴの第１ソースもしくは第１ドレイン領域の一部となる前記第２半導体領域を形成する工程、
    （ｅ）前記第２ウェル領域上に前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜を形成する工程、
    （ｆ）前記第２ゲート絶縁膜上に前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
    （ｇ）前記第２ウェル領域に前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる第３半導体領域を形成する工程、
    （ｈ）前記第２ウェル領域に前記第３半導体領域よりも高い不純物濃度で形成された第４半導体領域を形成する工程であって、前記第２ＭＩＳＦＥＴの第２ソースもしくは第２ドレイン領域の一部となる前記第４半導体領域を形成する工程、
    を有し、
    前記第２ウェル領域と接合を形成している領域における前記第３半導体領域の接合深さを、前記第１ウェル領域と接合を形成している領域における前記第１半導体領域の接合深さよりも深くなるように形成し、
    前記（ｅ）工程において、前記第２ゲート絶縁膜形成工程は、
    （ｅ１）前記第２ウェル領域上に第２絶縁膜を形成する工程、
    （ｅ２）前記第１および第２絶縁膜上に第３絶縁膜を形成する工程、
    を含み、
    前記第２および第３絶縁膜の膜厚の和は、前記第１ゲート絶縁膜の膜厚よりも大きくなるように形成することを特徴とする半導体集積回路装置の製造方法。
74. 前記第１、第２、第３および第４半導体領域はｎ型の導電性を示す領域であり、前記第１および第２ウェル領域はｐ型の導電型を示す領域であることを特徴とする請求項７３記載の半導体集積回路装置の製造方法。
75. 前記第１、第２、第３および第４半導体領域はｐ型の導電性を示す領域であり、前記第１および第２ウェル領域はｎ型の導電型を示す領域であることを特徴とする請求項７３記載の半導体集積回路装置の製造方法。
76. 前記半導体集積回路装置の製造方法は更に、
    （ｉ）前記半導体基板に複数の第１絶縁膜を形成する工程、
    を有し、
    前記第２ＭＩＳＦＥＴの第２ドレイン領域内に、前記第１および第２ゲート絶縁膜の膜厚よりも厚い前記第１絶縁膜を形成することを特徴とする請求項７３〜７５のいずれか１項に記載の半導体集積回路装置の製造方法。
77. 前記（ｄ）工程と前記（ｈ）工程は同一工程で行うことを特徴とする請求項７２〜７６のいずれか１項に記載の半導体集積回路装置の製造方法。
78. 前記第３絶縁膜はＣＶＤ法により形成することを特徴とする請求項７０〜７７のいずれか１項に記載の半導体集積回路装置の製造方法。
79. 前記第３半導体領域は前記第４半導体領域および前記第１絶縁膜よりも深い位置に形成し、
    前記第１半導体領域は前記第２半導体領域よりも浅い位置に形成することを特徴とする請求項５７〜７８のいずれか１項に記載の半導体集積回路装置の製造方法。
80. ゲート長方向において、前記第２ゲート電極の長さは前記第１ゲート電極の長さよりも長いことを特徴とする請求項５７〜７９のいずれか１項に記載の半導体集積回路装置の製造方法。
81. 前記第１および第２ＭＩＳＦＥＴによって、液晶表示装置駆動用の回路を構成することを特徴とする請求項６５〜８０のいずれか１項に記載の半導体集積回路装置の製造方法。