JP2004111479A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2004111479A5 JP2004111479A5 JP2002268970A JP2002268970A JP2004111479A5 JP 2004111479 A5 JP2004111479 A5 JP 2004111479A5 JP 2002268970 A JP2002268970 A JP 2002268970A JP 2002268970 A JP2002268970 A JP 2002268970A JP 2004111479 A5 JP2004111479 A5 JP 2004111479A5
- Authority
- JP
- Japan
- Prior art keywords
- source
- film
- semiconductor device
- insulating film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims 12
- 239000002184 metal Substances 0.000 claims 10
- 239000012535 impurity Substances 0.000 claims 5
- 239000000758 substrate Substances 0.000 claims 5
- 229910005883 NiSi Inorganic materials 0.000 claims 4
- 238000009792 diffusion process Methods 0.000 claims 4
- 239000010410 layer Substances 0.000 claims 4
- 229910021332 silicide Inorganic materials 0.000 claims 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 4
- 239000011229 interlayer Substances 0.000 claims 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 2
- 238000010438 heat treatment Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 claims 1
Claims (5)
- 半導体基板と、
前記半導体基板の主表面領域中に形成されるソース／ドレイン領域と、
前記ソース／ドレイン領域間のチャネル領域上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、Ｇｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極と、
前記ゲート電極上に形成され、ＮｉＳｉ１−ｙＧｅｙからなる第１の金属シリサイド膜と、
前記ソース／ドレイン領域上にそれぞれ形成され、ＮｉＳｉからなる第２，第３の金属シリサイド膜と
を有するＭＯＳＦＥＴを備えることを特徴とする半導体装置。 - Ｇｅ／（Ｓｉ＋Ｇｅ）組成比は、より好ましくは０．０４≦ｘ≦０．１６の範囲内であることを特徴とする請求項１に記載の半導体装置。
- 前記ＭＯＳＦＥＴ上に形成される層間絶縁膜と、前記層間絶縁膜の前記ゲート電極上に形成された第１のコンタクトホール内に形成される第１の金属プラグと、前記第１の金属プラグと前記第１の金属シリサイド膜との間に介在される第１のバリアメタル層と、前記層間絶縁膜の前記ソース／ドレイン領域上にそれぞれ形成された第２，第３のコンタクトホール内に形成される第２，第３の金属プラグと、前記第２，第３の金属プラグと前記第２の金属シリサイド膜との間に介在される第２，第３のバリアメタル層とを更に具備することを特徴とする請求項１または２に記載の半導体装置。
- 前記半導体基板中に形成されるウェル領域を更に具備し、前記ソース／ドレイン領域は前記ウェル領域中に形成され、且つ前記ソース／ドレイン領域は、ソース／ドレイン・エクステンションを有する構造であり、高濃度の第１，第２の不純物拡散領域と、これら第１，第２の不純物拡散領域におけるチャンネル領域の近傍に設けられる低濃度の第３，第４の不純物拡散領域とを有することを特徴とする請求項１乃至３いずれか１つの項に記載の半導体装置。
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にＧｅ／（Ｓｉ＋Ｇｅ）組成比がｘ（０＜ｘ＜０．２）のｐｏｌｙ−Ｓｉ１−ｘＧｅｘ層を含むゲート電極を形成する工程と、
前記半導体基板の主表面領域中に不純物を導入してソース／ドレイン領域を形成する工程と、
前記ゲート電極上及び前記ソース／ドレイン領域上にＮｉ膜を形成する工程と、
熱処理を行って、前記ゲート電極上のＮｉ膜をＮｉＳｉ１−ｙＧｅｙ膜に置換し、且つ前記ソース／ドレイン領域上のＮｉ膜をＮｉＳｉ膜に置換する工程と
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002268970A JP2004111479A (ja) | 2002-09-13 | 2002-09-13 | 半導体装置及びその製造方法 |
| CNB031567274A CN1252834C (zh) | 2002-09-13 | 2003-09-08 | 用自对准硅化物工艺形成的mosfet及其制造方法 |
| KR10-2003-0062948A KR100508840B1 (ko) | 2002-09-13 | 2003-09-09 | 살리사이드 프로세스를 이용하여 형성된 ｍｏｓｆｅｔ 및그 제조 방법 |
| TW092125040A TW200406849A (en) | 2002-09-13 | 2003-09-10 | MOSFET formed by self-aligned silicide process and method for producing the same |
| US10/660,555 US20040113209A1 (en) | 2002-09-13 | 2003-09-12 | MOSFET formed by using salicide process and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002268970A JP2004111479A (ja) | 2002-09-13 | 2002-09-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004111479A JP2004111479A (ja) | 2004-04-08 |
| JP2004111479A5 true JP2004111479A5 (ja) | 2005-02-10 |
Family
ID=32267040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002268970A Pending JP2004111479A (ja) | 2002-09-13 | 2002-09-13 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20040113209A1 (ja) |
| JP (1) | JP2004111479A (ja) |
| KR (1) | KR100508840B1 (ja) |
| CN (1) | CN1252834C (ja) |
| TW (1) | TW200406849A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1700478A (zh) * | 2004-05-17 | 2005-11-23 | 富士通株式会社 | 半导体器件及其制造方法 |
| US20050253205A1 (en) * | 2004-05-17 | 2005-11-17 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| KR100678314B1 (ko) * | 2004-12-15 | 2007-02-02 | 동부일렉트로닉스 주식회사 | 저접촉저항을 갖는 반도체 소자의 제조방법 |
| KR100731096B1 (ko) | 2005-12-28 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 이의 제조방법 |
| US8258057B2 (en) * | 2006-03-30 | 2012-09-04 | Intel Corporation | Copper-filled trench contact for transistor performance improvement |
| US7566605B2 (en) * | 2006-03-31 | 2009-07-28 | Intel Corporation | Epitaxial silicon germanium for reduced contact resistance in field-effect transistors |
| JP4983087B2 (ja) * | 2006-04-27 | 2012-07-25 | 富士通セミコンダクター株式会社 | 成膜方法、半導体装置の製造方法、コンピュータ可読記録媒体、スパッタ処理装置 |
| JP2008071890A (ja) * | 2006-09-13 | 2008-03-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP5309454B2 (ja) * | 2006-10-11 | 2013-10-09 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2008141003A (ja) * | 2006-12-01 | 2008-06-19 | Toshiba Corp | 半導体装置の製造方法 |
| JP5211503B2 (ja) * | 2007-02-16 | 2013-06-12 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| TW200910526A (en) * | 2007-07-03 | 2009-03-01 | Renesas Tech Corp | Method of manufacturing semiconductor device |
| CN102446970B (zh) * | 2011-08-29 | 2014-05-28 | 上海华力微电子有限公司 | 一种防止酸槽清洗空洞形成的半导体器件及其制备方法 |
| CN110571190B (zh) * | 2018-06-05 | 2022-02-08 | 中芯国际集成电路制造(上海)有限公司 | 接触插塞的形成方法和刻蚀方法 |
| US11222820B2 (en) * | 2018-06-27 | 2022-01-11 | International Business Machines Corporation | Self-aligned gate cap including an etch-stop layer |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2740087B2 (ja) * | 1992-08-15 | 1998-04-15 | 株式会社東芝 | 半導体集積回路装置の製造方法 |
| US5427964A (en) * | 1994-04-04 | 1995-06-27 | Motorola, Inc. | Insulated gate field effect transistor and method for fabricating |
| JP3219996B2 (ja) * | 1995-03-27 | 2001-10-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3199015B2 (ja) * | 1998-02-04 | 2001-08-13 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6063680A (en) * | 1998-02-19 | 2000-05-16 | Texas Instruments - Acer Incorporated | MOSFETS with a recessed self-aligned silicide contact and an extended source/drain junction |
| JP3547419B2 (ja) * | 2001-03-13 | 2004-07-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6506637B2 (en) * | 2001-03-23 | 2003-01-14 | Sharp Laboratories Of America, Inc. | Method to form thermally stable nickel germanosilicide on SiGe |
| TWI284348B (en) * | 2002-07-01 | 2007-07-21 | Macronix Int Co Ltd | Method for fabricating raised source/drain of semiconductor device |
-
2002
- 2002-09-13 JP JP2002268970A patent/JP2004111479A/ja active Pending
-
2003
- 2003-09-08 CN CNB031567274A patent/CN1252834C/zh not_active Expired - Fee Related
- 2003-09-09 KR KR10-2003-0062948A patent/KR100508840B1/ko not_active IP Right Cessation
- 2003-09-10 TW TW092125040A patent/TW200406849A/zh unknown
- 2003-09-12 US US10/660,555 patent/US20040113209A1/en not_active Abandoned
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100190757B1 (ko) | 모스 전계 효과 트랜지스터 형성방법 | |
| JP2007511071A5 (ja) | ||
| JP2002313810A5 (ja) | ||
| JP2000196037A5 (ja) | 半導体集積回路装置 | |
| JP2004111479A5 (ja) | ||
| JP2003273240A5 (ja) | ||
| JP2005086157A5 (ja) | ||
| KR100327347B1 (en) | Metal oxide semiconductor field effect transistor having reduced resistance between source and drain and fabricating method thereof | |
| JP2007013145A5 (ja) | ||
| JP2009283496A5 (ja) | ||
| JP2002170888A5 (ja) | 半導体集積回路装置 | |
| ATE475986T1 (de) | Verfahren zum herstellen eines halbleiterbauelements | |
| JP2004014875A5 (ja) | ||
| WO2005045892A3 (en) | Confined spacers for double gate transistor semiconductor fabrication process | |
| US20090250756A1 (en) | N-type schottky barrier tunnel transistor and manufacturing method thereof | |
| JP2004134687A5 (ja) | ||
| US7468303B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2006345003A5 (ja) | ||
| JP2005109389A5 (ja) | ||
| JP2003224261A5 (ja) | ||
| TW200629557A (en) | Semiconductor device and fabricating method for thereof | |
| JP2003152101A5 (ja) | 半導体集積回路装置の製造方法 | |
| US7084458B1 (en) | Semiconductor device having triple LDD structure and lower gate resistance formed with a single implant process | |
| JP2005333118A5 (ja) | ||
| TW564496B (en) | Semiconductor device and method of manufacturing the same |