KR100807597B1 - 반도체 소자의 제조 방법 - Google Patents

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김용수
양홍선
조흥재
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Abstract

본 발명은 캐리어의 이동성 열화를 개선하여 드레인 전류 특성을 향상시키는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 제조 방법은 NMOS 영역과 PMOS 영역이 정의된 기판 상에 양측벽에 스페이서가 구비된 게이트 라인을 형성하는 단계; 상기 게이트 라인을 포함한 기판 상에 압축 응력을 갖는 식각정지막을 형성하는 단계; 및 상기 NMOS 영역에 선택적으로 자외선을 조사하여 상기 NMOS 영역에 형성되어 있는 식각정지막을 인장 응력을 갖는 식각정지막으로 조성을 변경하는 단계를 포함하며, 이에 따라 본 발명은 고속 동작 및 저파워 소자에 구현하는 경우 임베디드 실리콘게르마늄(Embedded SiGe)과 같은 기술을 사용하지 않고도 드레인 전류를 개선할 수 있는 효과가 있다.
MOSFET, 드레인 전류(Drain current), 압축 응력(Compressive pressure), 인장 응력(Tensile stress)

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 4는 LPCVD 증착 조건에 따른 박막 응력을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 소자분리막
33 : 게이트절연막 34 : 게이트전도막
35 : 게이트금속막 36 : 게이트하드마스크
37 : 재산화막 38 : LDD 영역
39 : 게이트스페이서 40A, 40B : 소스/드레인 영역
41 : 압축응력을 갖는 실리콘질화막 42 : 보호막
43 : 층간절연막 44 : 플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 드레인 전류(Drain Current) 특성을 개선하는데 적합한 반도체 소자의 제조 방법에 관한 것이다.
메모리 반도체 소자의 고밀도화가 진행됨에 따라 작은 면적의 소자에서 높은 전류 구동 능력(Current Driving Capability) 및 단채널마진(Short Channel Effect Margin)을 확보하기 위해 낮은 기판 스레솔드 스윙(Sub Threshold Swing, SS) 및 DIBL(Drain Induced Barrier Lowing) 값을 갖는 n/p CMOS 트랜지스터를 확보하는 것이 매우 중요한 문제로 대두되고 있다. 이러한 단채널마진(이하, SCE. Ioff 누설 감소) 확보를 위해 DRAM 셀 트랜지스터의 경우는 실리콘 기판을 리세스 하여 유효채널길이(Effective Channel Length)를 증가하거나 소자분리막을 리세스하여, 즉 핀 형태의 활성 영역을 형성하여 게이트의 유효채널길이를 증가시키는 방법 등이 제안/적용되고 있다. 이에 반하여 높은 동작 속도 및 저파워 제품을 구현하기 위한 CMOS의 경우에는 즉, 구동 전류(Driving current)를 확보하기 위해 게이트 절연막의 두께, 얇은 접합 깊이(Thin junction depth) 및 수퍼스팁리트로그레이드(Super Steep Retrograde, SSR)과 같은 채널 엔지니어링(Channel Enginerring)이 연구되고 있다.
소자의 집적도(Technology Shrinkage)에 따른 이동성 열화(Mobility Degradation) 문제점을 개선하기 위하여 여러 방법들이 연구되고 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1에 도시된 바와 같이, NMOS와 PMOS가 정의된 기판(11)의 소정 영역에 소자분리막(12)을 형성한다. 그리고나서, 기판(11) 상에 게이트 절연막(13), 게이트 폴리실리콘막(14), 게이트 금속막(15) 및 게이트 하드마스크(16)가 적층된 게이트 라인(G)을 형성한다. 게이트 라인(G)을 형성한 후 게이트 재산화 공정(Gate Reoxidation)을 실시하여 게이트 패터닝시 발생한 기판(11)의 식각 손실을 보상한다. 게이트 재산화 공정 후 게이트 라인(G)의 게이트 절연막(13), 게이트 폴리실리콘막(14) 및 게이트 금속막(15)의 양측벽 일부가 산화되어 재산화막(17)이 형성된다. 이어서, LDD 이온 주입 공정을 실시하여 게이트 라인(G)의 양측 하부 반도체 기판(11) 내부에 LDD 영역(18)을 형성한다. 그리고 나서, 게이트 라인(G)의 양측벽에 게이트 스페이서(19)를 형성한 후 소스/드레인 이온 주입을 진행하여 소스/드레인 영역(20)을 형성한다. 계속해서, 기판(11)의 NMOS 영역 상에 형성된 게이트 라인(G) 표면을 따라 인장 응력(Tensile stress)를 가지는 식각정지막(21A)을, PMOS 영역 상에 형성된 게이트 라인(G) 표면을 따라 압축 응력(compressive stress)를 가지는 식각정지막(21B)을 형성한다.
종래 기술에서는, (100) 방향성의 기판에 게이트 채널 방향이 <110>에 평행한 p/n MOSFET의 전자/정공(Electric/Hole)의 이동성을 개선하기 위해서는 MOSFET의 식각정지막(Etch Stop Layer)으로 각각 압축 응력과 인장 응력을 갖는 실리콘질 화막(Si3N4)을 p/n MOSFET에 각각 따로 적용하였다.
이러한 방법은 한 종류의 MOSFET의 동작 전류를 개선하기 위해 특정 응력을 갖는 박막을 특정 트랜지스터에 각각 사용하여야 하는 어려움이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 캐리어의 이동성 열화를 개선하여 드레인 전류 특성을 향상시키는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 제조 방법은 NMOS 영역과 PMOS 영역이 정의된 기판 상에 양측벽에 스페이서가 구비된 게이트 라인을 형성하는 단계; 상기 게이트 라인을 포함한 기판 상에 압축 응력을 갖는 식각정지막을 형성하는 단계; 및 상기 NMOS 영역에 선택적으로 자외선을 조사하여 상기 NMOS 영역에 형성되어 있는 식각정지막을 인장 응력을 갖는 식각정지막으로 조성을 변경하는 단계를 포함한다.
또한, 본 발명은 NMOS 영역과 PMOS 영역이 정의된 기판 상에 게이트 라인을 형성하는 단계; 상기 게이트 라인이 형성된 상기 기판의 단차를 따라 압축 응력을 갖는 스페이서막을 형성하는 단계; 상기 NMOS 영역에 선택적으로 자외선을 조사하여 상기 NMOS 영역에 형성되어 있는 스페이서막을 인장 응력을 갖는 스페이서막으로 조성을 변경하는 단계; 및 상기 스페이서막을 식각하여 상기 게이트 라인의 측벽에 스페이서를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
(제1실시예)
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 웰 공정 및 채널 이온 주입이 진행되고, 소자분리막(32)이 형성된 기판(31)의 소정 영역 상에 게이트절연막(33), 게이트전도막(34), 게이트금속막(35) 및 게이트하드마스크(36)가 적층된 게이트 라인(G)을 형성한다. 여기서 게이트절연막(33)은 퍼니스(Furnace) 장비에서 열산화(Thermal oxidation)하여 형성하며, 형성된 게이트절연막(33) 표면을 낮은 에너지(<1.5eV)를 갖는 플라즈마로 질화(nitride)한다. 이러한 플라즈마 질화 처리는 게이트 라인(G)으로부터 이온 주입, 즉 보론이 기판(31)내로 유입되는 것을 막을 수 있다.
게이트전도막(34)은 언도프드 폴리실리콘막(Undoped Poly-si) 또는 보론/인이 도핑된 폴리실리콘막을 사용한다. NMOS의 경우 인(Ph) 또는 비소(As), PMOS의 경우 보론(B) 또는 이불화보론(BF2)을 주입한다.
게이트금속막(35)은 텅스텐막(W) 또는 텅스텐실리사이드막(WSi)을 단일층으로 사용하거나, WN/W, WSi/WN/W, WSi/TiN/WSi/WN/W 및 Ti/TiN/WSi/WN/W 의 적층 구조를 사용한다. 한편, 게이트금속막(35)을 증착하기 전에 급속열처리 공정(Rapid Thermal Process)을 실시한다.
게이트 라인(G)을 형성하기 위한 게이트 패터닝(Gate patterning) 공정시 기판(31) 및 게이트절연막(33)의 식각 손실을 보상하고, 게이트전도막(34)의 끝단부의 전계 과밀(Field Crowding) 게이트 재산화(Gate Reoxidation) 공정을 실시한다. 게이트 재산화 공정시 기판(31) 표면 및 게이트절연막(33), 게이트폴리실리콘막(34) 및 게이트금속막(35)의 측벽의 일부가 산화되어 재산화막(37)이 형성된다.
다음으로, 저농도 이온 주입 공정을 실시하여 게이트 라인(G)의 양측 하부의 기판(31) 내에 LDD 영역(38)을 형성한다. LDD 영역(38)을 형성하므로서, 핫캐리어열화 및 단채널효과를 감소시킬 수 있다.
계속해서, 게이트 라인(G) 및 기판(31)의 표면을 따라 게이트 스페이서용 물질막을 증착하고 전면 식각(Blanket etch)을 진행하여 게이트스페이서(39)를 형성한다. 스페이서용 물질막으로는 산화막(oxide) 또는 질화막(nitride)을 사용할 수 있으며 이들의 적층막을 사용할 수도 있다. 또한, 도시하지 않았지만 게이트 스페이서용 물질막 증착 전 스트레스 버퍼층(Stress Buffer Layer)을 삽입할 수 있다.
이어서, 핫 캐리어 열화 및 단채널효과(SCE)를 감소시키기 위해 소스/드레인 이온 주입을 실시하고 열처리 공정을 실시하여 소스/드레인 영역(40A, 40B)을 형성한다.
다음으로, 기판(31) 및 게이트 라인(G)의 표면을 따라 식각정지막(etch stop layer)으로 압축응력을 가지는 실리콘질화막(41)을 증착한다. 압축응력을 가지는 실리콘질화막(41)은 실리콘 웨이퍼에 대해 채널의 캐리어 방향을 <100> 방향과 평행하게 증착한다.
압축응력을 가지는 실리콘질화막(41)은 저압화학기상증착(Low Pressure Chemical Vapor Deposition) 또는 원자층증착(Atomic Layer Deposition)으로 증착하고, DCS(Si2Cl2H2)와 암모니아(NH3)를 소스로 사용한다. DCS와 암모니아의 분압(Partial Pressure)비는 적어도 1:5로 유지하며, 응력의 크기가 적어도 -0.5G Pascal(-1E9 Netown/m2)를 가지며, 10∼50㎚ 두께로 형성한다. 압축응력을 가지는 실리콘질화막(41)은 실리콘이 다량 함유된 실리콘질화막(Si rich SiNX, x<1.3)을 사용한다.
도 2b에 도시된 바와 같이, 기판(31)의 PMOS 영역 상에 보호막(42)을 증착하여 NMOS 영역을 오픈시킨다. 그리고 적어도 450℃ 이하의 기판(31) 온도를 유지하면서, 보호막(42)을 베리어로 자외선(Ultra Violet)을 조사하여 압축응력을 가지는 실리콘질화막(41)을 인장응력을 가지는 실리콘질화막(41A)으로 조성을 변화시킨다.
압축응력을 가지는 실리콘질화막(41)은 주로 실리콘을 다량 함유한 실리콘질화막(Si-rich SiNX, x<1.3)으로 박막 내 Si-H와 N-H 본드(bond)를 많이 함유하고 있는데, 압축응력을 가지는 실리콘질화막(41)에 자외선을 조사하면, 자외선이 Si-H 및 N-H 본드를 파괴, [H]를 제거하여 순수한 실리콘질화막으로 변화되므로서, 박막의 응력은 압축응력에서 인장응력으로 변하게 된다.(도 4 함께 참조) 자외선의 에너지는 Si-N 본딩에 데미지를 가할 수 있는 4.5eV(275㎚) 보다는 작고 Si-H 및 N-H 본드를 파괴할 수 있는 3.1eV(400㎚) 정도의 값을 가져야 한다.
한편, 보호막(42)은 포토레지스트(Photoresist) 또는 비정질 카본(Amorphous Carbon)을 사용한다.
도 2c에 도시된 바와 같이, O2 스트립(Strip)으로 보호막을 제거한 후, 게이트 라인(G)을 포함한 기판(31)의 전면에 층간절연막(43)을 증착한다. 그리고 나서, 층간절연막(43)을 관통하면서 소스/드레인 영역(40A, 40B)과 콘택되는 소스/드레인 콘택(43)을 형성한다.
(제2실시예)
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 3a에 도시된 바와 같이, 웰 공정 및 채널 이온 주입이 진행되고, 소자분리막(52)이 형성된 기판(51)의 소정 영역 상에 게이트절연막(53), 게이트전도막(54), 게이트금속막(55) 및 게이트 하드마스크(56)가 적층된 게이트 라인(G)을 형성한다. 여기서 게이트절연막(53)은 퍼니스(Furnace) 장비에서 열산화(Thermal oxidation)하여 형성하며, 형성된 게이트절연막(53) 표면을 낮은 에너지(<1.5eV)를 갖는 플라즈마로 질화(nitride)한다. 이러한 플라즈마 질화 처리는 게이트 라인(G)으로부터 이온 주입, 즉 보론이 기판(51)내로 유입되는 것을 막을 수 있다.
게이트전도막(54)은 언도프드 폴리실리콘막(Undoped Poly-si) 또는 보론/인 이 도핑된 폴리실리콘막을 사용한다. NMOS의 경우 인(Ph) 또는 비소(As), PMOS의 경우 보론(B) 또는 이불화보론(BF2)을 주입한다.
게이트금속막(55)은 텅스텐막(W) 또는 텅스텐실리사이드막(WSi)을 단일층으로 사용하거나, WN/W, WSi/WN/W, WSi/TiN/WSi/WN/W 및 Ti/TiN/WSi/WN/W 의 적층 구조를 사용한다. 한편, 게이트금속막(55)을 증착하기 전에 급속열처리 공정(Rapid Thermal Process)을 실시한다.
게이트 라인(G)을 형성하기 위한 게이트 패터닝(Gate patterning) 공정시 기판(51) 및 게이트절연막(53)의 식각 손실을 보상하고, 게이트전도막(54)의 끝단부의 전계 과밀을 방지하기 위해 게이트 재산화(Gate Reoxidation) 공정을 실시한다. 게이트 재산화 공정시 기판(51) 표면 및 게이트절연막(53), 게이트폴리실리콘막(54) 및 게이트금속막(55)의 측벽의 일부가 산화되어 재산화막(57)이 형성된다.
다음으로, 저농도 이온 주입 공정을 실시하여 게이트 라인의 양측 하부의 기판(51) 내에 LDD 영역(58)을 형성한다. LDD 영역(58)을 형성하므로서, 핫캐리어열화 및 단채널효과를 감소시킬 수 있다.
계속해서, 게이트 라인(G) 및 기판(51)의 표면을 따라 게이트 스페이서용 물질막을 증착한다. 스페이서용 물질막으로 압축응력을 가지는 질화막(59)을 사용하는데, 압축응력을 가지는 질화막(59)은 저압화학기상증착(Low Pressure Chemical Vapor Deposition) 또는 원자층증착(Atomic Layer Deposition)으로 증착하고, DCS(Si2Cl2H2)와 암모니아(NH3)를 소스로 사용한다. DCS와 암모니아의 분압(Partial Pressure)비는 적어도 1:5로 유지하며, 응력의 크기가 적어도 -0.5G Pascal(-1E9 Netown/m2)를 가지며, 10∼50㎚ 두께로 형성한다.
도 3b에 도시된 바와 같이, 기판(51)의 PMOS 영역 상에 보호막(61)을 증착하여 NMOS 영역을 오픈시킨다. 그리고 적어도 400℃ 이하의 기판(51) 온도를 유지하면서, 보호막(61)을 베리어로 자외선을 조사하여 압축응력을 가지는 질화막(59)을 인장응력을 가지는 질화막(60)으로 조성을 변화시킨다.
압축응력을 가지는 질화막(59)은 주로 실리콘을 다량 함유한 실리콘질화막(Si-rich SiNX, x<1.3)으로 박막 내 Si-H와 N-H 본드(bond)를 많이 함유하고 있는데, 압축응력을 가지는 질화막(59)에 자외선을 조사하면, 자외선이 Si-H 및 N-H 본드를 파괴, [H]를 제거하여 순수한 실리콘질화막으로 변화되므로서, 박막의 응력은 압축응력에서 인장응력으로 변하게 된다.(도 4 함께 참조) 자외선의 에너지는 Si-N 본딩에 데미지를 가할 수 있는 4.5eV(275㎚) 보다는 작고 Si-H 및 N-H 본드를 파괴할 수 있는 3.1eV(400㎚) 정도의 값을 가져야 한다.
한편, 보호막(61)은 포토레지스트(Photoresist) 또는 비정질 카본(Amorphous Carbon)을 사용한다.
도 3c에 도시된 바와 같이, 압축응력을 가지는 질화막과 자외선을 조사하여조성이 변한 인장응력을 가지는 질화막을 전면 식각하여 게이트스페이서(59A, 60A)를 형성한다. 즉, NMOS 영역의 게이트스페이서(60A)는 인장응력을 갖고, PMOS 영역의 게이트스페이서(59A)는 압축응력을 갖는다.
이어서, 핫 캐리어 열화 및 단채널효과를 감소시키기 위해 소스/드레인 이온 주입을 실시하고 열처리 공정을 실시하여 소스/드레인 영역(63A, 63B)을 형성한다.
계속해서, O2 스트립(Strip)으로 보호막을 제거한 후, 게이트 라인(G)을 포함한 기판(51)의 전면에 층간절연막(64)을 증착한다. 그리고 나서, 층간절연막(64)을 관통하면서 소스/드레인 영역(63A, 63B)과 콘택되는 소스/드레인 콘택(65)을 형성한다.
도 4는 LPCVD 증착 조건에 따른 박막 응력을 나타낸 도면이다.
도 4를 참조하면, 응력이 클수록 수소 함유량은 적어지고, 응력이 커질수록 수소 함유량은 많아진다. 응력과 수소 함유량은 반비례 관계를 가짐을 알 수 있다. [참고문헌 : V.Toivola, et.al. JAP 94]
상술한 바와 같이, NMOS 영역에는 인장응력을 갖는 실리콘질화막을 식각정지막 또는 게이트 스페이서로 적용하고 PMOS 영역에는 압축응력을 갖는 실리콘질화막을 식각정지막 또는 게이트 스페이서로 적용하므로서, 각각의 트랜지스터가 달리 요구하는 응력을 채널에 가할 수 있다.
본 발명은 (100) 실리콘 기판에 <100> 방향의 게이트 채널을 사용하는데도 적용 가능하다.
본 발명은 워드라인의 저저항(low resistance) 특성을 확보하기 위해 게이트 전극으로 폴리실리콘 대신에 n+ 또는 p+ 폴리실리콘/WSi, n+ 또는 p+ 폴리실리콘/WN/W, n+ 또는 p+ 폴리실리콘/WSi/W, n+ 또는 p+ 폴리실리콘/WSi/TiN/WSi/WN/W 등의 실리사이드를 이용하는 경우 뿐만 아니라 폴리실리콘으로 게이트 전극을 형성한 후 니켈(Ni) 또는 코발트(Co)박막을 증착한 후 열공정으로 니켈실리사이드(NiSi) 또는 코발트실리사이드(CoSi)를 구현하는 살리사이드(Salicide) 공정에 적용 가능하다.
듀얼(dual) 게이트절연막 구조(scheme)를 적용한 DRAM 소자에서 주변회로영역(peri) 부분은 얇은 게이트절연막을 셀영역은 두꺼운 게이트절연막을 구현한 후에도 N2 플라즈마 처리를 진행하여 산화막/질화막의 스택을 구현하는 경우에도 적용된다.
본 발명은 활성 채널의 모양을 플래너 게이트 뿐만 아니라 핀 형태를 사용한 MOSFET를 적용하여 DRAM, SRAM 및 비휘발성 메모리 소자(non volatile memory) 등에 광범위하게 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 고속 동작 및 저파워 소자에 구현하는 경우 임베디드 실리콘게르마늄(Embedded SiGe)과 같은 기술을 사용하지 않고도 드레인 전류를 개선할 수 있는 효과가 있다.

Claims (19)

  1. NMOS 영역과 PMOS 영역이 정의된 기판 상에 양측벽에 스페이서가 구비된 게이트 라인을 형성하는 단계;
    상기 게이트 라인을 포함한 기판 상에 압축 응력을 갖는 식각정지막을 형성하는 단계; 및
    상기 NMOS 영역에 선택적으로 자외선을 조사하여 상기 NMOS 영역에 형성되어 있는 식각정지막을 인장 응력을 갖는 식각정지막으로 조성을 변경하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 NMOS 영역에 형성되어 있는 식각정지막을 인장 응력을 갖는 식각정지막으로 조성을 변경하는 단계는,
    상기 기판의 PMOS 영역 상부에 보호막을 형성하는 단계;
    상기 보호막을 베리어로 상기 NMOS 영역에 자외선을 조사하는 단계; 및
    상기 보호막을 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 자외선을 조사하는 단계는,
    적어도 450℃의 기판 온도로 가열하면서, 3.1eV(400㎚)∼4.5eV(275㎚)의 에너지로 조사하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 보호막은 포토레지스트 또는 비정질 카본을 사용하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 압축응력을 갖는 식각정지막은 10∼50㎚ 두께의 실리콘을 다량 함유하는 실리콘질화막(SiNX, x<1.3)을 사용하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 실리콘을 다량 함유하는 실리콘질화막은 저압화학기상증착 또는 원자층증착으로 형성하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 실리콘을 다량 함유하는 실리콘질화막은 DCS(Si2Cl2H2)와 NH3를 소스로 사용하면서, DCS와 NH3 간의 분압비는 적어도 1:5로 유지하며, -0.5GPascal(-1E9 Netown/m2)의 응력을 가지는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 압축응력을 갖는 식각정지막은 실리콘을 다량 함유하는 실리콘질화막(SiNX, x<1.3)이고, 상기 자외선조사에 의해 순수 실리콘질화막(Si3N4)으로 조성이 변경되는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 스페이서가 형성된 게이트 라인을 형성하는 단계는,
    상기 기판 상에 게이트 절연막, 게이트 전도막, 게이트 금속막 및 게이트 하드마스크가 적층된 상기 게이트 라인을 형성하는 단계;
    게이트 재산화 공정을 실시하여 상기 게이트 라인의 상기 게이트 절연막, 게이트 전도막 및 상기 게이트 금속막의 측벽을 산화시키는 단계;
    LDD 이온 주입 공정을 진행하여 상기 게이트 라인의 측벽 하부 기판 내에 LDD 영역을 형성하는 단계;
    상기 게이트 라인의 측벽에 상기 스페이서를 형성하는 단계; 및
    상기 스페이서를 베리어로 소스/드레인 이온 주입 공정을 진행하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. NMOS 영역과 PMOS 영역이 정의된 기판 상에 게이트 라인을 형성하는 단계;
    상기 게이트 라인이 형성된 상기 기판의 단차를 따라 압축 응력을 갖는 스페이서막을 형성하는 단계;
    상기 NMOS 영역에 선택적으로 자외선을 조사하여 상기 NMOS 영역에 형성되어 있는 스페이서막을 인장 응력을 갖는 스페이서막으로 조성을 변경하는 단계; 및
    상기 스페이서막을 식각하여 상기 게이트 라인의 측벽에 스페이서를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 압축응력을 갖는 스페이서막은 10∼50㎚ 두께의 실리콘을 다량 함유하는 실리콘질화막(Si rich SiNX, x<1.3)을 사용하는 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 NMOS 영역에 형성되어 있는 스페이서막을 인장 응력을 갖는 스페이서막으로 조성을 변경하는 단계는,
    상기 기판의 PMOS 영역 상부에 보호막을 형성하는 단계;
    상기 보호막을 베리어로 상기 NMOS 영역에 자외선을 조사하는 단계; 및
    상기 보호막을 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 자외선을 조사하는 단계는,
    적어도 450℃의 기판 온도로 가열하면서, 3.1eV(400㎚)∼4.5eV(275㎚)의 에너지로 조사하는 반도체 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 보호막은 포토레지스트 또는 비정질 카본을 사용하는 반도체 소자의 제조 방법.
  15. 제10항에 있어서,
    상기 압축응력을 갖는 스페이서막은 실리콘을 다량 함유하는 실리콘질화막(Si rich SiNX, x<1.3)이고, 상기 자외선조사에 의해 순수 실리콘질화막(Si3N4)으로 조성이 변경되는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 압축응력을 갖는 스페이서막은 저압화학기상증착 또는 원자층증착으로 형성하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 압축응력을 갖는 스페이서막은 DCS(Si2Cl2H2)와 NH3를 소스로 사용하면서, DCS와 NH3 간의 분압비는 적어도 1:5로 유지하며, -0.5GPascal(-1E9 Netown/m2)의 응력을 가지는 반도체 소자의 제조 방법.
  18. 제10항에 있어서,
    상기 인장응력을 갖는 스페이서막은 순수 실리콘질화막(Si3N4)을 포함하는 반도체 소자의 제조 방법.
  19. 제10항에 있어서,
    상기 스페이서막을 식각하여 상기 게이트 라인의 측벽에 스페이서를 형성한 후, 상기 스페이서를 베리어로 소스/드레인 이온 주입 공정을 진행하는 단계를 포함하는 반도체 소자의 제조 방법.
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