JP2004260179A - 高電圧デュアルゲート素子の形成方法 - Google Patents

高電圧デュアルゲート素子の形成方法 Download PDF

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Abstract

【課題】素子分離層の損傷を抑制できる高電圧デュアルゲート素子の形成方法を提供する。
【解決手段】低電圧素子形成領域及び高電圧素子形成領域を有する半導体基板の高電圧素子形成領域に高電圧Ｎ型ウェル領域２４及び高電圧Ｐ型ウェル領域２５を形成する。次に、高電圧Ｎ型ウェル領域２４及び高電圧Ｐ型ウェル領域２５内に高電圧ＮＭＯＳトランジスターのソース／ドレーン領域２７及び高電圧ＰＭＯＳトランジスターのソース／ドレーン領域２６を形成する。さらに、素子隔離領域にＳＴＩ工程による素子分離層３１を形成して全面にバッファー用ナイトライド３２を形成する。バッファー用ナイトライド３２上に高電圧用ゲート酸化膜３３を形成して高電圧素子形成領域だけを残し、低電圧形成領域に低電圧Ｐ型ウェル領域３５、低電圧Ｎ型ウェル領域３４を形成して表面に低電圧用ゲート酸化膜３６を形成する。
【選択図】図２ｐ

Description

本発明は 半導体素子の製造方法に関するもので、特にナイトライド膜を形成するための選択的なエッチング工程の後に高電圧ゲート酸化膜を形成して素子分離層の損傷を抑制できる高電圧デュアルゲート素子の形成方法に関するものである。
通常、ＬＤＩ（ＬＣＤ Ｄｒｉｖｅｒ ＩＣ）製品のような電力素子製品は、素子駆動時ロジック回路の駆動のための低電圧（Ｌｏｗ Ｖｏｌｔａｇｅ、ＬＶ）動作とＬＣＤの駆動のための高電圧（Ｈｉｇｈ Ｖｏｌｔａｇｅ、ＨＶ）動作を必要とするので、ゲート酸化膜をデュアルゲート構造で作らなければならず、微細線幅プロセスの趨勢によってＴＩ（Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程の採用が不可避な状態である。
しかし、ＴＩ工程により形成されたＳＴＩ（浅溝型素子分離）構造にデュアルゲート酸化膜の製造工程をそのまま適用すれば、ＨＶ用デュアルゲート酸化膜を形成する時、ＬＶ領域のＳＴＩリセスが過度に発生して素子の特性に致命的な損傷が加わるようになる。
なぜなら、ＳＴＩ構造のギャップフィルに使われる膜質は、ＵＳＧやＨＤＰのようなＣＶＤ酸化膜である反面、ゲート酸化膜としては熱酸化膜材質の膜質が使われるので、熱酸化膜でデュアル酸化膜を形成する時、熱酸化膜とＣＶＤ酸化膜との間のウェットエッチング率の差によりアクティブ領域とフィールド領域との境界面にひどいデント（ｄｅｎｔ）が発生するためである。
以下、添付図面を参照して従来技術の高電圧（高耐圧）デュアルゲート素子について説明する。
図１は従来技術の高電圧デュアルゲート素子の構造を示す断面図である。
図１に示すように、ＨＶナイトライドのエッチング時ＨＶアクティブ部位とＳＴＩ上のナイトライドとの厚さの差によってアクティブ部位のナイトライドを完全に除去するドライエッチング工程で充分ではないことがわかる。
これはエッチング選択比によってＳＴＩ上のＨＤＰ酸化膜の損失及びトレンチコーナーのシリコンが影響を受けるという問題点がある。
また、ウェットエッチングでナイトライドを除去する時にも、Ｈ3ＰＯ4のナイトライドとＨＤＰとのエッチング選択比が〜１であるため、相変らず酸化膜のリセスが発生して、ロジック部位のナイトライドが損失する。
しかし、このような従来技術の高電圧デュアルゲート素子は次のような問題点がある。
高電圧素子領域におけるナイトライドエッチング時に、アクティブ領域部位とＳＴＩ上のナイトライドとの厚さの差によるエッチング選択比によりＳＴＩ上のＨＤＰ酸化膜の損失及びトレンチコーナーのシリコンが影響を受けるという問題点である。
また、ウェットエッチングでナイトライドを除去する時にもフィールド酸化膜のリセスが発生して、ロジック部位のナイトライドが損失する。
前述した従来技術の問題を解決するためになされた本発明は、ナイトライド膜の形成のための選択的エッチング工程後に、高電圧（高耐圧）ゲート酸化膜を形成して素子分離層の損傷を抑制できる高電圧（高耐圧）デュアルゲート素子の形成方法を提供することにその目的がある。
このような目的を達成するための本発明に係る高電圧デュアルゲート素子の形成方法は、低電圧素子形成領域及び高電圧素子形成領域を有する半導体基板の高電圧素子形成領域に高電圧Ｎ型及びＰ型ウェル領域を形成する段階と、前記高電圧Ｎ型及びＰ型ウェル領域内に高電圧ＮＭＯＳトランジスター及び高電圧ＰＭＯＳトランジスターのソース／ドレーン領域を形成する段階と、素子隔離領域にＳＴＩ工程による素子分離層を形成して全面にバッファー用ナイトライド膜を形成する段階と、前記バッファー用ナイトライド膜上に高電圧用ゲート酸化膜を形成して高電圧素子形成領域だけを残す段階と、低電圧形成領域に低電圧Ｐ型、Ｎ型ウェル領域を形成して表面に低電圧用ゲート酸化膜を形成する段階と、を含むことを特徴とする。
ここで、高電圧用ゲート酸化膜をパターニングする段階においてバッファー用ナイトライド膜により素子分離層がブロッキングされることが良い。
また、素子分離層はＨＤＰ酸化膜を蒸着した後にＣＭＰ工程で平坦化して形成することが好ましい。
以上で説明した本発明に係る高電圧デュアルゲート素子の形成方法は次のような効果がある。
本発明はナイトライドエッチングで発生するアクティブのロスを防止するために薄いナイトライド膜を形成することによって、素子分離層の損失を抑制できる。
すなわち、ナイトライド膜を選択的にエッチングした後、高電圧（高耐圧）ゲート酸化膜を形成して素子分離層のロスを抑制することによって、素子の動作特性を向上させて、信頼性を高める。
以下、添付図面を参照して本発明の最良の実施形態に係る高電圧（高耐圧）デュアルゲート素子の形成方法について詳細に説明する。
図２ａないし図２ｐは本発明に係る高電圧デュアルゲート素子の形成工程を示す断面図である。
本発明はナイトライト゛エッチングで発生するアクティブの損傷を防止するために薄いナイトライド膜を形成し、その膜を選択エッチングした後、高電圧（高耐圧）ゲート酸化膜を形成してフィールド部の損失を抑制できるようにする。
まず、図２ａに示すように、半導体基板２１上に第１バッファー酸化膜２２を形成する。
そして、図２ｂに示すように、ナイトライド膜２３を形成し、フォトレジストパターンＰＲ１を利用して高電圧（高耐圧）Ｎ型ウェル領域を定義してイオン注入工程を行う。
次に、図２ｃに示すように、フォトレジストパターンＰＲ２を利用して高電圧（高耐圧）Ｐ型ウェル領域を定義してイオン注入工程を行う。
そして図２ｄに示すように、ドライブイン（ｄｒｉｖｅ ｉｎ）拡散工程で高電圧（高耐圧）Ｎ型ウェル領域２４と高電圧（高耐圧）Ｐ型ウェル領域２５を形成する。
次に、フォトレジストパターンＰＲ３を形成した後に、高電圧ＮＭＯＳトランジスターのソース／ドレーンを形成するためのイオン注入工程を行う。
続いて、図２ｅに示すように、フォトレジストパターンＰＲ４を形成した後に、高電圧（高耐圧）ＰＭＯＳトランジスターのソース／ドレーンを形成するためのイオン注入工程を行う。
次に、図２ｆに示すように、イオン注入されたソース、ドレーンをアニーリングによりドライブイン拡散して高電圧（高耐圧）ＮＭＯＳトランジスターのソース／ドレーン領域２６と高電圧（高耐圧）ＰＭＯＳトランジスターのソース／ドレーン領域２７を形成する。
続いて、第１バッファー酸化膜２２をウェットエッチングして除去し、第２バッファー酸化膜２８を形成し、成長された酸化膜上にＣＭＰ（化学的機械研磨）工程時の平坦化ストップ層２９として使用するためのナイトライドを１０００Å程度蒸着する。
次に、図２ｇに示すように、ＳＴＩ領域がオープンされるフォトレジストパターンＰＲ５を利用して素子間の隔離のためのトレンチを形成する。
続いて、図２ｈに示すように、トレンチを含む全面にＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜３０を蒸着する。
次に、図２ｉに示すように、ＣＭＰ工程を通じてＨＤＰ酸化膜３０と平坦化ストップ層２９を除去して平坦化して素子分離層３１を形成した後に、ウェットエッチングを通じて残ったナイトライドを除去する。
続いて、図２ｊに示すように、バッファー用ナイトライド３２を３００Å以下に蒸着する。
次に、図２ｋに示すように、バッファー用ナイトライド３２の全面に１０００Å厚さの高電圧（高耐圧）用ゲート酸化膜３３を蒸着する。
続いて、図２ｌに示すように、低電圧トランジスター形成領域がオープンされるフォトレジストパターンＰＲ６を形成し、これを利用して低電圧トランジスター形成領域のバッファー用ナイトライド３２と高電圧用ゲート酸化膜３３を除去する。
次に、図２ｍに示すように、フォトレジストパターンＰＲ７を利用してイオン注入工程を進行して低電圧Ｎ型ウェル領域３４を形成する。
続いて、図２ｎに示すように、フォトレジストパターンＰＲ８を利用してイオン注入工程を進行して低電圧Ｐ型ウェル領域３５を形成する。
次に、図２ｏに示すように、低電圧トランジスター形成領域にＶｔ調節用イオンを注入した後、低電圧用ゲート酸化膜３６を成長させる。
続いて、図２ｐに示すように、素子駆動用ゲートポリシリコン層３７を蒸着し、これを選択的にパターニングしてゲート電極を形成する。
一方、本明細書内で本発明をいくつかの好ましい実施例によって記述したが、当業者ならば、添付の特許請求の範囲に開示した本発明の範ちゅう及び思想から外れずに、多くの変形及び修正がなされ得ることがわかるはずである。
図１は従来技術の高電圧デュアルゲート素子の構造を示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。 本発明に係る高電圧デュアルゲート素子の形成工程を順に示す断面図である。
符号の説明
２１ 半導体基板、２２ 第１バッファー酸化膜、２３ ナイトライド膜、２４ 高電圧Ｎ型ウェル領域、２５ 高電圧Ｐ型ウェル領域、２６，２７ ソース／ドレーン領域、２８ 第２バッファー酸化膜、２９ 平坦化ストップ層、３０ ＨＤＰ酸化膜、３１ 素子分離層、３２ バッファー用ナイトライド、３３ 高電圧用ゲート酸化膜、３４ 低電圧Ｎ型ウェル領域、３５ 低電圧Ｐ型ウェル領域、３６ 低電圧用ゲート酸化膜。

Claims (3)

  1. 低電圧素子形成領域及び高電圧素子形成領域を有する半導体基板の高電圧素子形成領域に高電圧Ｎ型及びＰ型ウェル領域を形成する段階と、
    前記高電圧Ｎ型及びＰ型ウェル領域内に高電圧ＮＭＯＳトランジスター及び高電圧ＰＭＯＳトランジスターのソース／ドレーン領域を形成する段階と、
    素子隔離領域にＳＴＩ工程による素子分離層を形成して全面にバッファー用ナイトライド膜を形成する段階と、
    前記バッファー用ナイトライド膜上に高電圧用ゲート酸化膜を形成して高電圧素子形成領域だけを残す段階と、
    低電圧形成領域に低電圧Ｐ型、Ｎ型ウェル領域を形成して表面に低電圧用ゲート酸化膜を形成する段階と、
    を含むことを特徴とする高電圧デュアルゲート素子の形成方法。
  2. 請求項１に記載の高電圧デュアルゲート素子の形成方法において、
    前記高電圧用ゲート酸化膜をパターニングする段階においてバッファー用ナイトライド膜により素子分離層がブロッキングされることを特徴とする高電圧デュアルゲート素子の形成方法。
  3. 請求項１に記載の高電圧デュアルゲート素子の形成方法において、
    前記素子分離層はＨＤＰ酸化膜を蒸着した後にＣＭＰ工程で平坦化して形成することを特徴とする高電圧デュアルゲート素子の形成方法。
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