JPH11176926A - 溝分離構造を有するｍｏｓトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子分離溝構造の形成方法に関し、シリコン
領域が素子分離酸化膜と接するエッジ部分の段差を小さ
くする。 【解決手段】 シリコン基板１０に素子領域を相互に分
離する溝１８を形成し、この溝１８を素子分離酸化膜２
０で埋め込んだ後、別の工程を経ることなく、直ちにゲ
ート酸化膜２２およびゲート電極層２４を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法、特に素子分離溝構造を有するＭＯＳトランジス
タの製造方法に関する。

【０００２】

【従来の技術】図２１〜図２９は従来の半導体集積回路
装置の素子分離溝構造の製造方法を示す図である。図２
１〜図２９を参照しながら、従来の素子分離溝構造を用
いたＣＭＯＳＬＳＩの製造方法を工程順に説明する。

【０００３】［工程１、図２１］Ｐ型シリコン（Ｓｉ）
基板７０上に第１酸化膜７２および窒化膜７４を順次堆
積させる。全面に第１フォトレジスト７６を塗布した
後、パターニングして素子分離溝を形成すべき部分を除
去する。

【０００４】［工程２、図２１、図２２］第１フォトレ
ジスト７６をマスクにして窒化膜７４、第１酸化膜７２
およびシリコン基板７０をエッチングして、素子分離の
ための溝７８を形成する。

【０００５】［工程３、図２３］全面に第２酸化膜８０
を堆積させる。この結果、溝７８内に第２酸化膜８０が
埋め込まれる。

【０００６】［工程４、図２３、図２４］窒化膜の表面
が露出するまで第２酸化膜８０を研磨して基板表面を平
坦化する。このとき、窒化膜７４がストッパーとして機
能する。

【０００７】［工程５、図２４、図２５］窒化膜７４お
よび第１酸化膜７２をウエットエッチングによって除去
する。このとき、第２の酸化膜８０も一部除去されるが
溝７８内には残存するので基板の平坦性は保たれる。第
２の酸化膜８０の残存部分は素子分離酸化膜８０’とし
て機能する。

【０００８】［工程６、図２６］全面に犠牲酸化膜８２
を堆積させる。

【０００９】［工程７、図２７］全面に第２のフォトレ
ジスト８４を塗布した後、パターニングしてＰウエルを
形成すべき領域の第２のフォトレジスト８４を選択的に
除去する。次いで、第２のフォトレジスト８４をマスク
としてボロン（Ｂ）を犠牲酸化膜８２及び素子分離酸化
膜８０’越しにイオン注入してシリコン基板７０中にＰ
ウエル８６を形成する。

【００１０】［工程８、図２７、図２８］第２のフォト
レジスト８４を除去した後、Ｐウエル８６の形成と同様
に、半導体基板前面に第３のフォトレジスト（図示せ
ず）を塗布した後、パターニングしてＮウエル８８を形
成すべき領域の第３のフォトレジストを選択的に除去す
る。次いで、この第３のフォトレジストをマスクとして
リンをＮ型不純物として犠牲酸化膜８２及び素子分離酸
化膜８０’越しにイオン注入して、シリコン基板７０中
にＮウエル８８を形成する。次いで、犠牲酸化膜８２を
ウエットエッチングによって除去する。この際、素子分
離酸化膜８０’の上部もウエットエッチングにより除去
されるが、Ｎウエル８８及びＰウエル８６はエッチング
により除去されないため、基板の平坦性は失われる。

【００１１】［工程９、図２９］ゲート酸化膜９０を基
板の全面に形成した後、ゲート電極層をゲート酸化膜上
に堆積する。このゲート電極層をパターニングしてＰウ
エル８６が形成された領域及びＮウエル８８が形成され
た領域上にゲート電極９２を形成する。

【００１２】以上の各工程を経た後、ソース・ドレイン
領域の形成、層間絶縁膜の堆積、コンタクトホールの開
口、および配線の形成などを行うことにより、ＣＭＯＳ
ＬＳＩが完成する。

【００１３】

【発明が解決しようとする課題】従来の半導体装置の素
子分離溝構造の製造方法においては、Ｐウエル８６を形
成するためのイオン注入を行う際に犠牲酸化膜８２を設
けている（図２７）。これは、注入する不純物イオンが
チャネリングを起こすのを防止して、素子特性のばらつ
きを低減させるためである。イオン注入終了後、この犠
牲酸化膜８２をウエットエッチングによって除去する
（図２８）。犠牲酸化膜８２の除去にウエットエッチン
グを用いるのは、シリコン基板７０の表面にダメージを
与えることなく犠牲酸化膜８２を除去するためである。
犠牲酸化膜８２の除去にドライエッチングを用いると、
シリコン基板７０の表面がダメージを受け、その後の工
程で形成するゲート酸化膜９０の膜質が劣化し、ゲート
酸化膜９０の耐圧低下や特性のばらつきなどの原因にな
る。従って、シリコン基板７０の表面にダメージを与え
ないよう、犠牲酸化膜８２の除去にはウエットエッチン
グを用いる必要がある。

【００１４】しかしながら、犠牲酸化膜８２を除去する
ためにウエットエッチングを用いると、図２８に示すよ
うにシリコン領域（Ｐウエル８６、Ｎウエル８８）と素
子分離酸化膜８０’との平坦性を維持するのが困難とな
る。この結果、シリコン領域のエッジ部分に急峻な段差
ができてしまう。この状態で図２９に示すように、ゲー
ト酸化膜９０およびゲート電極９２を形成してトランジ
スタを作製すると、作製したトランジスタのサブスレッ
ショルド電流が増大するという問題が生じる。これは、
段差部分のウエル（Ｐウエル８６、Ｎウエル８８）の不
純物プロファイルが所望のものから変化してしまうため
であり、段差が大きいほどその悪影響が大きく現れる。
すなわち、シリコン領域のエッジ部分の段差が大きいほ
ど、作製したトランジスタのサブスレッショルド電流が
増大する割合が大きくなる。このようなサブスレッショ
ルド電流が増大する現象は、ＮＭＯＳトランジスタで顕
著に見られる。また、トランジスタのゲート幅が小さい
ほど、大きく影響される。この現象は、ゲート幅が小さ
くなるほど閾値電圧が小さくなる逆狭チャネル効果とし
て知られている。サブスレッショルド電流が増大する
と、集積回路装置の消費電力の増大という好ましくない
問題が生じる。

【００１５】シリコン領域のエッジ部分に段差が存在す
ると、ゲート電極を加工するときに段差部分のゲート長
が変化する結果、上述した問題点の他に、トランジスタ
の特性がばらつくという問題が生じる。また、ゲート電
極のエッチング残査が発生しやすくなるので、集積回路
装置の製造歩留りが低下するという問題も生じる。

【００１６】上述した従来技術では、図２５に示すよう
にシリコン領域と素子分離酸化膜８０’とが完全に平坦
化できた例を示した。しかしながら、実際にはウエーハ
表面のパターンの疎密に起因する研磨ばらつきが避けら
れないから、図３０（ａ）に示すように、第１酸化膜７
２と第２酸化膜８０との間に段差がある場合、図３０
（ｂ）に示すように犠牲酸化膜８２を形成するときに既
に、シリコン領域のエッジ部分にへこみ部Ｂが形成され
る場合が多い。この場合、等方性のウエットエッチング
によって犠牲酸化膜８２を除去するときに、へこみ部Ｂ
がウエットエッチングにより大きくなるため、図３０
（ｃ）に示すようにゲート酸化膜９０を形成するときに
大きな局所段差Ｃが形成されてしまう。このように、従
来の技術では研磨により溝７８が完全に平坦化されない
場合にも、上述したように、作製したトランジスタのサ
ブスレッショルド電流が増大する等の問題が生じる。

【００１７】本発明は上記のような課題を解決するため
になされたものであり、従って、その目的は、シリコン
素子領域が素子分離酸化膜と隣接するエッジ部分の段差
を小さくすることのできる、半導体装置の製造方法、特
に半導体装置の素子分離構造の製造方法を提供すること
にある。

【００１８】

【課題を解決するための手段】本発明に係る溝分離構造
を有する半導体装置の製造方法では、半導体基板に素子
領域を相互に分離する溝を形成し、この溝を絶縁膜で埋
め込んだ後、別の工程を経ることなく、直ちにゲート絶
縁膜およびゲート電極層を設ける。これにより、溝に絶
縁膜を埋め込む工程を他の工程と切り離して独立に行う
ことが可能になるから、溝に埋め込んだ絶縁膜の表面と
半導体領域の表面とが一致するように平坦化することが
できる。従来技術ではウエルを形成するイオン注入のた
めに犠牲酸化膜を堆積し、その後この犠牲酸化膜をウエ
ットエッチングによって除去していたが、この発明に係
る溝分離構造を有する半導体装置の製造方法はイオン注
入のために犠牲酸化膜を必要としない。したがって、犠
牲酸化膜を除去するためのウエットエッチングも必要と
しないから、ウエットエッチングに起因する不都合（半
導体領域が素子分離絶縁膜と接するエッジ部分における
段差の発生など）が生じることもない。

【００１９】上述した構成を基本にして、この発明に係
る溝分離構造を有する半導体装置の製造方法は、次のよ
うな工程を含むことができる。

【００２０】（１） 半導体基板に素子領域を相互に分
離する溝を形成し、この溝を絶縁膜で埋込むことにより
素子分離絶縁膜を半導体基板中に形成し、その後続け
て、素子分離絶縁膜が形成された半導体基板の表面に、
ゲート絶縁膜を形成することからなる溝分離構造を有す
る半導体装置の形成方法を提供する。

【００２１】（２） ゲート絶縁膜を形成した後、更に
第一のゲート電極膜をゲート絶縁膜上に形成しても良
い。

【００２２】（３） さらに、第一のゲート電極膜を形
成した後、更にゲート絶縁膜とゲート電極膜との積層体
越しにイオン注入を行い半導体基板上部に選択的にウェ
ルを形成しても良い。

【００２３】（４） さらに、イオン注入によりウェル
を形成した後、更に第二のゲート電極膜を前記第一のゲ
ート電極膜上に堆積することにより第一及び第二のゲー
ト電極膜の積層体を形成し、この積層体をパターニング
することによりゲート絶縁膜上に選択的にゲート電極を
形成しても良い。

【００２４】（５） さらに、溝を形成した後、更にイ
オン注入を行い半導体基板上部に選択的にウェルを形成
しても良い。

【００２５】（６） さらに、溝を形成する前に、イオ
ン注入を行い半導体基板上部に選択的にウェルを形成し
ても良い。

【００２６】（７） さらに本発明は、半導体基板に素
子領域を相互に分離する溝を形成し、この溝を絶縁膜で
埋め込み、その直後にゲート絶縁膜とゲート電極層とを
形成することからなる溝分離構造を有する半導体装置の
製造方法を提供する。

【００２７】（８） さらに本発明は、半導体基板に素
子領域を相互に分離する溝を形成し、この溝を絶縁膜で
埋め込み、その直後に半導体基板の全面にゲート絶縁
膜、次いでゲート電極層を設けて積層体を形成し、前記
積層体を越えてイオン注入を行うことによりウエルを形
成することからなる溝分離構造を有する半導体装置の製
造方法。

【００２８】（９） さらに本発明は、半導体基板の表
面に第１の酸化膜を堆積し、前記第１の酸化膜の上に窒
化膜を堆積し、この窒化膜、前記第１の酸化膜並びに半
導体基板を選択的にエッチングして溝を形成し、半導体
基板の全面に第２の酸化膜を堆積して前記溝を埋め込
み、前記窒化膜をストッパーとして使用することにより
前記第２酸化膜をＣＭＰ研磨して平坦化し、前記窒化膜
および前記第１酸化膜を除去すると共に、前記第２の酸
化膜を溝内に残置して素子分離酸化膜を形成し、半導体
基板全面にゲート酸化膜を形成し、前記ゲート酸化膜の
上に第１のゲート電極層を堆積してゲート電極層の一部
を形成し、前記第１ゲート電極層および前記ゲート酸化
膜を越えてイオン注入を行うことによりウエルを形成
し、前記第１ゲート電極層の上に第２ゲート電極層を堆
積し、前記第１ゲート電極層および前記第２ゲート電極
層をパターニングしてゲート電極を形成することからな
る溝分離構造を有する半導体装置の製造方法を提供す
る。

【００２９】（１０） さらに、ウエルを形成する工程
でＰウエルおよびＮウエルを形成しても良い。

【００３０】（１１） さらに、本発明は、半導体基板
に素子領域を相互に分離する溝を形成し、イオン注入を
行ってウエルを形成し、前記溝を絶縁膜で埋め込み、そ
の直後にゲート絶縁膜とゲート電極層とを形成すること
からなる溝分離構造を有する半導体装置の製造方法を提
供する。

【００３１】（１２） さらに、本発明は、半導体基板
の表面に第１の酸化膜を堆積し、前記第１の酸化膜およ
び半導体基板を選択的にエッチングして溝を形成し、イ
オン注入を行ってウエルを形成し、半導体基板の全面に
第２の酸化膜を堆積して前記溝を埋め込み、前記第１酸
化膜をストッパーとして使用することにより前記第２酸
化膜をＣＭＰ研磨して平坦化し、前記第１酸化膜を除去
することにより、前記第２の酸化膜を溝内に残置して素
子分離酸化膜を形成し、半導体基板の全面にゲート酸化
膜を形成し、前記ゲート酸化膜の上にゲート電極層を堆
積し、前記ゲート電極層をパターニングしてゲート電極
を形成することからなる溝分離構造を有する半導体装置
の製造方法を提供する。

【００３２】（１３） ここで、ウエルを形成する工程
でＰウエルおよびＮウエルを形成しても良い。

【００３３】（１４） さらに、本発明は、イオン注入
を行って半導体基板中にウエルを形成し、素子領域を相
互に分離する溝を形成し、前記溝を絶縁膜で埋め込み、
その直後にゲート絶縁膜およびゲート電極層を形成する
溝分離構造を有する半導体装置の製造方法を提供する。

【００３４】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の一形態を説明する。

【００３５】〔実施の形態１〕図１〜図１０を用いて、
この発明の実施の形態１による半導体集積回路装置の素
子分離溝構造の製造方法を工程順に説明する。

【００３６】［工程１、図１］Ｐ型不純物としてボロン
（Ｂ）を１×１０¹⁵〜１×１０¹⁶ｃｍ^-2の濃度に含んだ
Ｐ型シリコン（Ｓｉ）基板１０の上に、厚さ１０〜２０
ｎｍ程度の第１酸化膜１２および厚さ５０〜２００ｎｍ
の窒化膜１４を順次堆積する。次いで、基板全面に第１
のフォトレジスト１６を塗布した後、パターニングによ
り素子分離用の溝を形成すべき領域上の第１のフォトレ
ジスト１６を選択的に除去する。

【００３７】［工程２、図１、図２］第１のフォトレジ
スト１６をマスクにして窒化膜１４および第１酸化膜１
２をエッチングし、さらにＰ型シリコン基板１０を２０
０〜５００ｎｍ程度エッチングして素子分離用の溝１８
を形成する。その後、第１のフォトレジスト１６を除去
する。

【００３８】［工程３、図３］厚さ２５０〜８００ｎｍ
の第２の酸化膜２０を基板全面に堆積させる。これに
は、例えばバイアスＥＣＲプラズマＣＶＤ法などを用い
る。この結果、素子分離用の溝１８を第２の酸化膜２０
で完全に埋め込むと共に、窒化膜１４上にも第２の酸化
膜２０を堆積させる。

【００３９】［工程４、図３、図４］ＣＭＰ(chemical/
mechanical polishing) 法即ち化学機械研磨法を用いて
窒化膜１４の表面が露出するまで第２の酸化膜２０の表
面を研磨して基板表面を平坦化させる。このとき、窒化
膜１４がＣＭＰ研磨のストッパーとして機能する。

【００４０】［工程５、図４、図５］工程４において上
記化学機械研磨法とは異なる手段により、ストッパーと
して機能した後残存している窒化膜１４とその直下の第
１酸化膜１２を除去し、残存する第２酸化膜２０からな
る素子分離酸化膜２０’を形成する。例えば、ウエット
エッチングを用いる。工程４におけるＣＭＰ条件を最適
化することにより、工程５を経た時の表面の平坦性を確
保することができる。

【００４１】［工程６、図６］基板全面に厚さ４〜８ｎ
ｍのゲート酸化膜２２を形成する。

【００４２】［工程７、図７］さらに基板全面に厚さ３
０〜１００ｎｍ程度の多結晶シリコンから成る第１のゲ
ート電極層２４をゲート酸化膜２２上に堆積させる。次
いで、基板全面に第２フォトレジスト２６を塗布した
後、Ｐウエルを形成すべき領域上の第２フォトレジスト
２６を選択的に除去するようにパターニングする。その
後、パターニングした第２のフォトレジスト２６をマス
クにしてゲート酸化膜２２及び第１のゲート電極層２４
越しにボロン（Ｂ）をイオン注入して、シリコン基板上
部に選択的にＰウエル２８を形成する。このイオン注入
は３回に分けて行う。各イオン注入の条件は、例えば、
第１回目が、加速電圧４００ｋＶ、ドーズ量３×１０¹³
ｃｍ^-2、第２回目が、加速電圧２００ｋＶ、ドーズ量５
×１０¹²ｃｍ^-2、第３回目が、加速電圧３０〜５０ｋ
Ｖ、ドーズ量２〜６×１０¹²ｃｍ^-2に設定する。１回目
のイオン注入は素子分離のために行い、２回目は素子分
離およびパンチスルー防止のために行い、３回目は所望
のＮＭＯＳトランジスタ特性を得るために行う。

【００４３】［工程８、図７、図８］第２のフォトレジ
スト２６を除去した後、全面に第３のフォトレジスト３
０を塗布し、Ｎウエルを形成すべき領域上の第３のフォ
トレジスト３０を選択的に除去するようにパターニング
する。その後、パターニングした第３のフォトレジスト
３０をマスクにしてゲート酸化膜２２及び第１のゲート
電極層２４越しにリン（Ｐ）をイオン注入してシリコン
基板上部に選択的にＮウエル３２を形成する。このイオ
ン注入は３回に分けて行う。各イオン注入の条件は、例
えば、第１回目が、加速電圧８００ｋＶ、ドーズ量２×
１０¹³ｃｍ^-2、第２回目が、加速電圧２４０ｋＶ、ドー
ズ量５×１０¹²ｃｍ^-2、第３回目が、加速電圧７０〜１
２０ｋＶ、ドーズ量３〜８×１０¹²ｃｍ^-2に設定する。
１回目のイオン注入は素子分離のために行い、２回目は
素子分離およびパンチスルー防止のために行い、３回目
は所望のＰＭＯＳトランジスタ特性を得るために行う。

【００４４】［工程９、図８、図９］第３のフォトレジ
スト３０を除去した後、全面に厚さ５０〜１００ｎｍ程
度の多結晶シリコンから成る第２のゲート電極層３４を
堆積させて、第１ゲート電極層２４と第２ゲート電極層
３４とから成る積層体を形成する。

【００４５】［工程１０、図９、図１０］第１ゲート電
極層２４と第２ゲート電極層３４とから成る積層体をパ
ターニングしてＮＭＯＳトランジスタのゲート電極３５
ａおよびＰＭＯＳトランジスタのゲート電極３５ｂを形
成する。

【００４６】以上の各工程を経た後、ソース・ドレイン
領域の形成、層間絶縁膜の堆積、コンタクトホールの開
口、および配線の形成などを行うことにより、ＣＭＯＳ
ＬＳＩが完成する。

【００４７】この実施の形態１によれば、シリコン領域
が素子分離酸化膜に隣接するエッジ部分の段差を低減す
ることができる。工程５（図４、図５）において窒化膜
１４を除去する際に、製造ばらつきに起因して図１１
（ａ）に示すように第１の酸化膜１２と第２の酸化膜２
０との間に段差が生じても、従来技術のように犠牲酸化
膜のウエットエッチングという工程を採用していないか
ら、工程６（図６）においてゲート酸化膜２２を形成す
るときには、図１１（ｂ）に示すようにゲート酸化膜２
２と素子分離酸化膜２０’との間にはわずかなへこみ部
Ａが生じるだけで済む。このへこみ部Ａは、図３０
（ｃ）に示す従来技術による大きなへこみ部Ｃと比べる
と素子特性に影響を与えないほど軽微である。このよう
に、この実施の形態１によれば、製造中にシリコン領域
が素子分離酸化膜に隣接するエッジ部分に製造ばらつき
に起因する段差が発生しても、ゲート酸化膜形成時に
は、この段差を低減することができるから、最終的に作
製されるＭＯＳトランジスタの特性ばらつきを抑制する
ことができる。特に、従来技術で問題となっていた、シ
リコン領域が素子分離酸化膜に隣接するエッジ部分の段
差に起因するサブスレッショルド電流の増大を防止する
ことができるから、サブスレッショルド電流のばらつき
を抑制することが可能になる。

【００４８】また、実施の形態１によれは、従来技術で
問題となっていた逆狭チャネル効果を抑制することがで
きる。図１２はＮＭＯＳトランジスタにおける閾値電圧
Ｖｔ−ゲート幅Ｗの関係を示す図である。図１２には従
来技術およびこの実施の形態１により作製したゲート長
０．２５μｍのＮＭＯＳトランジスタのデータの一例が
示してある。ゲート幅Ｗが大きい場合は、従来技術によ
るＮＭＯＳトランジスタおよび実施の形態１にとるＮＭ
ＯＳトランジスタはほぼ同一の閾値電圧Ｖｔを示すが、
ゲート幅Ｗが０．５μｍ程度まで小さくなると、従来技
術では閾値電圧Ｖｔが０．１Ｖ程度低下するのに対し
て、実施の形態１では閾値電圧Ｖｔはほとんど低下して
いない。このように、実施の形態１によれば、逆狭チャ
ネル効果を抑制することができるから、ゲート幅が小さ
くなっても一定の閾値電圧を得ることが可能になる。

【００４９】〔実施の形態２〕図１３〜図２０を用い
て、この発明の実施の形態２による半導体集積回路装置
の素子分離溝構造の製造方法を工程順に説明する。

【００５０】［工程１、図１３］Ｐ型不純物としてボロ
ン（Ｂ）を１×１０¹⁵〜１×１０¹⁶ｃｍ^-2の濃度に含ん
だＰ型シリコン（Ｓｉ）基板４０の上に、厚さ１００ｎ
ｍ程度の第１酸化膜４２を堆積する。次いで、基板全面
に第１のフォトレジスト４４を塗布した後、パターニン
グして素子分離用の溝を形成すべき領域の第１のフォト
レジスト４４を除去する。

【００５１】［工程２、図１３、図１４］第１のフォト
レジスト４４をマスクにして第１の酸化膜４２をエッチ
ングし、さらにＰ型シリコン基板４０を２００〜５００
ｎｍ程度エッチングして素子分離用の溝４６をＰ型シリ
コン基板４０の上部に選択的に形成する。その後、第１
フォトレジスト４４を除去する。

【００５２】［工程３、図１５］基板全面に第２のフォ
トレジスト４８を塗布した後、Ｐウエルを形成すべき領
域上の第２のフォトレジスト４８を除去するようにパタ
ーニングする。その後、パターニングした第２のフォト
レジスト４８をマスクにしてボロン（Ｂ）をシリコン基
板４０の上部に選択的にイオン注入してＰウエル５０を
形成する。このイオン注入は３回に分けて行う。各イオ
ン注入の条件は、例えば、第１回目が、加速電圧４００
ｋＶ、ドーズ量３×１０¹³ｃｍ^-2、第２回目が、加速電
圧２００ｋＶ、ドーズ量５×１０¹²ｃｍ^-2、第３回目
が、加速電圧３０ｋＶ程度、ドーズ量２〜６×１０¹²ｃ
ｍ^-2に設定する。１回目のイオン注入は素子分離のため
に行い、２回目は素子分離およびパンチスルー防止のた
めに行い、３回目は所望のＮＭＯＳトランジスタ特性を
得るために行う。

【００５３】［工程４、図１６］第２フォトレジスト４
８を除去した後、基板全面に第３のフォトレジスト５２
を塗布し、Ｎウエルを形成すべき領域上の第３のフォト
レジスト５２を選択的に除去するようにパターニングす
る。その後、パターニングした第３のフォトレジスト５
２をマスクにしてリン（Ｐ）をイオン注入してＮウエル
５４を形成する。このイオン注入は３回に分けて行う。
各イオン注入の条件は、例えば、第１回目が、加速電圧
８００ｋＶ、ドーズ量２×１０¹³ｃｍ^-2、第２回目が、
加速電圧２４０ｋＶ、ドーズ量５×１０¹²ｃｍ^-2、第３
回目が、加速電圧７０ｋＶ、ドーズ量３〜８×１０¹²ｃ
ｍ^-2に設定する。１回目のイオン注入は素子分離のため
に行い、２回目は素子分離およびパンチスルー防止のた
めに行い、３回目は所望のＰＭＯＳトランジスタ特性を
得るために行う。

【００５４】［工程５、図１７］第３フォトレジスト５
２を除去した後、基板全面に厚さ２５０〜８００ｎｍの
第２酸化膜５６を堆積する。これには、例えばバイアス
ＥＣＲプラズマＣＶＤ法などを用いる。この結果、素子
分離用の溝１８を第２の酸化膜５６で完全に埋め込むと
共に、第１の酸化膜上にも第２の酸化膜５６を堆積させ
る。

【００５５】［工程６、図１７、図１８］化学機械研磨
法を用いて第１の酸化膜４２の表面が露出するまで第２
の酸化膜５６の表面を研磨して基板表面を平坦化させ
る。このとき、第１酸化膜４２がＣＭＰ研磨のストッパ
ーとして働く。その後、第１の酸化膜４２を化学機械研
磨法により研磨して除去して、残存する第２酸化膜５６
からなる素子分離酸化膜５６’を形成する。

【００５６】［工程７、図１９］全面に厚さ４〜８ｎｍ
のゲート酸化膜５８を堆積させた後、厚さ２００ｎｍ程
度の多結晶シリコンから成るゲート電極層６０を堆積さ
せる。

【００５７】［工程８、図２０］ゲート電極層６０をパ
ターニングしてＮＭＯＳトランジスタのゲート電極６
０’ａおよびＰＭＯＳトランジスタのゲート電極６０’
ｂを形成する。

【００５８】以上の各工程を経た後、ソース・ドレイン
領域の形成、層間絶縁膜の堆積、コンタクトホールの開
口、および配線の形成などを行うことにより、ＣＭＯＳ
ＬＳＩが完成する。

【００５９】この実施の形態２によっても、実施の形態
１と同様の効果が得られる。すなわち、シリコン領域が
素子分離酸化膜と隣接するエッジ部分の段差を低減する
ことができるから、段差に起因するサブスレッショルド
電流の増大を低減することができ、これによりサブスレ
ッショルド電流のばらつきを抑制することが可能にな
る。また、逆狭チャネル効果を抑制することができるか
ら、ゲート幅が小さくなっても一定の閾値電圧を得るこ
とが可能になる。

【００６０】前述した実施の形態１および実施の形態２
では、素子分離のための溝を形成した後にウエルを形成
し、その後に溝を素子分離酸化膜で埋設する例を示した
が、第１酸化膜を堆積した後、ウエルを先に形成し、そ
の後に溝の形成および素子分離酸化膜による溝の埋設を
行っても同じ効果を得ることができる。

【００６１】

【発明の効果】この発明に係る半導体装置の製造方法で
は、半導体基板に素子領域を相互に分離する溝を形成
し、この溝を絶縁膜で埋め込んだ後、別の工程を経るこ
となく、直ちにゲート絶縁膜およびゲート電極層を設け
る。これにより、溝に絶縁膜を埋め込む工程を他の工程
と切り離して独立に行うことが可能になるから、溝に埋
め込んだ絶縁膜の表面と半導体基板の表面とが一致する
ように平坦化することがてきる。従来技術ではウエルを
形成するイオン注入のために犠牲酸化膜を堆積し、その
後この犠牲酸化膜をウエットエッチングによって除去し
ていたが、この発明に係る半導体装置の製造方法はイオ
ン注入のために犠牲酸化膜を必要としない。したがっ
て、犠牲酸化膜を除去するためのウエットエッチングも
必要としないから、ウエットエッチングに起因する不都
合（半導体領域が素子分離絶縁膜と隣接するエッジ部分
における段差の発生など）が生じることもない。

【図面の簡単な説明】

【図１】この発明の実施の形態１による半導体装置の素
子分離溝構造の製造方法の一工程を示す図である。

【図２】この発明の実施の形態１による半導体装置の素
子分離溝構造の製造方法の一工程を示す図である。

【図３】この発明の実施の形態１による半導体装置の素
子分離溝構造の製造方法の一工程を示す図である。

【図４】この発明の実施の形態１による半導体装置の素
子分離溝構造の製造方法の一工程を示す図である。

【図５】この発明の実施の形態１による半導体装置の素
子分離溝構造の製造方法の一工程を示す図である。

【図６】この発明の実施の形態１による半導体装置の素
子分離溝構造の製造方法の一工程を示す図である。

【図７】この発明の実施の形態１による半導体装置の素
子分離溝構造の製造方法の一工程を示す図である。

【図８】この発明の実施の形態１による半導体装置の素
子分離溝構造の製造方法の一工程を示す図である。

【図９】この発明の実施の形態１による半導体装置の素
子分離溝構造の製造方法の一工程を示す図である。

【図１０】この発明の実施の形態１による半導体装置の
素子分離溝構造の製造方法の一工程を示す図である。

【図１１】工程５（図４、図５）において窒化膜１４を
除去する際に、製造ばらつきに起因して図１９（ａ）に
示すように第１酸化膜１２と第２酸化膜２０との間に段
差が生じた場合の例を示す図である。

【図１２】ＮＭＯＳトランジスタにおける閾値電圧Ｖｔ
−ゲート幅Ｗの関係を示す図である。

【図１３】この発明の実施の形態２による半導体装置の
素子分離溝構造の製造方法の一工程を示す図である。

【図１４】この発明の実施の形態２による半導体装置の
素子分離溝構造の製造方法の一工程を示す図である。

【図１５】この発明の実施の形態２による半導体装置の
素子分離溝構造の製造方法の一工程を示す図である。

【図１６】この発明の実施の形態２による半導体装置の
素子分離溝構造の製造方法の一工程を示す図である。

【図１７】この発明の実施の形態２による半導体装置の
素子分離溝構造の製造方法の一工程を示す図である。

【図１８】この発明の実施の形態２による半導体装置の
素子分離溝構造の製造方法の一工程を示す図である。

【図１９】この発明の実施の形態２による半導体装置の
素子分離溝構造の製造方法の一工程を示す図である。

【図２０】この発明の実施の形態２による半導体装置の
素子分離溝構造の製造方法の一工程を示す図である。

【図２１】従来の半導体装置の素子分離溝構造の製造方
法の一工程を示す図である。

【図２２】従来の半導体装置の素子分離溝構造の製造方
法の一工程を示す図である。

【図２３】従来の半導体装置の素子分離溝構造の製造方
法の一工程を示す図である。

【図２４】従来の半導体装置の素子分離溝構造の製造方
法の一工程を示す図である。

【図２５】従来の半導体装置の素子分離溝構造の製造方
法の一工程を示す図である。

【図２６】従来の半導体装置の素子分離溝構造の製造方
法の一工程を示す図である。

【図２７】従来の半導体装置の素子分離溝構造の製造方
法の一工程を示す図である。

【図２８】従来の半導体装置の素子分離溝構造の製造方
法の一工程を示す図である。

【図２９】従来の半導体装置の素子分離溝構造の製造方
法の一工程を示す図である。

【図３０】ウエーハ表面のパターンの疎密に起因する研
磨のばらつきによってシリコン領域のエッジ部分にへこ
みが生じた場合の例を示す図である。

【符号の説明】

１０ Ｐ型シリコン基板 １２ 第１酸化膜 １４ 窒化膜 １６ 第１フォトレジスト １８ 溝 ２０ 第１酸化膜 ２０’ 素子分離酸化膜 ２２ ゲート酸化膜 ２４ 第１ゲート層 ２６ 第２フォトレジスト ２８ Ｐウエル ３０ 第３フォトレジスト ３２ Ｎウエル ３４ 第２ゲート電極層 ３５ａ、３５ｂ ゲート電極 ４０ Ｐ型シリコン基板 ４２ 第１酸化膜 ４４ 第１フォトレジスト ４６ 溝 ４８ 第２フォトレジスト ５０ Ｐウエル ５２ 第３フォトレジスト ５４ Ｎウエル ５６ 第２酸化膜 ５６’ 素子分離酸化膜 ５８ ゲート酸化膜 ６０ ゲート電極層 ６０ａ、６０ｂ ゲート電極

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体基板に素子領域を相互に分離する
   溝を形成し、 この溝を絶縁膜で埋込むことにより素子分離絶縁膜を半
   導体基板中に形成し、 その後続けて、素子分離絶縁膜が形成された半導体基板
   の表面に、ゲート絶縁膜を形成することからなる溝分離
   構造を有する半導体装置の形成方法。
2. 【請求項２】 ゲート絶縁膜を形成した後、更に第一の
   ゲート電極膜をゲート絶縁膜上に形成することからなる
   請求項１記載の溝分離構造を有する半導体装置の形成方
   法。
3. 【請求項３】 第一のゲート電極膜を形成した後、更に
   ゲート絶縁膜とゲート電極膜との積層体越しにイオン注
   入を行い半導体基板上部に選択的にウェルを形成するこ
   とからなる請求項２記載の溝分離構造を有する半導体装
   置の形成方法。
4. 【請求項４】 イオン注入によりウェルを形成した後、
   更に第二のゲート電極膜を前記第一のゲート電極膜上に
   堆積することにより第一及び第二のゲート電極膜の積層
   体を形成し、この積層体をパターニングすることにより
   ゲート絶縁膜上に選択的にゲート電極を形成することか
   らなる請求項３記載の溝分離構造を有する半導体装置の
   形成方法。
5. 【請求項５】 溝を形成した後、更にイオン注入を行い
   半導体基板上部に選択的にウェルを形成することからな
   る請求項１記載の溝分離構造を有する半導体装置の形成
   方法。
6. 【請求項６】 溝を形成する前に、イオン注入を行い半
   導体基板上部に選択的にウェルを形成することからなる
   請求項１記載の溝分離構造を有する半導体装置の形成方
   法。
7. 【請求項７】 半導体基板に素子領域を相互に分離する
   溝を形成し、 この溝を絶縁膜で埋め込み、 その直後にゲート絶縁膜とゲート電極層とを形成するこ
   とからなる溝分離構造を有する半導体装置の製造方法。
8. 【請求項８】 半導体基板に素子領域を相互に分離する
   溝を形成し、 この溝を絶縁膜で埋め込み、 その直後に半導体基板の全面にゲート絶縁膜、次いでゲ
   ート電極層を設けて積層体を形成し、 前記積層体を越えてイオン注入を行うことによりウエル
   を形成することからなる溝分離構造を有する半導体装置
   の製造方法。
9. 【請求項９】 半導体基板の表面に第１の酸化膜を堆積
   し、 前記第１の酸化膜の上に窒化膜を堆積し、 この窒化膜、前記第１の酸化膜並びに半導体基板を選択
   的にエッチングして溝を形成し、 半導体基板の全面に第２の酸化膜を堆積して前記溝を埋
   め込み、 前記窒化膜をストッパーとして使用することにより前記
   第２酸化膜をＣＭＰ研磨して平坦化し、 前記窒化膜および前記第１酸化膜を除去すると共に、前
   記第２の酸化膜を溝内に残置して素子分離酸化膜を形成
   し、 半導体基板全面にゲート酸化膜を形成し、 前記ゲート酸化膜の上に第１のゲート電極層を堆積して
   ゲート電極層の一部を形成し、 前記第１ゲート電極層および前記ゲート酸化膜を越えて
   イオン注入を行うことによりウエルを形成し、 前記第１ゲート電極層の上に第２ゲート電極層を堆積
   し、 前記第１ゲート電極層および前記第２ゲート電極層をパ
   ターニングしてゲート電極を形成することからなる溝分
   離構造を有する半導体装置の製造方法。
10. 【請求項１０】 ウエルを形成する工程でＰウエルおよ
    びＮウエルを形成する請求項９記載の溝分離構造を有す
    る半導体装置の形成方法。
11. 【請求項１１】 半導体基板に素子領域を相互に分離す
    る溝を形成し、 イオン注入を行ってウエルを形成し、 前記溝を絶縁膜で埋め込み、 その直後にゲート絶縁膜とゲート電極層とを形成するこ
    とからなる溝分離構造を有する半導体装置の製造方法。
12. 【請求項１２】 半導体基板の表面に第１の酸化膜を堆
    積し、 前記第１の酸化膜および半導体基板を選択的にエッチン
    グして溝を形成し、 イオン注入を行ってウエルを形成し、 半導体基板の全面に第２の酸化膜を堆積して前記溝を埋
    め込み、 前記第１酸化膜をストッパーとして使用することにより
    前記第２酸化膜をＣＭＰ研磨して平坦化し、 前記第１酸化膜を除去することにより、前記第２の酸化
    膜を溝内に残置して素子分離酸化膜を形成し、 半導体基板の全面にゲート酸化膜を形成し、 前記ゲート酸化膜の上にゲート電極層を堆積し、 前記ゲート電極層をパターニングしてゲート電極を形成
    することからなる溝分離構造を有する半導体装置の製造
    方法。
13. 【請求項１３】 ウエルを形成する工程でＰウエルおよ
    びＮウエルを形成する請求項１２記載の溝分離構造を有
    する半導体装置の形成方法。
14. 【請求項１４】 イオン注入を行って半導体基板中にウ
    エルを形成し、 素子領域を相互に分離する溝を形成し、 前記溝を絶縁膜で埋め込み、 その直後にゲート絶縁膜およびゲート電極層を形成する
    溝分離構造を有する半導体装置の製造方法。