TW302481B - - Google Patents

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A7 302481 ________B7 五、發明説明（1 ) 發明背景 (請先閱讀背面之注意事項再填寫本頁) 發明領域 本發明係關於例如掩模ROM之半導體儲存裝置’其 中資料依照-掩模程式以固定方式寫入。 習知技藝 一般而言，程式化乃藉由以固定方式將資料寫入掩模 R 0M之記憶胞中而執行。藉由決定一選擇記憶胞是否牽 引—電路而判斷資料、（^和<"1"。通常，一感應電路 ’其執行本自掩模ROM之資料讀取操作，乃由-電流電 壓轉換感應電路連接至位元線；且差動放大電路比較電流 電壓轉換電路之輸出電壓和特定參考電壓。 爲了確保掩模ROM之高速操作，主要的是抑制位元 線之電位變化愈低愈好，而無關於資料或。 此外’偵測電流是否回應資料>1〃或'^0〃而受到牽引 。因此，需要使提供在感應電路中之差動放大電路具有偵 .........，·- 經濟部中央標準局員工消費合作社印繁 測相對於參考電壓之小位準差異之能力。但是，此種方式 難以確保獲得充份的雜訊抑制。如果位元線之位準變化增 加時，雜訊抑制亦會相關的改善。但是，位準變化之增加 會破壞掩模R OM之高速效能》 發明概要 本發明之目的乃在提供一種半導體儲存裝置，其可改 本紙張尺度適用中國國家標準（CNS ) A4規格（210X25»7公釐） —4 — 經濟部中央標準局員工消費合作社印製 A7 ___B7 五、發明説明（2 ) 善雜訊抑制而不會破壞高速效能》 本發明之一種半導體儲存裝置，例如一掩模ROM， 主要由多數之記億胞和多數之虛擬胞所構成。記憶胞連接 至位元線’而虛擬胞連接至虛擬位元線，該虛擬位元線分 別平行於虛擬胞。記憶胞和虛擬胞由字線選擇性的驅動， 而字線安排橫過位元線和虛擬位元線，其中互相相關之一 對記憶胞和虛擬胞同時由一相同字線所驅動。此處，資料 依照一掩模程式，以固定方式分別寫入記憶胞中，而和寫 入記憶胞中之資料相反之相反資料亦以固定方式分別寫入 虛擬胞中。在半導體儲存裝置之讀取模式中，在虛擬位元 線上輸出之資料乃正常的互補於在位元線上輸出之資料。 因此，一差動感應電路用以偵測介於在位元線上輸出之資 料和在虛擬位元線上輸出之互補資料間之差異。因此，在 半導體儲存裝置之讀取操作中，可實現高速效能，以及優 良的雜訊抑制。 再者，記憶胞（例如，MO S電晶體）形成在一矽基 底上，而虛擬胞（例如具有薄膜電晶體構_造之電晶體）形 成在疊層在記億胞上之一模層中。因此，即使半導體儲存 裝置以相同數目之記憶胞和虛擬胞構成時’亦可完成半_ 體儲存裝置之高密度整合。 圖式簡單說明 由下式之說明伴隨附圖之解說，即可更充份的了 _本 發明之上述和其它目的，其中： 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝· ---^訂 -5 - A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（3 ) 1 I I-B1 圖 1 爲 依 照 本 發 明 之 一 實 施 例 設 計 之 N 0 R 型 掩 模 1 | · I R 0 Μ 之 等 效 電 路 之 電 路 ΓΒ1 圖 1 L· 圖 2 爲 Ι-Β1 圖 1 之 差 動 感 應 電 路 之 詳 細 構 造 之 電 路 圖 /•—ν 1 I 請 1 I 圖 3 爲 依 照 本 發 明 之 另 — 實 施 例 設 計 之 N A N D 型 掩 先 閲 1 I 讀 1 I 模 R 0 Μ 之 等 效 電 路 之 電 路 圖 背 面 I I 之· 1 ΓΒ1 圖 4 A 爲 相 關 於 圖 1 之 掩 模 R 0 Μ 之 金 屬 氧 半 導 體 之 注 意 1 > 整 合 構 造 之 平 面 圖 項 再 J 之 填 固 圖 4 B 爲 圖 4 A 之 半 導 體 nsz. 整 合 構 造 之 橫 截 面 圖 寫 本 裝 I 圖 5 A 爲 相 關 於 ΓΒ1 圖 3 之 掩 模 R 0 Μ 之 金 屬 氧 半 導 體 之 頁 '—^ 1 1 整 合 構 造 之 平 面 圖 1 1 圖 5 B 爲 面 圖 5 A 之 半 導 體 之 整 合 構 造 之 橫 截 面 圖 和 \ 圖 6 爲 ΓΒ1 圖 4 Β 之 整 合 構 造 之 修 飾 之 例 橫 截 面 1 〇.1 圖 Ο 訂· | 較 佳 實 施 例 之 說 明 1 1 I 以 下 參 考 圖 式 說 明 本 發 明 之 實 施 例 其 中 在 圖 式 中 相 1 Λ 同 的 構 件 以 相 同 的 數 字 表 示 因 此 可 省 略 重 覆 之 說 明 0 .«»· 圖 1 爲 Ν 0 R 型 掩 模 R 0 Μ 之 主 要 稱 造 之 等 效 電 路 > 1 1 其 依 照 本 發 明 之 實 施 例 而 設 計 〇 此 掩 模 R 0 Μ 使 用 含 有 多 I 數 記 億 胞 之 一 記 憶 胞 陣 列 每 個 以 % Μ C 表 示 ( 其 中 1 I i = 0 7 1 … … … j = 0 1 … … … ) 〇 每 個 記 憶 胞 1 r 1 Μ C i J 由 η 通 道 Μ 0 S 電 晶 體 構 成 記 憶 胞 沿 著 位 元 線 1 l· · Β L i 安 排 且 由 字 線 W L 選 擇 性 的 驅 動 該 字 線 W L j 1 1 橫 週 位 元 線 Β L i 〇 每 個 記 憶 胞 Μ C " 依 照 一 掩 模 程 式 > 1 1 回 應 資 料 0 0 和 % 1 ff 而 設 定 在 高 臨 界 值 狀 態 ( 簡 稱 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -6 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（4 )

HiVt狀態# )或加強狀態（簡稱"E型狀態# )。因 此’資料以固定方式寫入記憶胞中。 除了上述記憶胞陣列外，本實施例亦提供虛擬位元線 ’其由D B L i表示，且平行的設置相鄰每個位元線B L i 。再者，多數之虛擬胞，其以D Ci：j表示，且沿著虛擬位 元線設置以和記憶胞連接。因此，耦合至虛擬位元線 DBLi之虛擬胞DCu乃連接耦合至位元線BLi之記 憶胞MCu。虛擬胞D 0^和記憶胞MCu同時由一相同 字線W L ,·所驅動。和寫入記憶胞M C i 之資料相反之相 反資料以固定方式寫入虛擬胞D C 〇_中。例如，如果資料 ' 〇 " ， ' 1 ^ 分別寫入沿著一位元線BL。設 置之記憶胞MC。。，MC01，MC02中時，相反資料，1 "，"0 " ，分別寫入沿著虛擬位元線DBL。設 置之虛擬胞DC。。，DC01，DC〇2。 資料之讀取操作之執行乃是藉由應用Η位準電壓（例 如5V)至一選擇字線，而應用L位準電壓（例如〇ν) 至未選擇之另一字線。因此，偵測電流是否由選擇之記憶 胞所牽引。Η位準電壓位在H i V t狀態之臨界值和Ε型 狀態之臨界偵間。如前所述，位在互相相鄰之記憶胞 M C ^和虛擬胞D C ^中之資料乃是依照寫入M C "之資 料和寫入D C ^之資料相反而定。如果記憶胞M C 連接 至位元線B L i ，而虛擬胞D C u連接至虛擬位元線 DB Li時，可建立之關係爲電流可由一胞牽引，而不會 由另一胞牽引。再者’一 感應電路S A i用以偵測介 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝- —7 - 經濟部中央標準局員工消費合作社印製 302431 A7 _B7 五、發明説明（5 ) 於分別傳送在位元線B L i和虛擬位元線d B L i之訊號 間之差異。 圖2所示之差動感應電路SAi由前置感應放大器 2 1 a ，2 1 b和一差動放大器（亦即，主感應放大器） 3 2所構成。前置放大器2 1 a由電流電壓轉換電路所構 成，其偵測由位元線B L i牽引之電流，而前置感應放大 器2 1 b由電流電壓轉換镜路構成，其偵測由虛擬位元線 DBLi牽引之電流。放大器2 2偵測介於前置感應 放大器2 1 a和2 1 b之-輸出電位間之差異》特別的，前 置放大器2 1 a由NMOS電晶體Q2i，Q22和反相器I 以及-PMO S電晶體Q23所構成，NMO S電晶體q21 和Q22半聯連接於位元線BLi和一電源VDD之間；反相 器I應用負向饋回至電晶體Q21，022之閘極；和 PMO S電晶體Q23用於電流驅動。另一個前置感應放大 器21b亦以相同的方式構成。 依照本實施例，使用用於輸出資料（該資料和在位元 線上輸出之資料互補）之虛擬位元線而執行差動偵測。因 此和習知使用固定參考電壓而作一比較以執行資料偵測 之方法比較，本實施例可以更穩定的形式執行資料感應操 作。因此，藉由比習知方法更降低位元線之輸出變化，即 可達成高速讀取操作，並確保等效於習知方法之雜訊邊界 。如果讀取速度和習知方法者等效，即會增加雜訊邊界。 圖3爲依照本發明之另一實施例而設計之N A N D型 掩模ROM之主要部份。圖3之掩模ROM由多數之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------—{' 裝-- •* (請先聞讀背面之注意事項再填寫本頁) . « .'^1 It -s ~ 8 - 經濟部中央標準局員工消費合作社印製 A7 __B7 ____ -.....- 五、發明説明（6 ) NAND型胞所構成每個NAND型胞由16個記憶電晶 體所構成，且表示成iMTi，。記憶電晶體MTi：i經由 兩選擇閘電晶體Sile和Si2a而連接至位元線BLi 。 和前述圖1之實施例相同的，一虛擬位元線DB Li接近 且平行於一位元線BLi設置。關於連接至位元線BLi 之NAND型胞方面，可提供一虛擬NAND型胞，其由 1 6個虛擬記憶電晶體所構成，每個虛擬記憶電晶體表示 成'DMi，。虛擬記憶電晶體DM^經由兩選擇閘電晶 體Silb和Si2b而連接至虛擬位元線DBLi » 資料或"1"依照一掩模程式，以固定方式寫 入記憶電晶體Μ T i j中，因此，記憶電晶體爲減少型或加 強型以回應寫入之資料、0〃或'1〃 。和前述之實施例 相同，相反資料，其和寫在記憶電晶體MTi;j中之資料相 反’乃以固定方式寫在其相關的虛擬記憶電晶體DM^—中 〇 提供在位元線BLi和虛擬位元線DBLi間之選擇 閘電晶體之型式依照選擇閘線（亦即，SGi或302 ) 而決定。特別的，選擇閘電晶體3。1&和8。113 ，其由 選擇閘線S Gi選擇的驅動，皆採用D型（亦即減少型） :和選擇閘電晶體S 〇2a和S 〇2b ，其由選擇閘線S G 2 選擇性的驅動，皆採用E型（亦即，加強型）。因此，當 NAND型胞之資料讀在位元線B Li上時，同時虛擬 NAND型胞之相反資料讀在虛擬位元線D B Li上。如 同前述之實施例，圖3之實施例提供-差動感應電路 本紙張尺度適用中國國家標準（CNS〉A4規格（210乂297公釐） 」 (請先閱讀背面之注意事項再填寫本頁} 裂· -9 - 經濟部中央標準局員工消費合作社印製 A7 ____ _ B7 五、發明説明（7 ) S A i以偵測介於位元線B L i之資料和虛擬位元線 DBLi之資料間之差異。 圖3之實施例可提供相似於前述實施例之效果。 此外，前述圓1之實施例提供相關於一對位元線和虛 擬位元線之-差動感應電路。但是，實際之電路設計可製 成使一差動感應電路可由多對位元線和虛擬位元線共同使 用。 如果記憶胞和虛擬胞在垂直方向以疊層構造形成在-基底上時，其可免於晶片區域之增加（圖爲使用相同的記 憶胞和虛擬胞）》以下說明此種疊層構造之具體例。 圓4A和4 B爲使用如圖1所示之記憶胞MCu和虛 擬胞D C "之整合構造之金屬氧化半導體之例。特別的， 圖4 A爲半導體之平面圖，而圖4 B爲沿圖4 A之A — A >線所截取之橫截面圖。記憶胞MCu依照MO S LSI之一般製造方法而形成在P型矽基底41上。特別 的，一閘電極4 3，其作用當成一字線，乃經由一閘氧化 膜4 2形成；而η型擴散層4 4，其分別作用當成一源和 汲極，亦分別形成。在此製造方法之階段中，資料藉由選 擇離子植入技術而寫入記憶胞中。 其次，一矽膜4 6沈積在基底上，而記憶胞經由一層 絕緣膜4 5而形成在矽膜4 6上。而後，半導體藉由作用 結晶方法而處理成預定的圖樣。在矽膜4 6上，一閘電極 4 8經由一閘氧化膜4 7而形成；而後，形成—η型擴散 層4 9。因此，可使用— TFT構造以獲得虛擬胞DCu 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

，1T -10 - 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明（8 ) (其中TFT爲薄膜電晶體之簡稱）。在製造方法之此狀 態中’相反資料，其和寫入記憶胞MCu之資料相反，乃 由選擇離子植入技術寫入虛擬胞D C ^中。此外，矽膜 4 6以經由先前形成用於層絕緣膜4 6之接觸孔5 0而η 型擴散層4 9執行導電，藉由相關於η型擴散層4 4而形 成接觸以使η型擴散層4 9作用當成虛擬胞之源極，而η 型擴散層4 4作用當成記憶胞之源極。 而後，一絕緣膜5 7沈積在半導體上；處理接觸孔 51 ，52和56 ;沈積—鋁膜；執行定圖樣；分別疊置 一位元線5 3，一虛擬位元線5 4和一接地線5 5。閘電 極4 3和4 8在垂直方向互相間隔安排，且互相平行延伸 以形成字線。因此，它們共同連接至晶片週邊部份（未顯 示）。 圖5 Α和5 Β顯示使用由圖3之實施例所使用之 N A N D型胞和虛擬N A N D型胞之整合構造之金屬氧化 半導體之例。特別的，圖5 A爲半導體之平面圖，而圖5 B爲沿圖5A之Β — B >線所截取之橫截面圖。圖5A和 5 B之半導體之基本構造和製造方法實質的等於圖4 A和 4 B之半導體。因此，在圖中使用相同的數字，因此可省 略詳細之說明。關於掩模程式方面，使用選擇離子植入技 術以獲得一減少狀態。 通常，薄膜電晶體會因爲漏電特性而比形成在單晶矽 上之MOS電晶體差。本發明使用獨特的TFT構造，其 中記憶胞由一般L S I構造形成，而虛擬胞叠層在記憶胞 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝. 、τ -11 - 302431 經濟部中央標準局員工消費合作社印製 A7 B7______五、發明説明（9 ) 上。依照此種獨特的T F T構造，即使T F T構造在漏電 特性上較差，記憶特性亦不會受到嚴重的影響。此乃由於 輔助的使用虛擬胞以由記憶胞中讀出資料。 在上述之實施例中，如果A 1接線在2層構造中執行 ，即可進一步降低單元胞面膜。 圖6顯示整合構造之另一例，其由修改圖4 B之整合 構造而形成。和圖4 B之構造比較，圖6之構造之簡化， 因此閘電極4 8由半導體之上部份移除。提供在半導體之 下部份之閘電極4 3供記憶胞和虛擬胞使用。簡言之，以 T F T之構造觀之，圖6之構造和圖4 B之構造垂直反向 。此外’閘電極4 3延伸以形成一字線，該字線由記憶胞 和虛擬胞共同使用。 由於本發明已涵蓋數個實施型式且未饽離實質特徵之 精神’這些實施例只是用於說明而非限制。本發明之範鳴 由下述申請專利範圍所界定’而非由上述之實施例所界定 。因此’在本發明之申請專利範圍內或符合本發明申請專 利範圍之所有改變’以及其等效取代皆應視爲由本發明之 申請專利範圍所涵蓋。 (請先閱讀背面之注意事項再填寫本頁) 裝. - -β 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' 12 -

Claims (1)

1. A8 Βδ C8 D8 々、申請專利範圍 1. 一種半導體儲存裝置，包含： 多數之位元線； 多數之記憶胞連接至多數之位元線，其中資料依照-掩模程式而以固定方式分別寫入多數之記憶胞中； 多數之字線，其分別安排以橫過多數之位元線，以選 擇性的驅動多數之記憶胞； 多數之虛擬位元線安排成分別平行多數之位元線； 多數之虛擬胞，其連接至多數之虛擬位元線，且分別 相關於多數之記億胞而安排，因此，相關之記憶胞和虛擬 胞對同時由在多數字線內之一相同字線所驅動，其中和寫 在多數記憶胞中之資料相反之相反資料分別以固定方式寫 在多數之虛擬胞中；和 差動感應機構用以偵測介於位元線之輸出和虛擬位元 .—- 線之輸出間之差異。 2. 如申請專利範圍第1項之半導體儲存裝置，其中 多數之記憶胞形成在半導體基底上，而多數之虛擬胞形成 在疊層在多數記憶胞上之一膜層上》 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 3. —種半導體儲存裝置，包含： 多數之位元線； 多數之MO S電晶體，其中預定數目之MO S電晶體 連接至在多數位元線內之一位元線； 多數之字線分別安排以橫過多數之位元線； 多數之虛擬位元線，其分別安排平行多數之位元線： 多數之電晶體，其中預定數目之電晶體連接至在多數 本紙張尺度逋用中國國家標準（CNS ) Μ規格（210X297公釐〉 -13 - Α8 Β8 C8 D8 302481 六、申請專利範圍 虛擬位元線內之一虛擬位元線，且安排成分別相關於預定 數目之MOS電晶體；和 感應機構用以偵測介於位元線之輸出和虛擬位元 線之輸出間之差異， 其中資料依照一掩模程式以固定方式分別寫入多數之 MO S電晶體中，而和寫入多數m〇 S電晶體之資料相反 之相反資料以固定方式分別寫入多數之電晶體中。 4·如申請專利範圍第3項之半導體儲存裝置，其中 多數之MO S電晶體形成在一矽基底上，而一膜層疊層在 多數之MO S電晶體上，因此，多數之電晶體依照分別相 關於多數MO S電晶體之薄膜電晶體構造而形成在膜薄中 〇 5. 如申請專利範圍第3項之半導體儲存裝置，其中 多數之MO S電晶體由形成在一 p型矽基底上之n通道 MO S電晶體所構成，而多數之電晶體使用一薄膜電晶體 構造’因此’多數之電晶體分別形成在多數之MO S電晶 體上》 6. —種半導體儲存裝置之製造方法，包含之步驟爲 形成一 MO S電晶體在一矽基底上； 依照一掩模程式，以-選擇離子植入技術，將資料寫 入MO S電晶體中； 形成—膜層在MO S電晶體上； 在膜層中形成具有一薄膜電晶體構造之一電晶體；和 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -* Τ 經濟部中央標準局負工消費合作社印袋 -14 - 六、申請專利範圍 A8 B8 C8 D8 以選擇離子植入技術，將和寫在MO S電晶體中之資 電 SοΜ 入 寫 式 方 .定 固 ， 以 中別 體分 晶料 電資 入反 寫相。 料和中 資料體 反資晶 相’電 之此和 反藉中 相體 料晶 造道 製通 之 η 置 I 裝之 存上 儲底 體基 導矽 半型 之 Ρ 項在 6 成 第形 圍由 範 體 。 Allul SH 利晶成 專電構 請 S 所 申 ο 體 如 Μ 晶 . 中電 7 其 S， ο 法Μ (請先閲讀背面之注意事項再填寫本頁) ^. 、1T 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公鼇） 15 -