JP2009093784A - 不揮発性メモリセルプログラミング方法 - Google Patents

Abstract

【課題】不揮発性メモリセルプログラミング方法を提供する。
【解決手段】第１、第２、第３、第４、第５プログラミングステップを含み、第１及び第２プログラミングステップはプログラミング対象データの第１及び第２ビット値によって不揮発性メモリセルのしきい電圧が第１ないし第４しきい電圧分布のうち一つのしきい電圧分布に属するようにプログラミングし、第３プログラミングステップはデータの第３ビット値によって第１及び第２ビットによるしきい電圧をそのまま維持させるか、又は不揮発性メモリセルのしきい電圧が第５ないし第８しきい電圧分布のうち既定の一つのしきい電圧分布に属するようにプログラミングし、第４及び第５プログラミングステップは第１及び第２ビット値によって不揮発性メモリセルのしきい電圧が第５ないし第８しきい電圧分布のうち一つのしきい電圧に属するようにプログラミングする不揮発性メモリセルプログラミング方法である。
【選択図】図１Ａ

Description

本発明は、不揮発性メモリセルプログラミング方法に係り、特に２ビットプログラミング過程を利用して３ビット以上のデータをプログラミングする不揮発性メモリセルプログラミング方法に関する。

電気的に消去及びプログラムが可能な不揮発性メモリ装置は、電源が供給されていない状態でもデータを保存できる特徴を有しており、代表的なものとしてフラッシュメモリがある。

フラッシュメモリを構成するメモリセルは、制御ゲート、フローティングゲート、ソース及びドレインを備えるセルトランジスタで構成される。フラッシュメモリのセルトランジスタは、Ｆ−Ｎトンネリングメカニズムによってプログラムまたは消去される。

セルトランジスタの消去動作は、セルトランジスタの制御ゲートに接地電圧を印加し、半導体基板（または、バルク）に電源電圧より高い高電圧を印加することによって行われる。かかる消去バイアス条件によれば、フローティングゲートとバルクとの大きい電圧差によりそれらの間に強い電界が形成され、その結果、フローティングゲートに存在する電子は、Ｆ−Ｎトンネリング効果によりバルクに放出される。このとき、消去されたセルトランジスタのしきい電圧は低くなる。

セルトランジスタのプログラム動作は、制御ゲートに電源電圧より高い高電圧を印加し、ドレイン及びバルクに接地電圧を印加することによって行われる。かかるバイアス条件下で、電子がＦ−Ｎトンネリング効果によりセルトランジスタのフローティングゲートに注入される。このとき、プログラムされたセルトランジスタのしきい電圧は高くなる。

フローティングゲートに電子が注入された状態をプログラム状態といい、フローティングゲートに電子がなくなった状態を消去状態という。プログラム状態のしきい電圧は０より大きく、消去状態のしきい電圧は０より小さい。

最近には、フラッシュメモリの集積度をさらに向上させるために、一つのメモリセルに複数のデータを保存するマルチレベルフラッシュメモリについての研究が活発に進められつつある。マルチレベルフラッシュメモリのメモリセルには、２ビット以上のマルチビットが保存される。このように、マルチビットを保存するメモリセルをマルチレベルセルといい、これに対して単一ビットを保存するメモリセルを単一レベルセルという。マルチビットを保存するために、マルチレベルセルのしきい電圧は、４個以上のしきい電圧分布に属する。ここで、それぞれのしきい電圧分布は、対応するデータ保存状態を有するので、一つのマルチレベルセルは、４個以上のデータ保存状態を有する。

本発明が解決しようとする課題は、２ビットプログラミング過程を利用して３ビット以上のデータをプログラミングする不揮発性メモリセルプログラミング方法を提供するところにある。

前記課題を解決するための本発明による不揮発性メモリセルプログラミング方法は、第１及び第２プログラミングステップ、第３プログラミングステップ及び第４及び第５プログラミングステップを含む。第１及び第２プログラミングステップは、プログラミング対象データの第１ビット及び第２ビット値によって、前記不揮発性メモリセルのしきい電圧が第１ないし第４しきい電圧分布のうち一つのしきい電圧分布に属するようにプログラミングする。第３プログラミングステップは、前記データの第３ビット値によって、前記第１ビット及び前記第２ビットによるしきい電圧をそのまま維持させるか、または前記不揮発性メモリセルのしきい電圧が第５ないし第８しきい電圧分布のうち既定の一つのしきい電圧分布に属するようにプログラミングする。第４及び第５プログラミングステップは、前記第１ビット及び前記第２ビット値によって、前記不揮発性メモリセルのしきい電圧が前記第５ないし第８しきい電圧分布のうち一つのしきい電圧に属するようにプログラミングする。

前記第３プログラミングステップの既定の一つのしきい電圧分布は、第５しきい電圧分布でありうる。

前記第４及び第５プログラミングステップで、前記不揮発性メモリセルのしきい電圧が属するしきい電圧分布の位置は、前記第１及び第２プログラミングステップで、前記不揮発性メモリセルのしきい電圧が属するしきい電圧分布の位置と対称的である。

前記第３プログラミングステップで、前記不揮発性メモリセルのしきい電圧がそのまま維持された場合、前記第４及び第５プログラミングステップは行われない。

本発明によるコードマッピング方法は、不揮発性メモリセルのしきい電圧が属する複数個のしきい電圧分布にコードをマッピングする方法である。本発明によるコードマッピング方法において、第１ないし第４しきい電圧分布をそれぞれ指す第１ないし第４コードの第１ビット及び第２ビットは、第５ないし第８しきい電圧分布をそれぞれ指す第５ないし第８コードの第１ビット及び第２ビットとそれぞれ同一である。また、前記第１ないし第４コードの第３ビットは、前記第５ないし第８コードの第３ビットとそれぞれ異なる。

前記第１ないし第４コードの第３ビットは同一であり、前記第５ないし第８コードの第３ビットは同一である。

本発明による不揮発性メモリセルプログラミング方法は、２ビットプログラミング過程を利用して、３ビット以上のデータをプログラミングすることによって、３ビット以上のデータをプログラミングするために、複雑なプログラミング過程を利用しなくてもよい。

本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

以下では、８個のしきい電圧分布でプログラミングされる不揮発性メモリセルに、３ビットのデータを書き込む過程を説明する。しかし、データのビット数は３に限定されず、不揮発性メモリセルがプログラミングされるしきい電圧分布の個数も８に限定されない。

図１Ａは、本発明による不揮発性メモリセルプログラミング方法を説明する図面である。
図１Ｂは、本発明による不揮発性メモリセルプログラミング方法で利用されるコードを示す図面である。

図１Ａ及び図１Ｂに示すように、本発明による不揮発性メモリセルプログラミング方法において、不揮発性メモリセルの第１ないし第８しきい電圧分布Ｄ１ないしＤ８は、第１ないし第８コード１１１，１１０，１００，１０１，０１１，０１０，０００，００１にそれぞれマッピングされる。すなわち、書き込みデータが１１１，１１０，１００，１０１，０１１，０１０，０００，００１であれば、不揮発性メモリセルのしきい電圧は、第１ないし第８しきい電圧分布Ｄ１ないしＤ８に属するようにそれぞれプログラミングされる。

第１ないし第４しきい電圧分布Ｄ１ないしＤ４をそれぞれ指す第１ないし第４コードの第１ビット及び第２ビットは、第５ないし第８しきい電圧分布Ｄ５ないしＤ８をそれぞれ指す第５ないし第８コードの第１ビット及び第２ビットとそれぞれ同一である。さらに説明すれば、第１コードの第１ビット及び第２ビットは、それぞれ１及び１であり、第５コードの第１ビット及び第２ビットも、それぞれ１及び１である。すなわち、第１コード及び第５コードは、同じ第１ビット及び第２ビットを有する。かかる方式で、第２コード及び第６コードも、同じ第１ビット及び第２ビットを有し、第３コード及び第７コードも、同じ第１ビット及び第２ビットを有し、第４コード及び第８コードも 同じ第１ビット及び第２ビットを有する。

また、第１ないし第４コードの第３ビットは、前記第５ないし第８コードの第３ビットとそれぞれ異なる。さらに説明すれば、第１ないし第４コードの第３ビットは１である一方、第５ないし第８コードの第３ビットは０である。

プログラミング対象データの第１ないし第３ビットをプログラミングするために、本発明による不揮発性メモリセルプログラミング方法は、第１ないし第５プログラミングステップ（１ないし５−２）を含む。

第１プログラミングステップ（１）は、第１しきい電圧分布Ｄ１と第２しきい電圧分布Ｄ２とを利用して、プログラミング対象データの第１ビットをプログラミングする。第２プログラミングステップ（２−１，２−２）は、第１ないし第４しきい電圧分布Ｄ１ないしＤ４を利用して、プログラミング対象データの第２ビットをプログラミングする。第３プログラミングステップ（３−１，３−２，３−３，３−４）は、第１ないし第５しきい電圧分布Ｄ１ないしＤ５を利用して、プログラミング対象データの第３ビットをプログラミングする。第４プログラミングステップ（４）は、第５及び第６しきい電圧分布Ｄ５，Ｄ６を利用して、プログラミング対象データの第１ビットを再びプログラミングする。第５プログラミングステップ（５−１，５−２）は、第５ないし第８しきい電圧分布Ｄ５ないしＤ８を利用して、プログラミング対象データの第２ビットを再びプログラミングする。

図１Ａに示すように、第１プログラミングステップ（１）及び第４プログラミングステップ（４）は、互いに対称的であり、第２プログラミングステップ（２−１，２−２）及び第５プログラミングステップ（５−１，５−２）は、互いに対称的である。これにより、本発明による不揮発性メモリセルプログラミング方法は、２ビットプログラミング過程を利用して、３ビット以上のデータをプログラミングすることによって、３ビット以上のデータをプログラミングするために、複雑なプログラミング過程を利用しなくてもよいという長所がある。

以下、図２ないし図９を参照して、第１ないし第５プログラミングステップを詳細に説明する。
図２は、本発明による不揮発性メモリセルプログラミング方法で第１ビット及び第２ビットをプログラミングする第１及び第２プログラミングステップを説明する図面である。
図３は、図２の第１ビットをプログラミングする第１プログラミングステップを示すフローチャートである。
図４は、図２の第２ビットをプログラミングする第２プログラミングステップを示すフローチャートである。

図２及び図３に示すように、メモリセルに第１ビット（例えば、最下位ビット）を書き込む第１プログラミングステップで、第１しきい電圧分布Ｄ１と第２しきい電圧分布Ｄ２とが利用される。例えば、第１ビットが０であれば、メモリセルのしきい電圧は、第２しきい電圧分布Ｄ２に属するようにプログラミングされ、第１ビットが１であれば、メモリセルのしきい電圧は、第１しきい電圧分布Ｄ１に属した状態で維持される。

第１ビットを書き込んだ以後に、第１検証電圧ＶＲ１を基準として、第１ビットが正常にプログラミングされたかを検証できる。第１検証電圧ＶＲ１は、第１しきい電圧分布Ｄ１より高い電圧レベルを有し、第２しきい電圧分布Ｄ２より低い電圧レベルを有する。これにより、不揮発性メモリセルのしきい電圧を第１検証電圧ＶＲ１と比較すれば、不揮発性メモリセルのしきい電圧がいかなるしきい電圧分布に属しているかを判断でき、その結果に基づいて不揮発性メモリセルに第１ビットが正常にプログラミングされたか否かを判断できる。例えば、第１ビットが０であり、不揮発性メモリセルのしきい電圧が第１検証電圧ＶＲ１より高い場合に、第１ビットが正常にプログラミングされたと判断できる。一方、第１ビットが０であり、不揮発性メモリセルのしきい電圧が第１検証電圧ＶＲ１より低い場合には、第１ビットが正常にプログラミングされていないと判断できる。

検証の結果、第１ビットが正常にプログラミングされていない場合には、第１ビットをプログラミングする過程が再び行われる。検証の結果、第１ビットが正常にプログラミングされた場合には、第２ビットを書き込む第２プログラミングステップが行われる。

図２及び図４に示すように、第２ビットを書き込む第２プログラミングステップで、第１プログラミングステップのプログラミング結果に基づいて、第１しきい電圧分布Ｄ１と第４しきい電圧分布Ｄ４とが利用されるか、または第２しきい電圧分布Ｄ２と第３しきい電圧分布Ｄ３とが利用される。例えば、第１ビットが０であった場合（第１プログラミングステップで、メモリセルが第２しきい電圧分布Ｄ２で書き込まれた場合）、第２ビットが０であれば、メモリセルのしきい電圧は、第３しきい電圧分布Ｄ３に属するようにプログラミングされ、第２ビットが１であれば、メモリセルのしきい電圧は、第２しきい電圧分布Ｄ２に属した状態で維持される。また、第１ビットが１であった場合（第１プログラミングステップで、メモリセルのしきい電圧が第１しきい電圧分布Ｄ１に属した状態で維持された場合）、第２ビットが０であれば、メモリセルのしきい電圧は、第４しきい電圧分布Ｄ４に属するようにプログラミングされ、第２ビットが１であれば、メモリセルのしきい電圧は、第１しきい電圧分布Ｄ１に属した状態で維持される。

第２ビットを書き込んだ以後に、第２検証電圧ＶＲ２と第３検証電圧ＶＲ３とを基準として、第２ビットが正常にプログラミングされたかを検証できる。第２検証電圧ＶＲ２は、第２しきい電圧分布Ｄ２より高い電圧レベルを有し、第３しきい電圧分布Ｄ３より低い電圧レベルを有する。第３検証電圧ＶＲ３は、第３しきい電圧分布Ｄ３より高い電圧レベルを有し、第４しきい電圧分布Ｄ４より低い電圧レベルを有する。これにより、不揮発性メモリセルのしきい電圧を第２検証電圧ＶＲ２及び第３検証電圧ＶＲ３と比較すれば、不揮発性メモリセルのしきい電圧がいかなるしきい電圧分布に属しているかを判断でき、その結果に基づいて不揮発性メモリセルに第２ビットが正常にプログラミングされたか否かを判断できる。

検証の結果、第２ビットが正常にプログラミングされていない場合には、第２ビットをプログラミングする過程が再び行われる。検証の結果、第２ビットが正常にプログラミングされた場合には、第３ビットを書き込む第３プログラミングステップが行われる。

図５は、本発明による不揮発性メモリセルプログラミング方法で、第３ビットをプログラミングする第３プログラミングステップを説明する図面である。
図６は、図５の第３ビットをプログラミングする第３プログラミングステップを示すフローチャートである。

図５及び図６に示すように、メモリセルに第３ビットを書き込む第３プログラミングステップで、不揮発性メモリセルのしきい電圧をそのまま維持させるか、または不揮発性メモリセルのしきい電圧が第５しきい電圧分布Ｄ５に属するようにプログラミングできる。例えば、第３ビットが０であれば、メモリセルのしきい電圧は、第５しきい電圧分布Ｄ５に属するようにプログラミングされ、第３ビットが１であれば、メモリセルのしきい電圧は、第１及び第２プログラミングステップでプログラミングされたしきい電圧で維持される。

ここで、第３プログラミングステップで、不揮発性メモリセルのしきい電圧が第５しきい電圧分布Ｄ５でプログラミングされることは例示であり、第５ないし第８しきい電圧分布Ｄ５ないしＤ８のうち既定の一つのしきい電圧分布に属するようにプログラミングされる。しかし、以下では、説明の便宜のために、第３プログラミングステップで、不揮発性メモリセルのしきい電圧が第５しきい電圧分布Ｄ５でプログラミングされると仮定して説明する。

第３ビットを書き込んだ以後に、第４検証電圧ＶＲ４を基準として、第３ビットが正常にプログラミングされたかを検証できる。第４検証電圧ＶＲ４は、第４しきい電圧分布Ｄ４より高い電圧レベルを有し、第５しきい電圧分布Ｄ５より低い電圧レベルを有する。これにより、不揮発性メモリセルのしきい電圧を第４検証電圧ＶＲ４と比較すれば、不揮発性メモリセルに第３ビットが正常にプログラミングされたか否かを判断できる。

検証の結果、第３ビットが正常にプログラミングされていない場合には、第３ビットをプログラミングする過程が再び行われる。検証の結果、第３ビットが正常にプログラミングされた場合には、第４及び第５プログラミングステップが行われる。

図７は、本発明による不揮発性メモリセルプログラミング方法で第４及び第５プログラミングステップを説明する図面である。

第４及び第５プログラミングステップは、第５しきい電圧分布Ｄ５を基準とし、第５ないし第８しきい電圧分布Ｄ５ないしＤ８を利用して、第１ビットと第２ビットとを再びプログラミングする。第４及び第５プログラミングステップでは、第１及び第２プログラミングステップと同じプログラミング過程を利用できる。図２及び図７に示すように、第１及び第２プログラミングステップは、第１ないし第４しきい電圧分布Ｄ１ないしＤ４を利用し、第４及び第５プログラミングステップは、第５ないし第８しきい電圧分布Ｄ５ないしＤ８を利用する点を除けば、同じプログラミング過程を利用するということが分かる。

図８は、図７の第１ビットをプログラミングする第４プログラミングステップを示すフローチャートである。
図９は、図７の第２ビットをプログラミングする第５プログラミングステップを示すフローチャートである。

図７及び図８に示すように、第１ビットを書き込む第４プログラミングステップで、第５しきい電圧分布Ｄ５と第６しきい電圧分布Ｄ６とが利用される。例えば、第１ビットが０であれば、メモリセルのしきい電圧は、第６しきい電圧分布Ｄ６に属するようにプログラミングされ、第１ビットが１であれば、メモリセルのしきい電圧は、第５しきい電圧分布Ｄ５に属した状態で維持される。かかる第４プログラミングステップは、しきい電圧分布のレベルが異なる点を除けば、第１プログラミングステップと同じ方式を利用する。

第１ビットを書き込んだ以後に、第５検証電圧ＶＲ５を基準として、第１ビットが正常にプログラミングされたかを検証できる。第５検証電圧ＶＲ５は、第５しきい電圧分布Ｄ５より高い電圧レベルを有し、第６しきい電圧分布Ｄ６より低い電圧レベルを有する。これにより、不揮発性メモリセルのしきい電圧を第５検証電圧ＶＲ５と比較すれば、不揮発性メモリセルのしきい電圧がいかなるしきい電圧分布に属しているかを判断でき、その結果に基づいて不揮発性メモリセルに第１ビットが正常にプログラミングされたか否かを判断できる。

第４プログラミングステップ以後に行われる検証ステップも、検証電圧分布のレベルが異なる点を除けば、第１プログラミングステップ以後に行われる検証ステップと同じ方式を利用する。

検証の結果、第１ビットが正常にプログラミングされていない場合には、第１ビットをプログラミングする過程が再び行われる。検証の結果、第１ビットが正常にプログラミングされた場合には、第２ビットを書き込む第５プログラミングステップが行われる。

図７及び図９に示すように、第２ビットを書き込む第５プログラミングステップで、第４プログラミングステップのプログラミング結果に基づいて、第５しきい電圧分布Ｄ５と第８しきい電圧分布Ｄ８とが利用されるか、または第６しきい電圧分布Ｄ６と第７しきい電圧分布Ｄ７とが利用される。例えば、第１ビットが０であった場合（第４プログラミングステップで、メモリセルが第６しきい電圧分布Ｄ６で書き込まれた場合）、第２ビットが０であれば、メモリセルのしきい電圧は、第７しきい電圧分布Ｄ７に属するようにプログラミングされ、第２ビットが１であれば、メモリセルのしきい電圧は、第６しきい電圧分布Ｄ６に属した状態で維持される。また、第１ビットが１であった場合（第４プログラミングステップで、メモリセルのしきい電圧が第５しきい電圧分布Ｄ５に属した状態で維持された場合）、第２ビットが０であれば、メモリセルのしきい電圧は、第８しきい電圧分布Ｄ８に属するようにプログラミングされ、第２ビットが１であれば、メモリセルのしきい電圧は、第５しきい電圧分布Ｄ５に属した状態で維持される。

かかる第５プログラミングステップは、しきい電圧分布のレベルが異なる点を除けば、第２プログラミングステップと同じ方式を利用する。

第２ビットを書き込んだ以後に、第６検証電圧ＶＲ６と第７検証電圧ＶＲ７とを基準として、第２ビットが正常にプログラミングされたかを検証できる。第６検証電圧ＶＲ６は、第６しきい電圧分布Ｄ６より高い電圧レベルを有し、第７しきい電圧分布Ｄ７より低い電圧レベルを有する。第７検証電圧ＶＲ７は、第７しきい電圧分布Ｄ７より高い電圧レベルを有し、第８しきい電圧分布Ｄ８より低い電圧レベルを有する。これにより、不揮発性メモリセルのしきい電圧を第６検証電圧ＶＲ６及び第７検証電圧ＶＲ７と比較すれば、不揮発性メモリセルのしきい電圧がいかなるしきい電圧分布に属しているかを判断でき、その結果に基づいて不揮発性メモリセルに第２ビットが正常にプログラミングされたか否かを判断できる。

第５プログラミングステップ以後に行われる検証ステップも、検証電圧分布のレベルが異なる点を除けば、第２プログラミングステップ以後に行われる検証ステップと同じ方式を利用する。

検証の結果、第２ビットが正常にプログラミングされていない場合には、第２ビットをプログラミングする過程が再び行われる。

このように、第４及び第５プログラミングステップは、しきい電圧分布のレベルまたは検証電圧レベルが異なる点を除けば、第１及び第２プログラミングステップと同じ方式で行われる。これにより、本発明による不揮発性メモリセルプログラミング方法は、第１及び第２プログラミングステップで使われる２ビット書き込み過程を第４及び第５プログラミングステップにそのまま利用できる。

第３プログラミングステップで、不揮発性メモリセルのしきい電圧がそのまま維持された場合、第４及び第５プログラミングステップは行われない。さらに説明すれば、第３プログラミングステップで、不揮発性メモリセルのしきい電圧が第５しきい電圧分布Ｄ５に属するようにプログラミングされた場合にのみ、第４及び第５プログラミングステップが行われ、そうでない場合には、第４及び第５プログラミングステップが行われず、第１ないし第３プログラミングステップでプログラミングされたメモリセルのしきい電圧がそれ以上変更されない。

第４及び第５プログラミングステップで利用される第１ビット及び第２ビット値は、いわゆる内部読み取り過程を通じて得られる。第１及び第２プログラミングステップでプログラミングされた不揮発性メモリセルのしきい電圧がいかなるしきい電圧分布に属しているかを判断して、第１ビット及び第２ビット値が得られる。

以上では、データのビット値が０である場合に、不揮発性メモリセルのしきい電圧が属するしきい電圧分布を変化させ、データのビット値が１である場合に、不揮発性メモリセルのしきい電圧が属するしきい電圧分布を維持すると説明された。しかし、本発明による不揮発性メモリセルプログラミング方法は、データのビット値が１である場合に、不揮発性メモリセルのしきい電圧が属するしきい電圧分布を変化させ、データのビット値が０である場合に、不揮発性メモリセルのしきい電圧が属するしきい電圧分布を維持することもできる。例えば、図７に示した第４プログラミングステップで、第１ビットが１であれば、メモリセルのしきい電圧は、第６しきい電圧分布Ｄ６に属するようにプログラミングされ、第１ビットが０であれば、メモリセルのしきい電圧は、第５しきい電圧分布Ｄ５に属した状態で維持されることもある。

また、以上では、第４プログラミングステップは、第５及び第６しきい電圧分布Ｄ５，Ｄ６を利用し、第５プログラミングステップは、第５及び第８しきい電圧分布Ｄ５，Ｄ８を利用するか、または第６及び第７しきい電圧分布Ｄ６，Ｄ７を利用すると説明された。

しかし、第４プログラミングステップは、第５及び第６しきい電圧分布Ｄ５，Ｄ６を利用し、第５プログラミングステップは、第５及び第７しきい電圧分布Ｄ５，Ｄ７を利用するか、または第６及び第８しきい電圧分布Ｄ６，Ｄ８を利用できる。すなわち、第４プログラミングステップは、第１ビット値によって、メモリセルのしきい電圧を第５しきい電圧分布Ｄ５または第６しきい電圧分布Ｄ６に属するようにプログラミングできる。また、第５プログラミングステップは、第４プログラミングステップで、メモリセルのしきい電圧が第５しきい電圧分布Ｄ５を有するようにプログラミングされた場合、第２ビット値によって、メモリセルのしきい電圧を第５しきい電圧分布Ｄ５または第７しきい電圧分布Ｄ７に属するようにプログラミングでき、第４プログラミングステップで、メモリセルのしきい電圧が第６しきい電圧分布Ｄ６を有するようにプログラミングされた場合、第２ビット値によって、メモリセルのしきい電圧を第６しきい電圧分布Ｄ６または第８しきい電圧分布Ｄ８に属するようにプログラミングできる。

また、第４プログラミングステップは、第５及び第７しきい電圧分布Ｄ５，Ｄ７を利用し、第５プログラミングステップは、第５及び第６しきい電圧分布Ｄ５，Ｄ６を利用するか、または第７及び第８しきい電圧分布Ｄ７，Ｄ８を利用することもできる。さらに、その他の多様なプログラミング方式を利用して第４及び第５プログラミングステップを行える。また、第１及び第２プログラミングステップも同様である。

このように、各プログラミングステップで利用されるしきい電圧分布が変更される場合には、図１Ｂに示した書き込みデータとコードとのマッピング関係も変わる。当業者ならば、前記説明を参照してかかるマッピング関係の変更を容易にできるので、これに関する詳細な説明は省略する。

また、以上では、第４及び第５プログラミングステップは、第１及び第２プログラミングステップと同じプログラミング方式を利用すると説明されたが、第４及び第５プログラミングステップで利用されるプログラミング方式と、第１及び第２プログラミングステップで利用されるプログラミング方式とが異なることもある。例えば、第１プログラミングステップは、第１及び第２しきい電圧分布Ｄ１，Ｄ２を利用する一方、第４プログラミングステップは、第５及び第６しきい電圧分布Ｄ５，Ｄ６を利用せず、第５及び第７しきい電圧分布Ｄ５，Ｄ７を利用できる。

図１０Ａは、本発明と比較するための不揮発性メモリセルプログラミング方法を説明する図面である。
図１０Ｂは、本発明と比較するための不揮発性メモリセルプログラミング方法で利用されるコードを示す図面である。
図１１は、図１０Ａの第３ビットをプログラミングするステップを示すフローチャートである。

図１０及び図１１に示すように、本発明と比較するための不揮発性メモリセルプログラミング方法では、第３ビットをプログラミングする過程と第１及び第２ビットをプログラミングする過程とが相異なる。これにより、本発明と比較するための不揮発性メモリセルプログラミング方法を適用するためには、二つの方式のプログラミング過程が行われねばならないという問題がある。

一方、本発明による不揮発性メモリセルプログラミング方法は、第１及び第２プログラミングステップで使われる２ビット書き込み過程を第４及び第５プログラミングステップにそのまま利用できる。これにより、本発明による不揮発性メモリセルプログラミング方法を適用するためには、一つのプログラミング過程が反復的に行われればよい。

また、図１１に示すように、本発明と比較するための不揮発性メモリセルプログラミング方法では、第３ビットを書き込むために４回の連続的な検証動作が必要である。一方、図６、図８及び図９に示すように、本発明による不揮発性メモリセルプログラミング方法では、連続的に行われる検証動作は最大２回である。

以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。

本発明は、メモリ関連の技術分野に適用可能である。

本発明による不揮発性メモリセルプログラミング方法を説明する図面である。 本発明による不揮発性メモリセルプログラミング方法で利用されるコードを示す図面である。 本発明による不揮発性メモリセルプログラミング方法で、第１ビットと第２ビットとをプログラミングする第１及び第２プログラミングステップを説明する図面である。 図２の第１ビットをプログラミングする第１プログラミングステップを示すフローチャートである。 図２の第２ビットをプログラミングする第２プログラミングステップを示すフローチャートである。 本発明による不揮発性メモリセルプログラミング方法で、第３ビットをプログラミングする第３プログラミングステップを説明する図面である。 図５の第３ビットをプログラミングする第３プログラミングステップを示すフローチャートである。 本発明による不揮発性メモリセルプログラミング方法で、第４及び第５プログラミングステップを説明する図面である。 図７の第１ビットをプログラミングする第４プログラミングステップを示すフローチャートである。 図８の第２ビットをプログラミングする第５プログラミングステップを示すフローチャートである。 本発明と比較するための不揮発性メモリセルプログラミング方法を説明する図面である。 本発明と比較するための不揮発性メモリセルプログラミング方法で利用されるコードを示す図面である。 図１０Ａの第３ビットをプログラミングするステップを示すフローチャートである。

符号の説明

Ｄ１ないしＤ８ 第１ないし第８しきい電圧分布
ＶＲ１ないしＶＲ７ 第１ないし第７検証電圧

Claims (15)

1. 所定のしきい電圧を有するようにプログラミングされる不揮発性メモリセルのプログラミング方法において、
   プログラミング対象データの第１ビット及び第２ビット値によって、前記不揮発性メモリセルのしきい電圧を第１ないし第４しきい電圧分布のうち一つのしきい電圧分布に属させる第１及び第２プログラミングステップと、
   前記データの第３ビット値によって、前記第１ビット及び前記第２ビットによるしきい電圧をそのまま維持させるか、または前記不揮発性メモリセルのしきい電圧を第５ないし第８しきい電圧分布のうち既定の一つのしきい電圧分布に属させる第３プログラミングステップと、
   前記第１ビット及び前記第２ビット値によって、前記不揮発性メモリセルのしきい電圧を前記第５ないし第８しきい電圧分布のうち一つのしきい電圧に属させる第４及び第５プログラミングステップと、を含むことを特徴とする不揮発性メモリセルプログラミング方法。
2. 前記第４及び第５プログラミングステップで、前記不揮発性メモリセルのしきい電圧が属するしきい電圧分布の位置は、前記第１及び第２プログラミングステップで、前記不揮発性メモリセルのしきい電圧が属するしきい電圧分布の位置と対称的であることを特徴とする請求項１に記載の不揮発性メモリセルプログラミング方法。
3. 前記第３プログラミングステップで、前記不揮発性メモリセルのしきい電圧がそのまま維持された場合、前記第４及び第５プログラミングステップは行われないことを特徴とする請求項１に記載の不揮発性メモリセルプログラミング方法。
4. 前記第３プログラミングステップの既定の一つのしきい電圧分布は、第５しきい電圧分布であることを特徴とする請求項１に記載の不揮発性メモリセルプログラミング方法。
5. 前記第３プログラミングステップ以後に、前記第４及び第５プログラミングステップで利用される前記第１ビット及び前記第２ビット値を前記不揮発性メモリセルから読み取る内部読み取りステップをさらに含むことを特徴とする請求項１に記載の不揮発性メモリセルプログラミング方法。
6. 前記内部読み取りステップは、前記第３プログラミングステップで既定の一つのしきい電圧分布に属するようにプログラミングされた場合に行われることを特徴とする請求項５に記載の不揮発性メモリセルプログラミング方法。
7. 前記第３プログラミングステップ以後に、
   前記第１ないし第４しきい電圧分布より高い電圧レベルを有し、前記第５ないし第８しきい電圧分布より低い電圧レベルを有する検証電圧を基準として、前記不揮発性メモリセルに書き込まれた第３ビット値を検証するステップをさらに含むことを特徴とする請求項１に記載の不揮発性メモリセルプログラミング方法。
8. 前記第４及び第５プログラミングステップは、
   前記第１ビット値によって、前記不揮発性メモリセルのしきい電圧を前記第５及び第６しきい電圧分布のうち一つのしきい電圧に属させる第４プログラミングステップと、
   前記第４プログラミングステップでプログラミングされたしきい電圧分布及び前記第２ビット値によって、前記不揮発性メモリセルのしきい電圧を前記第５ないし第８しきい電圧分布のうち一つのしきい電圧に属させる第５プログラミングステップと、を含むことを特徴とする請求項１に記載の不揮発性メモリセルプログラミング方法。
9. 前記第５プログラミングステップは、
   前記第４プログラミングステップでプログラミングされた前記不揮発性メモリセルのしきい電圧が第５しきい電圧分布に属する場合、前記不揮発性メモリセルのしきい電圧が前記第５しきい電圧分布または前記第８しきい電圧分布に属するようにプログラミングし、
   前記第４プログラミングステップでプログラミングされた前記不揮発性メモリセルのしきい電圧が第６しきい電圧分布に属する場合、前記不揮発性メモリセルのしきい電圧が前記第６しきい電圧分布または前記第７しきい電圧分布に属するようにプログラミングすることを特徴とする請求項８に記載の不揮発性メモリセルプログラミング方法。
10. 前記第４プログラミングステップ以後に、
    前記第５しきい電圧分布より高い電圧レベルを有し、前記第６ないし第８しきい電圧分布より低い電圧レベルを有する検証電圧を基準として、前記不揮発性メモリセルを検証するステップをさらに含むことを特徴とする請求項８に記載の不揮発性メモリセルプログラミング方法。
11. 前記第５プログラミングステップ以後に、
    前記第６しきい電圧分布より高い電圧レベルを有し、前記第７及び第８しきい電圧分布より低い電圧レベルを有する検証電圧を基準として、前記不揮発性メモリセルを検証するステップと、
    前記第７しきい電圧分布より高い電圧レベルを有し、前記第８しきい電圧分布より低い電圧レベルを有する検証電圧を基準として、前記不揮発性メモリセルを検証するステップと、をさらに含むことを特徴とする請求項１０に記載の不揮発性メモリセルプログラミング方法。
12. 前記第３ビットを受信してローディングするステップをさらに含み、
    前記第３プログラミングステップは、前記ローディングされた第３ビットをプログラミングすることを特徴とする請求項１に記載の不揮発性メモリセルプログラミング方法。
13. 前記不揮発性メモリセルは、ｎビットのデータが保存されるマルチレベルフラッシュ不揮発性メモリセルであることを特徴とする請求項１に記載の不揮発性メモリセルプログラミング方法。
14. 不揮発性メモリセルのしきい電圧が属する複数個のしきい電圧分布にコードをマッピングするコードマッピング方法において、
    第１ないし第４しきい電圧分布をそれぞれ指す第１ないし第４コードの第１ビット及び第２ビットは、第５ないし第８しきい電圧分布をそれぞれ指す第５ないし第８コードの第１ビット及び第２ビットとそれぞれ同一であり、
    前記第１ないし第４コードの第３ビットは、前記第５ないし第８コードの第３ビットとそれぞれ異なることを特徴とするコードマッピング方法。
15. 前記第１ないし第４コードの第３ビットは同一であり、
    前記第５ないし第８コードの第３ビットは同一であることを特徴とする請求項１４に記載のコードマッピング方法。

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