JP2008282521A - 多数のメモリブロックグループを同時にプログラミングするメモリセルプログラミング方法及び半導体装置 - Google Patents

Abstract

【課題】多数のメモリブロックグループを同時にプログラミングするメモリセルプログラミング方法及び半導体装置を提供する。
【解決手段】多数のメモリブロックのそれぞれに、Ｍ（Ｍは、自然数）ビットデータを記入するメモリプログラミング方法において、多数のメモリブロックを複数個のメモリブロックグループに区分するデータ区分ステップと、複数個のメモリブロックグループのうちの２個以上のメモリブロックグループに対してデータの第ｉ（ｉは、Ｍ未満の自然数）ビットを同時に記入した後に、２個以上のメモリブロックグループに対してデータの第ｉ＋１ビットを同時に記入するデータ記入ステップと、を含むプログラミング方法である。
【選択図】図４

Description

本発明は、メモリセルプログラミング方法及び半導体装置に係り、特に、多数のメモリブロックグループを同時にプログラミングするメモリセルプログラミング方法及び半導体装置に関する。

電気的に消去及びプログラムの可能な不揮発性メモリ装置は、電源が供給されない状態でもデータを保存しうる特徴を有しており、代表的なものとしてフラッシュメモリがある。
フラッシュメモリを構成するメモリセルは、制御ゲート、フローティングゲート、ソース、及びドレインを備えるセルトランジスタで構成される。フラッシュメモリのセルトランジスタは、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングメカニズムによってプログラムまたは消去される。

セルトランジスタの消去動作は、セルトランジスタの制御ゲートに接地電圧を印加し、半導体基板（またはバルク）に電源電圧より高い高電圧を印加することによって行われる。このような消去バイアスの条件によれば、フローティングゲートとバルクとの間の大きい電圧差によって、これらの間に強い電界が形成され、その結果、フローティングゲートに存在する電子は、Ｆ−Ｎトンネリング効果によってバルクに放出される。このとき、消去されたセルトランジスタのしきい値電圧は、低くなる。

セルトランジスタのプログラム動作は、制御ゲートに電源電圧より高い高電圧を印加し、ドレイン及びバルクに接地電圧を印加することによってなされる。このようなバイアスの条件下で、電子がＦ−Ｎトンネリング効果によってセルトランジスタのフローティングゲートに注入される。このとき、プログラムされたセルトランジスタのしきい値電圧は、高まる。

本発明が解決しようとする技術的課題は、多数のメモリブロックグループを同時にプログラミングするメモリセルプログラミング方法を提供することである。
本発明が解決しようとする他の技術的課題は、多数のメモリブロックグループを同時にプログラミングする半導体装置を提供することである。

前記課題を達成するための本発明によるメモリプログラミング方法は、多数のメモリブロックそれぞれに、Ｍ（Ｍは、自然数）ビットデータを記入するメモリプログラミング方法であって、データ区分ステップ及びデータ記入ステップを含む。データ区分ステップは、前記多数のメモリブロックを複数個のメモリブロックグループに区分する。データ記入ステップは、前記複数個のメモリブロックグループのうち２個以上のメモリブロックグループに対して、前記データの第ｉ（ｉは、Ｍ未満の自然数）のビットを同時に記入した後に、前記２個以上のメモリブロックグループに対して、前記データの第ｉ＋１ビットを同時に記入する。

本発明によるメモリセルプログラミング方法及び半導体装置は、多数のメモリブロックグループを同時にプログラミングすることによって、プログラミング速度を向上させうる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。

図１は、不揮発性メモリ装置に含まれるメモリセルの構造及び動作を説明する図面である。
図１には、不揮発性メモリ装置に含まれるメモリセルのフローティングゲートＦＧに電子が注入された様子が示されている。フローティングゲートＦＧに電子が注入された状態をプログラム状態とし、フローティングゲートＦＧに電子がなくなった状態を消去状態とする。プログラム状態のしきい値電圧は、０より大きく、消去状態のしきい値電圧は、０より小さい。

最近では、フラッシュメモリの集積度をさらに向上させるために、１個のメモリセルに複数のデータを保存するマルチレベルフラッシュメモリについての研究が活発に進められている。マルチレベルフラッシュメモリのメモリセルには、２ビット以上のマルチビットが保存される。このようにマルチビットを保存するメモリセルはマルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ：ＭＬＣ）と呼ばれ、これに対し、単一ビットを保存するメモリセルは単一レベルセル（Ｓｉｎｇｌｅ−Ｌｅｖｅｌ Ｃｅｌｌ：ＳＬＣ）と呼ばれる。ＭＬＣは、２ビット以上を保存するので、４個以上のしきい値電圧分布を有し、これに対応する４個以上のデータ保存状態を有する。以下では、マルチレベルフラッシュメモリのメモリセルに２ビットのデータが保存される例が説明される。しかし、マルチレベルフラッシュメモリのメモリセルには、３ビット以上のデータがＭＬＣに保存されることもある。

２ビットを保存するＭＬＣは、４個のデータ保存状態、すなわち１１、０１、１０、００を有しうる。例えば、１１は、消去された状態であり、０１、１０、及び００は、プログラムされた状態を表すことができる。

４個のデータ保存状態の分布は、ＭＬＣのしきい値電圧分布に対応する。例えば、ＭＬＣのしきい値電圧分布がそれぞれＶＴＨ１〜ＶＴＨ２、ＶＴＨ３〜ＶＴＨ４、ＶＴＨ５〜ＶＴＨ６、ＶＴＨ７〜ＶＴＨ８であると仮定すれば、データ保存状態１１、０１、１０、００は、それぞれＶＴＨ１〜ＶＴＨ２、ＶＴＨ３〜ＶＴＨ４、ＶＴＨ５〜ＶＴＨ６、ＶＴＨ７〜ＶＴＨ８に対応する。すなわち、ＭＬＣのしきい値電圧が４つのしきい値電圧分布のうち何れか一つに対応すれば、１１、０１、１０、００のうち該当する２ビットのデータがＭＬＣに保存される。

図２は、不揮発性メモリ装置に含まれるＭＬＣの動作を説明する図面である。
図２には、ＭＬＣのフローティングゲートＦＧに電子がない消去状態、フローティングゲートＦＧに電子が一部注入された第１プログラム状態、フローティングゲートＦＧに電子がさらに多く注入された第２プログラム状態及び、フローティングゲートＦＧに電子が最も多く注入された第３プログラム状態が示されている。消去状態、第１プログラム状態、第２プログラム状態及び第３プログラム状態になるほど、しきい値電圧が次第に大きくなる。

本発明と比較するためのメモリプログラム方法は、第１メモリブロックにデータの全てのビットを順次に記入した後に、第２メモリブロックにデータの全てのビットを順次に記入する。すなわち、第１メモリブロックに対するデータ記入が完了した後に、第２メモリブロックに対するデータ記入を行う。この場合、第１メモリブロックに対するデータ記入が完了するまで、第２メモリブロックに対するデータ記入が行えないので、データ記入速度の向上に制約がある。

図３は、２個のマットＭＡＴを含む半導体装置３００のブロック図である。
図３の半導体装置３００は、少なくとも一つのメモリブロックをそれぞれ含む２個のマットＭＡＴ１，ＭＡＴ２を備える。それぞれのマットＭＡＴ１，ＭＡＴ２は、少なくとも一つのメモリブロックをそれぞれ含む複数個のバンクＢＡＮＫ１〜ＢＡＮＫ４を備えうる。それぞれのマット中央には、ロウデコーダＲＤ１，ＲＤ２が配される。ロウデコーダＲＤ１，ＲＤ２がマットの中央に配されず、他の方向に配されるという点は、当業者ならば、容易に分かる。図３の半導体装置は、複数個のページバッファＰＢ１，ＰＢ２を備えうる。複数個のページバッファＰＢ１，ＰＢ２は、複数個のマットＭＡＴ１，ＭＡＴ２にそれぞれ対応し、データを受信して対応するマットＭＡＴ１，ＭＡＴ２に伝送する。図３の半導体装置は、コントローラＣＴＲＬを備えうる。コントローラＣＴＲＬは、マットＭＡＴ１，ＭＡＴ２に含まれるメモリブロックにデータを記入する動作を制御する。

本発明によるメモリプログラミング方法は、多数のメモリブロックに第１ビットを同時に記入した後に、第２ビットを同時に記入する。例えば、図３の第１マットＭＡＴ１と第２マットＭＡＴ２とに第１ビットを同時に記入した後に、第１マットＭＡＴ１と第２マットＭＡＴ２とに第２ビットを同時に記入する。一方、本発明と比較するためのメモリプログラミング方法は、一つのメモリブロックに第１ビット及び第２ビットを記入した後に、他のメモリブロックに第１及び第２ビットを記入する。すなわち、本発明によるメモリプログラミング方法は、本発明と比較するためのメモリプログラミング方法に比べて、プログラミング速度を向上させうる。

以下、図３ないし図６を参照して、本発明によるメモリプログラミング方法が詳細に説明される。
図４は、本発明によるメモリプログラミング方法を示すフローチャートである。
図４を参照すれば、本発明によるメモリプログラミング方法は、複数個のメモリブロックグループに複数のビットデータを記入するメモリプログラミング方法である。メモリブロックグループは、多数のメモリブロックを一つのグループにまとめるものであって、図３のマットＭＡＴ１，ＭＡＴ２でもある。

本発明によるメモリプログラミング方法は、第１メモリブロックグループと第２メモリブロックグループ（例えば、図３ＭＡＴ１、ＭＡＴ２）とに、データの第１ビットを同時に記入する（Ｓ４１０）。次いで、第１メモリブロックグループと第２メモリブロックグループ（例えば、図３のＭＡＴ１、ＭＡＴ２）とに、データの第２ビットを同時に記入する（Ｓ４４０）。

さらに説明すれば、第１メモリブロックグループと第２メモリブロックグループとに属するメモリブロックに、データの第１ビットを同時に記入し始める。次いで、第１メモリブロックグループと第２メモリブロックグループとのメモリブロックに第２ビットを同時に記入する。ここで、メモリブロックグループ内のプログラムしようとするブロックの選択は、コントローラによって決定される。

第１ビットの記入が完了すれば、データの第２ビットを第１メモリブロックグループと第２メモリブロックグループとに同時に記入する。また、データは、複数のメモリブロックに同時に記入されることもある。例えば、第１メモリブロックグループに属する多数のメモリブロックと、第２メモリブロックグループに属する多数のメモリブロックとにデータが同時に記入されることもある。

図５Ａ及び図５Ｂは、本発明によるメモリプログラミング方法によって図３の半導体装置にデータの第１ビットを記入する様子を示す図面である。
図５Ａを参照すれば、コントローラＣＴＲＬは、データバスＤＡＴＡＢＵＳを通じて第１マットＭＡＴ１に対応するページバッファＰＢ１と、第２マットＭＡＴ２に対応するページバッファＰＢ２とに第１ビットＢＩＴ１を伝送する。ページバッファＰＢ１，ＰＢ２は、第１マットＭＡＴ１に属するバンクＢＡＮＫ１，ＢＡＮＫ２と、第２マットＭＡＴ２に属するバンクＢＡＮＫ３，ＢＡＮＫ４とに第１ビットＢＩＴ１を伝送する。前記データのビットは、複数のバンクＢＡＮＫ１，ＢＡＮＫ２，ＢＡＮＫ３，ＢＡＮＫ４に同時に伝送される。前記データのビットは、複数個のビットラインを通じて複数のバンクＢＡＮＫ１，ＢＡＮＫ２，ＢＡＮＫ３，ＢＡＮＫ４に同時に伝送される。一方、プログラミングされる以前に、半導体装置のブロックは、何れも消去されていることが望ましい。

図５Ｂを参照すれば、伝送された第１ビットＢＩＴ１値に対応するしきい値電圧分布を有するように、バンクＢＡＮＫ１〜ＢＡＮＫ４に含まれるメモリセルは、プログラミングされる。

図６Ａ及び図６Ｂは、本発明によるメモリプログラミング方法によって、図３の半導体装置にデータの第２ビットを記入する様子を示す図面である。
図６Ａを参照すれば、コントローラＣＴＲＬは、データバスＤＡＴＡＢＵＳを通じて第２ビットＢＩＴ２をページバッファＰＢ１，ＰＢ２に伝送し、ページバッファＰＢ１，ＰＢ２は、第２ビットを第１マットＭＡＴ１と第２マットＭＡＴ２とに属するバンクＢＡＮＫ１〜ＢＡＮＫ４に第２ビットＢＩＴ２を伝送する。コントローラＣＴＲＬは、図５Ａの第１ビットＢＩＴ１を伝送した後に、図６Ａの第２ビットＢＩＴ２を伝送する動作を行う。

図６Ｂを参照すれば、伝送された第２ビットＢＩＴ２値によって、それに対応するしきい値電圧分布を有するように、バンクＢＡＮＫ１，ＢＡＮＫ２に含まれるメモリセルがプログラミングされる。さらに説明すれば、第１ビット値によるしきい値電圧分布によって、第２ビットをプログラミングする。例えば、第１ビットが“１”である場合に“１１”から“０１”にプログラミングし、第１ビットが“０”である時に、“１０”から“００”にプログラミングする。

本発明によるメモリプログラミング方法は、第１ビットを記入するステップ（Ｓ４１０）及び第２ビットを記入するステップ（Ｓ４４０）以後に、メモリブロックグループにデータの何ビット目まで記入されているかに関する情報を保存するステップをさらに含みうる。前記保存された情報を通じて、メモリブロックグループのデータ記入が何ビット目まで進められたかが分かる。

例えば、前記保存された情報は、データ検証ステップで利用される。さらに説明すれば、本発明によるメモリプログラミング方法は、第１ビットを記入するステップ（Ｓ４１０）以後に記入された第１ビットを検証するステップをさらに含み、第２ビットを記入するステップ（Ｓ４４０）以後に、記入された第２ビットを検証するステップをさらに含みうる。この場合、第１ビットを検証するステップと第２ビットを検証するステップとは、情報を保存するステップで保存されたビットのみを検証しうる。すなわち、第１ビットを検証するステップは、第２ビットを検証する必要なしに既に記入された第１ビットのみを検証する。したがって、データ検証時間を短縮させうる。データの何ビット目までが記入されているかに関する情報を保存するために、本発明による半導体装置のそれぞれのメモリブロックは、フラッグセルを備えうる。前記フラッグセルは、前記フラッグセルが属するメモリブロックにデータの何ビット目まで記入されているかに関する情報を保存する。本発明による半導体装置は、データの第１ビットを保存した後に、フラッグセルのビットを‘０’にプログラミングしうる。

以上では、２個のマットを含む半導体装置を基準として説明されたが、本発明によるメモリプログラミング方法は、３個以上のマットを含む半導体装置（例えば、図７に示されたｎ個のマットを含む半導体装置）にも適用される。本発明によるメモリプログラミング方法は、ｎ個のメモリマット全体に対して第１ビットを同時に記入した後に、ｎ個のメモリマット全体に対して第２ビットを同時に記入しうる。

また、本発明によるメモリプログラミング方法は、２個以上のメモリブロックグループに対するデータ記入を完了した以後に、前記２個以上のメモリブロックグループを除外した他の２個以上のメモリブロックグループに対してデータの第１ビットを同時に記入し、次いで、前記他の２個以上のメモリブロックグループに対してデータの第２ビットを同時に記入しうる。例えば、第１マットＭＡＴ１と第２マット（図示せず）とに第１ビットを同時に記入した後に、第２ビットを同時に記入しうる。次いで、第３マット（図示せず）と第４マット（図示せず）とに第１ビットを同時に記入し、第２ビットを同時に記入しうる。また、本発明によるメモリプログラミング方法は、ｎ個のメモリグループ全体に対するデータ記入を完了するまで、２個以上のメモリブロックグループに対するデータ記入ステップを反復しうる。

また、本発明によるメモリプログラミング方法が２個のメモリブロックグループごとにデータ記入を行う必要がないという点は、当業者ならば、認識しうるであろう。例えば、３個のメモリブロックグループに対して同時にデータ記入を行うこともできる。さらに、１個のメモリブロックグループに属する多数のメモリブロックに同時にデータ記入することもできる。また、異なる個数のメモリブロックグループ別に、データ記入を同時に行える。例えば、２個のメモリブロックグループに対して同時にデータ記入を行った後に、３個のメモリブロックグループに対して同時にデータ記入を行うこともある。

以上では、メモリブロックに２個のビットを保存することを説明したが、本発明によるメモリプログラミング方法は、メモリブロックに３個以上のビットを保存することもできる。例えば、第１メモリブロックグループと第２メモリブロックグループとに第１ビットを同時に保存した後に、第２ビットを同時に保存する。次いで、第１メモリブロックグループと第２メモリブロックグループとに第３ビットを同時に保存し、次いで、第４ビットを同時に保存しうる。

また、本発明によるメモリプログラミング方法は、多数のＳＬＣを含むシングルレベルメモリブロック、及び多数のＭＬＣを含むマルチレベルメモリブロックを備える半導体装置にも適用される。この場合、本発明によるメモリプログラミング方法は、それぞれのマルチレベルメモリブロックに含まれるＭＬＣ全体に第１ビットを記入した後に、第２ビットを記入する。一方、シングルレベルメモリブロックには、一般的なプログラミング方法が適用される。

本発明によるメモリプログラミング方法は、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を先に記入し、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を後に記入しうる。例えば、先に説明された第１ビットは、ＬＳＢであり、第２ビットは、ＭＳＢでありうる。

本発明によるメモリプログラミング方法が適用される半導体装置のメモリブロックに含まれるメモリセルは、Ｍビットのデータが保存されるマルチレベルフラッシュメモリセルでありうる。また、メモリブロックに含まれるメモリセルは、しきい値電圧を基準に区分される２^Ｍ個のしきい値電圧分布を備えうる。例えば、図６Ｂには、マルチレベルフラッシュメモリセルが４個のしきい値電圧分布を有する様子が示されている。４個のしきい値電圧分布を有するマルチレベルフラッシュメモリセルは、２ビットのデータを保存しうる。

本発明の他の面によるメモリプログラミング方法は、多数のメモリブロックそれぞれに、Ｍ（Ｍは、自然数）ビットデータを記入するメモリプログラミング方法であって、データ区分ステップとデータ記入ステップとを含みうる。データ区分ステップは、多数のメモリブロックを複数個のメモリブロックグループに区分する。データ記入ステップは、それぞれのメモリグループに、それぞれのメモリブロックグループに含まれるメモリブロック全体にデータの第ｉ（ｉは、Ｍ未満の自然数）のビットをそれぞれ記入した後に、それぞれのメモリブロックグループに含まれるメモリブロック全体にデータの第ｉ＋１ビットをそれぞれ記入する。図７を例として説明すれば、データ区分ステップは、多数のメモリブロックをｎ個のマットＭＡＴ１〜ＭＡＴｎに区分しうる。

データ記入ステップは、それぞれのメモリブロックグループに含まれるメモリブロック全体に対して、同時にデータの第ｉビットまたは第ｉ＋１ビットを記入しうる。データ記入ステップは、複数個のメモリブロックグループに対して、データ記入ステップを順次に行える。

本発明の他の面によるメモリプログラミング方法は、メモリブロックグループに前記データの第ｎビットが記入されているかに関する情報を保存するステップをさらに含みうる。この場合、記入されたデータを検証するとき、情報を保存するステップで保存されたビットのみのデータを検証しうる。

以上のように、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。

本発明は、メモリ関連の技術分野に適用可能である。

不揮発性メモリセルの構造及び動作を説明する図面である。 不揮発性ＭＬＣの動作を説明する図面である。 ２個のマットＭＡＴを備える半導体装置のブロック図である。 本発明によるメモリプログラミング方法を示すフローチャートである。 本発明によるメモリプログラミング方法によって、図３の半導体装置にデータの第１ビットを記入する様子を示す図面である。 本発明によるメモリプログラミング方法によって、図３の半導体装置にデータの第１ビットを記入する様子を示す図面である。 本発明によるメモリプログラミング方法によって、図３の半導体装置にデータの第２ビットを記入する様子を示す図面である。 本発明によるメモリプログラミング方法によって、図３の半導体装置にデータの第２ビットを記入する様子を示す図面である。 ｎ個のマットを備える半導体装置のブロック図である。

符号の説明

３００ 半導体装置

Claims (22)

1. 多数のメモリブロックのそれぞれに、Ｍ（Ｍは、自然数）ビットデータを記入するメモリプログラミング方法において、
   前記多数のメモリブロックを複数個のメモリブロックグループに区分するデータ区分ステップと、
   前記複数個のメモリブロックグループのうちの２個以上のメモリブロックグループに対して前記データの第ｉ（ｉは、Ｍ未満の自然数）ビットを同時に記入した後に、前記２個以上のメモリブロックグループに対して前記データの第ｉ＋１ビットを同時に記入するデータ記入ステップと、を含むことを特徴とするメモリプログラミング方法。
2. 前記データ記入ステップは、
   前記複数個のメモリブロックグループ全体に対して前記第ｉビットを同時に記入した後に、前記複数個のメモリブロックグループ全体に対して前記第ｉ＋１ビットを同時に記入することを特徴とする請求項１に記載のメモリプログラミング方法。
3. 前記データ記入ステップは、
   前記２個以上のメモリブロックグループに対するデータ同時記入を完了した後に、
   前記２個以上のメモリブロックグループを除外した他の２個以上のメモリブロックグループに対して前記データの第ｉビットを同時に記入し、次いで、前記他の２個以上のメモリブロックグループに対して前記データの第ｉ＋１ビットを同時に記入することを特徴とする請求項１に記載のメモリプログラミング方法。
4. 前記メモリプログラミング方法は、
   前記複数個のメモリブロックグループ全体に対するデータ記入を完了するまで、
   ２個以上のメモリブロックグループに対する前記データ記入ステップを反復することを特徴とする請求項３に記載のメモリプログラミング方法。
5. 前記複数個のメモリブロックグループに前記データの第ｎビットが記入されているかに関する情報を保存するステップをさらに含むことを特徴とする請求項１に記載のメモリプログラミング方法。
6. 前記情報を保存するステップで保存されたビットのみの前記データを検証するステップをさらに含むことを特徴とする請求項５に記載のメモリプログラミング方法。
7. ＬＳＢを先に記入し、ＭＳＢを後に記入することを特徴とする請求項１に記載のメモリプログラミング方法。
8. 前記複数個のメモリブロックグループは、
   少なくとも一つのメモリブロックをそれぞれ含む複数個のバンクを含むことを特徴とする請求項１に記載のメモリプログラミング方法。
9. 前記複数個のメモリブロックグループは、
   複数個のバンクを含むマットであることを特徴とする請求項１に記載のメモリプログラミング方法。
10. 前記複数個のメモリブロックに含まれるメモリセルは、
    前記Ｍビットのデータが保存されるマルチレベルフラッシュメモリセルであることを特徴とする請求項１に記載のメモリプログラミング方法。
11. 前記複数個のメモリブロックに含まれるメモリセルは、
    しきい値電圧を基準に区分される２^Ｍ個のしきい値電圧分布を備えることを特徴とする請求項１に記載のメモリプログラミング方法。
12. 多数のメモリブロックをそれぞれ含む２個のメモリブロックグループに複数ビットのデータを記入するメモリプログラミング方法において、
    前記２個のメモリブロックグループに対して、前記データの第１ビットを同時に記入するステップと、
    前記２個のメモリブロックグループに対して、前記データの第２ビットを同時に記入するステップと、を含むことを特徴とするメモリプログラミング方法。
13. 前記第１ビットを記入するステップ及び前記第２ビットを記入するステップ以後に、
    前記メモリブロックグループに前記データの何ビット目までが記入されているかに関する情報を保存するステップをさらに含むことを特徴とする請求項１２に記載のメモリプログラミング方法。
14. 前記第１ビットを記入するステップ以後に、前記記入された第１ビットを検証するステップと、
    前記第２ビットを記入するステップ以後に、前記記入された第２ビットを検証するステップと、をさらに含み、
    前記第１ビットを検証するステップと前記第２ビットを検証するステップとは、前記情報を保存するステップで保存されたビットのみを検証することを特徴とする請求項１３に記載のメモリプログラミング方法。
15. 多数のメモリブロックそれぞれに、Ｍ（Ｍは、自然数）ビットデータを記入するメモリプログラミング方法において、
    前記多数のメモリブロックを複数個のメモリブロックグループに区分するデータ区分ステップと、
    前記それぞれのメモリブロックグループに前記それぞれのメモリブロックグループに含まれるメモリブロック全体に前記データの第ｉ（ｉは、Ｍ未満の自然数）のビットをそれぞれ記入した後に、前記それぞれのメモリブロックグループに含まれるメモリブロック全体に前記データの第ｉ＋１ビットをそれぞれ記入するデータ記入ステップと、を含むことを特徴とするメモリプログラミング方法。
16. 前記データ記入ステップは、
    前記それぞれのメモリブロックグループに含まれるメモリブロック全体に対して、同時に前記データの第ｉビットまたは第ｉ＋１ビットを記入することを特徴とする請求項１５に記載のメモリプログラミング方法。
17. 前記データ記入ステップは、
    前記複数個のメモリブロックグループに対して、前記データ記入ステップを順次に行うことを特徴とする請求項１５に記載のメモリプログラミング方法。
18. 多数のメモリブロックをそれぞれ含む複数個のメモリブロックグループと、
    前記複数個のメモリブロックグループのうち２個以上のメモリブロックグループに対して前記データの第ｉ（ｉは、Ｍ未満の自然数）ビットを同時に記入した後に、前記２個以上のメモリブロックグループに対して前記データの第ｉ＋１ビットを同時に記入するコントローラと、を備えることを特徴とする半導体装置。
19. 前記それぞれのメモリブロックは、
    前記メモリブロックに前記データの何ビット目までが記入されているかに関する情報を保存するフラッグセルを備えることを特徴とする請求項１８に記載の半導体装置。
20. 前記複数個のメモリブロックグループにそれぞれ対応し、前記データのビットを受信して対応するメモリブロックグループに送信する複数個のページバッファをさらに備えることを特徴とする請求項１８に記載の半導体装置。
21. 前記メモリブロックに連結する複数個のビットラインをさらに備え、
    前記ページバッファは、前記複数個のビットラインを通じて同時に前記データのビットを送信することを特徴とする請求項２０に記載の半導体装置。
22. 前記複数個のメモリブロックグループは、
    多数のシングルレベルセルを含むシングルレベルメモリブロック及び多数のマルチレベルセルを含むマルチレベルメモリブロックを備え、
    前記コントローラは、前記それぞれのマルチレベルメモリブロックに含まれる前記マルチレベルセル全体に前記第ｉビットを記入した後に、前記第ｉ＋１ビットを記入することを特徴とする請求項１８に記載の半導体装置。

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