KR20080065832A - 프로그램 에러를 감소시킬 수 있는 멀티 비트 플래시메모리 장치의 프로그램 방법 - Google Patents

프로그램 에러를 감소시킬 수 있는 멀티 비트 플래시메모리 장치의 프로그램 방법 Download PDF

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Abstract

본 발명에 따른 제 1 분포로부터 제 2 분포로 문턱전압이 이동하도록 복수의 메모리 셀들을 프로그램하는 플래시 메모리 장치의 프로그램 방법은: 프로그램될 메모리 셀들을 선택하는 단계; 및 상기 선택된 메모리 셀들을 검증 전압 이상으로 프로그램하는 단계를 포함하되, 상기 검증 전압은 상기 제 1 분포에 포함되는 문턱전압들 중 어느 한 전압이거나 또는, 상기 제 1 분포에 포함되는 문턱전압들보다 높은 것을 특징으로 한다.

Description

프로그램 에러를 감소시킬 수 있는 멀티 비트 플래시 메모리 장치의 프로그램 방법{PROGRAM METHOD OF MULTI BIT FLASH MEMORY DEVICE FOR REDUCING A PROGRAM ERROR}
도 1은 4-비트 셀의 프로그램 단계의 일 예를 보여주는 도면;
도 2는 도 1의 프로그램 단계에서 발생할 수 있는 전하 소실이 문제를 보여주는 도면;
도 3은 도 1의 프로그램 단계에서 발생할 수 있는 과잉 프로그램의 문제를 보여주는 도면;
도 4는 본 발명에 따른 검증 전압 및 문턱전압 분포의 실시예를 보여주는 도면;
도 5는 MSB 페이지의 프로그램 동작시, 본 발명의 검증 전압 및 문턱전압 분포를 보여주는 도면;
도 6은 본 발명에 따른 멀티 비트 플래시 메모리 장치를 개략적으로 보여주는 블록도;
도 7은 본 발명에 멀티 비트 플래시 메모리 장치를 장착한 메모리 카드를 간략히 보여주는 블록도.
*도면의 주요 부분에 대한 부호의 설명*
200 : 멀티 비트 플래시 메모리 장치
210 : 셀 어레이 220 : 행 디코더
230 : 페이지 버퍼 블록 240 : 프로그램 제어부
250 : 고전압 발생기 300 : 메모리 카드
310 : 메모리 제어기 311 : RAM
312 : ROM 313 : CPU
314 : 호스트 인터페이스 315 : 버퍼
316 : 메모리 인터페이스
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 멀티 비트 플래시 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 못해 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(System programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(Flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, '낸드형 플래시 메모리'라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.
최근 들어, 메모리 장치에 대한 고집적 요구가 높아짐에 따라, 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 멀티 비트 메모리 장치들이 U.S. Patent No. 7,035,144에 "FLASH MEMORY DEVICE HAVING MULTI-LEVEL CELL AND READING AND PROGRAMMING METHOD THEREOF"라는 제목으로, U.S. Patent No. 6,082,056에 "FLASH MEMORY DEVICE AND ARCHITECTURE WITH MULTI LEVEL CELLS"라는 제목으로, 그리고 U.S. Patent No. 5,923,587에 "MULTI-BIT MEMORY CELL ARRAY OF A NON - VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING THE SAME"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱전압 분포들, 즉 데이터 "1"과 데이터 "0" 중 어느 하나에 대응되는 문턱전압 분포를 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱전압 분포들 중 어느 하나에 속하는 문턱전압으로 프로그램된다. 또한, 하나의 메모리 셀에 3-비트 데이터를 저장하는 경우, 메모리 셀은 8개의 문턱전압 분포들 중 어느 하나에 포함되는 문턱전압으로 프로그램된다. 최근에는, 하나의 메모리 셀에 4-비트 데이터를 저장하기 위한 다양한 기술들이 활발히 연구되고 있다.
도 1은 4-비트 데이터를 저장하기 위한 멀티 비트 메모리 셀의 프로그램 과정을 간략히 보여주는 도면이다. 특히, 도 1은 4-비트 데이터를 저장하기 위한 16개의 문턱전압 상태를 갖는 멀티 비트 메모리 셀의 각 프로그램 단계의 문턱전압 분포도이다. 여기서, 4-비트 데이터를 프로그램하기 위해서는 4개의 페이지 단위로 데이터가 메모리 셀에 순차적으로 입력되어야 한다. 도 1은 제3페이지 데이터(3rd page data)를 프로그램한 이후, 뒤따르는 제4페이지 데이터(4th page data)의 프로그램 과정을 간략히 보여준다. 제3페이지 데이터(3rd page data)의 프로그램이 완료되면, 메모리 셀은 8개의 문턱전압 분포들('0', '1', '2', '3', '4', '5', '6', '7') 중 어느 하나를 갖는다. 제4페이지 데이터의 프로그램은 제3페이지 데이터의 프로그램에 의해 형성되는 문턱전압 분포들('0', '1', '2', '3', '4', '5', '6', '7')로부터 제4페이지 데이터의 비트값에 대응하는 문턱전압 분포들로 프로그램된다. 예시적으로 설명하기 위하여, 제3페이지 데이터의 프로그램에 의하여 메모리 셀은 현재 그 문턱전압이 상태 '0'에 분포하고 있다고 가정한다. 만일, 제4페이지 데이터가 논리 "1"에 대응하는 경우, 메모리 셀은 프로그램 금지(Program Inhibit)로 설정된다. 프로그램 금지로 설정된 메모리 셀의 문턱전압은 제4페이지 데이터의 프로그램 이후에도 변하지 않는다. 반면에, 제4페이지 데이터가 논리 "0"인 경우, 메모리 셀의 문턱전압은 상태 '8'로 프로그램된다. 만일, 제3페이지 데이터의 프로그램에 의하여 메모리 셀의 그 문턱전압이 상태 '4'에 분포하는 경우에 대해서 설명하기로 한다. 제4페이지 데이터가 논리 "1"에 대응하는 경우, 메모리 셀은 프로그램 금지(Program Inhibit)로 설정되며 프로그램 이후에도 상태 '4'에 고정된다. 반면에, 제4페이지 데이터가 논리 "0"인 경우, 메모리 셀의 문턱전압은 프로그램 이후에 상태 '12'로 이동한다. 상술한 방식으로 제4페이지 데이터가 논리 "0"인 경우, 문턱전압 상태들('0', '1', '2', '3', '4', '5', '6', '7') 각각에 속하는 메모리 셀들의 문턱전압은 프로그램 동작을 통하여 문턱전압 상태들('8', '9', '10', '11', '12', '13', '14', '15')로 각각 이동한다.
프로그램 동작에 뒤따라, 문턱전압 상태들('8', '9', '10', '11', '12', '13', '14', '15')로 프로그램된 메모리 셀들은 프로그램 검증(Program Verified)된다. 프로그램 검증 동작은 일반적으로 문턱전압 상태들('8', '9', '10', '11', '12', '13', '14', '15')의 배열 순서에 따라 수행된다. 즉, 상태 '8'에 대한 검증 읽기 동작에 이어 상태 '9'에 대한 검증 읽기 동작이 수행된다. 이후, 상태들('10', '11',…, '15')로의 프로그램 여부를 검출하기 위한 검증 읽기 동작이 순차적으로 진행된다. 각각의 상태에 대한 검증 읽기 동작(Verify read operation)에 의하여 프로그램 패스(Program pass)된 셀들은 프로그램 금지(Program Inhibit)로 설정된다. 검증 읽기 동작에 의하여 프로그램 페일(Program fail)로 판정된 셀들은 재프로그램되도록 설정된다.
특히, 상술한 검증 읽기 동작은 각각의 문턱전압 상태에 대해 2회의 읽기 동작으로 구성된다. 상태 '8'로의 프로그램 여부를 검증하기 위한 검증 읽기 동작은 먼저 제 1 검증 전압(Vpre1)이 셀들의 워드 라인으로 공급되면서 상태 '0' 및 상태 '8'에 대응하는 셀들이 선택된다. 그리고 제 2 검증 전압(Vfy1)이 선택된 셀들의 워드 라인으로 공급되면서, 제 2 검증 전압(Vfy1) 이상으로 프로그램된 메모리 셀들은 프로그램 금지로 설정된다. 이러한 동작을 통하여 제 1 검증 전압(Vpre1) 및 제 2 검증 전압(Vfy1)의 사이에 그 문턱전압이 존재하는 메모리 셀들은 프로그램 패스(Program Pass)로 판정되고 프로그램 금지(Program Inhibit)로 설정된다. 그러나, 제 1 검증 전압(Vpre1) 및 제 2 검증 전압(Vfy1)의 사이에 그 문턱전압이 존재하지 않는 메모리 셀들은 재프로그램을 되도록 설정된다. 상태 '8'에 대한 검증 읽기 동작이 종료되면 상태 '9'에 대한 검증 읽기 동작이 제 1 검증 전압(Vpre2) 및 제 2 검증 전압(Vfy2)에 의해서 이루어진다. 상태 '9' 내지 상태 '15'에 대한 검증 읽기 동작이 차례로 수행된 이후, 프로그램 페일(Fail)로 판정된 셀들은 이어지는 프로그램 루프에 의해서 재프로그램된다. 모든 메모리 셀들이 패스(Pass)로 판정되는 순간까지 상술한 프로그램 동작 및 검증 동작이 반복된다. 검증 읽기 동작을 위해서는 각 상태('8', '9', '10', '11', '12', '13', '14', '15')로 프로그램된 메모리 셀들은 제 1 검증 전압들(Vpre1~Vpre8:10) 및 제 2 검증 전압 들(Vfy1~Vfy8:20)이 그 워드 라인에 순차적으로 공급되는 것으로 각각에 대해 검증 읽기 동작이 수행된다.
도 2는 상술한 도 1의 프로그램 방식에서 발생할 수 있는 문제점을 보여주는 도면이다. 일반적으로 멀티 비트 데이터를 저장하는 메모리 셀은 다수의 문턱전압 상태들 중 어느 하나를 가진다. 따라서, 보편적인 프로그램 방식과 회로 기술들에 의해서 문턱전압 상태들 간에 충분한 읽기 마진을 제공하는 것은 멀티 비트 플래시 메모리 장치에서 용이하지 못하다. 결국, 멀티 비트 플래시 메모리 셀은 제한된 문턱전압 범위 이내에 저장되는 데이터의 비트 수에 대응하는 문턱전압 상태 수를 가진다. 즉, 메모리 셀은 저장되는 비트 수(k)에 대응하는 문턱전압 상태 수(2k)를 포함하기 위하여 제한된 문턱전압 범위 이내에 문턱전압 상태 수를 모두 포함하도록 조밀하게 프로그램되어야 한다. 따라서, 멀티 비트 플래시 메모리 셀의 문턱전압 상태들 간의 간격(즉, 읽기 마진)은 감소될 수밖에 없다.
다시 도 2를 참조하면, 도 2는 제3페이지(3rd page) 데이터의 프로그램에 의해 형성되는 문턱전압 분포들(30, 55)과 제4페이지 데이터의 프로그램에 의해 형성되는 문턱전압 분포들(40, 60)을 보여주고 있다. 정상적인 경우, 문턱전압 분포 (55)은 문턱전압 분포 (50)으로 형성되어야 한다. 그러나 플래시 메모리 장치는 플로팅 게이트와 채널간에 형성되는 절연막에 결함을 가진 메모리 셀들을 포함할 수 있다. 또는, 열화나 고온 스트레스(Hot Temperature Stress:이하 HTS)에 의한 플로팅 게이트의 전하 소실(Charge loss)은 메모리 셀의 문턱전압을 감소시킬 수 있다.
따라서, 제3페이지(3rd page) 데이터의 프로그램 이후에 문턱전압 분포 (50)으로 형성되어야 할 메모리 셀들의 문턱전압이 분포 (55)로 형성될 수 있다. 특히, 전하 소실에 의해 상태 '9'에 대응하는 제 1 검증 전압(Vpre2) 이하로 그 문턱전압이 감소된 메모리 셀들이 존재할 수 있다. 이러한 메모리 셀들은 분포 (70)에 포함되는 문턱전압들을 갖는다. 분포 (70)에 포함되는 문턱전압으로 제3페이지 데이터가 프로그램된 메모리 셀들은 제4페이지 데이터의 프로그램 동작이 수행된 이후에 2-비트 에러를 가질 수 있다. 즉, 분포 (70)에 대응하는 메모리 셀들 중에는 제4페이지 데이터의 프로그램에 따라 데이터 "0101"로 프로그램되어야 하는 셀들이 포함된다. 그러나 제4페이지 데이터의 프로그램 동작 동안, 분포 (70)에 포함되는 메모리 셀들은 1회의 프로그램 루프 이후 프로그램 금지(Program inhibit)로 설정될 수 있다. 즉, 분포 (70)에 포함되는 메모리 셀들은 그 문턱전압이 제 1 검증 전압(Vpre2)과 제 2 검증 전압(Vfy2) 사이에 분포하기 때문에 프로그램 패스(Program pass)로 판단되고 프로그램 금지로 설정된다. 이때, 프로그램 금지(Program inhibit)로 설정된 메모리 셀들은 분포 (70)에 그 문턱전압들이 고정된다. 따라서, 데이터 "0101"로 프로그램되어야 하는 메모리 셀들의 문턱전압이 데이터 "0011"에 대응하는 문턱전압 범위(Vfy2≤Vth≤Vpre2)에 머물게 된다. 따라서 분포(70)에 포함되는 메모리 셀들 중에는 제4페이지 데이터의 프로그램에 따라, 데이터 "0101"로 프로그램되어야 하지만 데이터 "0011" 에 해당하는 문턱전압을 갖는 셀들이 존재한다. 이러한 셀들은 데이터 "0011"과 데이터 "0101"의 비교에서 알 수 있듯이 2-비트 에러를 포함한다.
도 3은 제4페이지(4th page) 데이터의 프로그램 이후에 발생하는 과잉 프로그램(Over-program)의 문제를 간략히 보여주는 도면이다. 도 3을 참조하면, 제3페이지 데이터의 프로그램에 따라 메모리 셀들의 문턱전압은 분포들 (30, 50)을 형성한다. 분포 (30)(또는 상태 '1')은 3-비트 데이터 "011"에 대응한다. 분포 (50)(또는 상태 '2')은 3-비트 데이터 "101" 에 대응한다. 제4페이지(4th page) 데이터의 프로그램에 의해서 분포 (30)에 포함되는 메모리 셀들은 분포들 (30, 40) 중 어느 하나의 문턱전압을 갖는다. 제4페이지(4th page) 데이터의 프로그램에 의해서, 분포 (50)에 포함되는 정상적인 메모리 셀들은 분포들 (50, 60) 중 어느 하나의 문턱전압을 갖는다. 제4페이지(4th page) 데이터의 프로그램 이후에 형성되는 문턱전압 분포(40)는 과잉 프로그램(Over-program)되는 셀들에 의해서 문턱전압 분포(45)로 형성될 수 있다. 문턱전압 분포(45)는 문턱전압 분포(40)로의 프로그램 여부를 검증하기 위한 제 1 검증 전압(Vpre2)과 제 2 검증 전압(Vfy2)의 범위를 벗어나는 문턱전압 분포(80)를 포함한다. 문턱전압 분포(80)에 대응하는 셀들은 데이터 "0011"로 프로그램되어야 하는 셀들이다. 그러나, 제4페이지 데이터의 프로그램 검증 동작시, 문턱전압 분포 (80)에 대응하는 메모리 셀들은 프로그램 금지(Program inhibit)로 설정되지 못한다. 오히려, 문턱전압 분포 (80)에 포함되는 메모리 셀들은 분포 (50)에 포함되는 메모리 셀들로 잘못 인식되어 데이터 "0101"에 대응하는 문턱전압 분포 (60)으로 프로그램될 수 있다.
도 2 및 도 3에서 설명된 바와 같이, 결과적으로 전하 소실(Charge loss)에 의해서 또는 과잉 프로그램(Over-program)에 의해서 메모리 셀은 제4페이지 데이터 의 프로그램 동작 이후에 적어도 2-비트의 에러를 가질 수 있다. 이러한 에러의 발생 문제는 문턱전압 분포의 기준값(예를 들면 분포의 평균값)으로부터 상대적인 간격을 이용하는 읽기 동작(Fractional read)을 수행하는 메모리 장치에 큰 부담으로 작용한다. 상술한 2-비트 에러는 독출 동작시 수행되는 에러 정정 동작에 부담으로 작용한다. 또한 2-비트 에러가 아니라 할지라도, 프로그램 이후에 형성되는 메모리 셀의 문턱전압이 타깃 상태와 상대적으로 큰 간격을 가질 경우 연판정(Soft Decision)에 의거하여 수행되는 독출 동작(Read operation)에 큰 부담(Load)으로 작용한다.
이상의 도면들을 통해서 설명된 바와 같이, 멀티 비트 플래시 메모리 장치의 메모리 셀들은 저장되는 데이터와 대응하는 문턱전압 분포들 간의 간격이 조밀하게 제어되어야 한다. 조밀한 문턱전압 분포를 위해서는 프로그램 전압의 스텝 크기를 감소시키는 것으로 가능하나, 이는 프로그램 속도를 현저히 떨어뜨리는 효과를 동반한다. 따라서, 조밀한 문턱전압 분포를 갖는 멀티 비트 플래시 메모리 장치에서 발생하는 전하 소실과 과잉 프로그램에 따른 문제를 해결할 수 있는 기술이 절실히 요구되고 있다.
본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 전하 소실과 과잉 프로그램에 의해 발생하는 에러를 해결할 수 있는 멀티 비트 플래시 메모리 장치의 프로그램 방법을 제공하는 데 있다.
상기의 과제를 이루기 위한 본 발명에 따른 제 1 분포로부터 제 2 분포로 문턱전압이 이동하도록 복수의 메모리 셀들을 프로그램하는 플래시 메모리 장치의 프로그램 방법은, 프로그램될 메모리 셀들을 선택하는 단계; 및 검증 전압 이상으로 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함하되, 상기 검증 전압은 상기 제 1 분포에 포함되는 문턱전압들 중 어느 한 전압이거나 또는, 상기 제 1 분포에 포함되는 문턱전압들보다 높다.
이 실시예에 있어서, 상기 플래시 메모리 장치는 하나의 메모리 셀에 적어도 2-비트 이상의 멀티 비트 데이터가 저장된다.
이 실시예에 있어서, 상기 제 2 분포는 상기 멀티 비트 데이터 중 어느 하나의 페이지 데이터의 프로그램에 의해서 형성된다.
이 실시예에 있어서, 상기 제 2 분포는 상기 멀티 비트 데이터 중 최상위 페이지(MSB page) 데이터의 프로그램에 의해서 형성되는 문턱전압들의 분포들이다.
이 실시예에 있어서, 기 플래시 메모리 장치는 상기 제 1 분포로부터 상기 제 2 분포로 문턱전압이 이동하도록 상기 복수의 메모리 셀들을 프로그램하는 구간 동안, 상기 제 2 분포보다 높은 제 3 분포로부터 제 4 분포로 프로그램되는 메모리 셀들을 더 포함한다.
이 실시예에 있어서, 상기 제 1 분포와 상기 제 2 분포 간의 간격은 상기 제 2 분포와 상기 제 3 분포 간의 간격과 다르다.
이 실시예에 있어서, 상기 제 1 분포와 상기 제 2 분포 간의 간격은 상기 제 2 분포와 상기 제 3 분포 간의 간격보다 작다.
이 실시예에 있어서, 상기 검증 전압은 상기 제 1 분포와 상기 제 2 분포 간의 간격이 상기 제 2 분포와 상기 제 3 분포 간의 간격과 다르게 상기 복수의 메모리 셀들이 프로그램되도록 설정된다.
상기 목적을 달성하기 위한 본 발명에 따른 복수의 상태들 중 어느 하나의 상태에 문턱전압이 포함되는 메모리 셀을 갖는 멀티 비트 플래시 메모리 장치의 프로그램 방법은, 상기 문턱전압이 초기 상태로부터 이동하도록 상기 메모리 셀을 프로그램하는 단계; 및 상기 문턱전압이 타깃 상태에 대응하는 검증 전압 이상으로 프로그램되었는지 검증하는 단계를 포함하되, 상기 검증 전압은 상기 초기 상태에 포함되는 문턱전압들 중 어느 하나의 전압이거나 또는, 상기 초기 상태에 포함되는 문턱전압들보다 높다.
이 실시예에 있어서, 상기 복수의 문턱전압 상태들 간의 전압 간격은 동일하지 않게 설정된다.
이 실시예에 있어서, 상기 타깃 상태는 상기 메모리 셀에 저장되는 멀티 비트 데이터 중 어느 한 비트의 프로그램에 의해서 형성되는 문턱전압의 분포이다.
이 실시예에 있어서, 상기 타깃 상태는 상기 멀티 비트 데이터 중 최상위 페이지(MSB page) 데이터의 프로그램에 의해서 형성되는 문턱전압 분포이다.
이 실시예에 있어서, 상기 초기 상태는 상기 멀티 비트 데이터의 최하위 페이지 데이터의 프로그램에 의하여 형성되는 문턱전압의 분포이다.
이 실시예에 있어서, 상기 검증 단계는, 상기 초기 상태 또는 상기 타깃 상태에 상기 메모리 셀의 문턱전압이 포함되었는지의 여부를 검증하는 제 1 검증 단 계; 및 상기 검증 전압 이상으로 프로그램되었는지를 검증하는 제 2 검증 단계를 포함한다.
이 실시예에 있어서, 상기 제 1 검증 단계에서, 상기 메모리 셀의 워드 라인으로는 사전 검증 전압이 제공된다.
이 실시예에 있어서, 상기 사전 검증 전압은 상기 타깃 상태에 대응하는 문턱전압 분포의 최대 전압보다 높다.
상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는, 멀티 비트 데이터 각각에 대응하는 복수의 상태들 중 어느 하나의 상태에 대응하는 문턱전압을 갖는 복수의 메모리 셀들; 상기 복수의 메모리 셀들의 비트 라인들에 연결되며, 읽기 및 프로그램 동작을 수행하도록 구성된 페이지 버퍼 블록; 선택된 메모리 셀들의 워드 라인으로 프로그램 전압 또는 프로그램의 검증을 위한 검증 전압을 제공하는 고전압 발생기; 및 상기 멀티 비트 데이터 중 어느 하나의 단위에 대한 프로그램 검증 동작시, 상기 선택된 메모리 셀들의 문턱전압이 상기 복수의 상태들 중 제 1 상태로부터 제 2 상태로 프로그램되었는지를 상기 검증 전압에 따라 검증하도록 상기 고전압 발생기 또는 상기 페이지 버퍼 블록을 제어하는 프로그램 제어부를 포함하되, 상기 검증 전압은 상기 제 1 상태에 포함되는 문턱전압들 어느 하나의 전압이거나, 또는 상기 제 1 상태에 포함되는 문턱전압들보다 높다.
이 실시예에 있어서, 상기 프로그램 제어부는 상기 제 1 분포로부터 상기 제 2 분포로 문턱전압이 이동하도록 상기 선택된 메모리 셀들을 프로그램하는 구간 동안, 상기 복수의 메모리 셀들 중 일부를 상기 제 2 분포보다 높은 제 3 분포로부터 제 4 분포로 프로그램하도록 상기 고전압 발생기 및 상기 페이지 버퍼 블록을 제어한다.
이 실시예에 있어서, 상기 제 1 분포와 상기 제 2 분포 간의 간격은 상기 제 2 분포와 상기 제 3 분포 간의 간격과 다르다.
이 실시예에 있어서, 상기 제 1 분포와 상기 제 2 분포 간의 간격은 상기 제 2 분포와 상기 제 3 분포 간의 간격보다 작다.
이 실시예에 있어서, 상기 검증 전압은 상기 제 1 분포와 상기 제 2 분포 간의 간격이 상기 제 2 분포와 상기 제 3 분포 간의 간격과 다르게 상기 복수의 메모리 셀들이 프로그램되도록 설정된다.
이 실시예에 있어서, 상기 검증 전압은 상기 제 2 상태로 상기 선택된 메모리 셀들이 프로그램되었는지를 검출하기 위한 제 1 검증 전압 및 제 2 검증 전압을 포함한다.
이 실시예에 있어서, 상기 멀티 비트 데이터는 2-비트 이상의 크기를 갖는다.
이 실시예에 있어서, 상기 어느 하나의 단위는 상기 플래시 메모리 장치에 설정된 페이지 단위이다.
이 실시예에 있어서, 상기 멀티 비트 데이터의 비트들 각각은 페이지 어드레스에 의해서 지정되며, 페이지 단위로 프로그램된다.
이 실시예에 있어서, 상기 어느 하나의 단위는 상기 멀티 비트 데이터 중 최상위 페이지(MSB page) 데이터이다.
이 실시예에 있어서, 상기 제 2 상태에 대응하는 문턱전압은 상기 최상위 페이지 데이터가 논리 "0"인 경우에 프로그램되는 문턱전압이다.
이 실시예에 있어서, 상기 어느 하나의 단위는 상기 플래시 메모리 장치의 Y-어드레스에 의해서 프로그램 동작 구간에 프로그램되는 데이터 단위이다.
이 실시예에 있어서, 상기 복수의 메모리 셀들은 낸드형(NAND type) 플래시 메모리 셀들이다.
이 실시예에 있어서, 상기 복수의 메모리 셀들은 노어형(NOR type) 플래시 메모리 셀들이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 낸드형(NAND type) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명에 따른 문턱전압 및 검증 전압의 크기를 간략히 보여주는 도면이다. 도 4를 참조하면, 제4페이지 데이터의 프로그램 이후에 형성되는 문턱전압 분포들은 제3페이지 데이터의 프로그램에 의해서 형성되는 문턱전압 분포와 인접해 있다. 이러한 문턱전압 분포의 설정값은 제 2 검증 전압들(Vfy2, Vfy3)의 설정에 의해서 구현된다. 즉, 프로그램 이전 분포와 프로그램 이후 분포가 인접되도록 하기 위하여 제 2 검증 전압들(Vfy2, Vfy3)은 문턱전압 분포들(100, 120) 각각의 최대 전압들로 정해진다. 좀더 자세히 설명하면 다음과 같다.
제3페이지 데이터의 프로그램에 의해서 형성되는 문턱전압 분포 (100)은 제4페이지 데이터의 프로그램에 의해서 문턱전압 분포 (100) 또는 문턱전압 분포 (110)으로 분화한다. 즉, 제4페이지 데이터가 논리 "1"인 경우, 메모리 셀의 문턱전압은 데이터 "1011"에 대응하는 문턱전압을 갖도록 설정된다. 즉, 제4페이지 데이터가 논리 "1"로 프로그램되는 메모리 셀은 프로그램 금지(Program inhibit)로 설정되며, 그 문턱전압은 문턱전압 분포 (100)에 속한다. 그러나 제4페이지 데이터가 논리 "0"인 경우, 메모리 셀의 문턱전압은 데이터 "0011"에 대응하는 문턱전압을 갖도록 프로그램된다. 즉, 메모리 셀의 문턱전압은 문턱전압 분포 (110)에 포함되도록 프로그램된다.
제4페이지 데이터의 프로그램에 의해서, 문턱전압 분포 (120)에 포함되는 메모리 셀들 중 제4페이지 데이터가 논리 "0"인 메모리 셀들은 데이터 "0101"에 대응하는 문턱전압으로 프로그램된다. 즉, 제4페이지 데이터의 프로그램에 의해서, 문턱전압 분포 (120)에 포함되는 메모리 셀들 중 일부는 문턱전압 분포 (130)으로, 나머지 일부는 문턱전압 분포 (120)에 포함되는 문턱전압을 갖는다.
특히, 본 발명에 따른 제4페이지 데이터의 프로그램에 의해서 형성되는 문턱전압 분포들 (110, 130)은 제3페이지 데이터의 프로그램에 의해서 형성되는 문턱전압 분포 (100) 및 문턱전압 분포 (120)과 인접하도록 설정된다. 인접한 문턱전압 분포(100, 110)들 쌍(Pair)은 제4페이지 데이터의 프로그램에 의해서 형성된다. 제4페이지 데이터의 비트가 논리 "1"인 경우에는 하측 문턱전압 분포(100, 120)로, 제4페이지 데이터의 비트가 논리 "0"인 경우에는 상측 문턱전압 분포(110, 130)로 프로그램된다. 분포도에서 인접한 문턱전압 분포들을 형성하기 위해서는 특히, 제 2 검증 전압들(Vfy2, Vfy3)의 설정이 중요한 역할을 담당한다. 제 2 검증 전압(Vfy2)는 문턱전압 분포 (100)의 최대값으로 설정될 수 있다. 제 2 검증 전압 (Vfy3)도 마찬가지로 문턱전압 분포(120)의 최대값으로 설정될 수 있다. 따라서, 과잉 프로그램에 의해서 제 1 검증 전압(Vpre2) 이상으로 문턱전압이 확장할 가능성이 줄어든다. 그리고 전하 소실에 의해서 문턱전압 분포 (120)에 속하는 메모리 셀들이 제 1 검증 전압(Vpre2) 이하로 낮아지는 문턱전압을 가질 가능성도 획기적으로 줄어든다. 결국, 제 1 검증 읽기에 의해서 프로그램 금지되어 에러가 발생하는 확률은 크게 낮아질 수 있다.
그러나, 상술한 설명에서 제 2 검증 전압들(Vfy2, Vfy3)이 분포들(100, 120)의 최대 전압에 국한되지는 않는다. 즉, 제 2 검증 전압들(Vfy2, Vfy3)은 분포들(100, 120)의 최대 전압보다 큰 값으로 설정될 수 있다. 즉, 제 2 검증 전압들(Vfy2, Vfy3)은 문턱전압 분포 (100)과 문턱전압 분포 (110) 간의 간격이 문턱전 압 분포 (110)과 문턱전압 분포 (120) 간의 간격보다 작은 값을 갖도록 설정된다.
더불어, 제 2 검증 전압들(Vfy2, Vfy3)은 분포들(100, 120)에 포함되는 전압으로 설정될 수 있다. 즉, 분포 (100) 및 분포 (110)이 겹쳐지도록 제 2 검증 전압(Vfy2)는 분포 (100)에 포함되는 전압으로 설정될 수 있다. 그리고 제 2 검증 전압(Vfy3)는 분포 (120)에 포함되는 어느 하나의 전압으로 설정될 수 있다. 이 경우, 2개의 문턱전압 분포들 (100, 110), (120, 130) 각각은 겹쳐지는 구간이 존재한다. 그러나 1-비트의 에러를 포함하더라도 이러한 설정이 동작 특성을 향상시킬 수 있는 상황에서 제 2 검증 전압들(Vfy2, Vfy3)은 분포들(100, 120)의 최대 전압보다 낮은 값으로 설정될 수 있다.
이상의 도 4를 통해 설명된 본 발명에 따른 문턱전압 분포 또는 검증 전압의 설정에 따르면, 제4페이지 데이터의 프로그램에 의해서 형성되는 문턱전압 분포는 프로그램 이전의 문턱전압 분포와 인접하도록 설정될 수 있다. 또는, 제4페이지 데이터의 프로그램에 의해서 형성되는 문턱전압 분포는 프로그램 이전의 문턱전압 분포와 겹쳐지도록 설정될 수 있다. 또는, 제4페이지 데이터의 프로그램에 의해서 형성되는 문턱전압 분포는 프로그램 이전의 문턱전압 분포와 일정 간격을 가지도록 제 2 검증 전압들(Vfy2, Vfy3)이 설정될 수 있다. 그러나 이 경우에는 분포 (100)과 분포 (110) 사이의 간격은 분포 (110)과 분포 (120)과의 간격과 다른 값을 갖도록 설정되어야 할 것이다. 예시적으로 분포 (100)과 분포 (110) 사이의 간격은 분포 (110)과 분포 (120)과의 간격보다 좁게 설정되어야 할 것이다.
즉, 제3페이지 데이터의 프로그램에 의해서 형성되는 문턱전압 분포와 제4 페이지 데이터의 프로그램에 의해서 형성되는 문턱전압 분포 사이에는 읽기 마진이 존재하지 않거나 매우 적은 값을 갖는다. 그러나 이러한 경우에 발생할 수 있는 프로그램 에러는 1-비트 이하만을 허용할 뿐이다. 반면에, 본 발명에 따른 문턱전압 분포의 설정 또는 검증 전압의 설정은 제 1 검증 동작에 큰 마진을 제공할 수 있다. 따라서, 본 발명에 따른 문턱전압 분포의 설정을 통해서 제 1 검증 동작(Preliminary read)에 의해서 프로그램 금지로 설정되는 메모리 셀들의 문제를 해결할 수 있다. 결국, 프로그램 동작 중에 발생하는 2-비트 에러 및 에러 정정의 부담이 큰 상태로의 문턱전압 이동을 차단할 수 있다.
도 5는 본 발명에 따른 4-비트 플래시 메모리 장치의 문턱전압 분포를 간략히 보여주는 도면이다. 도 5를 참조하면, 제4페이지 데이터의 프로그램에 따라 형성되는 문턱전압 분포는 제3페이지 데이터의 프로그램 이후에 형성되는 문턱전압 분포에 인접하도록 설정된다.
제3페이지 데이터가 프로그램된 이후에는 문턱전압 상태들('0', '1', '2', '3', '4', '5', '6', '7')이 형성된다. 그리고 제4페이지 데이터가 프로그램되면, 문턱전압 상태들('8', '9', '10', '11', '12', '13', '14', '15')이 형성된다. 물론, 문턱전압 상태들('8', '9', '10', '11', '12', '13', '14', '15')은 제4페이지 데이터가 논리 "0"일 경우에 형성되는 문턱전압 분포들이다. 제4페이지 데이터가 논리 "1"인 경우에는 프로그램 금지(Program inhibit)되어 문턱전압은 변하지 않는다. 특히, 제4페이지 데이터의 프로그램의 패스 여부를 검증하기 위한 검증 전압들은 프로그램 이전 문턱전압 분포와 프로그램 이후에 형성되는 문턱전압의 경계값으 로 주어진다. 즉, 상태 '9'에 대응하는 문턱전압으로의 프로그램 완료 여부를 검증하기 위한 제 2 검증 전압(Vfy2)은 상태 '1'에 대응하는 문턱전압 분포의 최대 전압으로 설정된다. 다시 말하면, 상태 '1'에 대응하는 문턱전압 분포와 상태 '9'에 대응하는 문턱전압 분포 간의 경계값으로 검증 전압이 설정되어야 한다. 상태 '10'에 대응하는 문턱전압 분포로의 프로그램 여부를 검증하는 제 2 검증 전압(Vfy3)은 상태 '2'에 대응하는 문턱전압 분포에서 최대 전압으로 설정된다. 상태 '11'에 대응하는 문턱전압 분포로의 프로그램 여부를 검증하는 제 2 검증 전압(Vfy4)은 상태 '3'에 대응하는 문턱전압 분포에서 최대 전압으로 설정된다. 상태 '12'에 대응하는 문턱전압 분포로의 프로그램 여부를 검증하는 제 2 검증 전압(Vfy5)은 상태 '4'에 대응하는 문턱전압 분포에서 최대 전압으로 설정된다. 이러한 검증 전압의 설정은 상태 '13', 상태 '14', 상태 '15'에 대응하는 제 2 검증 전압들(Vfy6, Vfy7, Vfy8)에서도 동일하게 적용된다. 그러나, 소거 상태로부터 프로그램되는 상태 '8'에 대응하는 제 2 검증 전압(Vfy1)에는 상술한 방식과는 다르게 적용될 수 있다. 즉, 제 2 검증 전압(Vfy1)은 소거 상태 '0'에 대응하는 문턱전압 분포의 최대 전압으로 설정되지 않을 수 있다. 또한, 제 2 검증 전압(Vfy1)은 예외적으로 0V 또는 그 이상에 설정될 수 있다.
그러나, 상술한 설명에서 제 2 검증 전압들(Vfy1~Vfy8)은 상태들(0~7)의 최대 전압에 국한되지는 않는다. 즉, 제 2 검증 전압들(Vfy1~Vfy8)은 상태들(0~7)의 최대 전압보다 작은 값으로 또는 큰 값으로 설정될 수 있다. 예시적으로 제 2 검증 전압(Vfy2)은 상태 '1'과 상태 '9'의 전압 간격이 상태 '9'와 상태 '2'와의 전압 간격이 다른 값을 갖도록 설정되어야 할 것이다. 특히, 제 1 검증 읽기 동작에 큰 마진을 제공하기 위해서는 상태 '1'과 상태 '9'의 전압 간격이 상태 '9'와 상태 '2'와의 전압 간격보다 작도록 설정되어야 할 것이다. 제 2 검증 전압들(Vfy1~Vfy8)은 프로그램 이전의 상태와 프로그램 이후의 상태가 겹쳐지도록 설정될 수도 있다.
여기서, 4-비트 플래시 메모리 장치의 MSB(Most Significant Bit) 페이지의 프로그램 시에 적용되는 문턱전압 분포와 검증 전압을 예시적으로 설명하였으나, 본 발명은 이에 국한되지 않는다. 즉, 멀티 비트 플래시 메모리 장치에서 MSB 페이지가 아닌 페이지 데이터를 프로그램하는 여타의 경우에도 적용될 수 있다. 또한, 도 4에서는 멀티 비트 데이터를 구성하는 비트들 각각의 입력 단위를 페이지 단위로 예시적으로 설명하였으나 본 발명은 이에 국한되지 않는다. 멀티 비트 데이터는 페이지 어드레스에 의해서 각 비트들이 구성될 수 있으나, Y-어드레스에 의해서도 비트들 각각의 입력 단위가 구성될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
더불어, 이러한 설정은 4-비트 플래시 메모리 장치를 예시적으로 설명하였으나, 본 발명은 이에 국한되지 않는다. 적어도 2-비트 데이터를 하나의 메모리 셀에 저장하는 모든 멀티 비트 플래시 메모리 장치에 적용될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 즉, 메모리 셀을 어느 하나의 문턱전압으로부터 다른 문턱전압으로 프로그램할 때 프로그램된 문턱전압의 분포는 프로그램 이전의 문턱전압 분포와 인접 또는 겹쳐지도록 설정된다. 프로그램 이전의 문턱 전압 분포에서 최대 전압이 프로그램의 패스 여부를 검증하는 검증 전압으로 사용된다. 즉, 프로그램의 패스 여부를 검증하는 검증 전압은 상술한 두 문턱전압의 경계값으로 설정될 것이다.
도 6은 상술한 방식으로 검증 전압이 설정되는 멀티 비트 플래시 메모리 장치를 간략히 보여주기 위한 블록도이다. 도 6을 참조하면, 본 발명의 멀티 비트 플래시 메모리 장치는 상술한 도 5에서 설명된 방식에 따라 멀티 비트 데이터를 프로그램한다. 멀티 비트 데이터의 MSB 페이지의 프로그램 동작시, 본 발명에 따른 멀티 비트 플래시 메모리 장치(200)는 프로그램 이전의 문턱전압 분포의 최대 전압을 검증 전압으로 사용한다. 상술한 검증 전압의 설정이 멀티 비트 데이터의 MSB 페이지에만 국한되지 않음은 이미 밝힌바 있다.
셀 어레이(210)는 하나의 셀에 멀티 비트 데이터를 저장할 수 있는 멀티 비트 플래시 메모리 셀들을 포함한다. 예시적인 실시예의 경우, 셀 어레이(210)는 4-비트 데이터를 저장하는 메모리 셀들을 포함하는 것으로 설명될 것이다. 그러나 본 발명의 범위는 이에 국한되지는 않는다. 일반적으로 멀티 비트 플래시 메모리 셀들은 하나의 셀에 복수 비트들을 저장하기 위하여 다수의 문턱전압 상태들 중 어느 하나로 프로그램된다. 따라서, 보편화된 프로그램 방식과 회로 기술들에 의해서 문턱전압 상태들 간에 충분한 읽기 마진을 제공하는 것은 멀티 비트 플래시 메모리 장치에서 용이하지 못하다. 결국, 멀티 비트 플래시 메모리 셀은 제한된 문턱전압 범위 이내에서 저장되는 비트 수(k)에 대응하는 문턱전압 상태 수(2k)를 포함하기 위하여 조밀하게 프로그램되어야 한다. 또한, 멀티 비트 플래시 메모리 셀의 문턱전압 상태들 간의 간격(즉, 읽기 마진) 또한 감소될 수밖에 없다.
행 디코더(220)는 일반적으로 행 어드레스(Row address)에 응답하여 워드 라인을 선택한다. 행 디코더(220)는 고전압 발생기(250)로부터 제공되는 각종 워드 라인 전압을 선택된 워드 라인들로 전달한다. 프로그램 동작시, 선택 워드 라인(Selected WL)으로는 프로그램 전압(Vpgm; 약 15~20V)을, 비선택 워드 라인(Unselected WL)으로는 패스 전압(Vpass;약 10V)을 전달한다.
페이지 버퍼 블록(230)은 동작 모드에 따라 기입 드라이버로써 또는 감지 증폭기로써 동작한다. 예를 들면, 페이지 버퍼 블록(230)은 읽기 동작 모드에서 감지 증폭기로써 그리고 프로그램 동작 모드에서 기입 드라이버로써 동작한다. 본 발명에 따른 프로그램 동작시, 페이지 버퍼 블록(230)은 선택된 워드 라인에 제 1 검증 전압들(Vpre1~Vpre8) 중 어느 하나가 제공되는 제 1 사전 읽기 동작을 수행한다. 그리고 페이지 버퍼 블록(230)은 제 1 사전 읽기를 수행한 셀들의 워드 라인으로 제 2 검증 전압들 (Vfy1~Vfy8) 중 어느 하나가 제공되는 제 2 사전 읽기 동작을 수행한다. 제 1 사전 읽기 및 제 2 사전 읽기의 결과는 페이지 버퍼 블록(230)에 포함되는 페이지 버퍼(PB)에 래치된다. 각각의 페이지 버퍼들(PB)에 래치된 제 1 사전 읽기 및 제 2 사전 읽기의 결과를 참조하여 프로그램 제어부(240)는 MSB 페이지 데이터의 프로그램 패스 여부를 판단한다. 패스로 판정되는 메모리 셀들은 프로그램 금지로 설정된다.
프로그램 제어부(240)는 순차적으로 입력되는 프로그램 데이터를 상술한 셀 어레이(210)에 프로그램하기 위해서 페이지 버퍼 블록(230) 및 고전압 발생기(250)를 제어한다. 프로그램 동작시, 프로그램 제어부(240)는 페이지 버퍼 블록(230)으로부터 전달되는 데이터를 참조하여 선택된 메모리 셀들의 프로그램 패스 여부를 판단한다. 패스(Pass)로 판정된 메모리 셀들은 프로그램 금지(Program inhibit)로 설정되고, 페일(Fail)로 판정된 메모리 셀들은 재프로그램을 위한 프로그램 루프를 반복하도록 설정된다.
고전압 발생기(250)는 프로그램 제어부(240)의 제어에 따라 프로그램을 위한 ISPP(Incremental Step Pulse Programming) 전압, 제 1 검증 전압(Vpre1~Vpre8)과 제 2 검증 전압들(Vfy1~Vfy8)을 생성한다. 특히, 본 발명의 고전압 발생기(250)는 제3페이지 데이터의 프로그램에 의해서 형성되는 문턱전압 분포의 최대 전압에 대응하는 제 2 검증 전압들(Vfy1~Vfy8)을 생성한다. 프로그램 루프(Program loop)가 진행되고 검증 동작이 이루어지는 구간에서, 프로그램 제어부(240)의 제어에 응답하여 고전압 발생기(250)는 순차적으로 제 1 검증 전압들과 본 발명에 따른 제 2 검증 전압들(Vfy1~Vfy8)을 생성한다. 고전압 발생기(250)는 생성된 전압들을 행 디코더(220)에 전달된다. 행 디코더(220)는 전달된 상술한 전압들을 선택된 워드 라인들로 제공한다. 물론, 고전압 발생기(250)는 프로그램 동작이나 검증 동작시에 비선택 워드 라인(Unselected word line)으로 공급되는 패스 전압(Vpass)을 생성한다. 여기서, 설명을 위하여 4-비트 플래시 메모리 장치를 예시적으로 인용하였으나, 본 발명은 이에 국한되지 않는다. 또한, MSB 페이지 데이터 또는 제4페이지 데이터를 프로그램하는 동작으로 사전 검증 읽기 동작을 설명하였으나 본 발명의 사 전 검증 읽기 동작은 이에 국한되지 않음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
이상에서 설명한 본 발명에 따른 멀티 비트 플래시 메모리 장치는, 제4페이지 데이터의 프로그램 동작시, 제3페이지 데이터의 프로그램에 의해서 형성된 문턱전압 분포의 최대 전압에 대응하는 제 2 검증 전압(Vfy1~Vfy8)을 사용한다. 이러한 제 2 검증 전압(Vfy1~Vfy8)의 설정을 통하여 제 1 검증 전압에 의한 검증 동작에서 발생하는 에러를 감소시킬 수 있다. 더불어, 본 발명에서는 NAND형(NAND type) 멀티 플래시 메모리 장치를 예시적인 실시예로 설명하였으나 이러한 기법은 NOR형(NOR type) 멀티 비트 플래시 메모리 장치에도 적용될 수 있다.
도 7은 본 발명의 멀티 비트 플래시 메모리 장치를 구비하는 메모리 카드(300)의 일예를 간략히 도시한 블록도이다. 도 7을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(300)는 본 발명의 멀티 비트 플래시 메모리 장치(320)를 장착한다. 본 발명에 따른 메모리 카드(300)는 호스트(Host)와 멀티 비트 플래시 메모리 장치(320) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(310)를 포함한다. 메모리 컨트롤러(310)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(312)을 포함한다. RAM(311)은 중앙처리장치(313)의 동작 메모리로써 사용된다. 호스트 인터페이스(314)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 버퍼(315)는 호스트 측으로부터 제공되는 데이터를 저장한다. 버퍼(315)는 멀티 비트 플래시 메모리 장치(320)로부터 호스트로 전달되는 데이터를 저장한다. 메모리 인터페이스(316)는 본 발명의 멀티 비트 플래시 메모리 장치와 인터페이싱한다. 중앙처리장치(313)는 메모리 컨트롤러(310)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(300)는 에러 정정 블록(ECC Block) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 에러 정정 블록(ECC Block)은 1-비트 이하로 에러 발생이 억압된 본 발명의 멀티 비트 플래시 메모리 장치(320)의 독출 데이터에 포함되는 에러를 정정할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 프로그램 구간의 검증 동작에서 발생하는 에러를 최대 1-비트로 제한할 수 있어 신뢰성 높은 멀티 비트 플래시 메모리 장치를 구현할 수 있다.

Claims (30)

  1. 제 1 분포로부터 제 2 분포로 문턱전압이 이동하도록 복수의 메모리 셀들을 프로그램하는 플래시 메모리 장치의 프로그램 방법에 있어서:
    프로그램될 메모리 셀들을 선택하는 단계; 및
    검증 전압 이상으로 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함하되,
    상기 검증 전압은 상기 제 1 분포에 포함되는 문턱전압들 중 어느 한 전압이거나 또는, 상기 제 1 분포에 포함되는 문턱전압들보다 높은 것을 특징으로 하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 하나의 메모리 셀에 적어도 2-비트 이상의 멀티 비트 데이터가 저장되는 것을 특징으로 하는 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 제 2 분포는 상기 멀티 비트 데이터 중 어느 하나의 페이지 데이터의 프로그램에 의해서 형성되는 것을 특징으로 하는 프로그램 방법.
  4. 제 3 항에 있어서,
    상기 제 2 분포는 상기 멀티 비트 데이터 중 최상위 페이지(MSB page) 데이터의 프로그램에 의해서 형성되는 문턱전압들의 분포들인 것을 특징으로 하는 프로그램 방법.
  5. 제 2 항에 있어서,
    상기 플래시 메모리 장치는 상기 제 1 분포로부터 상기 제 2 분포로 문턱전압이 이동하도록 상기 복수의 메모리 셀들을 프로그램하는 구간 동안, 상기 제 2 분포보다 높은 제 3 분포로부터 제 4 분포로 프로그램되는 메모리 셀들을 더 포함하는 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 제 1 분포와 상기 제 2 분포 간의 간격은 상기 제 2 분포와 상기 제 3 분포 간의 간격과 다른 것을 특징으로 하는 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 제 1 분포와 상기 제 2 분포 간의 간격은 상기 제 2 분포와 상기 제 3 분포 간의 간격보다 작은 것을 특징으로 하는 프로그램 방법.
  8. 제 5 항에 있어서,
    상기 검증 전압은 상기 제 1 분포와 상기 제 2 분포 간의 간격이 상기 제 2 분포와 상기 제 3 분포 간의 간격과 다르게 상기 복수의 메모리 셀들이 프로그램되도록 설정되는 것을 특징으로 하는 프로그램 방법.
  9. 복수의 상태들 중 어느 하나의 상태에 문턱전압이 포함되는 메모리 셀을 갖는 멀티 비트 플래시 메모리 장치의 프로그램 방법에 있어서,
    상기 문턱전압이 초기 상태로부터 이동하도록 상기 메모리 셀을 프로그램하는 단계; 및
    상기 문턱전압이 타깃 상태에 대응하는 검증 전압 이상으로 프로그램되었는지 검증하는 단계를 포함하되,
    상기 검증 전압은 상기 초기 상태에 포함되는 문턱전압들 중 어느 하나의 전압이거나 또는, 상기 초기 상태에 포함되는 문턱전압들보다 높은 것을 특징으로 하는 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 복수의 문턱전압 상태들 간의 전압 간격은 동일하지 않게 설정되는 것을 특징으로 하는 프로그램 방법.
  11. 제 9 항에 있어서,
    상기 타깃 상태는 상기 메모리 셀에 저장되는 멀티 비트 데이터 중 어느 한 비트의 프로그램에 의해서 형성되는 문턱전압의 분포인 것을 특징으로 하는 프로그 램 방법.
  12. 제 11 항에 있어서,
    상기 타깃 상태는 상기 멀티 비트 데이터 중 최상위 페이지(MSB page) 데이터의 프로그램에 의해서 형성되는 문턱전압 분포인 것을 특징으로 하는 프로그램 방법.
  13. 제 12 항에 있어서,
    상기 초기 상태는 상기 멀티 비트 데이터의 최하위 페이지 데이터의 프로그램에 의하여 형성되는 문턱전압의 분포인 것을 특징으로 하는 프로그램 방법.
  14. 제 9 항에 있어서,
    상기 검증 단계는,
    상기 초기 상태 또는 상기 타깃 상태에 상기 메모리 셀의 문턱전압이 포함되었는지의 여부를 검증하는 제 1 검증 단계; 및
    상기 검증 전압 이상으로 프로그램되었는지를 검증하는 제 2 검증 단계를 포함하는 프로그램 방법.
  15. 제 14 항에 있어서,
    상기 제 1 검증 단계에서, 상기 메모리 셀의 워드 라인으로는 사전 검증 전 압이 제공되는 프로그램 방법.
  16. 제 15 항에 있어서,
    상기 사전 검증 전압은 상기 타깃 상태에 대응하는 문턱전압 분포의 최대 전압보다 높은 것을 특징으로 하는 프로그램 방법.
  17. 멀티 비트 데이터 각각에 대응하는 복수의 상태들 중 어느 하나의 상태에 대응하는 문턱전압을 갖는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들의 비트 라인들에 연결되며, 읽기 및 프로그램 동작을 수행하도록 구성된 페이지 버퍼 블록;
    선택된 메모리 셀들의 워드 라인으로 프로그램 전압 또는 프로그램의 검증을 위한 검증 전압을 제공하는 고전압 발생기; 및
    상기 멀티 비트 데이터 중 어느 하나의 단위에 대한 프로그램 검증 동작시, 상기 선택된 메모리 셀들의 문턱전압이 상기 복수의 상태들 중 제 1 상태로부터 제 2 상태로 프로그램되었는지를 상기 검증 전압에 따라 검증하도록 상기 고전압 발생기 또는 상기 페이지 버퍼 블록을 제어하는 프로그램 제어부를 포함하되,
    상기 검증 전압은 상기 제 1 상태에 포함되는 문턱전압들 어느 하나의 전압이거나, 또는 상기 제 1 상태에 포함되는 문턱전압들보다 높은 것을 특징으로 하는 플래시 메모리 장치.
  18. 제 17 항에 있어서,
    상기 프로그램 제어부는 상기 제 1 분포로부터 상기 제 2 분포로 문턱전압이 이동하도록 상기 선택된 메모리 셀들을 프로그램하는 구간 동안, 상기 복수의 메모리 셀들 중 일부를 상기 제 2 분포보다 높은 제 3 분포로부터 제 4 분포로 프로그램하도록 상기 고전압 발생기 및 상기 페이지 버퍼 블록을 제어하는 플래시 메모리 장치.
  19. 제 20 항에 있어서,
    상기 제 1 분포와 상기 제 2 분포 간의 간격은 상기 제 2 분포와 상기 제 3 분포 간의 간격과 다른 것을 특징으로 하는 플래시 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 1 분포와 상기 제 2 분포 간의 간격은 상기 제 2 분포와 상기 제 3 분포 간의 간격보다 작은 것을 특징으로 하는 플래시 메모리 장치.
  21. 제 19 항에 있어서,
    상기 검증 전압은 상기 제 1 분포와 상기 제 2 분포 간의 간격이 상기 제 2 분포와 상기 제 3 분포 간의 간격과 다르게 상기 복수의 메모리 셀들이 프로그램되도록 설정되는 것을 특징으로 하는 플래시 메모리 장치.
  22. 제 21 항에 있어서,
    상기 검증 전압은 상기 제 2 상태로 상기 선택된 메모리 셀들이 프로그램되었는지를 검출하기 위한 제 1 검증 전압 및 제 2 검증 전압을 포함하는 플래시 메모리 장치.
  23. 제 17 항에 있어서,
    상기 멀티 비트 데이터는 2-비트 이상의 크기를 갖는 것을 특징으로 하는 플래시 메모리 장치.
  24. 제 23 항에 있어서,
    상기 어느 하나의 단위는 상기 플래시 메모리 장치에 설정된 페이지 단위인 것을 특징으로 하는 플래시 메모리 장치.
  25. 제 24 항에 있어서,
    상기 멀티 비트 데이터의 비트들 각각은 페이지 어드레스에 의해서 지정되며, 페이지 단위로 프로그램되는 것을 특징으로 하는 플래시 메모리 장치.
  26. 제 23 항에 있어서,
    상기 어느 하나의 단위는 상기 멀티 비트 데이터 중 최상위 페이지(MSB page) 데이터인 것을 특징으로 하는 플래시 메모리 장치.
  27. 제 26 항에 있어서,
    상기 제 2 상태에 대응하는 문턱전압은 상기 최상위 페이지 데이터가 논리 "0"인 경우에 프로그램되는 문턱전압인 것을 특징으로 하는 플래시 메모리 장치
  28. 제 23 항에 있어서,
    상기 어느 하나의 단위는 상기 플래시 메모리 장치의 Y-어드레스에 의해서 프로그램 동작 구간에 프로그램되는 데이터 단위인 것을 특징으로 하는 플래시 메모리 장치.
  29. 제 17 항에 있어서,
    상기 복수의 메모리 셀들은 낸드형(NAND type) 플래시 메모리 셀들인 것을 특징으로 하는 플래시 메모리 장치.
  30. 제 17 항에 있어서,
    상기 복수의 메모리 셀들은 노어형(NOR type) 플래시 메모리 셀들인 것을 특징으로 하는 플래시 메모리 장치.
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