CN102750188B

CN102750188B - 进行存储器存取管理的方法以及存储装置及其控制器

Info

Publication number: CN102750188B
Application number: CN201110141304.6A
Authority: CN
Inventors: 杨宗杰; 张孝德; 王文珑
Original assignee: Silicon Motion Inc
Current assignee: Silicon Motion Inc
Priority date: 2011-04-19
Filing date: 2011-05-27
Publication date: 2015-04-01
Anticipated expiration: 2031-05-27
Also published as: CN102750188A

Abstract

本发明公开了一种用来进行存储器存取管理的方法，该方法包含有：针对一存储器中的同一存储单元，依据该存储器所输出的一第一数字值，要求该存储器输出至少一第二数字值，其中该第一数字值与该至少一第二数字值用来判断该存储单元所储存的同一位元的信息，且该存储单元的各种可能状态的数量等于该存储单元所储存的全部的位元的各种可能组合的数量；以及基于该至少一第二数字值，产生/取得该存储单元的软信息，以供进行软解码。本发明另提供相关的存储装置及其控制器。本发明通过适当地产生软信息，辅以相关的软/硬信息传输控制，能针对该控制器所存取的数据来进行妥善的存储器存取管理，以减少错误的发生。

Description

进行存储器存取管理的方法以及存储装置及其控制器

技术领域

本发明涉及快闪存储器(Flash Memory)的存取(Access)，更具体地说，涉及一种用来进行存储器存取管理的方法以及相关的存储装置及其控制器。

背景技术

近年来由于存储器的技术不断地发展，各种便携式存储装置(例如：符合SD/MMC、CF、MS、XD标准的记忆卡)被广泛地实施于诸多应用中。因此，这些便携式存储装置中的存储器的存取控制遂成为相当热门的议题。

以常用的NAND型快闪存储器而言，其主要可区分为单级单元(SingleLevel Cell，SLC)与多级单元(Multiple Level Cell，MLC)两大类的快闪存储器。单级单元快闪存储器中的每个被当作存储单元的晶体管只有两种电荷值，分别用来表示逻辑值0与逻辑值1。另外，多级单元快闪存储器中的每个被当作存储单元的晶体管的储存能力则被充分利用，采用较高的电压来驱动，以通过不同级别的电压在一个晶体管中记录两组(或以上)位元信息(00、01、11、10)；理论上，多级单元快闪存储器的记录密度可以达到单级单元快闪存储器的记录密度的两倍，这对于曾经在发展过程中遇到瓶颈的NAND型快闪存储器的相关产业而言，是非常好的消息。

相较于单级单元快闪存储器，由于多级单元快闪存储器的价格较便宜，并且在有限的空间里可提供较大的容量，故多级单元快闪存储器很快地成为市面上的便携式存储装置竞相采用的主流。然而，多级单元快闪存储器的不稳定性所导致的问题也一一浮现。为了确保便携式存储装置对快闪存储器的存取控制能符合相关规范，快闪存储器的控制器通常备有某些管理机制以妥善地管理数据的存取。

依据相关技术，有了这些管理机制的存储装置还是有不足之处。举例来说，多级单元快闪存储器的错误率在某些情况下会上升至令人难以置信的地步，而传统的错误更正机制却无法不足以应付这些状况下的突发错误(BurstError)。因此，需要一种同时具备错误更正机制与数据存取机制的新颖的存储器存取机制。

发明内容

因此本发明解决的技术问题是提供一种用来进行存储器存取管理的方法以及相关的存储装置及其控制器，以解决上述问题。

本发明的较佳实施例中提供一种用来进行存储器存取管理的方法，该方法包含有：针对一存储器中的同一存储单元(Memory Cell)，依据该存储器所输出的一第一数字值，要求该存储器输出至少一第二数字值，其中该第一数字值与该至少一第二数字值用来判断该存储单元所储存的同一位元的信息，且该存储单元的各种可能状态(即各种可能的储存状态)的数量等于该存储单元所储存的全部的位元的各种可能组合的数量；以及基于该至少一第二数字值，产生/取得该存储单元的软信息(Soft Information)，以供进行软解码(Soft Decoding)。尤其是，该软信息依据该存储器的电荷分布统计信息而定。

本发明于提供上述方法的同时，亦对应地提供一种存储装置，其包含有：一存储器，该存储器包含多个区块；以及一控制器，用来存取(Access)该存储器以及管理该多个区块，并且另针对该控制器本身所存取的数据来进行存储器存取管理。另外，针对该存储器中的同一存储单元，该控制器依据该存储器所输出的一第一数字值，要求该存储器输出至少一第二数字值，其中该第一数字值与该至少一第二数字值用来判断该存储单元所储存的同一位元的信息，且该存储单元的各种可能状态(即各种可能的储存状态)的数量等于该存储单元所储存的全部的位元的各种可能组合的数量。此外，基于该至少一第二数字值，该控制器产生/取得该存储单元的软信息，以供进行软解码。尤其是，该软信息依据该存储器的电荷分布统计信息而定。

本发明于提供上述方法的同时，亦对应地提供一种存储装置的控制器，该控制器用来存取一存储器，该存储器包含多个区块，该控制器包含有：一只读存储器(Read Only Memory，ROM)，用来储存一程序码；一微处理器，用来执行该程序码以控制对该存储器的存取以及管理该多个区块，其中在该微处理器的控制下，该控制器针对该控制器本身所存取的数据来进行存储器存取管理。另外，针对该存储器中的同一存储单元，该控制器依据该存储器所输出的一第一数字值，要求该存储器输出至少一第二数字值，其中该第一数字值与该至少一第二数字值用来判断该存储单元所储存的同一位元的信息，且该存储单元的各种可能状态(即各种可能的储存状态)的数量等于该存储单元所储存的全部的位元的各种可能组合的数量。此外，基于该至少一第二数字值，该控制器产生/取得该存储单元的软信息，以供进行软解码。尤其是，该软信息依据该存储器的电荷分布统计信息而定。

本发明的好处之一是，通过适当地产生软信息，辅以相关的软/硬信息传输控制(例如：图4所示的方法所揭露的软/硬信息传输控制)，本发明能针对该控制器所存取的数据来进行妥善的存储器存取管理，以减少错误的发生。另外，依据各个实施例/变化例来实施并不会增加许多额外的成本，甚至比相关技术更能节省成本。因此，基于本发明揭露的内容，相关技术的问题已被解决，且整体成本不会增加太多。

附图说明

图1A为依据本发明一第一实施例的一种存储装置与一主机(HostDevice)的示意图。

图1B为依据本发明一实施例的一种用来进行存储器存取管理的方法的流程图。

图2绘示一实施例中关于单级单元快闪存储器(Single Level Cell FlashMemory，SLC Flash Memory)中的闪存单元的门槛电压分布以及对应的状态。

图3绘示一实施例中关于单级单元快闪存储器中的闪存单元的门槛电压分布及对应的状态以及相关的感应电压(Sensing Voltage)。

图4为依据本发明一实施例的一种用来读取一页数据的方法400的流程图。

图5绘示一实施例中关于三级单元(Triple Level Cell，TLC)快闪存储器中的闪存单元的门槛电压分布及对应的状态以及相关参数。

图6A至图6C绘示其它实施例中关于三级单元快闪存储器中的闪存单元的门槛电压分布及对应的状态以及相关参数。

图7绘示另一实施例中关于三级单元快闪存储器中的闪存单元的门槛电压分布及对应的状态以及相关参数。

其中，附图标记说明如下：

100 存储装置

110 存储器控制器

112 微处理器

112C 程序码

112M 只读存储器

114 控制逻辑

116 缓冲存储器

118 接口逻辑

120 快闪存储器

200 主机

400 用来读取一页数据的方法

410，420，430，440，450，460 步骤

910 用来进行存储器存取管理的方法

912，914 步骤

S₀，S₁，闪存单元的状态

S₀₀₀，S₀₀₁，S₀₁₀，S₀₁₁，

S₁₀₀，S₁₀₁，S₁₁₀，S₁₁₁

Vd 判定电压

Ve 确切的门槛电压

V_th，V_{th1_max}，V_{th0_max}，门槛电压

V_pv0，V_pv1，V_pv2，V_pv3，

V_pv4，V_pv5，V_pv6，V_pv7

V_1st，V_2nd，V_3rd 感应电压

ΔV₀，ΔV₁电压差

具体实施方式

I.存储器系统

请参考图1A，图1A为依据本发明一第一实施例的一种存储装置100与一主机(Host Device)200的示意图，其中本实施例的存储装置100尤其为便携式存储装置(例如：符合SD/MMC、CF、MS、XD标准的记忆卡)或固态硬盘(SSD，Solid State Drive)。存储装置100包含有一控制器以及一存储器，其中该控制器用来存取(Access)该存储器。例如：该控制器与该存储器可分别为一存储器控制器110与一快闪存储器(Flash Memory)120，而存储器控制器110用来存取快闪存储器120。依据本实施例，存储器控制器110包含一微处理器112、一储存器诸如一只读存储器(Read Only Memory，ROM)112M、一控制逻辑114、一缓冲存储器116、与一接口逻辑118。另外，本实施例的只读存储器112M用来储存一程序码112C，而微处理器112则用来执行程序码112C以控制对快闪存储器120的存取。请注意到，程序码112C也能储存在缓冲存储器116或任何形式的存储器内。

于本实施例中，主机200可通过传送指令与对应的逻辑位址给存储器控制器110来存取存储装置100。存储器控制器110接收所述指令与所述逻辑位址，并控制快闪存储器120读取、写入(Write/Program)、或擦除(Erase)快闪存储器120当中具有实体位址的存储单元(Memory Unit)，其中所述实体位址对应于所述逻辑位址。

图1B为依据本发明一实施例的一种用来进行存储器存取管理的方法910的流程图，其中方法910可应用于图1A所示的存储装置100，尤其是可应用于其内的元件，诸如快闪存储器120、及/或通过利用微处理器112执行程序码112C的存储器控制器110。于步骤912中，针对一存储器诸如快闪存储器120中的同一存储单元(Memory Cell)，存储装置100(尤其是通过利用微处理器112执行程序码112C的存储器控制器110)依据该存储器所输出的一第一数字值，要求该存储器输出至少一第二数字值，其中该第一数字值与上述的至少一第二数字值用来判断该存储单元所储存的同一位元的信息，且该存储单元的各种可能状态(即各种可能的储存状态)的数量等于该存储单元所储存的全部的位元的各种可能组合的数量。例如：上述的全部的位元包含单一位元，则其各种可能组合的数量可视为2，这是因为该单一位元的值可为0或1。又例如：上述的全部的位元包含X个位元，则其各种可能组合的数量可视为2X，这是因为该X个位元中的每一位元的值可为0或1。于步骤914中，基于上述的至少一第二数字值，存储装置100(尤其是通过利用微处理器112执行程序码112C的存储器控制器110)产生/取得该存储单元的软信息(Soft Information)，以供进行软解码(Soft Decoding)。尤其是，该软信息依据上述的存储器诸如快闪存储器120的电荷分布统计信息而定。图1A所示架构以及图1B所示方法的相关细节进一步说明如下。

II.硬解码(Hard Decoding)与软解码

上述的存储器包含多个存储单元，于本发明的不同的实施例中，该存储器可为任何种类的存储器。在此，该存储器以快闪存储器120为例来进行说明。快闪存储器120可包含多个存储器芯片，而每一存储器芯片包含多个区块(Block)，其中每一区块为一擦除单位。一区块可包含多个页(Page)，其中每一页为一写入单位。一页可包含多个区段(Sector)，其中每一区段为一读取单位。在实体架构上，该区块包含安排成一矩阵的多个闪存单元(FlashCell；其亦可译为快闪细胞)，而每一闪存单元为一浮动栅极晶体管(FloatingGate Transistor)，且一串闪存单元可储存至少一页的数据。请注意，广义而言，本发明并不限于快闪存储器的范畴；此状况下，上述的闪存单元可广义地称为存储单元，诸如步骤912所述的存储单元。

已知单级单元(Single Level Cell，SLC)快闪存储器中的每个被当作存储单元的晶体管只有两种电荷值(Charge Level)，分别用来表示逻辑值0与逻辑值1；然而，每一闪存单元会有轻微的差异。如此，以相同逻辑值(例如：逻辑值1)写入的两个存储单元仍可能具有不同的电荷值(但仍可将两个存储单元视为处于同一状态)；换句话说，这两个存储单元可能具有不同的门槛电压，其中每一门槛电压用来表示施加于所考虑的存储单元的电压是否足以让此存储单元导通的门槛值，且该门槛电压与该存储单元的电荷值互相对应。图2绘示一实施例中关于单级单元快闪存储器中的闪存单元的门槛电压分布以及对应的状态S₁与S₀，其中状态S₁表示以逻辑值1写入的状态，而状态S₀表示以逻辑值0写入的状态。于图2中，横轴(或一般认知的x轴)代表一闪存单元的门槛电压且标示为「V_th」，而纵轴(或一般认知的y轴)代表一闪存单元具有某一门槛电压的机率。例如：以逻辑值1写入的闪存单元针对门槛电压为-1V的状况会具有最高机率。又例如：以逻辑值0写入的闪存单元针对门槛电压为1V的状况会具有最高机率。

在快闪存储器120以单级单元快闪存储器来实施的典型状况下，存储器控制器110控制快闪存储器120于一闪存单元写入1位元的信息并且从该闪存单元读出1位元的信息，其中从该闪存单元所读出的1位元的信息可视为步骤912所述的第一数字值的一例。另外，一串闪存单元可被安排成一页，且存储器控制器110可将一页的数据同时写入快闪存储器120中的一串闪存单元。被写入所述闪存单元的这一页的数据包含：传送自主机200的主机数据、存取数据所需的控制信息以及存储器控制器110依据同一页中的该主机数据所产生的错误更正码等。在读取时，快闪存储器120判断对应于读取页(或所需页；即依据存储器控制器110的需求所欲读取的页)的各个闪存单元的门槛电压，并且将相对应的逻辑值回复给存储器控制器110，其中快闪存储器120依据各个闪存单元的门槛电压所判断的相对应的逻辑值即为该读取页的数据，其可简称为读取页数据。存储器控制器110以特定的错误更正机制来解码该读取页数据，并将正确的数据回复给主机200。这样运作的解码机制可视为硬解码机制，而快闪存储器120所判断的该读取页数据可视为「硬信息」(Hard Information)。然而，在新世代的快闪存储器诸如多级单元(Multiple Level Cell，MLC)或三级单元(Triple Level Cell，TLC)快闪存储器中，该硬解码机制并不足以应付突发错误(Burst Error)，其中广义而言，三级单元快闪存储器可视为多级单元快闪存储器的一种。为了提供更好得错误更正能力，在错误更正机制当中需要更多的信息，尤其是每一闪存单元的门槛电压或其相关信息。

一旦快闪存储器120能将其内的各个闪存单元的「软信息」提供给存储器控制器110，尤其是在该软信息对应于所考虑的存储单元的门槛电压(或电荷值)的状况下，存储器控制器110就可以利用该软信息进行软解码，诸如低密度奇偶校验码(Low-Density Parity-Check Code，LDPC)解码。如此，本发明可以达到更好的错误更正能力。举例而言，在快闪存储器120以单级单元快闪存储器来实施的状况下，存储器控制器110控制快闪存储器120于一闪存单元写入1位元的信息、从该闪存单元读出多个数字值诸如N位元(N＞1)的信息、并且将该N位元的信息回复给存储器控制器110。尤其是，该多个数字值可包含上述的第一数字值以及至少一第二数字值；如此，该N位元的信息可包含该闪存单元的硬信息与软信息。

请注意，依据本发明的某些实施例，所述数字值中的至少一部分可代表所考虑的存储单元的门槛电压(或电荷值)、或是该门槛电压(或该电荷值)的相关信息。例如：上述的至少一第二数字值可代表该存储单元的至少一候选门槛电压(或候选电荷值)或其代表信息，其中存储器控制器110可依据该至少一候选门槛电压(或候选电荷值)，决定该存储单元的门槛电压(或电荷值)。又例如：上述的至少一第二数字值可代表该存储单元的至少一候选门槛电压(或候选电荷值)偏高或偏低，其中存储器控制器110可依据该至少一候选门槛电压(或候选电荷值)是否偏高或偏低，决定该存储单元的门槛电压(或电荷值)。依据这些实施例的某些特例，上述的至少一第二数字值包含多个第二数字值，其中存储器控制器110可依据所述第二数字值中的其中之一，要求快闪存储器120输出所述第二数字值中的另一个。

另外，依据本发明的某些实施例，快闪存储器120可产生软信息予存储器控制器110。这只是为了说明的目的而已，并非对本发明的限制。依据这些实施例的某些变化例，存储器控制器110可依据快闪存储器120所产生的软信息，进一步产生相关的软信息。请参考图3，取得软信息的相关细节进一步说明如下。

III.取得软信息

图3绘示一实施例中关于单级单元快闪存储器中的闪存单元的门槛电压分布及对应的状态S₁与S₀以及相关的感应电压(Sensing Voltage)。依据本实施例，存储器控制器110可控制快闪存储器120分别利用不全部相同的多个感应电压进行检测运作，以产生上述的至少一第二数字值与该第一数字值中的至少一部分数字值，诸如上述的至少一第二数字值与该第一数字值所构成的集合中的一部分或全部。实作上，上述不全部相同的多个感应电压可为不同的感应电压，以达到最佳的效能。例如：存储器控制器110可控制快闪存储器120分别利用不同的感应电压进行检测运作，以产生该第一数字值与上述的至少一第二数字值。尤其是，在上述的至少一第二数字值包含该多个第二数字值的状况下，存储器控制器110控制快闪存储器120分别利用不同的感应电压进行检测运作，以产生所述第二数字值。又例如：在上述的至少一第二数字值包含该多个第二数字值的状况下，存储器控制器110控制快闪存储器120分别利用不同的感应电压进行检测运作，以产生所述第二数字值与该第一数字值中的至少一部分数字值，诸如所述第二数字值与该第一数字值所构成的集合中的一部分或全部。

如图3所示，以逻辑值0写入的闪存单元针对门槛电压为V_{th0_max}的状况会具有最高机率，而以逻辑值1写入的闪存单元针对门槛电压为V_{th1_max}的状况会具有最高机率。在此，目前所考虑的存储单元可称为待测存储单元。于图3中，符号Ve代表该待测存储单元的确切的门槛电压(或电荷值)，其中星状图案用来绘示确切的门槛电压Ve在图3中的横向位置，以便于理解。为了找到Ve，快闪存储器120对该待测存储单元的栅极施予第一感应电压V_1st，并检测是否有任何电流流经该待测存储单元。例如：第一感应电压V_1st可对应于逻辑值1的门槛电压分布曲线(即以逻辑值1写入各个存储单元的状况下的门槛电压分布曲线)以及逻辑值0的门槛电压分布曲线(即以逻辑值0写入各个存储单元的状况下的门槛电压分布曲线)的交点。又例如：第一感应电压V_1st可位于门槛电压V_{th0_max}与V_{th1_max}的正中央、或其它预定值。于图3所示状况下，由于第一感应电压V_1st大于V_e，故快闪存储器120会检测到有电流流经该待测存储单元。

其次，快闪存储器120减少感应电压，尤其是对该待测存储单元的栅极施予第二感应电压V_2nd，并检测是否有任何电流流经该待测存储单元。例如：第二感应电压V_2nd可位于门槛电压V_{th1_max}与第一感应电压V_1st的正中央。于图3所示状况下，由于第二感应电压V_2nd小于Ve，故快闪存储器120会检测到没有电流流经该待测存储单元。

再其次，快闪存储器120增加感应电压，尤其是对该待测存储单元的栅极施予第三感应电压V_3rd，并检测是否有任何电流流经该待测存储单元。例如：第三感应电压V_3rd可位于第二感应电压V_2nd与第一感应电压V_1st的正中央。于图3所示状况下，由于第三感应电压V_3rd大于Ve，故快闪存储器120会检测到有电流流经该待测存储单元。

实作上，以感应电压进行检测运作(例如图3所示实施例中所揭露的检测运作)的次数可依需要来决定。依据本发明的某些实施例，针对该待测存储单元，存储装置100(尤其是其内的元件，诸如快闪存储器120、或是通过利用微处理器112执行程序码112C的存储器控制器110)可决定一判定门槛电压Vd(以下可简称为判定电压Vd)。例如：若3次检测运作就足以清楚地描述该待测存储单元的门槛电压(或电荷值)，则针对该待测存储单元，判定电压Vd可计算如下：

Vd＝((V_2nd+V_3rd)/2)；

相仿地，若(K+1)次检测运作(例如：K＞0)就足以清楚地描述该待测存储单元的门槛电压(或电荷值)，则针对该待测存储单元，判定电压Vd可计算如下：

Vd＝((V_K+V_K+1)/2)；

其中符号V_K代表第K次检测运作的感应电压(其可简称为第K感应电压)，而符号V_K+1代表第(K+1)次检测运作的感应电压(其可简称为第(K+1)感应电压)。

另外，依据本发明的某些实施例，当判定电压Vd已被决定，存储装置100(尤其是其内的元件，诸如快闪存储器120、或是通过利用微处理器112执行程序码112C的存储器控制器110)可依据判定电压Vd来决定该待测存储单元的相关的软信息SI。例如：在判定电压Vd由存储器控制器110所决定的状况下，存储器控制器110另依据判定电压Vd来决定软信息SI。又例如：在判定电压Vd由快闪存储器120所决定的状况下，快闪存储器120另依据判定电压Vd来决定软信息SI。又例如：在判定电压Vd由快闪存储器120所决定的状况下，存储器控制器110依据判定电压Vd来决定软信息SI。

于本发明的一实施例中，假设判定电压Vd与V_{th0_max}之间的电压差为ΔV₀，且判定电压Vd与V_{th1_max}之间的电压差为ΔV₁；则存储装置100(尤其是存储器控制器110)可依据判定电压Vd以及电压差ΔV₀与ΔV₁来决定软信息SI，尤其是依据下列方程式来决定软信息SI：

SI = \log (e^{(- 1 / k) * {(Δ V_{1})}^{2}} / e^{(- 1 / k) * {(Δ V_{0})}^{2}}) - - - (1);

例如：若ΔV₁＝0.5且ΔV₀＝1.5，则软信息SI的值为2。软信息SI为一正值，其指出该存储单元(在此即上述的待测存储单元)中所储存的信息可粗略地判定为「1」且此判定的可靠度为2。又例如：若ΔV₁＝0.1且ΔV₀＝1.9，则软信息SI的值为3.6。软信息SI为一正值，其指出该存储单元中所储存的信息可粗略地判定为「1」且此判定的可靠度为3.6。又例如：若ΔV₁＝1.1且ΔV₀＝0.9，则软信息SI的值为-0.4。软信息SI为一负值，其指出该存储单元中所储存的信息可粗略地判定为「0」且此判定的可靠度为0.4。其中，软信息SI的可靠度可以用前述的所述第二数字值来表示。请注意，存储装置100针对软信息SI的决定方式并不限于方程式(1)。依据本实施例的某些变化例，当门槛电压分布曲线所代表的机率分布并不对称或是不规则时，存储装置100(尤其是其内的元件，诸如快闪存储器120、或是通过利用微处理器112执行程序码112C的存储器控制器110)针对软信息SI的计算方式可另导入加权值，例如可以利用变异或其它参数来进行正规化(normalization)。依据本实施例的某些变化例，存储装置100(尤其是其内的元件，诸如快闪存储器120、或是通过利用微处理器112执行程序码112C的存储器控制器110)可依据写入或擦除次数来更新上述的机率分布的代表信息，诸如门槛电压分布曲线或其曲线参数/数据。

依据本发明的一实施例，在软信息SI由快闪存储器120所决定的状况下，快闪存储器120可将软信息SI转换成数字形式，尤其是依据软信息SI产生数字软信息SI_d，并且将数字软信息SI_d送给或回复给存储器控制器110。例如：针对所考虑的存储单元，数字软信息SI_d可为1位元组或多个位元组的数字值。广义而言，针对该存储单元，数字软信息SI_d可为N’位元的数字值。实作上，数字软信息SI_d的最高有效位元(Most Significant Bit，MSB)可为一符号位元(Sign Bit)，其可粗略地代表该存储单元中所储存的信息；尤其是，该符号位元可视为上述的硬信息，其中硬信息与软信息的组合亦可广义地视为软信息，是因为这样的组合仍可被用于软解码。在大多数状况下，存储器控制器110通过只读取该符号位元来判断该存储单元中所储存的信息。当发生读取错误时，存储器控制器110读取数字软信息SI_d的其它位元以纠正读取错误。

IV.传输软信息至存储器控制器

图4为依据本发明一实施例的一种用来读取一页数据的方法400的流程图，其中本实施例为图1B所示实施例的一变化例。步骤410为方法400的开始，其代表开始读取上述的存储器诸如快闪存储器120中的一页数据。于步骤420中，针对快闪存储器120中对应于同一页的各个存储单元，存储器控制器110控制快闪存储器120读取其各自的符号位元，即所述存储单元各自的符号位元，诸如所述存储单元各自的软信息中的符号位元。于是，快闪存储器120将这些符号位元回复给存储器控制器110，而存储器控制器110对这些符号位元进行硬解码，以确认数据的正确性。例如：该硬解码可为BCH码的解码，其中BCH码的名称中的「BCH」分别代表其三位发明人：卜氏(Bose)、雷萧氏(Ray-Chaudhuri)、与胡氏(Hocquenghem)。于步骤430中，当检测到硬解码成功，表示检测到没有错误或者可更正的状况，则进入步骤460以结束图4的工作流程；否则(即检测到硬解码失败)，进入步骤440。于步骤440中，针对所述存储单元中的至少一部分(例如：所述存储单元中的一存储单元、一部分存储单元、或全部的存储单元)中的每一个，存储器控制器110控制快闪存储器120读取下一个位元，即所考虑的存储单元的软信息中由符号位元开始的第n个位元，以供存储器控制器110进行软解码，其中n代表于步骤420与430被执行且进入步骤440之后，步骤440目前被执行的总次数加一。尤其是，所述存储单元中的该至少一部分包含所述存储单元中的全部的存储单元。于是，快闪存储器120将所述存储单元中的每一个的第n个位元回复给存储器控制器110，而存储器控制器110对这些位元进行软解码，以确认数据的正确性。例如：该软解码可为上述的低密度奇偶校验码。于步骤450中，当检测到软解码成功，表示检测到没有错误或者可更正的状况，则进入步骤460以结束图4的工作流程；否则(即检测到软解码失败)，重新进入步骤440。由于软解码只有在需要时才执行，且软解码的次数只有在需要时才会增加，故本发明可在不增加存储器控制器110与快闪存储器120之间的频宽需求的状况下，即可达到极佳的效能。

请注意，在存储器控制器110的控制下，上述以感应电压进行检测运作、决定软信息(诸如上述的第n个位元)的运作、以及回复软信息的运作可由快闪存储器120来进行。尤其是，当存储器控制器110控制快闪存储器120读取下一个位元时，快闪存储器120只在满足存储器控制器110的解析度需求的程度内进行必要的检测运作(例如：利用感应电压V_K诸如感应电压V_1st、V_2nd、与V_3rd中的任其中之一进行检测运作)以及必要的软信息判定。因此，本发明在达到极佳的效能的同时，不会对存储器控制器110及快闪存储器120产生不必要的工作负荷。

V.三级单元快闪存储器的软信息的决定

图5绘示一实施例中关于三级单元快闪存储器中的闪存单元的门槛电压分布及对应的状态{S₀₀₀，S₀₀₁，S₀₁₀，S₀₁₁，S₁₀₀，S₁₀₁，S₁₁₀，S₁₁₁}以及相关参数，其中这些状态{S₀₀₀，S₀₀₁，S₀₁₀，S₀₁₁，S₁₀₀，S₁₀₁，S₁₁₀，S₁₁₁}之下标分别以写入的逻辑值{000，001，010，011，100，101，110，111}来标示。典型状况下，所述状态可被安排成图5所示状态{S₁₁₁，S₀₁₁，S₀₀₁，S₁₀₁，S₁₀₀，S₀₀₀，S₀₁₀，S₁₁₀}的顺序。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的某些变化例，所述状态可被安排成不同的顺序。

于本实施例中，上述的存储器诸如快闪存储器120可为多级单元快闪存储器，尤其是三级单元快闪存储器。针对快闪存储器120当中所考虑的存储单元的一特定位元，存储装置100(例如：上述的控制器诸如存储器控制器110，或上述的存储器诸如快闪存储器120)可依据该特定位元的值相异的两相邻状态来决定一第一电压差与一第二电压差，其中该第一电压差代表该两相邻状态中的一第一状态的门槛电压与判定电压Vd之间的电压差，而该第二电压差代表该两相邻状态中的一第二状态的门槛电压与判定电压Vd之间的电压差。于是，存储装置100(例如：存储器控制器110或快闪存储器120)可依据该第一电压差与该第二电压差决定对应于该特定位元的软信息。

更明确而言，一个闪存单元可储存3位元的数据；于该闪存单元被写入一逻辑值诸如{111，011，001，101，100，000，010，110}中的任其中之一时，该闪存单元的门槛电压可处于图5所示8种不同状态{S₁₁₁，S₀₁₁，S₀₀₁，S₁₀₁，S₁₀₀，S₀₀₀，S₀₁₀，S₁₁₀}中的相对应状态。理论上，该闪存单元的门槛电压的横向位置会落在该相对应状态的门槛电压分布曲线以及横轴的交点之间的范围内。如图5所示，以逻辑值「111」写入的闪存单元针对门槛电压为V_pv0的状况会具有最高机率，而以逻辑值「011」写入的闪存单元针对门槛电压为V_pv1的状况会具有最高机率，且以逻辑值「001」写入的闪存单元针对门槛电压为V_pv2的状况会具有最高机率，依此类推。为了取得所考虑的存储单元的软信息，需决定电压差ΔV₀与ΔV₁。例如：目前需要取得该存储单元的最高有效位元的软信息，以供针对该存储单元的最高有效位元进行软解码，其中存储装置100可决定上述的判定电压Vd。于图5所示状况下，电压差ΔV₀可决定为判定电压Vd与Vp_v1之间的电压差，其中在逻辑值{111，011，001，101，100，000，010，110}当中最高有效位元为0者所对应的状态中，门槛电压V_pv1为这些状态当中位于星状图案左侧且距离判定电压Vd最近的状态的门槛电压分布曲线的峰值所在位置。另外，电压差ΔV₁可决定为判定电压Vd与V_pv3之间的电压差，其中在逻辑值{111，011，001，101，100，000，010，110}当中最高有效位元为1者所对应的状态中，门槛电压V_pv3为这些状态当中位于星状图案右侧且距离判定电压Vd最近的状态的门槛电压分布曲线的峰值所在位置。

请注意，决定电压差ΔV₀与ΔV₁时，必须选择该存储单元的正确的位元所对应的两状态，尤其是依据该位元的值相异的两相邻状态来决定电压差ΔV₀与ΔV₁。例如：依据本实施例，以逻辑值「011」与「101」为下标所标示的两状态S₀₁₁与S₁₀₁为该最高有效位元的值相异的两相邻状态；因此，于针对上述的特定位元诸如该存储单元的最高有效位元进行软解码时，该两相邻状态S₀₁₁与S₁₀₁是好的候选状态，其对应的门槛电压V_pv1与V_pv3可供分别用来决定上述的电压差ΔV₀与ΔV₁。相较之下，以逻辑值「011」与「001」为下标所标示的两状态S₀₁₁与S₀₀₁为该最高有效位元的值相同的两个状态；因此，于针对该存储单元的最高有效位元进行软解码时，这两个状态S₀₁₁与S₀₀₁并非好的候选状态。

图6A绘示另一实施例中关于三级单元快闪存储器中的闪存单元的门槛电压分布及对应的状态{S₀₀₀，S₀₀₁，S₀₁₀，S₀₁₁，S₁₀₀，S₁₀₁，S₁₁₀，S₁₁₁}以及相关参数。例如：上述的特定位元可代表该存储单元的最低有效位元，而目前需要取得该存储单元的最低有效位元的软信息，以供针对该存储单元的最低有效位元进行软解码，其中存储装置100可决定上述的判定电压Vd。于图6A所示状况下，电压差ΔV₀可决定为判定电压Vd与V_pv4之间的电压差，其中在逻辑值{111，011，001，101，100，000，010，110}当中最低有效位元为0者所对应的状态中，门槛电压V_pv4为这些状态当中位于星状图案右侧且距离判定电压Vd最近的状态的门槛电压分布曲线的峰值所在位置。另外，电压差ΔV₁可决定为判定电压Vd与V_pv1之间的电压差，其中在逻辑值{111，011，001，101，100，000，010，110}当中最低有效位元为1者所对应的状态中，门槛电压010为这些状态当中位于星状图案左侧且距离判定电压Vd最近的状态的门槛电压分布曲线的峰值所在位置。

相仿地，决定电压差ΔV₀与ΔV₁时，必须选择该存储单元的正确的位元所对应的两状态，尤其是依据该位元的值相异的两相邻状态来决定电压差ΔV₀与ΔV₁。例如：依据本实施例，两状态S₀₁₁与S₁₀₀为该最低有效位元的值相异的两相邻状态；因此，于针对该存储单元的最低有效位元进行软解码时，该两相邻状态S₀₁₁与S₁₀₀是好的候选状态，其对应的门槛电压V_pv1与V_pv4可供分别用来决定上述的电压差ΔV₁与ΔV₀。相较之下，以逻辑值「011」与「001」为下标所标示的两状态S₀₁₁与S₀₀₁为该最低有效位元的值相同的两个状态；因此，于针对该存储单元的最低有效位元进行软解码时，这两个状态S₀₁₁与S₀₀₁并非好的候选状态。

依据图6A所示实施例的一变化例，诸如图6B所示的实施例，假设在该存储单元的各个位元当中，所考虑的位元为位于中间者，即所谓的中央有效位元(Central Significant Bit，CSB)。依据图6B所示的实施例，以逻辑值「011」与「001」为下标所标示的两状态S₀₁₁与S₀₀₁为该中央有效位元的值相异的两相邻状态；因此，于针对该存储单元的中央有效位元进行软解码时，该两相邻状态S₀₁₁与S₀₀₁是好的候选状态，其对应的门槛电压V_pv1与V_pv2可供分别用来决定上述的电压差ΔV₁与ΔV₀。

依据图6A所示实施例的另一变化例，诸如图6C所示的实施例，假设星状图案的横向位置落入门槛电压V_pv0与V_pv1之间的区间，而非落入门槛电压V_pv1与V_pv2之间的区间，其中在该存储单元的各个位元当中，所考虑的位元仍是上述的中央有效位元。依据图6C所示的实施例，以逻辑值「111」与「001」为下标所标示的两状态S₁₁₁与S₀₀₁为该中央有效位元的值相异的两相邻状态；因此，于针对该存储单元的中央有效位元进行软解码时，该两相邻状态S₁₁₁与S₀₀₁是好的候选状态，其对应的门槛电压V_pv0与V_pv2可供分别用来决定上述的电压差ΔV₁与ΔV₀。相较之下，以逻辑值「111」与「011」为下标所标示的两状态S₁₁₁与S₀₁₁为该中央有效位元的值相同的两个状态；因此，于针对该存储单元的中央有效位元进行软解码时，这两个状态S₁₁₁与S₀₁₁并非好的候选状态。

VI.以码字(Code Word)取得软信息

计算软信息的运算负荷可由存储器控制器110来分担。依据本发明的一实施例，为了取得判定电压Vd，存储器控制器110及快闪存储器120可拥有一协定，用来进行两者之间的沟通。请同时参考图3；存储器控制器110及快闪存储器120都知道第一次检测运作会由第一感应电压V_1st开始进行。若确切的门槛电压Ve小于第一感应电压V_1st(即当检测到有电流通过该待测存储单元时)，则快闪存储器120回复数字值「1」给存储器控制器110，并且以第二感应电压V_2nd进行第二次检测运作。存储器控制器110接收快闪存储器120所回复的数字值「1」且据以得知确切的门槛电压Ve小于第一感应电压V_1st，并且下一个感应电压将是第二感应电压V_2nd。其次，若确切的门槛电压Ve大于第二感应电压V_2nd(即当检测到没有电流通过该待测存储单元时)，则快闪存储器120回复数字值「0」给存储器控制器110，并且以第三感应电压V_3rd进行第三次检测运作。存储器控制器110接收快闪存储器120所回复的数字值「0」且据以得知确切的门槛电压Ve大于第二感应电压V_2nd，并且下一个感应电压将是第三感应电压V_3rd。接下来，若确切的门槛电压Ve小于第三感应电压V_3rd(即当检测到有电流通过该待测存储单元时)，则快闪存储器120回复数字值「1」给存储器控制器110。存储器控制器110接收快闪存储器120所回复的数字值「1」且据以得知确切的门槛电压Ve小于第三感应电压V_3rd。

基于上述快闪存储器120传送的码字(诸如数字值「1」或「0」)，存储器控制器110据以得知确切的门槛电压Ve位于第二感应电压V_2nd与第三感应电压V_3rd之间。依据本实施例的一实施选择，存储器控制器110可将判定电压Vd计算成为((V_2nd+V_3rd)/2)。依据本实施例的另一实施选择，存储器控制器110可控制快闪存储器120执行更多的检测运作，以达到更高的解析度。另外，于取得判定电压Vd之后，存储器控制器110可据以计算软信息SI；例如：于针对每一回复(诸如快闪存储器120所传送的码字)计算软信息SI时，存储器控制器110可使用方程式(1)及/或预定的加权值。

VII.以读取重试(Read Retry)机制取得软信息

依据本发明的某些实施例，为了在未支援上述判定电压Vd的决定以及软信息的计算的状况下由快闪存储器120取得软信息，本发明提供相关辅助运作，使得存储器控制器110可利用快闪存储器120既有的读取重试机制作为取得软信息的工具。请参考图7，上述的相关辅助运作进一步说明如下。

假设所考虑的存储单元的确切的门槛电压Ve位于图7所示的星状图案的横向位置。存储器控制器110控制快闪存储器120改变感应电压，以便逐步地决定该存储单元的最高有效位元。快闪存储器120通过利用位于门槛电压V_pv0与V_pv1的正中央(即门槛电压V_pv0与V_pv1之间的中央点)的一第一感应电压Vc，来决定该存储单元的最高有效位元。例如：快闪存储器120回复数字值「0」给存储器控制器110，以指出感应电压Vc大于确切的门槛电压Ve(即当检测到有电流通过该待测存储单元时)。又例如：快闪存储器120回复数字值「1」给存储器控制器110，以指出感应电压Vc小于确切的门槛电压Ve(即当检测到无电流通过该待测存储单元时)。其次，存储器控制器110控制快闪存储器120，以通过利用一第二感应电压(Vc-ΔV)来决定确切的门槛电压Ve，其中ΔV可为50mV或其它预定值。于是，快闪存储器120回复检测运作的结果给存储器控制器110。当该结果仍旧是数字值「0」时，存储器控制器110可控制快闪存储器120，以进一步地利用任何预定值诸如一第三感应电压(Vc-2*(ΔV))来决定确切的门槛电压Ve，依此类推。例如：在第(n-1)次检测运作的结果仍旧是数字值「0」的状况下，当进行第n次检测运作时，存储器控制器110可控制快闪存储器120，以进一步地利用一第n感应电压(Vc-(n-1)*(ΔV))来决定确切的门槛电压Ve。如此，一次又一次，存储器控制器110一直减少感应电压，直到某一次检测运作的结果由数字值「0」变成数字值「1」。尤其是，当第N”次检测运作的结果由数字值「0」变成数字值「1」时，存储器控制器110据以得知确切的门槛电压Ve位于第N”感应电压(Vc-(N”-1)*(ΔV))与第(N”-1)感应电压(Vc-(N”-2)*(ΔV))之间。如此，存储器控制器110可依据最后两次检测运作所采用的感应电压来决定上述的判定电压Vd，并据以决定上述的软信息。例如：存储器控制器110可将判定电压Vd决定成为最后两次检测运作所采用的感应电压的平均值，尤其是依据下列方程式来决定上述的判定电压Vd：

Vd＝(Vc-(N”-1.5)*(ΔV))；

其中N”代表检测结果为数字值「0」的连续的检测运作的总次数加一。

请注意，利用该读取重试机制来寻找判定电压Vd时，必须选择该存储单元的正确的位元。例如：依据本实施例，针对以逻辑值「111」与「011」为下标所标示的两相邻状态S₁₁₁与S₀₁₁，其最高有效位元不同；因此，于针对该存储单元的最高有效位元进行软解码时，该两相邻状态S₁₁₁与S₀₁₁为好的候选状态，其对应的门槛电压V_pv0与V_pv1可供用来决定上述的第一感应电压Vc，其中存储器控制器110可将第一感应电压Vc决定成为门槛电压V_pv0与V_pv1的平均值(或加权平均值)。

依据本实施例的一变化例(请仍旧参考图7)，假设图7所示的星状图案的横向位置右移至跨过门槛电压V_pv0与V_pv1之间的中央点的位置，即在该存储单元的确切的门槛电压Ve位于该中央点与门槛电压V_pv1之间的状况下，存储器控制器110可将判定电压Vd决定成为最后两次检测运作所采用的感应电压的平均值，尤其是依据下列方程式来决定上述的判定电压Vd：

Vd＝(Vc+(N”-1.5)*(ΔV))；

其中本变化例的N”代表检测结果为数字值「1」的连续的检测运作的总次数加一。

依据本实施例的另一变化例(请仍旧参考图7)，针对以逻辑值「111」与「011」为下标所标示的两相邻状态S₁₁₁与S₀₁₁，其最低有效位元相同；因此，于针对该存储单元的最低有效位元进行软解码时，该两相邻状态S₁₁₁与S₀₁₁并非好的候选状态，其对应的门槛电压V_pv0与V_pv1不适合用来决定上述的第一感应电压Vc，其中存储器控制器110不应将第一感应电压Vc决定成为门槛电压V_pv0与V_pv1的平均值(或加权平均值)。尤其是，于本变化例中，门槛电压V_pv0与V_pv4才是适合用来决定上述的第一感应电压Vc，这是因为它们所代表的状态S₁₁₁与S₁₀₀是在其所对应的逻辑值的最低有效位元不同的状况下的两个相邻状态，其中存储器控制器110可将第一感应电压Vc决定成为门槛电压V_pv0与V_pv4的平均值(或加权平均值)。

依据本实施例的另一变化例(请仍旧参考图7)，针对以逻辑值「111」与「011」为下标所标示的两相邻状态S₁₁₁与S₀₁₁，其中央有效位元相同；因此，于针对该存储单元的中央有效位元进行软解码时，该两相邻状态S₁₁₁与S₀₁₁并非好的候选状态，其对应的门槛电压V_pv0与V_pv1不适合用来决定上述的第一感应电压Vc，其中存储器控制器110不应将第一感应电压Vc决定成为门槛电压V_pv0与V_pv1的平均值(或加权平均值)。尤其是，于本变化例中，门槛电压V_pv0与V_pv2才是适合用来决定上述的第一感应电压Vc，这是因为它们所代表的状态S₁₁₁与S₀₁₁是在其所对应的逻辑值的中央有效位元不同的状况下的两个相邻状态，其中存储器控制器110可将第一感应电压Vc决定成为门槛电压V_pv0与V_pv2的平均值(或加权平均值)。

本发明的好处之一是，通过适当地产生软信息，辅以相关的软/硬信息传输控制(例如：图4所示的方法所揭露的软/硬信息传输控制)，本发明能针对该控制器所存取的数据来进行妥善的存储器存取管理，以减少错误的发生。另外，依据以上各个实施例/变化例来实施并不会增加许多额外的成本，甚至比相关技术更能节省成本。因此，基于以上揭露的内容，相关技术的问题已被解决，且整体成本不会增加太多。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种用来进行存储器存取管理的方法，其特征是，包含有：

针对一存储器中的同一存储单元，依据该存储器所输出的一第一数字值，要求该存储器输出至少一第二数字值，其中该第一数字值与该至少一第二数字值用来判断该存储单元所储存的同一位元的信息，且该存储单元的各种可能状态的数量等于该存储单元所储存的全部的位元的各种可能组合的数量；

基于该至少一第二数字值，产生/取得该存储单元的软信息，以供进行软解码，其中该存储器是一快闪存储器，且该存储单元是一闪存单元；以及

控制该快闪存储器分别利用不全部相同的多个感应电压进行检测运作，以产生该至少一第二数字值与该第一数字值中的至少一部分数字值。

2.如权利要求1所述的方法，其特征是，该软信息依据该存储器的电荷分布统计信息而定。

3.如权利要求1所述的方法，其特征是，该软信息对应于该存储单元的门槛电压。

4.如权利要求3所述的方法，其特征是，该至少一第二数字值代表该存储单元的至少一候选门槛电压或其代表信息；以及该方法另包含：

依据该至少一候选门槛电压，决定该存储单元的门槛电压。

5.如权利要求3所述的方法，其特征是，该至少一第二数字值代表该存储单元的至少一候选门槛电压偏高或偏低；以及该方法另包含：

依据该至少一候选门槛电压是否偏高或偏低，决定该存储单元的门槛电压。

6.如权利要求1所述的方法，其特征是，该至少一第二数字值包含多个第二数字值；以及该方法另包含：

依据所述第二数字值中的其中之一，要求该存储器输出所述第二数字值中的另一个。

7.一种用来进行存储器存取管理的方法，其特征是，包含有：

基于该至少一第二数字值，产生/取得该存储单元的软信息，以供进行软解码，其中该存储器是一多级单元快闪存储器，且该存储单元是一闪存单元；以及

针对该存储单元的一特定位元，依据该特定位元的值相异的两相邻状态来决定一第一电压差与一第二电压差，其中该第一电压差代表该两相邻状态中的一第一状态的门槛电压与一判定电压之间的电压差，而该第二电压差代表该两相邻状态中的一第二状态的门槛电压与该判定电压之间的电压差；以及

依据该第一电压差与该第二电压差决定对应于该特定位元的软信息。

8.一种用来进行存储器存取管理的方法，其特征是，包含有：

基于该至少一第二数字值，产生/取得该存储单元的软信息，以供进行软解码；

针对该存储器中对应于同一页的各个存储单元，控制该存储器读取所述存储单元各自的符号位元；

对所述符号位元进行硬解码；以及

在检测到硬解码失败的状况下，针对所述存储单元中的至少一部分中的每一个，控制该存储器读取至少下一个位元，以供进行软解码。

9.一种存储装置，其特征是，包含有：

一存储器，该存储器包含多个区块；以及

一控制器，用来存取该存储器以及管理该多个区块，并且另针对该控制器本身所存取的数据来进行存储器存取管理，其中针对该存储器中的同一存储单元，该控制器依据该存储器所输出的一第一数字值，要求该存储器输出至少一第二数字值，而该第一数字值与该至少一第二数字值用来判断该存储单元所储存的同一位元的信息，且该存储单元的各种可能状态的数量等于该存储单元所储存的全部的位元的各种可能组合的数量，其中该存储器是一快闪存储器，且该存储单元是一闪存单元；

其中基于该至少一第二数字值，该控制器产生/取得该存储单元的软信息，以供进行软解码，且该控制器控制该快闪存储器分别利用不全部相同的多个感应电压进行检测运作，以产生该至少一第二数字值与该第一数字值中的至少一部分数字值。

10.如权利要求9所述的存储装置，其特征是，该软信息对应于该存储单元的门槛电压。

11.如权利要求10所述的存储装置，其特征是，该至少一第二数字值代表该存储单元的至少一候选门槛电压或其代表信息；以及该控制器依据该至少一候选门槛电压，决定该存储单元的门槛电压。

12.如权利要求10所述的存储装置，其特征是，该至少一第二数字值代表该存储单元的至少一候选门槛电压偏高或偏低；以及该控制器依据该至少一候选门槛电压是否偏高或偏低，决定该存储单元的门槛电压。

13.如权利要求9所述的存储装置，其特征是，该至少一第二数字值包含多个第二数字值；以及该控制器依据所述第二数字值中的其中之一，要求该存储器输出所述第二数字值中的另一个。

14.一种存储装置的控制器，该控制器用来存取一存储器，该存储器包含多个区块，其特征是，该控制器包含有：

一只读存储器，用来储存一程序码；以及

一微处理器，用来执行该程序码以控制对该存储器的存取以及管理该多个区块，其中在该微处理器的控制下，该控制器针对该控制器本身所存取的数据来进行存储器存取管理，以及针对该存储器中的同一存储单元，该控制器依据该存储器所输出的一第一数字值，要求该存储器输出至少一第二数字值，而该第一数字值与该至少一第二数字值用来判断该存储单元所储存的同一位元的信息，且该存储单元的各种可能状态的数量等于该存储单元所储存的全部的位元的各种可能组合的数量，其中该存储器是一快闪存储器，且该存储单元是一闪存单元；

15.如权利要求14所述的控制器，其特征是，该软信息对应于该存储单元的门槛电压。

16.如权利要求15所述的控制器，其特征是，该至少一第二数字值代表该存储单元的至少一候选门槛电压或其代表信息；以及该控制器依据该至少一候选门槛电压，决定该存储单元的门槛电压。

17.如权利要求15所述的控制器，其特征是，该至少一第二数字值代表该存储单元的至少一候选门槛电压偏高或偏低；以及该控制器依据该至少一候选门槛电压是否偏高或偏低，决定该存储单元的门槛电压。

18.如权利要求14所述的控制器，其特征是，该至少一第二数字值包含多个第二数字值；以及该控制器依据所述第二数字值中的其中之一，要求该存储器输出所述第二数字值中的另一个。