JP2012155831A - 半導体システム及びデータプログラミング方法 - Google Patents

Abstract

【課題】電荷損失が発生してもデータプログラミング動作の信頼性を向上させることができるデータプログラミング方法及び半導体システムを提供する。
【解決手段】データプログラミング方法は、書き込みデータの第１ビット値がプログラミングされた複数のメモリセルの閾値電圧の分布が定められた第１電圧範囲を離脱したのかを判別する段階（Ｓ１００）と、複数のメモリセルの閾値電圧の分布が前記第１電圧範囲を離脱した場合、エラー修正コードを通して前記第１ビット値を修正する段階（Ｓ２００）と、修正された前記第１ビット値及び前記書き込みデータの第２ビット値を前記複数のメモリセルにプログラミングする段階（Ｓ４００）とを含む。
【選択図】図４

Description

本発明は半導体システムに関し、データをプログラミングする技術に関することである。

不揮発性メモリ装置の代表的なフラッシュメモリ装置は、不揮発性メモリセルアレイ（ＮＯＮ−ＶＯＬＡＴＩＬＥ Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）を備えている。各不揮発性メモリセルは、コントロールゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ）及びフローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）を含むトランジスタで構成される。

一方、メモリセルのコントロールゲートにプログラミング電圧が印加するとフローティングゲートにトンネリング（ｔｕｎｎｅｌｉｎｇ）現象が発生してプログラミング動作が行われる。また、メモリセルのバルク（ｂｕｌｋ）に消去電圧が印加すると、フローティングゲートにトンネリング現象が発生して消去（ｅｒａｓｅｒ）動作が行われる。参考として、プログラミング電圧はワードラインを通してメモリセルに伝えられる。

図１は、シングルレベルセル（Ｓｉｎｇｌｅ−Ｌｅｖｅｌ Ｃｅｌｌ、ＳＬＣ）及びマルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ、ＭＬＣ）の閾値電圧の分布を示す図である。

図１を参照すると、シングルレベルセル（ＳＬＣ）の閾値電圧の分布１１と、２ビットに該当するデータを保存することができるマルチレベルセル（ＭＬＣ）の閾値電圧の分布１２と、３ビットに該当するデータを保存することができるマルチレベルセル（ＭＬＣ）の閾値電圧の分布１３とが示されている。

１ビットに該当するデータを保存することができるシングルレベルセル（ＳＬＣ）は、２個の閾値電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ、Ｖｔｈ）の分布を有する。また、２ビットに該当するデータを保存することができるマルチレベルセル（ＭＬＣ）は、４個の閾値電圧の分布を有する。また、３ビットに該当するデータを保存することができるマルチレベルセル（ＭＬＣ）は、８個の閾値電圧の分布を有する。この時、最も低いレベルの閾値電圧の分布Ｌ０は、消去動作が行われた時に形成される閾値電圧の分布である。ここで、閾値電圧の分布をデータ分布と記述することもあり、ガウシアン（Ｇａｕｓｓｉａｎ）分布形態を有する。参考として、３ビットのデータを保存することができるマルチレベルセル（ＭＬＣ）をトリプルレベルセル（Ｔｒｉｐｌｅ−Ｌｅｖｅｌ Ｃｅｌｌ、ＴＬＣ）と記述することもある。本実施形態では、２ビット以上のデータを保存することができるメモリセルをマルチレベルセルとして総称するようにする。

マルチレベルセル（ＭＬＣ）は、複数のプログラミング動作を通して複数の閾値電圧を形成する。メモリセルは、プログラミング動作が進行されるほど、すなわち、プログラミング電圧を反復的に印加されるほど、自身の閾値電圧Ｖｔｈのレベルが上昇するようになる。例えば、２ビットに該当するデータを保存することができるマルチレベルセル（ＭＬＣ）は、４個の閾値電圧Ｌ０、Ｌ１、Ｌ２、Ｌ３を有する。４個の閾値電圧のうち最も低い第１閾値電圧Ｌ０は消去動作が行われる時に形成される。また、第２ないし第４閾値電圧Ｌ１、Ｌ２、Ｌ３は、複数のプログラミング動作によって形成される。

図２は、メモリセルの閾値電圧の分布の変化を示す図である。

図２は、消去動作及びプログラミング動作の後にメモリセルの閾値電圧の分布が広くなる現象を示している。すなわち、メモリセルの閾値電圧Ｖｔｈは、フローティングゲートに保存される電荷量で決定されるのに、一定の時間が経過すれば電荷損失（Ｃｈａｒｇｅ Ｌｏｓｓ）が発生する。電荷損失が発生する場合、ネガティブ電圧レベルを有する閾値電圧Ｌ０のレベルは上昇するようになり、ポジティブ電圧レベルを有する閾値電圧Ｌ１、Ｌ２、Ｌ３のレベルは下降するようになる。結果的に、メモリセルの閾値電圧の分布が広くなるようになり、電荷損失が激しい場合、隣接した閾値電圧の分布間に重畳が発生できる。特に、複数のプログラミング動作を通して閾値電圧Ｖｔｈのレベルを上昇させる場合、現在の閾値電圧Ｖｔｈをベースでデータの値を判別した以後に再びプログラミング動作を行う。この時、閾値電圧が電荷損失によって過度にシフトされた場合、データの値が誤って判別されて、望んでいるプログラミング動作が遂行されないこともある。

米国特許出願公開第２００７／００８６２３９号明細書

本発明は電荷損失が発生しても、データプログラミング動作の信頼性を向上させることができるデータプログラミング方法及び半導体システムを提供する。

本発明の一実施形態によると、書き込みデータの第１ビット値がプログラミングされたメモリセルの閾値電圧が定められた第１電圧範囲を離脱したのかを判別する段階と、前記メモリセルの閾値電圧が前記第１電圧範囲を離脱した場合、エラー修正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ、ＥＣＣ）を通して前記第１ビット値を修正（Ｃｏｒｒｅｃｔｉｏｎ）する段階と、修正された前記第１ビット値及び前記書き込みデータの第２ビット値を前記メモリセルにプログラミングする段階とを含むデータプログラミング方法が提供されている。

また、本発明の異なる実施形態によると、書き込みデータの第１ビット値がプログラミングされた複数のメモリセルの閾値電圧の分布が定められた第１電圧範囲を離脱したのかを判別する段階と、前記複数のメモリセルの閾値電圧の分布が前記第１電圧範囲を離脱した場合、エラー修正コードを通して前記第１ビット値を修正する段階と、修正された前記第１ビット値及び前記書き込みデータの第２ビット値を前記複数のメモリセルにプログラミングする段階とを含むデータプログラミング方法が提供されている。

また、本発明のもう一つの実施形態によると、複数のメモリセルを含む半導体メモリ装置と、書き込みデータの第１ビット値がプログラミングされた前記複数のメモリセルの閾値電圧の分布が定められた第１電圧範囲を離脱したのかを判別して、前記複数のメモリセルの閾値電圧の分布が前記第１電圧範囲を離脱した場合、エラー修正コードを通して前記第１ビット値を修正し、修正された前記第１ビット値及び前記書き込みデータの第２ビット値を前記複数のメモリセルにプログラミングするように制御するコントローラとを備える半導体システムが提供されている。

また、本発明のもう一つの実施形態によると、第１書き込みコマンドに応答して書き込みデータの第１ビット値を複数のメモリセルにプログラミングして、第２書き込みコマンドに応答して修正された第１ビット値及び前記書き込みデータの第２ビット値を前記複数のメモリセルにプログラミングする半導体メモリ装置と、前記第１及び第２書き込みコマンドと、前記書き込みデータとを前記半導体メモリ装置に提供する半導体システムであって、前記書き込みデータの第１ビット値がプログラミングされた前記複数のメモリセルの閾値電圧の分布が定められた第１電圧範囲を離脱したのかを判別し、前記複数のメモリセルの閾値電圧の分布が前記第１電圧範囲を離脱した場合、エラー修正コードを通して前記第１ビット値を修正して、修正された前記第１ビット値と、前記書き込みデータの第２ビット値と、前記第２書き込みコマンドを前記半導体メモリ装置に提供するコントローラとを備える半導体システムが提供されている。

本発明によるデータプログラミング方法及び半導体システムは電荷損失が発生してもデータプログラミング動作の信頼性を向上させることができる。

シングルレベルセル及びマルチレベルセルの閾値電圧の分布を示す図である。 メモリセルの閾値電圧の分布の変化を示す図である。 本発明の実施形態による半導体システムの構成図である。 本発明の実施形態によるデータプログラミング方法を示すフローチャートである。

図３は、本発明の実施形態による半導体システムの構成図である。

図３を参照すると、半導体システム２０は、コントローラ２１と、半導体メモリ装置２２とを具備する。ここで、半導体メモリ装置２２は、ナンドフラッシュ（ＮＡＮＤ ＦＬＡＳＨ）メモリ装置であると仮定する。

ホスト（ＨＯＳＴ）１０は、ＳＤ、ＭＭＣ、ＵＳＢなどのようなアプリケーション（Ａｐｐｌｉｃａｔｉｏｎ）で定義することができ、半導体システム２０を総括的に管理する役割を行う。ホスト１０と半導体システム２０は、ホストインタフェース（ＨＯＳＴ ＩＮＴＥＲＦＡＣＥ）を通して相互間の信号を送受信する。また、コントローラ２１と半導体メモリ装置２２は、ナンドインタフェース（ＮＡＮＤ ＩＮＴＥＲＦＡＣＥ）を通して相互間に信号を送受信する。ここで、インタフェースは、アドレスチャンネル、コマンドチャンネル、データチャンネルなどを含む。

上記のように構成される半導体システム２０について、詳細には次の通りである。

半導体メモリ装置２２は、複数のメモリセルを含んでいる。本実施形態において、メモリセルは、コントロールゲート及びフローティングゲートを含むトランジスタで構成されると仮定する。すなわち、メモリセルは、ナンドフラッシュメモリセルで構成される。また、本実施形態において、メモリセルはマルチビット（ｍｕｌｔｉ−ｂｉｔ）を保存するマルチレベルセルとして仮定する。例えば、２ビットのデータを保存することができるメモリセルは、第１ビット値及び第２ビット値を保存することができる。また、３ビットのデータを保存することができるメモリセルは、第１ビット値と、第２ビット値と、第３ビット値とを保存することができる。参考として、３ビットのデータを保存することができるマルチレベルセル（ＭＬＣ）をトリプルレベルセル（Ｔｒｉｐｌｅ−Ｌｅｖｅｌ Ｃｅｌｌ、ＴＬＣ）と記述することもできる。本実施形態では、２ビット以上のデータを保存することができるメモリセルをマルチレベルセルとして総称する。

コントローラ２１は、書き込みデータの第１ビット値がプログラミングされた複数のメモリセルの閾値電圧の分布が定められた第１電圧範囲を離脱したのかを判別する。この時、複数のメモリセルの閾値電圧の分布が第１電圧範囲を離脱した場合、コントローラ２１は、エラー修正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ、ＥＣＣ）を通して第１ビット値を修正する。また、コントローラ２１は、修正された第１ビット値及び書き込みデータの第２ビット値を複数のメモリセルに共にプログラミングするよう制御する。

参考として、前述した第１ビット値及び第２ビット値は、マルチビット（ｍｕｌｔｉ−ｂｉｔ）形態のデータの各ビット値を指し示すものである。例えば、３ビットで構成されるデータの第１ビット値が最下のビットを指し示すと仮定する時、第２ビット値はその中間ビット及び最上位ビットのうちのいずれか一つを示すと定義することができる。他の例を挙げると、３ビットで構成されるデータの第１ビット値が中間のビットを示すと仮定する時、第２ビット値は最上ビットを示すと定義することができる。すなわち、第２ビット値は第１ビット値より相対的に上位ビットに位置したビット値で定義することができる。

一方、半導体メモリ装置２２は、第１書き込みコマンドに応答して書き込みデータの第１ビット値を複数のメモリセルにプログラミングし、第２書き込みコマンドに応答して修正された第１ビット値及び書き込みデータの第２ビット値を複数のメモリセルにプログラミングする。

ここで、第１書き込みコマンドと第２書き込みコマンドは、互いに異なるコマンドシークエンス（Ｃｏｍｍａｎｄ Ｓｅｑｕｅｎｃｅ）で構成される。コマンドシークエンスは複数のコマンドサイクル（Ｃｏｍｍａｎｄ Ｃｙｃｌｅ）の間、順次的に印加される複数の単位コマンドコードにしたがって動作が決定される方式である。したがって、第１書き込みコマンドと第２書き込みコマンドとは互いに異なる複数の単位コマンドコードとして区分される。

また、コントローラ２１は、第１及び第２書き込みコマンドと、書き込みデータとを半導体メモリ装置２２に供給する。この時、コントローラ２１は、書き込みデータの第１ビット値がプログラミングされた複数のメモリセルの閾値電圧の分布が定められた第１電圧範囲を離脱したのかを判別する。コントローラ２１は、複数のメモリセルの閾値電圧の分布が第１電圧範囲を離脱した場合、エラー修正コード（ＥＣＣ）を通して第１ビット値を修正し、修正された第１ビット値と、書き込みデータの第２ビット値と、第２書き込みコマンドとを半導体メモリ装置２２に供給する。

一方、コントローラ２１は、複数のメモリセルの閾値電圧の分布が第１電圧範囲を離脱しない場合、書き込みデータの第２ビット値と、第１書き込みコマンドとを半導体メモリ装置２２に供給する。

図４は、本発明の実施形態によるデータプログラミング方法を示すフローチャートである。

図４を参照して、本発明の実施形態による半導体システムのデータプログラミング方法を詳細に説明する。

データプログラミング方法は、書き込みデータの第１ビット値が、プログラミングされた複数のメモリセルの閾値電圧の分布が定められた第１電圧範囲を離脱したのかを判別する段階（Ｓ１００）と、複数のメモリセルの閾値電圧の分布が、第１電圧範囲を離脱した場合、エラー修正コード（ＥＣＣ）を通して第１ビット値を修正する段階（Ｓ２００）と、修正された第１ビット値及び書き込みデータの第２ビット値を複数のメモリセルに共にプログラミングする段階（Ｓ４００）とを含む。

ここで、複数のメモリセルの閾値電圧の分布が定められた第１電圧範囲を離脱したのかを判別する段階（Ｓ１００）は、書き込みデータの第１ビット値を複数のメモリセルにプログラミングする段階（Ｓ１１０）と、複数のメモリセルに検証動作を遂行する段階（Ｓ１２０）とを含む。ここで、メモリセルは、３ビットのデータを保存することができるマルチレベルセルであると仮定して、最下位ビットが正常にプログラミングされた状態で、中間ビットが第１ビット値に該当して、最上位ビットが第２ビット値に該当すると定義する。

また、第１ビット値を修正する段階（Ｓ２００）は、第１ビット値がプログラミングされた複数のメモリセルに読み取り動作を行う段階（Ｓ２１０）と、エラー修正コード（ＥＣＣ）を利用して修正された第１ビット値を生成する段階（Ｓ２２０）とを含む。

また、複数のメモリセルにプログラミングする段階（Ｓ４００）は、修正された第１ビット値と、第２ビット値を伝達する段階（Ｓ４１０）と、修正された第１ビット値と、第２ビット値をページバッファにセッティングする段階（Ｓ４２０）と、プログラミングが完了されるまでプログラミング電圧パルス及び検証電圧パルスを複数のメモリセルに印加する段階（Ｓ４３０、Ｓ４４０）とを含む。すなわち、ページバッファにセッティングされたデータをＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ）動作を通してメモリセルにプログラミングする。ＩＳＰＰ動作は、メモリセルにプログラミング電圧パルスを印加した後、プログラミング検証電圧パルスを印加してプログラミング状態を確認する動作を反復的に行うようになる。このような動作は、複数のメモリセルが予定されたプログラミングレベル分布、すなわち、予定された閾値電圧Ｖｔｈの分布を有する時まで反復して行われる。

一方、複数のメモリセルに検証動作を遂行する段階（Ｓ１２０）で複数のメモリセルの閾値電圧の分布が第１電圧範囲に含まれる場合、第２ビット値を伝達する段階（Ｓ３１０）と、第１ビット値がプログラミングされた複数のメモリセルに読み取り動作を行う段階（Ｓ３２０）と、第２ビット値をページバッファをセッティングする段階（Ｓ４２０）と、プログラミングが完了されるまでプログラミング電圧パルス及び検証電圧パルスを複数のメモリセルに印加する段階（Ｓ４３０、Ｓ４４０）とを通してデータプログラミング動作が行われる。

参考として、第１ビット値がプログラミングされた複数のメモリセルに読み取り動作を行う段階（Ｓ３２０）が必要な理由は、第１ビット値がどんな値であるのかによって第２ビット値によるメモリセルの閾値電圧が決定されるからである。

前述したように半導体システム及びデータプログラミング方法は、マルチビット形態のデータをマルチレベルセルに保存する時、第１ビット値の電荷損失が多く発生して閾値電圧Ｖｔｈがずいぶん多くシフトされる場合、エラー修正コード（ＥＣＣ）を用いて第１ビット値を修正した後に、修正された第１ビット値と第２ビット値とを共にプログラミングする。したがって、電荷損失が多く発生しても、信頼性あるプログラミング動作を行うことができて、結果的にエラービット数を減少させることができる。

このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できる。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。

１０ ホスト
２０ 半導体システム
２１ コントロール
２２ 半導体システム装置

Claims (20)

1. 書き込みデータの第１ビット値がプログラミングされたメモリセルの閾値電圧が定められた第１電圧範囲を離脱したのかを判別する段階と、
   前記メモリセルの閾値電圧が前記第１電圧範囲を離脱した場合、エラー修正コードを通して前記第１ビット値を修正する段階と、
   修正された前記第１ビット値及び前記書き込みデータの第２ビット値を前記メモリセルにプログラミングする段階と
   を含むデータプログラミング方法。
2. 前記メモリセルが、コントロールゲート及びフローティングゲートを含むトランジスタであることを特徴とする、請求項１に記載のデータプログラミング方法。
3. 前記メモリセルが、マルチビットを保存するマルチレベルセルであることを特徴とする、請求項１に記載のデータプログラミング方法。
4. 前記メモリセルの閾値電圧が定められた第１電圧範囲を離脱したのかを判別する段階は、
   前記書き込みデータの第１ビット値を前記メモリセルにプログラミングする段階と、
   前記メモリセルに検証動作を行う段階と
   を含むことを特徴とする、請求項１に記載のデータプログラミング方法。
5. 前記第１ビット値を修正する段階は、
   前記第１ビット値がプログラミングされた前記メモリセルに読み取り動作を行う段階と、
   前記エラー修正コードを用いて修正された前記第１ビット値を生成する段階と
   を含むことを特徴とする、請求項１に記載のデータプログラミング方法。
6. 前記メモリセルにプログラミングする段階は、
   修正された前記第１ビット値と、前記第２ビット値とをページバッファにセッティングする段階と、
   プログラミングが完了されるまで、プログラミング電圧パルス及び検証電圧パルスを前記メモリセルに印加する段階と
   を含むことを特徴とする、請求項１に記載のデータプログラミング方法。
7. 書き込みデータの第１ビット値がプログラミングされた複数のメモリセルの閾値電圧の分布が定められた第１電圧範囲を離脱したのかを判別する段階と、
   前記複数のメモリセルの閾値電圧の分布が前記第１電圧範囲を離脱した場合、エラー修正コードを通して前記第１ビット値を修正する段階と、
   修正された前記第１ビット値及び前記書き込みデータの第２ビット値を前記複数のメモリセルにプログラミングする段階と
   を含むデータプログラミング方法。
8. 前記複数のメモリセルは各々、コントロールゲート及びフローティングゲートを含むトランジスタであることを特徴とする、請求項７に記載のデータプログラミング方法。
9. 前記複数のメモリセルは各々、マルチビットを保存するマルチレベルセルであることを特徴とする、請求項７に記載のデータプログラミング方法。
10. 前記複数のメモリセルの閾値電圧の分布が定められた第１電圧範囲を離脱したのかを判別する段階は、
    前記書き込みデータの第１ビット値を前記複数のメモリセルにプログラミングする段階と、
    前記複数のメモリセルに検証動作を行う段階と
    を含むことを特徴とする、請求項７に記載のデータプログラミング方法。
11. 前記第１ビット値を修正する段階は、
    前記第１ビット値がプログラミングされた前記複数のメモリセルに読み取り動作を行う段階と、
    前記エラー修正コードを用いて修正された前記第１ビット値を生成する段階と
    を含むことを特徴とする、請求項７に記載のデータプログラミング方法。
12. 前記複数のメモリセルにプログラミングする段階は、
    修正された前記第１ビット値と、前記第２ビット値とをページバッファにセッティングする段階と、
    プログラミングが完了されるまで、プログラミング電圧パルス及び検証電圧パルスを前記複数のメモリセルに印加する段階と
    を含むことを特徴とする、請求項７に記載のデータプログラミング方法。
13. 複数のメモリセルを含む半導体メモリ装置と、
    書き込みデータの第１ビット値がプログラミングされた前記複数のメモリセルの閾値電圧の分布が定められた第１電圧範囲を離脱したのかを判別して、前記複数のメモリセルの閾値電圧の分布が前記第１電圧範囲を離脱した場合、エラー修正コードを通して前記第１ビット値を修正し、修正された前記第１ビット値及び前記書き込みデータの第２ビット値を前記複数のメモリセルにプログラミングするように制御するコントローラと
    を備える半導体システム。
14. 前記複数のメモリセルは各々、コントロールゲート及びフローティングゲートを含むトランジスタで構成されることを特徴とする、請求項１３に記載の半導体システム。
15. 前記複数のメモリセルは各々、マルチビットを保存するマルチレベルセルであることを特徴とする、請求項１３に記載の半導体システム。
16. 第１書き込みコマンドに応答して書き込みデータの第１ビット値を複数のメモリセルにプログラミングして、第２書き込みコマンドに応答して修正された第１ビット値及び前記書き込みデータの第２ビット値を前記複数のメモリセルにプログラミングする半導体メモリ装置と、
    前記第１及び第２書き込みコマンドと、前記書き込みデータとを前記半導体メモリ装置に供給するコントローラとを備え、
    該コントローラが、前記書き込みデータの第１ビット値がプログラミングされた前記複数のメモリセルの閾値電圧の分布が定められた第１電圧範囲を離脱したのかを判別し、前記複数のメモリセルの閾値電圧の分布が前記第１電圧範囲を離脱した場合、エラー修正コードを通して前記第１ビット値を修正して、修正された前記第１ビット値と、前記書き込みデータの第２ビット値と、前記第２書き込みコマンドとを前記半導体メモリ装置に供給する半導体システム。
17. 前記第１書き込みコマンドと前記第２書き込みコマンドとが互いに異なるコマンドシークエンスで構成されることを特徴とする、請求項１６に記載の半導体システム。
18. 前記コントローラは、
    前記複数のメモリセルの閾値電圧の分布が前記第１電圧範囲を離脱しない場合、前記書き込みデータの第２ビット値と、前記第１書き込みコマンドとを前記半導体メモリ装置に供給することを特徴とする、請求項１６に記載の半導体システム。
19. 前記複数のメモリセルは各々、コントロールゲート及びフローティングゲートを含むトランジスタで構成されることを特徴とする、請求項１６に記載の半導体システム。
20. 前記複数のメモリセルは各々、マルチビットを保存するマルチレベルセルであることを特徴とする、請求項１６に記載の半導体システム。

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