JP4368390B2 - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置 Download PDFInfo
- Publication number
- JP4368390B2 JP4368390B2 JP2007106746A JP2007106746A JP4368390B2 JP 4368390 B2 JP4368390 B2 JP 4368390B2 JP 2007106746 A JP2007106746 A JP 2007106746A JP 2007106746 A JP2007106746 A JP 2007106746A JP 4368390 B2 JP4368390 B2 JP 4368390B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- data
- voltage range
- memory cell
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Read Only Memory (AREA)
Description
また、上記手段により、1回の書込みでプリチャージしなければならないデータ線数と書込み開始から終了するまでにプリチャージしなければならないデータ線の総数を従来方式に比べて少なくして、書込み時のピーク電流と平均消費電力を低減することができる。
すなわち、この発明は、ワード線ディスターブによるメモリセルのしきい値の変動を最小に抑えることが可能であるとともに、書込み時のピーク電流と平均消費電力を低減可能な不揮発性半導体記憶装置を実現することができる。
(1)先ず、センスラッチ回路SLTのPMOS側の電源電圧をVss(接地電位)に設定してセンスラッチ回路SLTを非活性状態にし、ディスチャージMOSFET Qd1のゲートにリセットパルスRSA_CUを与えて、ノードNaの電荷を引き抜く。
(2)次に、データラッチ回路DLTのプリチャージMOSFET Qp3のゲート制御信号PC_Uをハイレベルにしてデータラッチ回路DLTの保持データを使ってデータ線DLaをVcc−Vthまでプリチャージさせる。
(3)データラッチ回路DLTの伝送MOSFET Qt2のゲート制御信号TR_Uをハイレベルにしてデータラッチ回路DLTの保持データを使ってデータ線DLaをさらにVccまでプリチャージさせる。
(4)センスラッチ回路SLT側の伝送MOSFET Qt1のゲート制御信号TR_CUをハイレベルにしてデータ線DLaのレベルをノードNaに伝える。
(5)センスラッチ回路SLTのPMOS側に電源電圧Vccを供給してセンスラッチ回路SLTを活性状態にしてノードNaの電位すなわち保持データを確定させる。
(6)次に、伝送MOSFET Qt1のゲート制御信号TR_CUをロウレベルにしてオフさせてからデータ線DLaの他端のディスチャージMOSFET Qd2のゲート制御信号DDC_Uをハイレベルにしてデータ線DLaの電位をVssまでディスチャージさせる。
(1)書込み終了後にデータラッチDLTに保持されている書込みデータを使用して、データ線DLaを選択的に1.0Vのようなレベルにプリチャージする。すなわち、データ"1"を保持しているデータラッチに接続されているデータ線のみをプリチャージする。なお、このとき反対側のマットのデータ線DLbは、0.5Vにプリチャージする。
(2)書込みを行なったメモリセルが接続されているワード線を、目標としたしきい値よりも低い読出しレベルに設定して読出しを行なう。このとき正常な書込みがなされたメモリセルはオフであるためデータ線はプリチャージ電位のままであるが、エラティックビットのメモリセルはオン状態となるため、データ線はディスチャージされる。
(3)データ線上の伝送MOSFET Qt1をオンしてセンスラッチ回路DLTによりデータ線のレベルを検出する。
(4)センスラッチ回路SLTに電源電圧を供給して検出したデータ線レベルを増幅する。
(5)データ線上のディスチャージ用MOSFET Qd2をオンしてすべてのデータ線をディスチャージする。
(6)データラッチDLTに保持されている書込みデータを使用して、データ線DLaを再度選択的に1.0Vのようなレベルにプリチャージする。反対側のマットのデータ線DLbは0.5Vにプリチャージする。
(7)センスラッチ回路SLTに保持されているデータ線を使ってMOSFETQc1を選択的にオンさせるとともに、その電源端子をVssとしてデータ線DLaを選択的にディスチャージする。このときデータ線上の伝送MOSFET Qt1はオフ状態である。これによって、正常な書込みがなされたメモリセルが接続されたデータ線はディスチャージされるが、エラティックビットを生じたメモリセルが接続されたデータ線はディスチャージされない。
(8)センスラッチ回路SLTの電源電圧を遮断し、ディスチャージ用MOSFET Qd1をオンしてセンスラッチ回路SLTをリセットする。
(9)データ線上の伝送MOSFET Qt1をオンしてセンスラッチ回路DLTによりデータ線のレベルを検出する。ディスチャージ用MOSFET Qd1はオフする。
(10)センスラッチ回路SLTに電源電圧を供給して検出したデータ線レベルを増幅する。
11 センスラッチ列
12a,12b データラッチ列
13 X系アドレスデコーダ
14 ワードドライブ回路
20 データ変換回路
21 バッファ部
22 データ変換部
SLT センスラッチ回路
DLT データラッチ回路
DL データ線
WL ワード線
MC メモリセル
Claims (14)
- それぞれがコントロールゲート及びフローティングゲートを有し、データをしきい値電圧の相異として格納する複数のメモリセル、
対応するメモリセルが結合される複数のデータ線、
対応するメモリセルが結合される複数のワード線、
上記複数のデータ線に対応して設けられ、書き込まれるべきデータを格納するためのデータラッチ回路、
上記複数のデータ線に対応して設けられ、選択されたワード線に結合されたメモリセルから読み出されたデータを格納するセンスラッチ回路を有し、
それぞれのメモリセルは1の消去状態を示す電圧範囲と、2以上の書き込み状態を示すそれぞれ異なる電圧に範囲を定められた電圧範囲とのいずれか1の電圧範囲にしきい値電圧が設定され、
消去状態に最も近い書き込み状態を示す第1電圧範囲にそのしきい値電圧を設定されるメモリセルは、消去状態に2番目に近い書き込み状態を示す第2電圧範囲にそのしきい値電圧を設定されるメモリセルよりも時間的に後から書き込み動作が行われ、
前記第1電圧範囲に設定されるメモリセルと前記第2電圧範囲に設定されるメモリセルの各々は、各々のしきい値電圧が設定されるべき電圧範囲のうち消去状態に近い境界電圧を超えた電圧になったことを判定する第1書込み判定を行うと共に、各々のしきい値電圧が設定されるべき電圧範囲のうち消去電圧から遠い境界電圧を超えた電圧になっていないことを判定する第2書込み判定を行う不揮発性半導体記憶装置。 - 書き込み状態を示す電圧範囲は、前記第2電圧範囲よりも消去状態から遠い書き込み状態を示す第3電圧範囲を有し、
前記第3電圧範囲に設定されるメモリセルは、前記第1書込み判定が行われると共に、前記第2書込み判定は不要とされる請求項1記載の不揮発性半導体記憶装置。 - 前記第1書込み判定と第2書込み判定との各々は、書込みが行われるメモリセルが接続されるワード線に消去状態に近い境界電圧または消去状態から遠い境界電圧のいずれかが印加されて読出動作が行われる請求項1又は2記載の不揮発性半導体記憶装置。
- 前記第3電圧範囲にそのしきい値電圧を設定されるメモリセルは前記第2電圧範囲にそのしきい値電圧を設定されるメモリセルよりも時間的に先に書き込み動作が行われる請求項2又は3記載の不揮発性半導体記憶装置。
- 所定の書き込み状態にされる全てのメモリセルのしきい値電圧が、その書き込み状態を示す電圧範囲の消去状態に近い境界電圧を超えたことを前記第1書込み判定により検出することでその書き込み状態にされるメモリセルへの書き込み動作が終了し、その後に当該全てのメモリセルのしきい値電圧がその書き込み状態を示す電圧範囲の消去状態から遠い境界電圧を超えていないことが前記第2書込み判定により検出される請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。
- 前記第2書込み判定によりメモリセルのしきい値電圧がその書き込み状態を示す電圧範囲の消去状態から遠い境界電圧を超えたものが検出された場合、所定のフラグをセットし外部へ通知可能とする請求項1乃至5のいずれかに記載の不揮発性半導体記憶装置。
- 請求項1乃至6のいずれかに記載の不揮発性半導体記憶装置と外部に接続されるLSIとを有し、
前記LSIは前記不揮発性半導体記憶装置に所定の制御信号とアドレス及びコマンドを発行可能とされる不揮発性記憶装置。 - それぞれがコントロールゲート及びフローティングゲートを有し、データをしきい値電圧の相異として格納する複数のメモリセル、
対応するメモリセルが結合される複数のデータ線、
対応するメモリセルが結合される複数のワード線、
上記複数のデータ線に対応して設けられ、書き込まれるべきデータを格納するためのデータラッチ回路、
上記複数のデータ線に対応して設けられ、選択されたワード線に結合されたメモリセルから読み出されたデータを格納するセンスラッチ回路を有し、
それぞれのメモリセルは1の消去状態を示す電圧範囲と、2以上の書き込み状態を示すそれぞれ異なる電圧に範囲を定められた電圧範囲とのいずれか1の電圧範囲にしきい値電圧が設定され、
消去状態を示す電圧範囲に最も近い第1電圧範囲とされる第1書き込み状態にそのしきい値電圧を設定されるメモリセルは、消去状態を示す電圧範囲から前記第1電圧範囲よりも遠い第2電圧範囲とされる第2書き込み状態にそのしきい値電圧を設定されるメモリセルよりも時間的に後から書き込み動作が行われ、
前記第1電圧範囲に設定されるメモリセルと前記第2電圧範囲に設定されるメモリセルの各々は、各々のしきい値電圧が設定されるべき電圧範囲のうち消去状態に近い限度電圧を超えた電圧になったことを判定する第1書込み判定を行うと共に、各々のしきい値電圧が設定されるべき電圧範囲のうち消去電圧から遠い限度電圧を超えた電圧になっていないことを判定する第2書込み判定を行う不揮発性半導体記憶装置。 - 書き込み状態を示す電圧範囲は、消去状態を示す電圧範囲から前記第2電圧範囲よりも遠い第3電圧範囲とされる第3書き込み状態を有し、
前記第3電圧範囲に設定されるメモリセルは、前記第1書込み判定が行われると共に、前記第2書込み判定は不要とされる請求項8記載の不揮発性半導体記憶装置。 - 前記第1書込み判定と第2書込み判定との各々は、書込みが行われるメモリセルが接続されるワード線に消去状態に近い限度電圧または消去状態から遠い限度電圧のいずれかが印加されて読出動作が行われる請求項8又は9記載の不揮発性半導体記憶装置。
- 前記第3電圧範囲にそのしきい値電圧を設定されるメモリセルは前記第2電圧範囲にそのしきい値電圧を設定されるメモリセルよりも時間的に先に書き込み動作が行われる請求項9又は10記載の不揮発性半導体記憶装置。
- 所定の書き込み状態にされる全てのメモリセルのしきい値電圧が、その書き込み状態を示す電圧範囲の消去状態に近い限度電圧を超えたことを前記第1書込み判定により検出することでその書き込み状態にされるメモリセルへの書き込み動作が終了し、その後に当該全てのメモリセルのしきい値電圧がその書き込み状態を示す電圧範囲の消去状態から遠い限度電圧を超えていないことが前記第2書込み判定により検出される請求項8乃至11のいずれかに記載の不揮発性半導体記憶装置。
- 前記第2書込み判定によりメモリセルのしきい値電圧がその書き込み状態を示す電圧範囲の消去状態から遠い限度電圧を超えたものが検出された場合、所定のフラグをセットし外部へ通知可能とする請求項8乃至12のいずれかに記載の不揮発性半導体記憶装置。
- 請求項8乃至13のいずれかに記載の不揮発性半導体記憶装置と外部に接続されるLSIとを有し、
前記LSIは前記不揮発性半導体記憶装置に所定の制御信号とアドレス及びコマンドを発行可能とされる不揮発性記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007106746A JP4368390B2 (ja) | 2007-04-16 | 2007-04-16 | 不揮発性記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007106746A JP4368390B2 (ja) | 2007-04-16 | 2007-04-16 | 不揮発性記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29056298A Division JP3993323B2 (ja) | 1996-07-10 | 1998-10-13 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007188634A JP2007188634A (ja) | 2007-07-26 |
JP4368390B2 true JP4368390B2 (ja) | 2009-11-18 |
Family
ID=38343673
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007106746A Expired - Lifetime JP4368390B2 (ja) | 2007-04-16 | 2007-04-16 | 不揮発性記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4368390B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101893562B1 (ko) | 2012-01-09 | 2018-10-04 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
-
2007
- 2007-04-16 JP JP2007106746A patent/JP4368390B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2007188634A (ja) | 2007-07-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3993323B2 (ja) | 不揮発性半導体記憶装置 | |
KR100380775B1 (ko) | 불휘발성 반도체 메모리 장치 | |
JP4740283B2 (ja) | 不揮発性メモリ装置 | |
US6026014A (en) | Nonvolatile semiconductor memory and read method | |
JP5150245B2 (ja) | 半導体記憶装置 | |
JP2000040382A (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
JP4444320B2 (ja) | 不揮発性半導体記憶装置 | |
US6661709B2 (en) | Nonvolatile semiconductor memory device | |
US8174883B2 (en) | Semiconductor memory device capable of preventing a shift of threshold voltage | |
JP4560073B2 (ja) | 不揮発性半導体記憶装置 | |
US20110299334A1 (en) | Nonvolatile semiconductor memory device | |
JP3980731B2 (ja) | 不揮発性半導体記憶装置および読出し方法 | |
US7782676B2 (en) | Method of operating a nonvolatile memory device | |
JP2923643B2 (ja) | 多値メモリの記録方法および半導体記憶装置 | |
JP2010218623A (ja) | 不揮発性半導体記憶装置 | |
JP4368390B2 (ja) | 不揮発性記憶装置 | |
JP4029469B2 (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
JPH1173790A (ja) | 半導体記憶装置 | |
JP4739940B2 (ja) | 不揮発性メモリ | |
JPH11242891A (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
JP3916082B2 (ja) | 不揮発性メモリ装置 | |
JP3916081B2 (ja) | 不揮発性メモリ装置 | |
JP4513839B2 (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
JP5179612B6 (ja) | 不揮発性メモリ装置 | |
CN118471284A (zh) | 执行编程操作的存储器装置及其操作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070427 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090813 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090825 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090825 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130904 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |