TWI506630B - 具有變動壓降的位元線偏壓電路 - Google Patents

Description

具有變動壓降的位元線偏壓電路

本發明係關於一積體電路中的一記憶胞之位元線的偏壓電路。

在一檢視一記憶胞的操作中，位元線電路施加一偏壓至一記憶陣列的一位元線上，且字元線施加一偏壓至一記憶陣列的所選取記憶胞上。一個感測電流會在介於此位元線與其記憶胞相對側的參考線之間出現，根據由此記憶胞之臨界電壓所代表的儲存於此記憶胞中資料值來決定流經此記憶胞的電流大小。

然而，此通常稱為源極線的參考線，並不是一條理想的參考線。此參考線具有某些有限的電阻值而不是零電阻。這些有限的電阻會在例如是零伏特或是地的預計參考電壓與此記憶胞的源極之間產生不預期的電壓差。於一感測操作時，因為字元線與參考線之間的壓降減少而造成字元線的偏壓減少。進而會造成感測的結果錯誤。此效應在電流增加時更顯著，因為此不欲見的電壓差係與感測電流成正比(V=I^＊ R)。較大的積體電路會使此問題更惡化，因為較多數目的位元線與相同的參考線耦接，而每一條均會貢獻電流給參考線。

一種解決此問題的方案是多重通道感測，其中感測僅限制在此陣列中汲入大於臨界電壓的記憶胞子集。在隨後的感測通過，則將先前的感測記憶胞關閉。因為執行此多重通道感測需要較長的時間，希望能夠消弭此多重通道感測，或是至少減少感測通過的數目。

在此處所描述的實施例中，包括一積體電路具有一記憶陣列及一偏壓電路。此記憶陣列的記憶胞之臨界電壓在複數個臨界電壓範圍一者之內，該複數個臨界電壓範圍代表所儲存於該記憶胞中的資料值。該記憶胞具有一汲極端及一源極端。在某些實施例中，於感測該臨界電壓操作中的至少一部分時該汲極端較該源極端的電壓更高。

此偏壓電路，於感測一選取記憶胞的該臨界電壓時施加一偏壓至該記憶陣列中的該選取記憶胞的該汲極端，該偏壓電路包括一電路元件與該記憶陣列中的該選取記憶胞電性串聯。在某些實施例中，該電路元件具有一變動壓降其根據所選取記憶胞的臨界電壓。

在此處所描述的某些實施例中，該變動壓降具有一第一壓降以響應該選取記憶胞的該臨界電壓是在一第一臨界電壓範圍，且該變動壓降具有一第二壓降以響應該選取記憶胞的該臨界電壓是在一第二臨界電壓範圍，其中該第二壓降較該第一壓降更小且該第二臨界電壓範圍高於該第一臨界電壓範圍。該第一臨界電壓範圍是與一較低的臨界電壓分佈對應，且該第二臨界電壓範圍是與一較高的臨界電壓分佈對應。

在此處所描述的某些實施例中，該變動壓降在該選取記憶胞的該臨界電壓的大小減少時是增加的。舉例而言，一較低臨界電壓的記憶胞會導致此變動壓降較大，而一較高臨界電壓的記憶胞則會導致此變動壓降較小。雖然較低臨界電壓的記憶胞是與較大的感測電流相關，如此的感測電流會減少進而降低參考線或源極線上不欲見的電壓。

在此處所描述的某些實施例中，於感測該選取記憶胞的該臨界電壓時，該變動壓降在一感應電流經過該選取記憶胞及該電路元件的大小增加時是增加的。因為較大的感測電流之壓降 較大，感測電流的大小會傾向減少。減少的感測電流會降低參考線或源極線上不欲見的電壓。

在此處所描述的某些實施例中，於感測該選取記憶胞的該臨界電壓時，該電路元件具有一變動電阻值相當於通過該電路元件第一及第二終端的該壓降除以通過該電路元件該第一及第二終端的一感應電流。

在此處所描述的某些實施例中，更包含控制電路與該記憶陣列耦接。該控制電路藉由導致該偏壓電路施加該偏壓至該選取記憶胞的該汲極端而響應一讀取該該選取記憶胞的指令。

在此處所描述的某些實施例中，該電路元件是一電晶體。該電晶體具有一第一電流負載終端、一第二電流負載終端、及一控制終端，其中該第一電流負載終端及該第二電流負載終端與該選取記憶胞電性串連耦接。該電晶體具有包括一線性模式與一飽和模式的電流-電壓操作模式，且當該電晶體偏壓更深入進入該飽和模式而遠離該線性模式時該電晶體的該變動壓降增加。

在此處所描述的某些實施例中，更包含感測電路，與該偏壓電路耦接，以辨識該複數個臨界電壓範圍中包括該選取記憶胞的該臨界電壓之一臨界電壓範圍。舉例而言，感測電路辨識所選取記憶胞的臨界電壓是在代表不同資料值的高臨界電壓或是低臨界電壓中。

在此處所描述的另一實施例中，包括一積體電路具有一記憶陣列及一偏壓電路。此陣列的記憶胞之臨界電壓在複數個臨界電壓範圍一者之內，該複數個臨界電壓範圍代表所儲存於該記憶胞中的資料值。此電路元件具有一變動壓降，其係根據流經該記憶陣列之一選取記憶胞及該電路元件的感應電流，該感應電流根據該選取記憶胞的該臨界電壓。

在某些實施例中，該變動壓降具有一第一壓降以響應該選 取記憶胞的該臨界電壓是在一第一臨界電壓範圍，且該變動壓降具有一第二壓降以響應該選取記憶胞的該臨界電壓是在一第二臨界電壓範圍，其中該第二壓降較該第一壓降更小且該第二臨界電壓範圍高於該第一臨界電壓範圍。該第一臨界電壓範圍是與一低臨界電壓分佈對應，而該第二臨界電壓範圍是與一高臨界電壓分佈對應。

在此處所描述的另一實施例中，包括一積體電路具有一記憶陣列及一偏壓電路。此陣列的記憶胞之臨界電壓在複數個臨界電壓範圍一者之內，該複數個臨界電壓範圍代表所儲存於該記憶胞中的資料值。該記憶胞具有一汲極端及一源極端。在某些實施例中，於感測該臨界電壓操作中的至少一部分時該汲極端較該源極端的電壓更高。

此偏壓電路具有一輸出電壓於感測一選取記憶胞的該臨界電壓時施加一偏壓至該記憶陣列中的該選取記憶胞的該汲極端。該偏壓電路包括一p型電晶體與該記憶陣列中的該選取記憶胞電性串聯。

本發明係由申請專利範圍所界定。這些和其它優點，目的，和實施例，會在下列實施方式的章節中搭配圖式、詳細說明及實施例被描述。

本發明實施例的詳細說明，會在以下實施方式的章節中搭配圖式被描述。

第1圖為顯示一記憶體架構的方塊圖，其具有變動壓降的位元線偏壓電路。

一記憶胞陣列12部分是在一選取位元線16與一參考線14之間。此記憶陣列12可以是一反及閘或是反或閘陣列。此參 考線14可以是一例如地之參考電壓的源極線，其可以通過多重反及閘串列或是多重反或閘記憶胞而與多重位元線並聯耦接。此具有變動壓降18的位元線偏壓電路施加一位元線偏壓至位元線16。介於參考線14與位元線16之間的電壓差為流經介於參考線14與位元線16之間的記憶陣列部份之感測電流作準備。在此記憶陣列部份的記憶胞具有代表所儲存資料的臨界電壓。在此記憶陣列部份的一特定記憶胞藉由一組字元線及包括位元線的一組位元線而選擇被讀取。響應施加至此記憶陣列部份的所選取記憶胞之一字元線偏壓，通過此所選取記憶胞的感測電流具有由此所選取記憶胞的臨界電壓所決定的大小。

根據通過此所選取記憶胞的感測電流，此感測電路20得知此臨界電壓範圍，其包括代表不同資料值之多重臨界電壓範圍中所選出的此所選取記憶胞的臨界電壓。此感測電路20的不同實施例可以使用不同的方式執行感測，例如藉由比較感測電流和參考電流，或是於感測電流通過後或是經由電容器比較感測電壓和參考電壓。

第2圖為顯示此具有變動壓降的位元線偏壓電路之一記憶體架構的更具體之電路圖。

一預充電電晶體PRE 35預充電感測電容器SEN 38至一預充電壓。位元線選擇電晶體BLS 30選取一特定位元線16。此位元線16及參考線，在此情況下為共同源極線CSL 22，其係在此記憶陣列24一部分的相對側。此記憶陣列部分24具有汲極端靠近位元線16及源極端靠近共同源極線CSL 22，且於感測時汲極端的電壓高於源極端。記憶胞係藉由結合施加至位元線的電壓選取記憶陣列的一行及施加至字元線的電壓選取記憶陣列的一列來選取被感測。所選取的記憶胞具有代表此選取的記憶胞所儲存資料的臨界電壓。所選取記憶胞的臨界電壓決定通過此所選取記憶胞介於位元線16與共同源極線CSL 22 之間的感測電流。

此位元線16的偏壓由位元線夾制電晶體BLCLAMP 34的閘極電壓決定，當位元線夾制電晶體BLCLAMP 34具有較小的閘極到源極電壓時，則較小的源極到汲極壓降通過Pbias電晶體32。Pbias電晶體32是一P型電晶體具有閘極與Pbias來源41耦接，一源極33與夾制電晶體BLCLAMP 34的源極耦接，及一汲極31與位元線選擇電晶體BLS 30的汲極耦接。

Pbias電晶體32的電阻相當於Pbias電晶體32的源極33與汲極31間的壓降除以流經Pbias電晶體32的源極33與汲極31間的感測電流。Pbias電晶體32的變動壓降會於以下詳加描述。Pbias電晶體32的電流-電壓特性主要由Pbias電晶體32的源極至閘極電壓決定。此Pbias電晶體32的電流-電壓特性具有一曲棍球竿的形狀，自原點具有大致為直線的線性模式，然後具有較大定值電流的飽和模式。在線性模式中，此Pbias電晶體32的行為類似一個在Pbias電晶體32的源極與汲極間的電阻。然而，當通過此Pbias電晶體32的電流增加，此Pbias電晶體32的操作會逐漸遠離線性模式而進入飽和模式，且通過Pbias電晶體32的源極與汲極間的電阻值會增加超過線性模式的阻值。因為此電阻增加，感測電流的些微增加導致Pbias電晶體32的源極與汲極間的相對較大的壓降。因為Pbias電晶體32的源極電壓是固定的，而又由於Pbias電晶體32的源極與汲極間的相對較大的壓降，此位元線16的偏壓會因感測電流的增加而相對快速地減少。

通常，當一具有較小臨界電壓的一選取記憶胞被感測，其感測電流是較大的。然而，Pbias電晶體32的變動壓降迅速將具有增加感測電流之位元線的偏壓降低，且降低可以通過的最大感測電流。因此，即使當一具有較小臨界電壓的一選取記憶胞被感測到，此感測電流被夾制。

感測發生在一預定其間中而在所選取記憶胞的電流允許對電容器SEN 38放電的時間中持續。若是此選取記憶胞具有較低的臨界電壓及較導通的話，則電容器SEN 38的放電越快。相反的，若是此選取記憶胞具有較高的臨界電壓及較不導通的話，則電容器SEN 38的放電越慢。在此預定感測區間結束時，電容器SEN 38的剩餘電壓指示臨界電壓，也就是此選取的記憶胞所儲存的資料。

此電容器SEN 38的電壓施加至P型電晶體36的閘極。於此感測區間之後，當電晶體STR 37開啟，電容器SEN 38的剩餘電壓或許可以或不可以開啟此P型電晶體36。假如P型電晶體36被開啟，則電容器SEN 38被放電至低於Vdd-此P型電晶體36的臨界電壓，使得被測得的感測電流是較大的。假如P型電晶體36被關閉，則被測得的感測電流是較小的。

假如電容器SEN 38的剩餘電壓並沒有降低的夠低而開啟此P型電晶體36的話，在P型電晶體36的汲極端之節點SENB 39保持低準位，而地被栓鎖於此栓鎖40中。然而，假如電容器SEN 38的剩餘電壓降低到足以開啟此P型電晶體36的話，則節點SENB 39被拉至Vdd，而Vdd被栓鎖於此栓鎖40中。此電晶體LPC 29將栓鎖40與電容器SEN 38耦接，且可以通過資料值至電容器SEN 38。

第3圖是根據此變動壓降電路元件的電壓源電路一範例的電路示意圖。此電壓源電路具有許多類似於第2圖中所示的電路元件。

Pbias電晶體的來源41決定第2圖中Pbias電晶體32的閘極電壓。電流源42連接介於參考線，在此範例中為共同源極線CSL 22，與電晶體BLS 30之間。電流源42的值根據特定的記憶體製程與特定記憶體架構來決定。P型Pbias電晶體44具有閘極與汲極及電晶體BLS 30的汲極耦接在一起，且也提 供Pbias電晶體32的閘極電壓。夾制電晶體BLCLAMP 34具有源極與Pbias電晶體44的源極耦接，及汲極與Vdd耦接。

第4圖是流經一記憶胞的感測電流與此記憶胞的臨界電壓之關係圖，在其位元線偏壓電路中具有或不具有變動壓降的情況下。

實線軌跡50代表位元線偏壓電路中不具有變動壓降的情況下之一記憶胞的感測電流與此記憶胞的臨界電壓之關係圖。此圖是為大致一直線其具有負斜率。通過此具有臨界電壓10V之記憶胞的感測電流自較小值的16.93奈安培增加至具有臨界電壓1V之記憶胞的感測電流較大值的79.11奈安培。

虛線軌跡52代表位元線偏壓電路中具有變動壓降的情況下之一記憶胞的感測電流與此記憶胞的臨界電壓之關係圖。此圖對高臨界電壓記憶胞是為大致一直線其具有負斜率，且此圖顯示對低臨界電壓記憶胞是飽和的。在線性區域中，通過此具有臨界電壓10V之記憶胞的感測電流自較小值的17.65奈安培增加至具有臨界電壓7V之記憶胞的感測電流中等值的34.67奈安培。當此記憶胞的臨界電壓進一步降低時，此感測電流的增幅變得越來越小，且具有臨界電壓1V之記憶胞的感測電流是50.63奈安培。此電路元件因為當感測此虛線軌跡52線性區域中較高臨界電壓記憶胞時具有相對較大斜率(△I/△V，與電阻成反比)而顯示此電路元件具有一較低的阻值；且此電路元件因為當感測此虛線軌跡52飽和區域中較低臨界電壓記憶胞時具有相對較小斜率(△I/△V，與電阻成反比)而顯示此電路元件具有一較高的阻值。因此，此虛線軌跡52顯示電路元件在感測具有較高臨界電壓範圍之記憶胞時具有較小的阻值，且此電路元件在感測具有較低臨界電壓範圍之記憶胞時具有較大的阻值。

區間54顯示軌跡50和52的線性區域之記憶胞感測電流與 此記憶胞的臨界電壓之關係。由於此位元線偏壓電路之變動壓降所導致的變窄的感測電流區間在區間54之中是很小的。假如此感測區間的範圍放大至圖中52的飽和區域的話，則感測電流區間會受到影響。

第5和第6圖為此位元線偏壓與位元線偏壓設置時間的關係圖，對照在此位元線偏壓電路中具有和不具有變動壓降的位元線偏壓情況。

第5圖顯示在此位元線偏壓電路中不具有變動壓降的位元線偏壓與位元線偏壓設置時間的關係圖。軌跡62顯示一高臨界電壓記憶胞是與較小的感測電流相關。軌跡64顯示一低臨界電壓記憶胞是與較大的感測電流相關。軌跡64是對一低臨界電壓記憶胞其相較於軌跡62對一高臨界電壓記憶胞具有略低的位元線偏壓。如此的差異指示此位元線偏壓電路包括至少一電路元件其具有一電壓差當感測電流增加時會略為增加。然而，如此的電壓差是相對小的，且在軌跡62與軌跡64間的差異也是相對小的。

第6圖顯示在此位元線偏壓電路中具有變動壓降的位元線偏壓與位元線偏壓設置時間的關係圖。軌跡66顯示一高臨界電壓記憶胞是與較小的感測電流相關。軌跡68顯示一低臨界電壓記憶胞是與較大的感測電流相關。軌跡68是對一低臨界電壓記憶胞其相較於軌跡66對一高臨界電壓記憶胞具有遠低的位元線偏壓。如此的差異指示此位元線偏壓電路包括至少一電路元件其具有一電壓差當感測電流增加時會隨著增加。因此，在軌跡66與軌跡68間的差異是相對大的。

第7圖顯示在此位元線偏壓電路中具有或不具有變動壓降的位元數與記憶胞臨界電壓的關係圖。此圖式顯示在低臨界電壓分佈74及高臨界電壓分佈76時的記憶胞分布情況。

此高臨界電壓分佈76包括兩條軌跡-實線軌跡與不具有變 動壓降的位元線偏壓電路70對應，而虛線軌跡與具有變動壓降的位元線偏壓電路72對應。對具有變動壓降的位元線偏壓電路而言，其電阻在低感測電流時大致保持定值，此行為類似於不具有變動壓降的位元線偏壓電路。因此這兩條軌跡70和72在高臨界電壓分佈76時是大致相同的。

此低臨界電壓分佈74包括兩條軌跡-實線軌跡與不具有變動壓降的位元線偏壓電路70對應，而虛線軌跡與具有變動壓降的位元線偏壓電路72對應。對具有變動壓降的位元線偏壓電路而言，其變動壓降在高感測電流時是增加的。因此，軌跡72在進入低臨界電壓分佈74的較高臨界電壓部分時變窄。此軌跡72消弭了低臨界電壓分佈74的較低臨界電壓部分，因為此具有變動壓降的位元線偏壓電路防止了其相關的高感測電流。此變動壓降導致感測電流飽和，防止感測電流在如此低臨界電壓時在此記憶胞中的流動。

第8圖為顯示此具有變動壓降的位元線偏壓電路之一記憶體架構的替代實施例之電路圖。

第8圖的電路大致與第2圖的電路類似。然而，此變動壓降電路元件，P型電晶體Pbias 80與電晶體BLCLAMP 34的汲極耦接。P型電晶體Pbias 80具有汲極81與電晶體BLCLAMP 34的汲極耦接，源極與感測電容器SEN 38耦接，閘極與Pbias 80的來源耦接。一個範例Pbias 80的來源可以如第3圖中的Pbias 41的來源，但是具有電晶體Pbias 44與電晶體BLCLAMP 34的位置交換。電晶體BLCLAMP 34的汲極由P型電晶體Pbias 80控制，使得位元線16的夾制偏壓也被此P型電晶體Pbias 80控制。

第9圖顯示根據本發明一實施例之記憶積體電路的簡化方塊示意圖，其具有一記憶陣列及此處所描述之具有一變動壓降的位元線偏壓電路。

其中積體電路150包括記憶陣列100。一字元線(列)解碼器與區塊選擇解碼器101與沿著記憶陣列100列方向安排之複數條字元線102耦接及電性溝通。一位元線(行)解碼器與位元線偏壓電路(具有變動壓降電路元件)103與沿著記憶陣列100行方向安排之複數條位元線104耦接及電性溝通，以自該記憶陣列100的記憶胞讀取資料及寫入資料。位址係由匯流排105提供給字元線解碼器與驅動器101及位元線解碼器103。方塊106中的感測放大器與資料輸入結構，經由匯流排107與位元線解碼器及偏壓電路103耦接。資料由積體電路150上的輸入/輸出埠提供給資料輸入線111輸入至方塊106中的資料輸入結構。資料由方塊106中的感測放大器，經由資料輸出線115，提供至積體電路上的輸入/輸出埠，或者至積體電路150其他內部/外部的資料源。程式化、抹除及讀取調整偏壓狀態機構109控制偏壓調整供應電壓108的應用。

本發明之較佳實施例與範例詳細揭露如上，惟應瞭解為上述範例僅作為範例，非用以限制專利之範圍。就熟知此技藝之人而言，自可輕易依據下列申請專利範圍對相關技術進行修改與組合。

12‧‧‧記憶陣列部分

14‧‧‧參考線

16‧‧‧位元線

18‧‧‧具有變動壓降的位元線偏壓電路

20‧‧‧感測電路

22‧‧‧共同源極線CSL

24‧‧‧記憶陣列

26‧‧‧記憶陣列的源極端

28‧‧‧記憶陣列的汲極端

30‧‧‧位元線選擇電晶體BLS

38‧‧‧預充電感測電容器SEN

40‧‧‧栓鎖

42‧‧‧電流源

150‧‧‧積體電路

100‧‧‧非揮發記憶胞陣列

101‧‧‧列解碼器

102‧‧‧字元線

103‧‧‧行解碼器及位元線偏壓電路

104‧‧‧位元線

105‧‧‧匯流排

107‧‧‧資料匯流排

106‧‧‧感測放大器/資料輸入結構

109‧‧‧程式化、抹除及讀取調整偏壓狀態機構

108‧‧‧偏壓調整供應電壓

111‧‧‧資料輸入線

115‧‧‧資料輸出線

第1圖為顯示一記憶體架構的方塊圖，其具有變動壓降的位元線偏壓電路。

第2圖為顯示此具有變動壓降的位元線偏壓電路之一記憶體架構的更具體之電路圖。

第3圖是根據此變動壓降電路元件的電壓源電路一範例的電路示意圖。

第4圖是流經一記憶胞的感測電流與此記憶胞的臨界電壓之關係圖，在其位元線偏壓電路中具有或不具有變動壓降的情 況下。

第5和第6圖為此位元線偏壓與位元線偏壓設置時間的關係圖，對照在此位元線偏壓電路中具有和不具有變動壓降的位元線偏壓情況下。

第7圖顯示在此位元線偏壓電路中具有或不具有變動壓降的位元數與記憶胞臨界電壓的關係圖。

第8圖為顯示此具有變動壓降的位元線偏壓電路之一記憶體架構的替代實施例之電路圖。

第9圖顯示根據本發明一實施例之記憶積體電路的簡化方塊示意圖，其具有一記憶陣列及此處所描述之具有一變動壓降的位元線偏壓電路。

12‧‧‧記憶陣列部分

14‧‧‧參考線

16‧‧‧位元線

18‧‧‧具有變動壓降的位元線偏壓電路

20‧‧‧感測電路

Claims (22)

1. 一種積體電路，包含：一記憶陣列具有記憶胞，該記憶胞之臨界電壓在複數個臨界電壓範圍其中之一者之內，該複數個臨界電壓範圍代表所儲存於該記憶胞中的資料值，該記憶胞具有一汲極端及一源極端；一偏壓電路，於感測一選取記憶胞的該臨界電壓時，施加一偏壓至該記憶陣列中的該選取記憶胞的該汲極端，該偏壓電路包括一電路元件與該記憶陣列中的該選取記憶胞電性串聯，該電路元件具有一變動壓降；以及其中在該選取記憶胞的該臨界電壓幅度較少時，該變動壓降是增加的。
2. 如申請專利範圍第1項之積體電路，其中至少於該臨界電壓的感測操作之一部分操作期間中，該汲極端較該源極端的電壓更高。
3. 如申請專利範圍第1項之積體電路，其中響應於該處於一第一臨界電壓範圍之被選取記憶胞的臨界電壓，該變動壓降具有一第一壓降，且響應於該處於一與該第一臨界電壓範圍不同的第二臨界電壓範圍之被選取記憶胞的該臨界電壓，該變動壓降具有一第二壓降，其中該第二壓降較該第一壓降更小。
4. 如申請專利範圍第1項之積體電路，其中於感測該選取記憶胞的該臨界電壓時，當經過該選取記憶胞及該電路元件的感應電流幅度增加時，該變動壓降是增加的。
5. 如申請專利範圍第1項之積體電路，其中於感測該選取記憶胞的該臨界電壓時，該電路元件具有一變動電阻值相當於通過該電路元件第一及第二終端的該壓降除以通過該電路元件該第一及第二終端的一感應電流。
6. 如申請專利範圍第1項之積體電路，更包含：控制電路，與該記憶陣列耦接，該控制電路藉由導致該偏壓電路施加該偏壓至該選取記憶胞的該汲極端而響應一讀取該該選取記憶胞的指令。
7. 如申請專利範圍第1項之積體電路，其中該電路元件是一電晶體，該電晶體具有一第一電流負載終端、一第二電流負載終端、及一控制終端，其中該第一電流負載終端及該第二電流負載終端與該選取記憶胞電性串連耦接。
8. 如申請專利範圍第1項之積體電路，其中該電路元件是一電晶體，該電晶體具有包括一線性模式與一飽和模式的電流-電壓操作模式，且當該電晶體偏壓更深入進入該飽和模式而遠離該線性模式時該電晶體的該變動壓降增加。
9. 如申請專利範圍第1項之積體電路，更包含：感測電路，與該偏壓電路耦接，以辨識該複數個臨界電壓範圍中包括該選取記憶胞的該臨界電壓其中之一臨界電壓範圍。
10. 一種積體電路，包含：一記憶陣列具有記憶胞，該記憶胞之臨界電壓在複數個臨界電壓範圍其中之一者之內，該複數個臨界電壓範圍代表所儲 存於該記憶胞中的資料值；一電路元件，具有一變動壓降，其係根據流經該記憶陣列之一選取記憶胞及該電路元件的感應電流，該感應電流根據該選取記憶胞的該臨界電壓；以及其中在該選取記憶胞的該臨界電壓幅度較少時，該變動壓降是增加的。
11. 如申請專利範圍第10項之積體電路，其中響應於該處於一第一臨界電壓範圍之被選取記憶胞的臨界電壓，該變動壓降具有一第一壓降，且響應於該處於一與該第一臨界電壓範圍不同的第二臨界電壓範圍之被選取記憶胞的該臨界電壓，該變動壓降具有一第二壓降，其中該第二壓降較該第一壓降更小。
12. 如申請專利範圍第10項之積體電路，其中於感測該選取記憶胞的該臨界電壓時，當經過該選取記憶胞及該電路元件的感應電流幅度增加時，該變動壓降是增加的。
13. 如申請專利範圍第10項之積體電路，其中於感測該選取記憶胞的該臨界電壓時，該電路元件具有一變動電阻值相當於通過該電路元件第一及第二終端的該壓降除以通過該電路元件該第一及第二終端的一感應電流。
14. 如申請專利範圍第10項之積體電路，更包含：控制電路，與該記憶陣列耦接，該控制電路藉由導致該偏壓電路施加該偏壓至該選取記憶胞的該汲極端而響應一讀取該該選取記憶胞的指令。
15. 如申請專利範圍第10項之積體電路，其中該電路元件是一 電晶體，該電晶體具有一第一電流負載終端、一第二電流負載終端、及一控制終端，其中該第一電流負載終端及該第二電流負載終端與該選取記憶胞電性串連耦接。
16. 如申請專利範圍第10項之積體電路，其中該電路元件是一電晶體，該電晶體具有包括一線性模式與一飽和模式的電流-電壓操作模式，且當該電晶體偏壓更深入進入該飽和模式而遠離該線性模式時該電晶體的該變動壓降增加。
17. 如申請專利範圍第10項之積體電路，更包含：感測電路，與該偏壓電路耦接，以辨識該複數個臨界電壓範圍中包括該選取記憶胞的該臨界電壓之一臨界電壓範圍。
18. 一種積體電路，包含：一記憶陣列具有記憶胞，該記憶胞之臨界電壓在複數個臨界電壓範圍其中之一者之內，該複數個臨界電壓範圍代表所儲存於該記憶胞中的資料值，該記憶胞具有一汲極端及一源極端；一偏壓電路，具有一輸出電壓於感測一選取記憶胞的該臨界電壓時施加一偏壓至該記憶陣列中的該選取記憶胞的該汲極端，該偏壓電路包括：一p型電晶體與該記憶陣列中的該選取記憶胞電性串聯；以及其中該偏壓電路更包含一參考電壓，且自該參考電壓至該偏壓電路的該輸出電壓的一壓降係根據該p型電晶體的一變動壓降。
19. 如申請專利範圍第18項之積體電路，其中少於該臨界電壓 的感測操作之一部分操作期間中，該汲極端較該源極端的電壓更高。
20. 如申請專利範圍第18項之積體電路，其中該p型電晶體的該變動壓降在該選取記憶胞的該臨界電壓幅度減少時是增加的。
21. 如申請專利範圍第18項之積體電路，其中該p型電晶體的該變動壓降在當經過該選取記憶胞的感應電流幅度增加時是增加的。
22. 如申請專利範圍第18項之積體電路，其中該p型電晶體具有包括一線性模式與一飽和模式的電流-電壓操作模式，且當該電晶體偏壓更深入進入該飽和模式而遠離該線性模式時該電晶體的該變動壓降增加。