JP5735091B2 - ゲートレベル再構成可能な磁気論理 - Google Patents

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Description

本開示は、プログラム可能な論理に関し、より詳細には、スピントランスファートルク磁気抵抗ランダムアクセスメモリ（spin transfer torque magnetoresistance random access memory：ＳＴＴ ＭＲＡＭ）を使用する再プログラム可能な論理に関する。
プログラマブル・ロジック・アレー（ＰＬＡ）は、組み合わせの論理回路を実行するために使用される、プログラム可能なデバイスである。ＰＬＡは、プログラム可能なＡＮＤ平面のセットを持ち、それらは、プログラム可能なＯＲ平面のセットとリンクし、そして、それらは、出力を生成するために、条件つきで補完されうる。このレイアウトは、多数の論理機能が合成されることを可能にし、ＸＯＲ、または、より複雑な組み合わせの機能を含む。多くのＰＬＡｓは、ＲＯＭと同様に、製造中にマスクプログラムされる。これは、特に、マイクロプロセッサのような、より複雑で多数のものからなる集積回路に埋め込まれたＰＬＡｓに当てはまる。製造後にプログラム可能なＰＬＡｓは、ＦＰＬＡｓ（フィールドプログラマブルＰＬＡｓ）、またはＦＰＧＡｓ（フィールド・プログラマブル・ゲート・アレー）と呼ばれる。ＦＰＧＡの相互接続は、任意の論理機能を実行するために、ＦＰＧＡの製造後に、顧客または設計者によって、１度だけ、プログラム（すなわち、「バーンイン（burned in）」）されることができる−それゆえに、「フィールドプログラマブル」という名称なのである。ＦＰＧＡｓは、それらの特定用途向け集積回路（ＡＳＩＣ）の対応物よりも、一般に緩慢で、多くのパワーを引き出すことができる。
ＦＰＧＡには、オーバーヘッド専用か、未使用か、のいずれかであるチップスペース部分が多くある。たとえば、ＡＮＤおよびＯＲゲート論理の特定の選択、または混合を必要とする特定のアプリケーションを収納するために、両方が汎用チップで利用可能でなくてはならず、アプリケーションのために必要とされるそれらのコンポーネントのみが、プログラミング時に、接続すなわち「バーンイン」される。
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、２つの磁気層の間に挟まれた酸化物のトンネル抵抗に基づくメモリ要素である。この２層における磁化が平行の場合、トンネル抵抗は、「低」であり、これは、状態０と呼ばれる。この２層における磁化が反平行の場合、トンネル抵抗は「高」であり、これは、状態１と呼ばれる。ＭＲＡＭにおいて、一方の層は、デバイスの寿命にわたって固定であり、他方は、アドレス可能な書き込み線によって変化させられ、極性化の方向を再調整（realigning）または「フリップ（flipping）」する能力のある磁場を生成可能な「自由」層である。状態０または１は、既知の基準抵抗と比較して、電圧除算回路によってＭＲＡＭの抵抗を測定することにより、決定されることができる。ＭＲＡＭの状態は、書換可能であるが、不揮発性であり、それゆえに、パワーが持続されることを必要としない。
しかしながら、ＭＲＡＭメモリは、バッテリーでパワー供給される携帯用デバイスとの互換性がないスイッチングパワーレベルを必要とし、より一層高いデバイスピッチ密度で現在必要とされているように、縮尺を調整されていない。
現在、不揮発性の磁気メモリ型の要素により、固定されたトポロジー構成のセル内で、再プログラム可能な論理を供給する論理回路構成要素は存在しない。上記に基づき、当業者は、より高いデバイスピッチ密度に縮尺を調整可能な、不揮発性で再構成可能（すなわち、再プログラム可能）な論理を供給するシステムに対するニーズが存在することを、理解するであろう。
再プログラム可能な論理デバイスおよび組み立て方法が、論理機能を実行するために、スピントルクトランスファー（ＳＴＴ）ＭＲＡＭ要素の使用に基づき、開示される。ＳＴＴ ＭＲＡＭが、たとえば、ＯＲゲート、ＡＮＤゲート、ＮＯＲゲート、およびＮＡＮＤゲート機能といった論理を実行するために、従来のＦＰＧＡまたはＰＬＡデバイスに代わって、使用される。論理の構成は、トポロジーを変更する必要なく、ＳＴＴ ＭＲＡＭ要素の状態を再プログラムすることによって、異なる論理動作のセットを供給するように、変更可能である。さらに、論理の構成は、パワーオフ時に記憶され、パワーオン時に同一の構成に戻る。
ＳＴＴ ＭＲＡＭ要素は、磁気フィルムと、酸化物のフィルムと、磁気フィルムとをサンドイッチ状にしたものを含む接合であり、長円形に形作られた構造であり、従来のＭＲＡＭと同様であるが、はるかに小さな寸法に縮尺を調整することができる。従来のＭＲＡＭと同様に、ＳＴＴ ＭＲＡＭは、磁気フィルムの自由（書き込み−プログラム可能な）層と固定層を有する。自由層は、外部の電流によって誘導された磁場によるのではなく、接合を一直線に通り抜ける書き込み電流の電子スピン極性化（electron spin polarization）のスピントルクトランスファーによってプログラムされる。従来のＭＲＡＭに対するＳＴＴ ＭＲＡＭのさらなる利点は、より小さいサイズのデバイスで必要とされる、より低い書き込み電流によって提供され、接合を通る、より高い電流密度を可能にする一方で、書き込み−プログラミングのステップをより効率的にし、所望の状態（「１」または「０」）をより確実に生み出す。
ここに提示される実施形態は、磁気ランダムアクセスメモリ、より詳細には、スピントルクトランスファー磁気抵抗トンネル接合磁気ランダムアクセスメモリ（spin torque transfer magnetoresistance tunnel junction magnetic random access memory）に関して説明されるが、説明される特徴は、相変化ランダムアクセスメモリ（phase-change random access memory：ＰＣＲＡＭ）や抵抗ベースのランダムアクセスメモリ（resistance-based random access memory：Ｒ−ＲＡＭ）を含むようなデバイス、または、不揮発に、すなわち、パワーを持続せずに、抵抗ベースで電気的にプログラム可能なメモリの状態を記憶することができる任意のデバイスに対し、適用されるとともに意図されることができ、それは、電気的な効果によっても、磁気的な効果によっても、電磁気的（たとえば、光学的）な効果によっても、またはそのような物理的な効果の組み合わせによっても、複数の状態に再プログラム可能である。
上記は、後続する開示の詳細な説明をよりよく理解できるように、本開示の特徴および技術的な利点を、かなり広範に概説してきた。開示の追加の特徴および利点が、以下に説明され、本発明の特許請求の範囲の主題を形成する。開示される考案および特定の実施形態が、本開示の同一の目的を行うために、他の構造を変更または設計するための基礎として、容易に利用されうることが、当業者によって理解されるべきである。さらに、そのような等価構造は、付属の特許請求の範囲に記載された開示の精神および範囲から逸脱しないということが、当業者によって認識されるべきである。開示の特徴であると確信する新規な特徴は、その構成、および動作方法の両方について、さらなる目的および利点とともに、付属の図面と関連して考慮されると、以下の説明から、よりよく理解されるであろう。しかしながら、各図面は、例示および説明のためだけに提供され、本開示の限定の定義として意図されるものではないということが、明確に理解されるであろう。
本発明のより完全な理解のために、以下の説明が、付属の図面とともに考慮されて、ここで参照される。
開示の実施形態が有利に用いられることのできる例示的な無線通信システムを示す図である。 平行磁化低抵抗状態の、従来の磁気トンネル接合ＭＴＪの基本要素を示す図である。 反平行磁化高抵抗状態の、従来の磁気トンネル接合ＭＴＪの基本要素を示す図である。 開示の実施形態に係る、１−トランジスタ／１−ＭＴＪ（１−Ｔ／１−ＭＴＪ）構成のＳＴＴ ＭＴＪ ＭＲＡＭセルを示す図である。 図３Ａのアーキテクチャに係る、低抵抗平行極性化状態用に、ＭＴＪをプログラムするための例示的な回路構成を示す図である。 図３Ａのアーキテクチャに係る、高抵抗反平行極性化状態用に、ＭＴＪをプログラムするための例示的な回路構成を示す図である。 開示の実施形態に係る、４つのＳＴＴ ＭＴＪセルを使用する四入力論理回路の一例を示す図である。 図４Ａの例示的な論理回路の等価回路の図である。 図３−４の４つのＳＴＴ ＭＴＪセルの、例示的な［１，０，１，０］状態設定での、電圧出力の図である。 図３−４の４つのＳＴＴ ＭＴＪセルの、例示的な［０，１，０，１］状態設定での、電圧出力の図である。 図３−４の４つのＳＴＴ ＭＴＪセルの例示的な状態設定での電圧出力の図である。 図３−４の４つのＳＴＴ ＭＴＪセルの例示的な状態設定での電圧出力の図である。 開示の実施形態に係るプログラム可能な構成されたゲート論理の方法のフロー図である。 開示の実施形態に係る、ゲート論理をプログラム可能に構成する方法のフロー図である。 開示の実施形態に係る、６つのＳＴＴ ＭＴＪセルを使用する六入力論理回路の一例を示す図である。 ６つのＳＴＴ ＭＴＪセルの例示的な状態設定での電圧出力の図である。 ６つのＳＴＴ ＭＴＪセルの例示的な状態設定での電圧出力の図である。
詳細な説明
論理ゲートアレー構造が、不揮発性のＡＮＤ，ＮＡＮＤ，ＯＲ，およびＮＯＲ論理の機能性を提供するために、プログラム可能に再構成されることができるＳＴＴ ＭＴＪ ＭＲＡＭセルに基づいて、開示される。同様の再プログラム可能な論理の機能性は、上に示した他の形態の再プログラム可能なメモリ要素を使用して達成されることができ、意図された開示の精神の範囲内である。しかしながら、ＳＴＴ ＭＴＪ ＭＲＡＭは、限定ではなく、説明を容易にするために、例示的な実施形態として、ここに説明される。
ＭＴＪは、接合を通る電子電流フローの抵抗が、薄い非導電性の酸化物の層によって第２の「固定された」磁気層から分離された、１つの（「自由な」）磁気層の、相対的な磁化の方向を変化させることにより、変えられることができるという特性を有する。抵抗は、酸化物を通って進む電子の能力によって、決定される。２つの磁気層が平行に磁化される場合、抵抗は「低」（状態０）である。２つの磁気層が反平行に磁化される場合、抵抗は「高」（状態１）である。ＳＴＴ ＭＴＪｓにおいて、接合の抵抗状態は、接合を一直線に通り抜ける、スピン極性化電子の十分な密度の高い電流を送ることによって、自由層に所望の磁化方向を書き込むことにより、スイッチされることができる。電流は、自由層に影響するには十分なものであるが、固定層には影響しない。
図１は、開示の実施形態が有利に用いられることができる例示的な無線通信システム１００を示す。例示のために、図１は、３つの遠隔ユニット１２０，１３０，および１５０と、２つの基地局１４０を示す。一般的な無線通信システムは、さらに多くの遠隔ユニットおよび基地局を有することもあるということが、理解されるであろう。遠隔ユニット１２０，１３０，および１５０は、ＳＴＴ ＭＴＪ ＭＲＡＭメモリチップ１２５Ａ，１２５Ｂ，および１２５ｃを含み、それは、さらに以下で論じられるように、開示の一実施形態である。図１は、基地局１４０から遠隔ユニット１２０，１３０，および１５０へのフォワードリンク信号１８０と、遠隔ユニット１２０，１３０，および１５０から基地局１４０へのリバースリンク信号１９０を示す。
図１において、遠隔ユニット１２０は、モバイル電話として示され、遠隔ユニット１３０は、携帯用コンピュータとして示され、遠隔ユニット１５０は、無線ローカルループシステムの固定位置の遠隔ユニットとして示されている。たとえば、遠隔ユニットは、セルラー式電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末のような携帯用データユニット、またはメーター示度機器のような固定位置のデータユニットであってもよい。図１は、本発明の教示に係る遠隔ユニットを示しているが、本発明は、これらの例示されたユニットに限定されない。本開示の実施形態は、メモリチップを含む任意のデバイスにおいて、適切に用いられることができる。
図２は、磁気トンネル接合ＭＴＪ ２００の基本要素を示す。図２Ａは、平行磁化低抵抗状態の、従来の磁気トンネル接合ＭＴＪの基本要素を示す。図２Ｂは、反平行磁化高抵抗状態の、従来の磁気トンネル接合ＭＴＪの基本要素を示す。ＭＴＪ ２００は、固定磁化層（すなわち、固定層２１０），自由層２１１，および障壁層２１２を含む。固定層２１０は、デバイスの寿命にわたって固定の磁化方向を有する磁気層である。自由層２１１は、磁化方向が、適用されたトンネル書き込み電流の方向によって変えられることができる磁気層である。障壁層２１２は、以下に説明される条件に依存して、固定層２１０か、自由層２１１のうちの、どちらかからの電子のトンネリングを可能にするに足る薄さの誘導体の層である。障壁層２１２は、多くの絶縁体材料のうちの１つ以上、たとえばＭｇＯのような酸化物であることができる。一般的に、固定層２１０，障壁層２１２，および自由層２１１の積層は、平らな長円面の形状に作られ、極性化方向は、選択的、かつ実質的に、その長円面の主軸に沿っており、積層が形成された基板の表面に平行である。
この構成は、実質的に、ＳＴＴ ＭＴＪ ＭＲＡＭだけでなく、従来のＭＲＡＭにも適用されうるが、ＳＴＴ ＭＴＪ ＭＲＡＭには、外部の磁場が、ＭＴＪ ２００に極性化状態を書き込むために必要とされない、という違いがある。
図３Ａは、接合ＭＴＪ ３０１を含む、１−トランジスタ／１−ＭＴＪ（１−Ｔ／１−ＭＴＪ）構成のＭＲＡＭ回路３００（たとえば、ＳＴＴ ＭＴＪ）を示す。ＭＴＪ ３０１は、反強磁性体３１３に隣接する固定層２１０を有し、それは、導電性で、デバイスの寿命にわたりその磁化を維持する。反強磁性体３１３は、固定層２１０の磁気極性化のアラインメント（alignment）を決定する。加えて、ＭＴＪ ３０１は、外部の回路構成要素に接続するための、反強磁性体３１３に隣接する電極３１８と、自由層２１１に隣接する電極３１５とを有する。電極３１８により、ＭＴＪ ３０１は、トランジスタ３１７のドレイン電極に接続される。トランジスタ３１７のソース電極は、ソース線３１６に接続される。トランジスタ３１７のゲート電極は、ワード線３１４に接続される。ワード線３１４は、トランジスタ３１７のゲートを制御する。ビット線３３５とソース線３１６は、電子フローの方向を設定する。ＭＴＪ ３０１の自由層２１１は、ビット線３３５に接続される。（どちらかの極性の）電圧ＶＤＤが、ビット線３３５とソース線３１６の間に適用される。トランジスタ３１７は、スイッチを動作する。電圧が、ワード線３１４によってトランジスタ３１７のゲートに適用されると、電流が、ビット線３３５とソース線３１６の間を流れ、障壁２１２のトンネル抵抗によって調整され、それは、自由層２１１のＳＴＴ誘導極性化に依存する。
書き込みモードにおいて、ＶＤＤは、十分に高められ、自由層２１１の磁化をスイッチするのに十分な電流密度のスピン極性化された電子のフローを生成する。ＭＴＪ ３０１を通り抜ける電子電流フロー方向は、自由層２１１の誘導極性化方向を決定する。読み出しモードにおいて、ＶＤＤは、より低く、電流密度は、自由層２１１の極性化を変えるには不十分である。
図３Ｂにおいて、ビット線３３５の電圧が、（正であると仮定される）ＶＤＤに設定され、ソース線３１６は、接地するので、ワード線３１４がゲート電圧ＶＧを提供してトランジスタ３１７の導電性パスをオンにすると、通常の電流は、ビット線３３５からソース線３１６に流れる（すなわち、電子が、ソース線３１６からビット線３３５に流れる）。ＶＤＤが十分に高いと、この方向の電流フローが、自由層２１１に、固定層２１０と平行に極性化するように書き込み、ＭＴＪ ３０１を低抵抗状態（０）にし、抵抗をＲＭＴＪ（０）にする。図３Ｃにおいて、トランジスタ３１７へのゲートが、電圧ＶＧによってワード線３１４をアサートすることによって、ＶＤＤで高くソース線３１６を設定することによって、かつ、より低くビット線３３５の電圧を設定することによって、オンになると、電子は、ビット線３３５からソース線３１６へ、すなわち、自由層２１１から固定層２１０へ、逆方向に流れ、自由層２１１を反平行極性化状態にスイッチし、ＭＴＪ ３０１を抵抗ＲＭＴＪ（１）＞ＲＭＴＪ（０）の高抵抗状態（１）にする。
以下に説明されるように、ＳＴＴ ＭＲＡＭ ＭＴＪは、ゲート論理で使用可能であるようなゲート論理要素として使用されることができ、あらゆるそのようなゲート論理要素は再プログラムされることができる。このように、そのような再プログラム可能な論理を含むデバイスは、書き込み指示に応じて、動的に再構成されることができ、特定のアプリケーションの要件をサポートする。プログラム可能な論理スペースのこの再使用性は、チップスペースの非常に効率的な使用を可能にする。さらに、論理プログラムは、不揮発性であり、すなわち、スタンバイパワーを必要としない。
図４Ａは、開示の実施形態に係る、４つのＳＴＴ ＭＴＪ接合Ｊ−１からＪ−４を使用する、四入力ゲート論理４００の一例である。図４Ａは、接合Ｊ−１からＪ−４のみを示しているが、それぞれは、さらに、図３Ａに示されているように、トランジスタのゲートへのワード線の信号によってスイッチ可能な別個のトランジスタ（図示せず）を含むこともできる。それは、上記されたように、各セルの状態および対応する抵抗が再構成されうることを除いて、従来のＦＰＧＡ四入力論理ブロックと同様である。実際には、２つの入力のみ、たとえば、ＡとＢが必要とされることができる。追加のインバータ（図示せず）は、２つの追加の並列の入力Ａ＿とＢ＿を供給することができる。
読み出しモード、すなわち論理動作中において、入力は、Ａ，Ａ＿，Ｂ，およびＢ＿として特定されることができるが、接合Ｊ−１からＪ−４に適用され、それぞれ、Ａ＝１であれば、Ａ＿＝０，等である。これらの論理入力の電圧レベルは、書き込み電圧よりも低いため、接合Ｊ−１からＪ−４の磁化抵抗状態は、変化しない。各接合は、０または１の状態であることができる。したがって、接合Ｊ−Ｎ（０）は、「０」の状態であり、Ｊ−Ｎ’（１）は、「１」の状態である。
入力［Ａ，Ａ＿，Ｂ，およびＢ＿］が、Ｊ−１からＪ−４に、それぞれ適用され、ＥＶＡＬ信号電圧ＶＥが、トランジスタのスイッチ４１７のゲートに適用されると、ある量の電流が、トランジスタのスイッチ４１７を通って流れる。電流の量は、入力信号［Ａ，Ａ＿，Ｂ，およびＢ＿］の電圧（ここでは、例示目的のために、ＶＤＤまたは０と仮定し、ＶＤＤは、上記したように、読み出し専用のレベルであり、極性化に変化をもたらさない）、接合Ｊ−１からＪ−４の実効抵抗、および、トランジスタ４１７の実効抵抗ＲＴによって、決定される。接合Ｊ−１からＪ−４の実効抵抗は並列であり、接合Ｊ−１からＪ−４の正味の実効並列抵抗は、トランジスタ４１７のＲＴと直列である。Ａおよび／またはＢ＝１に対する入力は、高い場合もあり（たとえば、電圧＝ＶＤＤ）、または、入力が、Ａおよび／またはＢ＝０（たとえば、電圧＝０）である場合もある。トランジスタのスイッチ４１７で測定された電圧ＶＴは、加算線４２０で測定され、たとえば、２つの飽和増幅インバータ４３０および４４０を含みうる、センサー回路に入力され、以下に説明されるように、適用された信号の論理出力ＦおよびＦ＿の真理値表を決定するために使用されることができる。
図４Ｂは、図４Ａの例示的な論理回路の等価回路である。接合Ｊ−１からＪ−４は、それらの各等価抵抗ＲＪ−１−ＲＪ−４によって表されることができ、トランジスタのスイッチ４１７は、ＥＶＡＬ電圧ＶＥが、トランジスタのスイッチ４１７をオンにして、導電状態にすると、等価抵抗ＲＴ（４１８）によって表される。接合Ｊ−１からＪ−４を通って流れるすべての電流の合計、たとえばＩＴは、加算線４２０を通って、トランジスタのスイッチ４１７に流れ、そして接地する。加算線４２０の電圧ＶＴは、ＶＴ＝ＩＴかけるＲＴによって、合計の電流を決定する。
各状態に対応して、接合Ｊ−１からＪ−４は、実効抵抗ＲＪ−１からＲＪ−４を有することができ、ＲＪ−Ｎ（０）は、０の状態の接合Ｊ−Ｎの抵抗であり、それは、「低」抵抗であり、ＲＪ−Ｎ’（１）は、１の状態の接合Ｊ−Ｎ’の抵抗であり、それは、「高」抵抗である。いかにさまざまな論理機能が、図４Ａのトポロジーを使用して再構成可能に実行可能かどうかを示すために、例が、図４Ｂの等価回路を参照することにより、提示される。簡潔さのために、以下の仮定が、ＲＪ−Ｎ（０），ＲＪ−Ｎ’（１）およびＲＴの値と、入力ＡおよびＢの電圧レベルについて、なされる。
ＲＪ−Ｎ（０）＝Ｒ０，ＲＪ−Ｎ’（１）＝５＊Ｒ０，およびＲＴ（４１８）＝Ｒ０／１０とする。これらの抵抗値は、寄生抵抗（parasitic resistance）（たとえば、線および接合のスイッチ抵抗）を含むことができ、要素の電気的応答を決定する合成抵抗値として有効にみなされうる。
Ａおよび／またはＢが＝１に設定される場合、ＶＡおよび／またはＶＢ＝ＶＤＤとし、ＶＤＤは読み出しレベルの電圧である、とする。
Ａおよび／またはＢが＝０に設定される場合、ＶＡおよび／またはＶＢ＝０とする。
例１
ＭＴＪ接合Ｊ１−Ｊ４が、状態［１，０，１，０］に設定されると仮定する。したがって、対応する抵抗は、ＲＪ−１（１）＝５Ｒ０，ＲＪ−２（０）＝Ｒ０，ＲＪ−３（１）＝５Ｒ０，およびＲＪ−４（０）＝Ｒ０である。Ａ，Ｂの可能性のある４つの全組み合わせと、大きさがＶＤＤの、結果として生じる４つの入力電圧［Ａ，＿Ａ，Ｂ，＿Ｂ］について、測定された電圧ＶＴを表１に示す。
Figure 0005735091
図５Ａは、表１に示した、可能性のある入力の組み合わせについての、電圧出力ＶＴ（Ａ，Ｂ）の代表的なグラフであり、４つのＳＴＴ ＭＴＪ接合Ｊ−１からＪ−４の状態の設定が［１，０，１，０］であると仮定する。出力電圧は、入力の状態Ａ，Ｂに対し、たとえばＶＴ（Ａ，Ｂ）として、インデックス化されることができる。インバータ４３０は、加算線４２０から電圧ＶＴ（Ａ，Ｂ）を受け取る。インバータ４３０は、ＶＴ（Ａ，Ｂ）が閾値電圧を上回る場合に、出力をトリガするように設定されることができる。そして、インバータ４３０は、入力に依存して、論理１または０のレベル（たとえば、ＶＤＤまたは０）を出力するように、入力を増幅することができる。第２のインバータ４４０は、インバータ４３０の出力を反転する（invert）。Ｆは、インバータ４４０からの出力であり、Ｆ＿は、インバータ４３０からの出力である。インバータ４３０が、ＶＴ（１，０）とＶＴ（０，０）の間の閾値電圧に基づいてトリガするように設定される場合、表２の真理値表の結果となる。表１に示したように、ＶＴ（１，０）＝ＶＴ（０，１）である。Ｆは、論理ＮＯＲに一致し、Ｆ＿は、論理ＯＲに一致することがわかる。
Figure 0005735091
インバータ４３０が、その代わりに、ＶＴ（１，１）とＶＴ（１，０）の間の閾値電圧に基づいてトリガするように設定される場合、入力および出力値は、図５Ｂに示され、数値表現は、真理値表３に表される。Ｆは、ＮＡＮＤ論理に従い、Ｆ＿は、ＡＮＤ論理に従うということが、精査によりわかる。
したがって、［１，０，１，０］に設定されたＭＴＪ接合の組み合わせと、インバータ４３０への閾値電圧を制御すること、とにより、４つの論理機能ＡＮＤ，ＮＡＮＤ，ＯＲ，およびＮＯＲが達成されうる、ということがわかる。次の例において、ＭＴＪ接合は、異なる抵抗状態に再構成され、結果として生じる論理は、精査によって決定されることができる。
Figure 0005735091
例２
ＭＴＪ接合Ｊ−１からＪ−４が、状態［０，１，０，１］に設定されているものと仮定する。したがって、対応する抵抗は、ＲＪ−１（０）＝Ｒ０，ＲＪ−２（１）＝５Ｒ０，ＲＪ−３（０）＝Ｒ０，およびＲＪ−４（１）＝５Ｒ０である。上記と同様の分析を使用し、図５Ｃは、可能性のある入力の組み合わせについての電圧出力ＶＴ（Ａ，Ｂ）の代表的なグラフであり、４つのＳＴＴ ＭＴＪ接合Ｊ−１からＪ−４の状態設定は、［０，１，０，１］であるとする。ＶＴ（１，１）が、ＶＴ（０，０）が最も高かった第１の例と比較して、最も高い出力であることに留意されたい。インバータ４３０が、ＶＴ（１，１）とＶＴ（１，０）の間でトリガするように設定され、したがって、出力ＶＤＤまたは０となる場合、表４の真理値表の結果となる。Ｆは、論理ＡＮＤに一致し、Ｆ＿は、論理ＮＡＮＤに一致することがわかる。
Figure 0005735091
同様に、インバータ４３０が、ＶＴ（１，０）とＶＴ（０，０）の間の閾値電圧に基づいてトリガするように設定される場合、入力および出力値は、図５Ｄに示され、数値表現は、真理値表５に表される。Ｆは、論理ＯＲに一致し、Ｆ＿は論理ＮＯＲに一致することがわかる。
Figure 0005735091
追加の構成が、再プログラム可能な不揮発性の論理を達成するために、ＭＴＪ接合を使用して配置されうる。たとえば、トランジスタ４１７は、並列配置のＭＴＪ接合Ｊ−１からＪ−４と、直列のＭＴＪ接合によって代えられてもよい。ＭＴＪ接合は、図３Ａを参照して説明されたものと実質的に同一だが、ここでの機能は、プログラム可能な抵抗によるスイッチの役割である。インバータ４３０および４４０は、上述したように、センサーとして機能し、ＶＴが、上述したように、トランジスタ４１７のドレインで展開されたのと同様に、インバータ４３０に供給された閾値電圧レベルと、ＭＴＪスイッチに対応してビット線３３５で実質的に展開された、検出された電圧ＶＴとに基づいて、論理出力をトリガする。そして、ＭＴＪスイッチは、２つの異なる抵抗状態にプログラムされることができ、それは、電圧ＶＴ（Ａ，Ｂ）をシフト（shifting）およびスケールする（scaling）効果を有する。このように、論理出力は、さらに、出力電圧レベルをシフトすることと、ＭＴＪスイッチを使用することにより閾値電圧レベルに関する範囲をスケールすること、とによって、制御されうる。
その代わりに、トランジスタのスイッチとＭＴＪのスイッチとの組み合わせは、トリガ閾値レベルに対する出力電圧の、より精密な度合いの制御を提供するために、直列および／または並列の構成で配置されることができる。この組み合わせは、製造の許容誤差により、たとえば要素の実効抵抗において、バリエーションを有しうる論理回路間で、性能を一様にすることができる、ということが理解されうる。
図６は、開示の実施形態に係る、ゲート論理をプログラム可能に構成する方法のフロー図である。方法６００は、ゲート論理４００が従うように望まれる、選択された論理機能動作に対応する、ゲート論理４００において、各ＭＴＪ接合、たとえば、Ｊ１−Ｊ４の抵抗状態を選択する第１のステップ（Ｐ６０１）により開始される。そして、ＭＴＪの抵抗状態を設定するために十分な大きさの、適切な書き込み信号レベルＶＤＤが、各ＭＴＪＪ１−Ｊ４に適用される（Ｐ６０２）。ＶＤＤの極性、それによる電流の方向は、このようにして、抵抗状態を決定することができる。
図７は、開示の実施形態に係る、再構成可能なゲート論理を動作する方法のフロー図である。方法７００は、ゲート論理４００における、各ＭＴＪ、たとえば、Ｊ１−Ｊ４の入力に適用される論理（たとえば、０または１の）入力信号を特定することにより開始される（Ｐ７０１）。論理入力信号レベルの大きさは、ＭＴＪｓ Ｊ１−Ｊ４の抵抗状態を変化させるには十分でない。論理入力信号が、各接合の入力に適用される（Ｐ７０２）。図４Ｂの等価回路の分析によると、ＭＴＪｓ Ｊ１−Ｊ４を通り過ぎる電流の合計は、評価スイッチ４１８を通り過ぎる際に、評価スイッチ４１８への入力で発生する電圧信号出力を生成する。検出された電圧信号出力は、インバータ４３０および４４０を含むセンサー回路に入力される。さらに、インバータは、その入力時に発生する、検出された電圧信号によって、インバータ４３０の論理出力を決定する、電圧基準信号を受け取る（Ｐ７０４）。インバータ４３０および４４０は、検出された電圧信号と、電圧基準信号とに基づいて、各論理出力信号を出力する（Ｐ７０５）。したがって、ＭＴＪｓ Ｊ１−Ｊ４の構成状態の組み合わせと、インバータ４３０に供給された基準電圧が、論理入力の論理出力を決定する。
図８は、開示の実施形態に係る、６つのＳＴＴ ＭＴＪ接合Ｊ−１からＪ−６を使用する、六入力ゲート論理８００の一例である。図８は、接合Ｊ−１からＪ−６のみを示しているが、それぞれは、さらに、図３Ａに示されているように、トランジスタのゲートへのワード線の信号によってスイッチ可能な別個のトランジスタ（図示せず）を含むこともできる。それは、上記されたように、各セルの状態および対応する抵抗が再構成されうることを除いて、従来のＦＰＧＡ六入力論理ブロックと同様である。この例では、３つの入力のみ、たとえば、Ａ、Ｂ、およびＣが必要とされることができる。追加のインバータ（図示せず）が、３つの追加の並列の入力Ａ＿、Ｂ＿、およびＣ＿を供給することができる。
読み出しモード、すなわち論理動作中において、入力は、Ａ、Ａ＿、Ｂ、Ｂ＿、Ｃ、およびＣ＿として特定されることができるが、接合Ｊ−１からＪ−６に適用され、それぞれ、Ａ＝１であれば、Ａ＿＝０，等である。これらの論理入力の電圧レベルは、書き込み電圧よりも低いため、接合Ｊ−１からＪ−６の磁化抵抗状態は、変化しない。各接合は、０または１の状態であることができる。したがって、接合Ｊ−Ｎ（０）は、「０」の状態であり、Ｊ−Ｎ’（１）は、「１」の状態である。
入力［Ａ，Ａ＿，Ｂ，Ｂ＿，Ｃ，およびＣ＿］が、Ｊ−１からＪ−６に、それぞれ適用され、ＥＶＡＬ信号電圧Ｖ Ｅ が、トランジスタのスイッチ４１８のゲートに適用されると、ある量の電流が、トランジスタのスイッチ４１８を通って流れる。電流の量は、入力信号［Ａ，Ａ＿，Ｂ，Ｂ＿，Ｃ，およびＣ＿］の電圧（ここでは、例示目的のために、Ｖ ＤＤ または０と仮定し、Ｖ ＤＤ は、上記したように、読み出し専用のレベルであり、極性化に変化をもたらさない）、接合Ｊ−１からＪ−６の実効抵抗、および、トランジスタ４１８の実効抵抗Ｒ Ｔ によって、決定される。接合Ｊ−１からＪ−６の実効抵抗は並列であり、接合Ｊ−１からＪ−６の正味の実効並列抵抗は、トランジスタ４１８のＲ Ｔ と直列である。Ａ，Ｂおよび／またはＣ＝１に対する入力は、高い場合もあり（たとえば、電圧＝Ｖ ＤＤ ）、または、入力が、Ａ，Ｂおよび／またはＣ＝０（たとえば、電圧＝０）である場合もある。トランジスタのスイッチ４１８で測定された電圧Ｖ Ｔ は、加算線４２０で測定され、たとえば、２つの飽和増幅インバータ４３０および４４０を含みうる、センサー回路に入力され、以下に説明されるように、適用された信号の論理出力ＦおよびＦ＿の真理値表を決定するために使用されることができる。
図４Ｂを参照すると、２つのみの入力（Ａ，Ｂ）とは対照的に３つの入力（Ａ，Ｂ，Ｃ）がある点で例外的な図８の例示的な論理回路の等価回路が示される。接合Ｊ−１からＪ−６は、それらの各等価抵抗Ｒ Ｊ−１ −Ｒ Ｊ−６ によって表されることができ、トランジスタのスイッチ４１８は、ＥＶＡＬ電圧Ｖ Ｅ が、トランジスタのスイッチ４１８をオンにして、導電状態にすると、等価抵抗Ｒ Ｔ （４１８）によって表される。接合Ｊ−１からＪ−６を通って流れるすべての電流の合計、たとえばＩ Ｔ は、加算線４２０を通って、トランジスタのスイッチ４１８に流れ、そして接地する。加算線４２０の電圧Ｖ Ｔ は、Ｖ Ｔ ＝Ｉ Ｔ かけるＲ Ｔ によって、合計の電流を決定する。
各状態に対応して、接合Ｊ−１からＪ−６は、実効抵抗Ｒ Ｊ−１ からＲ Ｊ−６ を有することができ、Ｒ Ｊ−Ｎ （０）は、０の状態の接合Ｊ−Ｎの抵抗であり、それは、「低」抵抗であり、Ｒ Ｊ−Ｎ’ （１）は、１の状態の接合Ｊ−Ｎ’の抵抗であり、それは、「高」抵抗である。いかにさまざまな論理機能が、図８のトポロジーを使用して再構成可能に実行可能かどうかを示すために、例が、図４Ｂの等価回路を参照することにより、提示される。簡潔さのために、以下の仮定は、Ｒ Ｊ−Ｎ （０），Ｒ Ｊ−Ｎ’ （１）およびＲ Ｔ の値と、入力Ａ，Ｂ，およびＣの電圧レベルについて、なされる。
Ｒ Ｊ−Ｎ （０）＝Ｒ ０ ，Ｒ Ｊ−Ｎ’ （１）＝５＊Ｒ ０ ，およびＲ Ｔ （４１８）＝Ｒ ０ ／１０とする。これらの抵抗値は、寄生抵抗（parasitic resistance）（たとえば、線および接合のスイッチ抵抗）を含むことができ、要素の電気的応答を決定する合成抵抗値として有効にみなされうる。
Ａ，Ｂ，および／またはＣが＝１に設定される場合、Ｖ Ａ ，Ｖ Ｂ ，および／またはＶ Ｃ ＝Ｖ ＤＤ とし、Ｖ ＤＤ は読み出しレベルの電圧である、とする。
Ａ，Ｂ，および／またはＣが＝０に設定される場合、Ｖ Ａ ，Ｖ Ｂ ，および／またはＶ Ｃ ＝０とする。
図９Ａおよび図９Ｂによって示された例１
ＭＴＪ接合Ｊ１−Ｊ６が、状態［１，０，１，０，１，０］に設定されると仮定する。したがって、対応する抵抗は、Ｒ Ｊ−１ （１）＝５Ｒ ０ ，Ｒ Ｊ−２ （０）＝Ｒ ０ ，Ｒ Ｊ−３ （１）＝５Ｒ ０ ，Ｒ Ｊ−４ （０）＝Ｒ ０ ，Ｒ Ｊ−５ （１）＝５Ｒ ０ ，およびＲ Ｊ−６ （０）＝Ｒ ０ である。
図９Ａは、可能性のある入力の組み合わせについての、電圧出力Ｖ Ｔ （Ａ，Ｂ，Ｃ）の代表的なグラフであり、６つのＳＴＴ ＭＴＪ接合Ｊ−１からＪ−６の状態の設定が［１，０，１，０，１，０］であると仮定する。出力電圧は、入力の状態Ａ，Ｂ，およびＣに対し、たとえばＶ Ｔ （Ａ，Ｂ，Ｃ）として、インデックス化されることができる。インバータ４３０は、加算線４２０から電圧Ｖ Ｔ （Ａ，Ｂ，Ｃ）を受け取る。インバータ４３０は、Ｖ Ｔ （Ａ，Ｂ，Ｃ）が閾値電圧を上回る場合に、出力をトリガするように設定されることができる。そして、インバータ４３０は、入力に依存して、論理１または０のレベル（たとえば、Ｖ ＤＤ または０）を出力するように、入力を増幅することができる。第２のインバータ４４０は、インバータ４３０の出力を反転する（invert）。Ｆは、インバータ４４０からの出力であり、Ｆ＿は、インバータ４３０からの出力である。
図９Ｂは、可能性のある入力の組み合わせについての、電圧出力Ｖ Ｔ （Ａ，Ｂ，Ｃ）の代表的なグラフであり、６つのＳＴＴ ＭＴＪ接合Ｊ−１からＪ−６の状態の設定が［０，１，０，１，０，１］であると仮定する。Ｖ Ｔ （１，１，０）が最も高い出力であることに注意すべきである。
プログラム可能な論理アレーを設計する当業者の一人は、より複雑な論理機能（たとえば、ＸＯＲ，ＸＮＯＲ，等）が、ＭＴＪ接合のセルが適切にプログラムされた場合に図４Ａの論理回路によって提供される基本的な論理動作を組み合わせることにより、実現されうることを、理解するであろう。さらに、より複雑な論理機能が達成されることができる、ということが理解されうる。たとえば、５つ以上の入力が、各セルの状態およびトリガレベルに依存した論理機能動作を得るために、同様の数のＳＴＴ ＭＴＪセルによって構成されることができる。
したがって、上記したＳＴＴ ＭＴＪ接合が、高度な再プログラム性のある制御によって、ＦＰＧＡｓおよび関連するＰＬＡｓと同一の機能性を実行するために、ゲート論理を含むセルのアレーに組み込まれうるということが、プログラム可能な論理アレー設計の当業者によって理解されうる。上記した真理値表の等価物であるルックアップテーブル（ＬＵＴｓ）は、そのような実施の一例である。さらに、そのようなゲート論理アレーが、複雑な論理動作を行う目的で、さらに、必要に応じて再プログラムされることができ、たとえば、複数のセルの接合の各々が、２つの状態の間で再構成可能にスイッチされることができるので、異なる論理プロセスが同一のアレーによって実現されることができる、ということが、理解されうる。
本発明およびその利点を詳細に説明してきたが、さまざまな変更、代用、および修正が、付属の特許請求の範囲によって定義される発明の精神および範囲から逸脱することなく、ここに行われうるということが、理解されるべきである。さらに、本願の範囲は、明細書に記載された、プロセス、機械、製品、材料の組み合わせ、手段、方法、およびステップの特定の実施形態に限定されることを意図しない。当業者の一人は、実質的に同一の機能を行う、または、ここに説明された対応の実施形態と実質的に同一の結果を達成する、現時点で既存の、または、のちに開発される、プロセス、機械、製品、材料の組み合わせ、手段、方法、またはステップが、本発明にしたがって利用されうるということを、本発明の開示より容易に理解するであろう。したがって、付属の特許請求の範囲は、それらの範囲内に、そのようなプロセス、機械、製品、材料の組み合わせ、手段、方法、またはステップを含むことを意図する。
なお、以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］不揮発性の抵抗ベースのメモリセルを含む、不揮発性の再プログラム可能なゲート論理。
［Ｃ２］前記不揮発性の抵抗ベースのメモリセルが、
不揮発性の再構成可能な抵抗ベースの接合回路の各々が、入力論理信号を受け取るように構成されている、複数の並列の不揮発性の再構成可能な抵抗ベースの接合回路と、
前記複数の不揮発性の再構成可能な抵抗ベースの接合回路と直列の評価スイッチであって、前記複数の不揮発性の再構成可能な抵抗ベースの接合回路の抵抗状態の構成に基づいて、出力信号を供給するように構成された前記評価スイッチ
を含む、Ｃ１に記載のゲート論理。
［Ｃ３］前記評価スイッチは、直列および／または並列の選択された組み合わせの、１つ以上のトランジスタである、Ｃ２に記載のゲート論理。
［Ｃ４］前記評価スイッチは、直列および／または並列の選択された組み合わせの、１つ以上の不揮発性の再構成可能な抵抗ベースの接合回路である、Ｃ２に記載のゲート論理。［Ｃ５］前記評価スイッチは、１つ以上のトランジスタ、および／または、直列および／または並列の選択された組み合わせの、１つ以上の不揮発性の再構成可能な抵抗ベースの接合回路である、Ｃ２に記載のゲート論理。
［Ｃ６］前記不揮発性の再構成可能な抵抗ベースの接合回路が、相変化ランダムアクセスメモリ（ＰＣ−ＲＡＭ）回路、抵抗ベースのランダムアクセスメモリ（Ｒ−ＲＡＭ）回路、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）回路、およびスピントランスファートルク磁気抵抗トンネル接合ＭＲＡＭ（ＳＴＴ ＭＴＪ ＭＲＡＭ）回路のうちの1つ以上を含む、Ｃ２に記載のゲート論理。
［Ｃ７］前記ＳＴＴ ＭＴＪ ＭＲＡＭ回路が、
磁気トンネル接合（ＭＴＪ）と、
前記ＭＴＪに、ビット線書き込み信号、および／または、入力読み出し信号を供給するように構成された、第１の金属相互接続であって、前記ビット線書き込み信号は、前記ＭＴＪの抵抗状態を構成し、前記入力読み出し信号は、前記抵抗状態を決定するために印加される、第１の金属相互接続
を含む、Ｃ６に記載のゲート論理。
［Ｃ８］読み出しおよび／または書き込み動作のために、電流が前記ＭＴＪを通って流れることを可能にするソース線と、前記ＭＴＪに動作可能に結合するスイッチとをさらに含む、Ｃ７に記載のゲート論理。
［Ｃ９］前記ＭＴＪが、
前記金属相互接続に連通する上部電極と、
前記上部電極に隣接する自由磁化層と、
前記自由磁化層に隣接するトンネル障壁層と、
前記トンネル障壁に隣接する固定磁化層と、
前記スイッチに連通する、前記固定磁化層に隣接する下部電極
とを含む、Ｃ７に記載のゲート論理。
［Ｃ１０］前記評価スイッチが、
前記複数の並列の不揮発性の再構成可能な抵抗ベースの接合回路と直列つなぎの第２の金属相互接続と、
前記第２の金属相互接続に連通するソース電極と、スイッチング要素の導電性パスの抵抗状態を変化させるために、制御信号を受け取るように構成されたゲート電極と、ソース電極とを有する、スイッチング要素であって、少なくとも、トランジスタ、ＭＲＡＭセルおよびＳＴＴ ＭＴＪ ＭＲＡＭセルから選択された、前記スイッチング要素
を含む、Ｃ２に記載のゲート論理。
［Ｃ１１］前記第２の金属相互接続で電圧を検出する、選択された閾値電圧を受け取る、および前記検出された電圧と、前記選択された閾値電圧とに基づいて、選択された１つ以上の論理信号を出力する、ように構成された、センサー回路をさらに含む、Ｃ１０に記載のゲート論理。
［Ｃ１２］前記センサーから出力された信号は、論理１および／または論理０を含む、Ｃ１１に記載のゲート論理。
［Ｃ１３］不揮発性の抵抗ベースのメモリセルを含む、不揮発性の再プログラム可能なゲート論理を再構成する書き込み方法であって、前記不揮発性の抵抗ベースのメモリセルは、複数の並列の不揮発性の再構成可能な抵抗ベースの接合回路を含み、不揮発性の再構成可能な抵抗ベースの接合回路の各々は、入力論理信号を受け取るように構成され、
前記複数の並列の不揮発性の再構成可能な抵抗ベースの接合回路の各々に、書き込み入力信号を印加することであって、前記書き込み入力信号の電流の方向は、前記不揮発性の抵抗ベースの接合回路の抵抗状態を決定する、こと
を含む、方法。
［Ｃ１４］不揮発性の再構成可能な抵抗ベースの接合回路の各々の抵抗状態のセットを決定するために、前記書き込み入力信号の方向を選択することをさらに含み、前記抵抗状態は選択された論理機能に対応する、Ｃ１３に記載の書き込み方法。
［Ｃ１５］不揮発性の抵抗ベースのメモリセルを含む、不揮発性の再プログラム可能なゲート論理を動作する方法であって、前記不揮発性の抵抗ベースのメモリセルは、複数の並列の不揮発性の再構成可能な抵抗ベースの接合回路を含み、
前記複数の並列の不揮発性の再構成可能な抵抗ベースの接合回路の各々に、読み出し入力信号を印加することであって、前記読み出し入力信号は、書き込み入力信号の大きさよりも小さく、非常に小さいために前記不揮発性の抵抗ベースの接合回路の抵抗状態を変化させることはできない、こと
を含む、方法。
［Ｃ１６］前記並列の不揮発性の再構成可能な抵抗ベースの接合回路と評価スイッチの間の相互接続で、前記複数の不揮発性の再構成可能な抵抗ベースの接合回路の抵抗状態の構成に基づいて、出力信号を読み出すこと
をさらに含む、Ｃ１５に記載の方法。
［Ｃ１７］前記相互接続に動作可能に結合されたセンサー回路によって、前記出力信号を検出することであって、前記センサー回路は、選択された閾値基準信号レベルを受け取る、ことと、
前記検出された出力信号と、前記選択された閾値基準信号レベルとに基づいて、選択された１つ以上の論理信号を出力すること
とをさらに含む、Ｃ１６に記載の方法。
［Ｃ１８］前記センサーの前記出力信号は、論理１および／または論理０を含む、Ｃ１５に記載の方法。

Claims (2)

  1. 不揮発性の抵抗ベースのメモリセルを含む、不揮発性の再プログラム可能なゲート論理を再構成する書き込み方法であって、前記不揮発性の抵抗ベースのメモリセルは、
    複数の並列の不揮発性の再構成可能な抵抗ベースの接合回路に結合されたセンサー回路と、
    前記複数の不揮発性の再構成可能な抵抗ベースの接合回路と直列の評価スイッチと、
    を含み、
    前記評価スイッチは、前記複数の不揮発性の再構成可能な抵抗ベースの接合回路の抵抗状態の構成に基づいて、出力信号を供給するように構成され、前記複数の不揮発性の再構成可能な抵抗ベースの接合回路における各々の不揮発性の再構成可能な抵抗ベースの接合回路は、入力論理信号を受け取るように構成され、
    前記センサー回路は、前記出力信号および閾値電圧を入力として受け取るように、および前記出力信号および前記閾値電圧に基づいて、１つまたは複数の論理信号を出力するように構成され、前記１つまたは複数の論理信号は、前記入力論理信号に適用される論理機能を表し、前記方法は、
    前記複数の並列の不揮発性の再構成可能な抵抗ベースの接合回路の各々に、書き込み入力信号を印加することであって、前記書き込み入力信号の電流の方向は、前記不揮発性の抵抗ベースの接合回路の抵抗状態を決定する、印加すること
    を含む、方法。
  2. 各々の不揮発性の再構成可能な抵抗ベースの接合回路の抵抗状態のセットを決定するために、前記書き込み入力信号の方向を選択することをさらに含み、前記抵抗状態は選択された論理機能に対応する、請求項１に記載の書き込み方法。
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