KR102281832B1 - 스핀 토크를 이용한 연산 기능 로직 소자 - Google Patents

스핀 토크를 이용한 연산 기능 로직 소자 Download PDF

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Abstract

본 발명의 실시예에 따른 연산 기능 로직 소자는, 연산설정전류에 의한 스핀토크에 의해 일 방향의 자화가 발생하며, 출력단이 형성된 하나 이상의 연산재설정부; 및 상기 연산재설정부 상에 형성되며, 입력전류에 의한 스핀토크에 의해 상기 일 방향의 자화가 발생하는 하나 이상의 입력부를 포함하며, 상기 연산재설정부의 자화 방향과 상기 입력부의 자화 방향이 평행인지 아니면 반평행인지에 기초하여 상기 출력단의 출력전압이 결정된다.

Description

스핀 토크를 이용한 연산 기능 로직 소자{LOGIC DEVICE USING SPIN TORQUE}
본 발명은 스핀 현상을 이용한 연산 기능 로직 소자에 관한 것으로, 특히 동일 구조에서 전기적 신호를 통해 연산 기능 재설정이 가능한 로직 소자에 관한 것이다.
로직 소자는 집적회로에서 연산을 수행하고 처리하는 소자로서 메모리 소자와 함께 높은 부가 가치를 지니는 산업 분야 중 하나이다. 하지만, 최근 실리콘 기반의 전자 소자 기술 (Complementary metal-oxide semiconductor, CMOS) 은 물리적 한계에 다다름에 따라, 더 이상 집적도 향상을 기대하기 어려울 뿐 아니라, 높은 소비 전력, 발열 등의 문제를 야기하고 있어, 기존의 CMOS 기반 기술을 탈피한 새로운 매커니즘의 차세대 로직 소자 개발이 요구되고 있다.
자성체를 이용한 나노 스핀 소자는 비휘발성을 가지는 것을 특징으로 하며, 저전력, 초고속으로 정보 제어가 가능하여 차세대 정보 처리 소자로 유망한 후보 기술 중 하나이다. 특히, 스핀 소자가 지니는 비휘발성은 논리연산 실시할 때마다 연산에 필요하지 않은 회로의 전원을 차단함으로써, 대기 전력을 낮추고, 저소비전력으로 동작이 가능한 고효율 논리 연산이 가능할 뿐 아니라, 재설정 기능, 초고속 연산 등의 장점을 가진다.
스핀 소자의 기본 구동 원리는 전자가 지니는 고유 물리량인 스핀(Spin)을 전기적 신호로 제어하는 것이다. 이는 자성체 내 자화 방향을 전기 신호를 통해 제어함으로써 정보를 효율적으로 쓰는 것과 동시에 자화 정보를 전기적으로 빠르고 정확하게 읽어내는 것을 요구한다. 이를 위해 스핀 소자는 대표적으로 자화 스위칭을 위한 스핀전달토크 (Spin-transfer torque, STT) 및 스핀궤도토크 (Spin-orbit torque, SOT)를 통칭하는 스핀토크 기술과, 자성체 내 자화 정보를 읽기 위한 거대 자기저항 효과 (Giant magnetoresistance, GMR), 투과 자기저항 효과 (Tunneling magnetoresistance, TMR) 등의 자기저항 효과를 대표 요소 기술로 두고 있다.
등록특허 제10-1308579호
본 발명의 실시예는 스핀토크 기술을 활용하여 기존 실리콘 소자의 물리적 한계를 근본적으로 극복할 수 있는 논리 연산 소자를 제공하는 것으로서, 특히, 동일 소자에서 전기적으로 연산 기능을 재설정할 수 있는 연산 기능 재설정형 로직 소자를 제공하고자 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니며 상기 과제 이외에도 구체적으로 언급되지 않은 다른 과제를 달성하는데 본 발명에 따른 실시예가 사용될 수 있다.
본 발명의 실시예에 따른 연산 기능 로직 소자는, 연산설정전류에 의한 스핀토크에 의해 일 방향의 자화가 발생하며, 출력단이 형성된 하나 이상의 연산재설정부; 및 상기 연산재설정부 상에 형성되며, 입력전류에 의한 스핀토크에 의해 상기 일 방향의 자화가 발생하는 하나 이상의 입력부를 포함하며, 상기 연산재설정부의 자화 방향과 상기 입력부의 자화 방향이 평행인지 아니면 반평행인지에 기초하여 상기 출력단의 출력전압이 결정된다.
상기 연산재설정부 및 입력부의 자화 방향은 수직 방향 및 수평 방향 중 어느 하나일 수 있다.
상기 연산재설정부는, 상기 연산설정전류가 흐르는 연산재설정전극층; 및 상기 연산재설정전극층 상에 형성되며, 상기 연산설정전류에 의해 상기 일 방향의 자화가 발생하는 연산재설정자성층을 포함하며, 상기 연산재설정전극층에 상기 출력단이 형성될 수 있다.
상기 입력부는, 상기 연산재설정부 상에 형성되며, 상기 일 방향의 자화가 발생하는 입력자성층; 및 상기 입력자성층 상에 형성되며, 상기 입력자성층의 자화를 발생시키기 위한 상기 입력전류가 흐르는 입력전극층을 포함할 수 있다.
상기 연산재설정부는 하나이고, 상기 입력부는 하나이며, 상기 연산재설정부의 자화 방향과 상기 입력부의 자화 방향이 평행일 때의 상기 출력전압의 값(Vp)은, 상기 연산재설정부의 자화 방향과 상기 입력부의 자화 방향이 반평행일 때의 상기 출력전압의 값(Vap)보다 크며, 상기 출력전압의 값이 Vp일 때 출력값을 '1'로 설정하고, 상기 출력전압의 값이 Vap일 때 상기 출력값을 '0'로 설정함으로써 부정(NOT) 논리 연산을 수행할 수 있다.
상기 연산재설정부는 하나이고, 상기 입력부는 복수이고, 상기 연산재설정부 상에 수평 방향으로 배열되며, 상기 연산재설정부의 자화 방향은 상기 복수의 입력부에 대해 동일하게 설정될 수 있다.
상기 입력부는 제1 입력부 및 제2 입력부를 포함하고, 상기 제1 입력부측에 위치한 상기 연산재설정부의 일단은 접지전압에 연결되고, 상기 출력단은 수평 방향에서 상기 연산재설정부의 일단과 대향하고 상기 제2 입력부측에 위치하며, 상기 제1 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행이고, 상기 제2 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행일 때의 상기 출력전압의 최대값(Vmax)과, 상기 제1 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 반평행이고, 상기 제2 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행일 때의 상기 출력전압의 제1값(V1)과, 상기 제1 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행이고, 상기 제2 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 반평행일 때의 상기 출력전압의 제2값(V2)과, 상기 제1 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 반평행이고, 상기 제2 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 반평행일 때의 상기 출력전압의 최소값(Vmin)이 다음의 관계를 만족할 수 있다.
Vmax > V1 > V2 > Vmin
상기 연산재설정부의 자화 방향이 업 방향이고, 기준전압(Vref)이, 상기 출력전압의 최대값(Vmax)과, 상기 출력전압의 제1값(V1)의 사이로 설정되고, 상기 출력전압이 상기 기준전압보다 크면 출력값을 '1'으로 설정하고 상기 출력전압이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 앤드(AND) 논리 연산을 수행할 수 있다.
상기 연산재설정부의 자화 방향이 업 방향이고, 기준전압(Vref)이, 상기 출력전압의 제2값(V2)과, 상기 출력전압의 최소값(Vmin)의 사이로 설정되고, 상기 출력전압이 상기 기준전압보다 크면 출력값을 '1'으로 설정하고 상기 출력전압이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 오어(OR) 논리 연산을 수행할 수 있다.
상기 연산재설정부의 자화 방향이 다운 방향이고, 기준전압(Vref)이, 상기 출력전압의 최대값(Vmax)과, 상기 출력전압의 제1값(V1)의 사이로 설정되고, 상기 출력전압이 상기 기준전압보다 크면 출력값을 '1'으로 설정하고 상기 출력전압이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 노어(NOR) 논리 연산을 수행할 수 있다.
상기 연산재설정부의 자화 방향이 다운 방향이고, 기준전압(Vref)이, 상기 출력전압의 제2값(V2)과, 상기 출력전압의 최소값(Vmin)의 사이로 설정되고, 상기 출력전압이 상기 기준전압보다 크면 출력값을 '1'으로 설정하고 상기 출력전압이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 낸드(NAND) 논리 연산을 수행할 수 있다.
상기 입력부는 제3 입력부, 제4 입력부 및 제5 입력부를 포함하고, 상기 제3 입력부측에 위치한 상기 연산재설정부의 일단은 접지전압에 연결되고, 상기 출력단은 수평 방향에서 상기 연산재설정부의 일단과 대향하고 상기 제5 입력부측에 위치하여, 3항 논리 연산을 수행할 수 있다.
상기 연산재설정부의 자화 방향은 업 방향이고, 기준전압이, 상기 제3 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행이고, 상기 제4 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행이고, 상기 제5 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행일 때의 상기 출력전압의 값과, 상기 제3 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 반평행이고, 상기 제4 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행이고, 상기 제5 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행일 때의 상기 출력전압의 값의 사이로 설정되고, 상기 출력전압이 상기 기준전압보다 크면 출력값을 '1'으로 설정하고 상기 출력전압이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 3항 앤드(AND) 논리 연산을 수행할 수 있다.
상기 연산재설정부와 상기 입력부는 각각이 복수이고 수평 방향으로 배열되며, 상기 연산재설정부와 상기 입력부는 수직 방향으로 서로 대응하도록 형성되고, 상기 복수의 연산재설정부의 자화 방향은 서로 독립적으로 설정될 수 있다.
상기 복수의 연산재설정부는, 상기 연산설정전류가 흐르는 연산재설정전극층; 및 상기 연산재설정전극층 상에 수평 방향으로 소정의 간격을 두고 형성되며, 상기 연산설정전류에 의해 상기 일 방향의 자화가 발생하는 복수의 연산재설정자성층을 포함하며, 상기 복수의 연산재설정자성층의 일부에는 수직 방향의 전압이 인가되어, 상기 전압이 인가된 일부의 연산재설정자성층과, 상기 전압이 인가되지 않은 나머지의 연산재설정자성층은 상이한 자기이방성을 갖고, 상기 연산설정전류에 의해 상기 일부의 연산재설정자성층과 상기 나머지의 연산재설정자성층의 자화 방향이 반대로 설정될 수 있다.
본 발명의 실시예에 의하면, 기존 실리콘 소자의 물리적 한계를 근본적으로 극복할 수 있다.
또한, 본 발명의 실시예에 의하면, 입력 신호를 받아들이는 입력자성층 외에 연산의 성질을 결정짓는 연산재설정자성층을 도입하여 이를 비휘발성으로 제어함으로써 동일 구조에서 그 기능을 재설정할 수 있다.
도 1은 본 발명의 실시예에 따른 연산 기능 로직 소자의 단면도이다.
도 2a 및 도 2b는 도 1의 연산재설정부 및 입력부에서 발생하는 스핀-궤도 토크 및 스핀-전달 토크를 각각 설명하기 위한 도면이다.
도 3은 도 1의 연산재설정자성층과 입력자성층의 자화 방향에 따른 저항을 설명하기 위한 도면이다.
도 4는 도 1의 연산 기능 로직 소자를 모델링한 회로도이다.
도 5는 본 발명의 실시예에 따른 2항 연산 기능 로직 소자의 단면도이다.
도 6은 도 5의 연산 기능 로직 소자를 다른 방향에서 본 단면도이다.
도 7은 도 6을 기초로 도 5의 연산 기능 로직 소자를 모델링한 회로도이다.
도 8은 본 발명의 실시예에 따른 2항 연산 기능 로직 소자의 단면도이다.
도 9는 본 발명의 실시예에 따른 3항 연산 기능 로직 소자의 단면도이다.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되지 말아야 하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
명세서 및 청구범위에서 용어 "포함하는"과 함께 사용될 때 단수 단어의 사용은 "하나"의 의미일 수도 있고, 또는 "하나 이상", "적어도 하나", 및 "하나 또는 하나보다 많은"의 의미일 수도 있다.
청구항들에서의 용어 "또는"의 사용은 본 개시 내용이 단지 선택가능한 것들 및 "및/또는"을 나타내는 정의를 지지하더라도, 선택가능한 것은 상호 배타적이거나 단지 선택가능한 것들을 나타내는 것으로 명백하게 표시되지 않는 한 "및/또는"을 의미하기 위해 사용된다.
본 발명의 특징 및 이점은 다음 상세한 설명으로부터 분명해질 것이다. 그러나, 본 발명의 사상 및 범위 내 다양한 변경들 및 변형들이 본 상세한 설명으로부터 해당 기술분야의 통상의 기술자들에게 분명해질 것이기 때문에, 상세한 설명 및 구체적인 예들은 본 발명의 구체적인 실시예들을 나타내지만, 단지 예로서 주어진다는 것이 이해되어야 한다. 본 발명의 다양한 예시적인 실시예들은 본 발명의 예시적인 실시예들이 도시되는, 첨부 도면들에 대하여 아래에서 상세하게 논의된다. 구체적인 구현예들이 논의되지만, 이는 단지 예시 목적들을 위해 행해진다. 관련 기술분야에서의 통상의 기술자는 다른 구성요소들 및 구성들이 본 발명의 사상 및 범위에서 벗어나지 않고 사용될 수 있다는 것을 인식할 것이다. 같은 번호들은 전체에 걸쳐 같은 요소들을 나타낸다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 구체적으로 설명한다.
도 1은 본 발명의 실시예에 따른 연산 기능 로직 소자의 단면도이다.
도 1을 참조하면, 연산 기능 로직 소자(1)는, 연산설정전류에 의한 스핀토크에 의해 일 방향의 자화가 발생하며, 출력단이 형성된 하나 이상의 연산재설정부(100); 및 상기 연산재설정부 상에 형성되며, 입력전류에 의한 스핀토크에 의해 상기 일 방향의 자화가 발생하는 하나 이상의 입력부(200)를 포함하며, 상기 연산재설정부의 자화 방향과 상기 입력부의 자화 방향이 평행인지 아니면 반평행인지에 기초하여 상기 출력단의 출력전압(Vout)이 결정된다. 연산재설정부(100)와 입력부(200)의 사이에는 비금속 터널 접합부(300)가 형성될 수 있다.
본 명세서에서 수직방향은 도면에서 z 방향을 의미한다. 또한, 수평방향은 도면에서 x 방향을 의미한다. 스핀토크는 스핀전달토크 및 스핀궤도토크를 포괄하는 의미로 사용된다. 자화 방향에 관하여 업 방향과 다운 방향은 자성층 내 두 자화 상태를 지칭하는 표현으로 자성층이 선호하는 자화 방향에 따라 달라질 수 있다. 일례로 수직 방향의 자화를 선호하는 경우, 업과 다운은 각각 위, 아래를 의미하며, 수평 방향의 자화를 선호하는 경우, 왼쪽과 오른쪽을 의미할 수 있다.
연산재설정부(100) 및 입력부(200)의 자화 방향은 수직 방향 및 수평 방향 중 어느 하나일 수 있다. 즉, 연산재설정부(100) 및 입력부(200)의 자화 방향이 모두 수직 방향이거나 또는 연산재설정부(100) 및 입력부(200)의 자화 방향이 모두 수평 방향일 수 있다.
이하에서는 연산재설정부(100) 및 입력부(200)의 자화 방향이 수직 방향인 경우에 대하여 설명한다. 다만, 본 발명의 범위는 이에 한하지 않으며, 연산재설정부(100) 및 입력부(200)의 방향이 동일한 방향(반대 방향인 경우를 포함)이면 족하다.
연산재설정부(100)는 연산설정전류에 의한 스핀토크에 의해 수직방향의 자화가 발생하며, 출력단이 형성된다.
연산재설정부(100)는 연산설정전류가 흐르는 연산재설정전극층(110); 및 연산재설정전극층(110) 상에 형성되며, 연산설정전류에 의해 일 방향, 예를 들어 수직 방향의 자화가 발생하는 연산재설정자성층(120)을 포함하며, 연산재설정전극층(110)에 출력단이 형성될 수 있다.
연산재설정전극층(110)에는 연산설정전류가 흐르며, 이러한 연산설정전류에 의한 스핀토크에 의해 연산재설정자성층(120)에 수직방향의 자화가 발생한다. 연산재설정자성층(120)에 발생한 자화 방향은 업 방향 또는 다운 방향일 수 있으며, 도 1에서 연산재설정자성층(120)에 수직 양방향으로 화살표가 표시된 것은 업 방향의 자화와 다운 방향의 자화를 한꺼번에 나타낸 것이다.
입력부(200)는, 연산재설정부(100) 상에 형성되며, 입력전류에 의한 스핀토크에 의해 연산재설정부(100)와 동일한 방향, 예를 들어 수직방향의 자화가 발생한다.
입력부(200)는, 연산재설정부(100) 상에 형성되며, 일 방향, 예를 들어 수직 방향의 자화가 발생하는 입력자성층(210); 및 입력자성층(210) 상에 형성되며, 입력자성층(210)의 자화를 발생시키기 위한 전류가 흐르는 입력전극층(220)을 포함할 수 있다.
입력전극층(220)에는 입력전류가 흐르며, 이러한 입력전류에 의한 스핀토크에 의해 입력자성층(210)에 수직방향의 자화가 발생한다. 입력자성층(210)에 발생한 자화 방향은 업 방향 또는 다운 방향일 수 있으며, 도 1에서 입력자성층(120)에 수직 양방향으로 화살표가 표시된 것은 업 방향의 자화와 다운 방향의 자화를 한꺼번에 나타낸 것이다.
연산재설정부(100)의 자화 방향과 입력부(200)의 자화 방향이 평행인지 아니면 반평행인지에 기초하여 출력단의 출력전압(Vout)이 결정된다. 본 명세서에서 자화 방향이 평행이라는 것은 두 자화 방향이 동일한 경우, 즉 모두 업 방향이거나 모두 다운 방향임을 의미한다. 또한, 자화 방향이 반평행이라는 것은 두 자화 방향이 반대인 경우, 즉 어느 하나가 업 방향이고 나머지가 다운 방향임을 의미한다.
연산재설정부(100)의 자화 방향과 입력부(200)의 자화 방향에 따라 출력단의 출력전압(Vout)이 결정되는 방식에 대해서는 후술한다.
도 2a는 도 1의 연산재설정부(100) 및 입력부(200)에서 발생하는 스핀-궤도 토크를 설명하기 위한 도면이고, 도 2b는 도 1의 연산재설정부(100) 및 입력부(200)에서 발생하는 스핀-전달 토크를 설명하기 위한 도면이다.
도 2a 및 도 2b에서 전극층(10)은 연산재설정부(100)의 연산재설정전극층(110) 또는 입력부(200)의 입력전극층(220)에 대응하고, 자성층(20)은 연산재설정부(100)의 연산재설정자성층(120) 또는 입력부(200)의 입력자성층(210)에 대응하고, 터널접합층(30)은 터널접합부(300)에 대응할 수 있다.
도 2a 및 도 2b를 참조하면, 전극층(10)에 전류가 흐르면, 스핀-궤도 토크 또는 스핀-전달 토크를 통해 인접한 자성층(20)의 자화 방향을 제어할 수 있다. 자화 방향은 전극층(10)에 흐르는 전류의 방향에 따라 결정된다. 도 2a에서 스핀-궤도 토크의 경우에는 수직 방향에 수직한 방향으로 전류가 흐르고, 도 2b에서 스핀-전달 토크의 경우에는 수직 방향으로 스핀분극전류가 흐르는 것으로 표시하였지만, 전극층(10)을 형성하는 물질과 자성층(20)과의 계면 설정에 따라 전류 또는 스핀분극전류에 따른 자화 방향은 달라질 수 있다. 이에 따라, 도 1의 연산재설정전극층(110)에 전류를 인가하면 연산재설정전극층(110)에 인접한 연산재설정자성층(120)의 자화 방향을 제어할 수 있다. 연산재설정자성층(120)의 자화 방향은 상기 연산재설정 전극선에 인가되는 전류의 방향에 따라 결정되며, 로직 소자가 수행하고자 하는 연산에 따라 전류의 방향이 결정된다.
또한, 입력전극층(220)에 전류를 인가하면 입력전극층(220)에 인접한 입력자성층(210)의 자화 방향을 제어할 수 있다. 입력자성층(210)의 자화 방향은 입력전극층(220)에 인가되는 전류의 방향에 따라 결정되며, 로직 소자의 입력값에 따라 전류의 방향이 결정될 수 있다.
전술한 스핀토크를 이용하여 본 실시예에 따른 연산재설정자성층(120)과 입력자성층(210)의 자화 방향을 독립적으로 제어할 수 있으며, 이들은 서로 평행할 수도 있고, 반평행할 수도 있다.
도 3은 도 1의 연산재설정자성층(120)과 입력자성층(210)의 자화 방향에 따른 저항을 설명하기 위한 도면이다.
도 3을 참조하면, 도 1의 연산 기능 로직 소자(1)의 수직방향 저항은, 연산재설정부(100)의 자화 방향과 입력부(200)의 자화 방향의 상대적인 방향에 따라 결정된다. 예를 들어, 연산재설정자성층(110)의 자화 방향을 수직 아래 방향으로 고정한 상태에서, 입력전류층(220)에 y 방향의 전위차 ΔV를 인가함으로써 입력자성층(210)의 자화 방향을 변경시킬 수 있다. 도 3의 (a) 및 (b)에 도시된 바와 같이, ΔV가 Vo(단, Vo>0)인 경우 입력자성층(210)의 자화 방향은 수직 위 방향이 되어, 연산재설정자성층(110)과 입력자성층(210)의 자화 방향은 반평행이 되고, ΔV가 -Vo인 경우 입력자성층(210)의 자화 방향은 수직 아래 방향이 되어, 연산재설정자성층(110)과 입력자성층(210)의 자화 방향은 평행이 된다. 이때, Vo는 입력자성층(210)에 자화를 생성하기 위한 임계 전압값 이상이다.
도 3의 (b)에 도시된 바와 같이, 연산재설정부(100)의 자화 방향과 입력부(200)의 자화 방향이 서로 평행할 경우 연산 기능 로직 소자(1)의 저항값을 “RP”, 반평행할 경우 저항값을 “RAP”라고 할 때, 일반적으로 RAP > RP를 만족한다.
도 4는 도 1의 연산 기능 로직 소자(1)를 모델링한 회로도이다.
도 4를 참조하면, 입력전극층(220)에 전류를 인가하기 위해 입력전극층(220)의 y 방향의 양단(V, V')에 전압차를 인가한 경우, 연산 기능 로직 소자(1)의 상단부(312a)의 전압은 입력전극층(220)의 양단(V, V')에 인가된 전압의 중간값이 된다. 저항 R은 연산재설정부(100)의 자화 방향과 입력부(200)의 자화 방향에 따른 수직 방향의 저항값이다. 저항 RA는 연산재설정부(100)의 접지전압과 출력전압 사이의 수평 방향의 저항값이다.
도 1의 연산 기능 로직 소자(1)는, 연산재설정부(100)의 자화 방향과 입력부(200)의 자화 방향이 평행일 때의 출력전압(Vout)의 값(Vp)은, 연산재설정부(100)의 자화 방향과 입력부(200)의 자화 방향이 반평행일 때의 출력전압(Vout)의 값(Vap)보다 크며, 출력전압(Vout)의 값이 Vp일 때 출력값을 '1'로 설정하고, 출력전압(Vout)의 값이 Vap일 때 상기 출력값을 '0'로 설정함으로써 부정(NOT) 논리 연산을 수행할 수 있다.
예를 들어, 연산재설정전극층(110)에 전류를 인가하여 연산재설정자성층(120)의 자화 방향을 다운 방향으로 설정한다. 그리고, 입력이 “1”일 때, 입력자성층(210)의 자화 방향이 업 방향이 되도록 입력전류층(220)에 전류를 +y 방향으로 흘린다. 이에 따라, 연산재설정자성층(120)의 자화 방향(down)과 입력자성층(210)의 자화 방향(up)은 반평행하게 되며, 이때의 저항 R을 RAP라 하고 이때의 출력 전압(Vout) 값을 VAP라 한다. 반면, 입력이 “0”일 경우 입력자성층(210)의 자화 방향이 다운 방향이 되도록 입력전류층(220)에 전류를 -y 방향으로 흘린다. 이에 따라, 연산재설정자성층(120)의 자화 방향(down)과 입력자성층(210)의 자화 방향(down)은 반평행하게 된다. 이때의 저항 R을 RP라 하고, 이때의 출력 전압(Vout) 값을 VP라 한다. 저항 R의 저항값이 높을수록 전압 강하가 높으므로 출력 전압(Vout)은 낮아지기 때문에, VP > VAP를 만족한다. 기준 전압값 Vref를 VP > Vref > VAP를 만족하도록 설정하고, 출력 전압이 상기 기준 전압값보다 높은 경우 출력값을 “1”, 상기 기준 전압값보다 낮은 경우 출력값을 “0”으로 부여하면 [표 1]과 같은 NOT 논리를 구성할 수 있다.
입력값 저항값 출력 전압 출력값
1 RAP VAP 0
0 RP VP 1
다음으로, 입력이 2개인 연산 기능 로직 소자에 대해 설명한다.
도 5는 본 발명의 실시예에 따른 2항 연산 기능 로직 소자(2)의 x-z 평면상의 단면도이고, 도 6a 및 도 6b는 도 5의 연산 기능 로직 소자(2)의 y-z 평면상의 단면도를 나타낸다. 도 6a는 유닛(2a)를 도 6b는 유닛(2b)를 나타낸다.
도 5 및 도 6을 참조하면, 본 발명의 실시예에 따른 연산 기능 로직 소자(2)는, 연산설정전류에 의한 스핀토크에 의해 수직방향의 자화가 발생하며, 출력단이 형성된 연산재설정부(100); 연산재설정부(100) 상에 형성되며, 입력전류에 의한 스핀토크에 의해 일 방향, 예를 들어 수직방향의 자화가 발생하는 제1 입력부(200a) 및 제2 입력부(200b)를 포함하며, 연산재설정부(100)의 자화 방향과 제1 입력부(200a)의 자화 방향, 그리고 연산재설정부(100)의 자화 방향과 제2 입력부(200b)의 자화 방향이 평행인지 아니면 반평행인지에 기초하여 출력단의 출력전압(Vout)이 결정된다. 연산재설정부(100)와 두 입력부(200a, 200b)와의 사이에는 비금속 터널 접합부(300)가 형성될 수 있다.
연산재설정부(100)는 도 1과 동일하게 구성될 수 있다.
제1 입력부(200a)는 연산재설정부(100) 상에 형성되며, 일 방향, 예를 들어 수직 방향의 자화가 발생하는 제1 입력자성층(210a) 및 제1 입력자성층(210a) 상에 형성되며, 제1 입력자성층(210a)의 자화를 발생시키기 위한 전류가 흐르는 제1 입력전극층(220)을 포함하며, 제2 입력부(200b)는 연산재설정부(100) 상에 형성되며, 제1 입력부(200a)와 동일한 방향, 예를 들어 수직 방향의 자화가 발생하는 제2 입력자성층(210b) 및 제2 입력자성층(210b) 상에 형성되며, 제2 입력자성층(210b)의 자화를 발생시키기 위한 전류가 흐르는 제2 입력전극층(220b)을 포함할 수 있다. 즉, 본 실시예에서 연산재설정부(100) 상에 두 개의 입력부(200a, 200b)가 x 방향으로 나란히 배열된다.
도 5의 연산 기능 로직 소자(2)는 도 1의 두 개의 연산 기능 로직 소자(1)가 x 방향으로 연결된 것으로 생각할 수 있으며, 도 5의 연산 기능 로직 소자(2)에서 도 1의 연산 기능 로직 소자(1)에 해당하는 부분을 각각 유닛(2a) 및 유닛(2b)으로 나타낸다.
도 7은 도 5의 연산 기능 로직 소자(2)를 모델링한 회로도이다.
도 7에서, 저항 R1은 연산재설정부(100)의 자화 방향과 제1 입력부(200a)의 자화 방향에 따른 수직 방향의 저항값이고, 저항 R2는 연산재설정부(100)의 자화 방향과 제2 입력부(200b)의 자화 방향에 따른 수직 방향의 저항값이다. 저항 RA는 도 5의 유닛(2a)의 연산재설정부(100a)의 수평방향의 저항값이고, 저항 RB는 도 5의 유닛(2b)의 연산재설정부(100b)의 수평방향의 저항값이다.
도 7을 참조하면, 본 발명의 실시예에 따른 연산 기능 재설정형 로직 소자(2)를 구성하는 저항값(R1, R2)에 따라 출력 전압(Vout)이 달라진다.
표 2는 본 발명의 실시예에 따른 연산 기능 재설정형 로직 소자를 구성하는 각 저항값(R1, R2)에 따른 출력 전압을 나타낸 것이다.
도 3에서 설명한 바와 같이 RAP > RP임을 고려하면, 도 7의 회로에서 Vmax > V1 > V2 > Vmin를 만족한다.
R1 R2 출력 전압(Vout)
RP RP Vmax
RAP RP V1
RP RAP V2
RAP RAP Vmin
상기 표 2의 특성에 기반하여, 도 5의 연산 기능 재설정형 로직 소자를 이용하여 다음의 예시에 해당하는 로직 소자를 구현할 수 있다.
먼저, 도 5의 연산 기능 로직 소자(2)에서, 연산재설정부(100)의 자화 방향이 업 방향이고, 기준전압(Vref)이, 상기 출력전압(Vout)의 최대값(Vmax)과, 상기 출력전압의 제1값(V1)의 사이로 설정되고, 상기 출력전압(Vout)이 상기 기준전압(Vref)보다 크면 출력값을 '1'으로 설정하고 상기 출력전압(Vout)이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 앤드(AND) 논리 연산을 수행할 수 있다.
구체적으로, 도 5의 연산 기능 로직 소자(2)의 연산재설정 전극층(110)에 전류를 인가하여 연산재설정자성층(120)의 자화 방향을 업 방향으로 설정한다. 이 경우 제1 입력부(200a)의 입력이 “1”일 경우 제1 입력부(200a)를 구성하는 입력자성층(210a)의 자화 방향(Up)과 연산재설정자성층(120)의 자화 방향(Up)이 평행하므로 도 5의 유닛(2a)는 RP의 저항값을 갖는다. 반면, 제2 입력부(200b)의 입력이 “0”일 경우 제2 입력부(200b)를 구성하는 입력자성층(210b)의 자화 방향(Down)과 연산재설정자성층(120)의 자화 방향(Up)이 반평행하므로 도 5의 유닛(2b)는 RAP의 저항값을 갖는다. 기준 전압값 Vref를 Vmax > Vref > V1를 만족하도록 설정하고, 출력 전압이 상기 기준 전압값보다 높은 경우 출력값을 “1”, 상기 기준 전압값보다 낮은 경우 출력값을 “0”으로 부여하면 [표 2]의 출력 전압을 통해 [표 3]과 같은 AND 연산 로직 소자를 구성할 수 있다.
제1 입력부의 입력값 제2 입력부의 입력값 R1 R2 출력 전압(Vout) 출력값
1 1 RP RP Vmax 1
0 1 RAP RP V1 0
1 0 RP RAP V2 0
0 0 RAP RAP Vmin 0
다음으로, 도 5의 연산 기능 로직 소자(2)에서, 연산재설정부(100)의 자화 방향이 업 방향이고, 기준전압(Vref)이, 상기 출력전압(Vout)의 제2값(V2)과, 상기 출력전압의 최소값(Vmin)의 사이로 설정되고, 상기 출력전압(Vout)이 상기 기준전압(Vref)보다 크면 출력값을 '1'으로 설정하고 상기 출력전압(Vout)이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 오어(OR) 논리 연산을 수행할 수 있다.
구체적으로, 도 5의 연산 기능 로직 소자(2)의 연산재설정전극층(110)에 전류를 인가하여 연산재설정자성층(120)의 자화 방향을 Up으로 설정한다. 이 경우 제1 입력부(200a)의 입력이 “1”일 경우 입력자성층(210a)의 자화 방향(Up)과, 연산재설정자성층(120)의 자화 방향(Up)이 평행하므로 도 5의 유닛(2a)는 RP의 저항값을 갖는다. 반면, 제2 입력부(200b)의 입력이 “0”일 경우 입력자성층(210b)의 자화 방향(Down)과 연산재설정자성층(120)의 자화 방향(Up)이 반평행하므로 도 5의 유닛(2b)는 RAP의 저항값을 갖는다. 기준 전압값 Vref를 V2 > Vref > Vmin를 만족하도록 설정하고, 출력 전압이 상기 기준 전압값보다 높은 경우 출력값을 “1”, 상기 기준 전압값보다 낮은 경우 출력값을 “0”으로 부여하면 [표 2]의 출력 전압을 통해 [표 4]와 같은 OR 논리를 구성할 수 있다.
제1 입력부의 입력값 제2 입력부의 입력값 R1 R2 출력 전압(Vout) 출력값
1 1 RP RP Vmax 1
0 1 RAP RP V1 1
1 0 RP RAP V2 1
0 0 RAP RAP Vmin 0
다음으로, 도 5의 연산 기능 로직 소자(2)에서, 연산재설정부(100)의 자화 방향이 다운 방향이고, 기준전압(Vref)이, 상기 출력전압(Vout)의 최대값(Vmax)과, 상기 출력전압의 제1값(V1)의 사이로 설정되고, 상기 출력전압(Vout)이 상기 기준전압(Vref)보다 크면 출력값을 '1'으로 설정하고 상기 출력전압(Vout)이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 노어(NOR) 논리 연산을 수행할 수 있다.
구체적으로, 도 5의 연산 기능 로직 소자(2)의 연산재설정 전극층(110)에 전류를 인가하여 연산재설정전극층(120)의 자화 방향을 Down으로 설정한다. 이 경우 제1 입력부(200a)의 입력이 “1”일 경우 입력자성층(210a)의 자화 방향(Up)과 연산재설정자성층(120)의 자화 방향(Down)이 반평행하므로 도 5의 유닛(2a)는 RAP의 저항값을 갖는다. 반면, 제2 입력부(200b)의 입력이 “0”일 경우 입력자성층(200b)의 자화 방향(Down)과 연산재설정자성층(120)의 자화 방향(Down)이 평행하므로 도 5의 유닛(2b)는 Rp의 저항값을 갖는다. 기준 전압값 Vref를 Vmax > Vref > V1를 만족하도록 설정하고, 출력 전압이 상기 기준 전압값보다 높은 경우 출력값을 “1”, 상기 기준 전압값보다 낮은 경우 출력값을 “0”으로 부여하면 [표 2]의 출력 전압을 통해 [표 5]와 같은 NOR 논리 연산을 수행할 수 있다.
제1 입력부의 입력값 제2 입력부의 입력값 R1 R2 출력 전압(Vout) 출력값
1 1 RAP RAP Vmin 0
0 1 RP RAP V2 0
1 0 RAP RP V1 0
0 0 RP RP Vmax 1
다음으로, 도 5의 연산 기능 로직 소자(2)에서, 연산재설정부(100)의 자화 방향이 다운 방향이고, 기준전압(Vref)이, 상기 출력전압(Vout)의 제2값(V2)과, 상기 출력전압의 최소값(Vmin)의 사이로 설정되고, 상기 출력전압(Vout)이 상기 기준전압(Vref)보다 크면 출력값을 '1'으로 설정하고 상기 출력전압(Vout)이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 낸드(NAND) 논리 연산을 수행할 수 있다.
구체적으로, 도 5의 연산 기능 로직 소자(2)의 연산재설정 전극층(110)에 전류를 인가하여 연산재설정자성층(120)의 자화 방향을 Down으로 설정한다. 이 경우 제1 입력부(200a)의 입력이 “1”일 경우 입력자성층(210a)의 자화 방향(Up)과 연산재설정자성층(120)의 자화 방향(Down)이 반평행하므로 도 5의 유닛(2a)는 RAP의 저항값을 갖는다. 반면, 제2 입력부(200b)의 입력이 “0”일 경우 입력자성층(210b)의 자화 방향(Down)과 연산재설정자성층(120)의 자화 방향(Down)이 평행하므로 도 6의 연산 기능 로직 소자(2b)는 Rp의 저항값을 갖는다. 기준 전압값 Vref를 V2 > Vref > Vmin를 만족하도록 설정하고, 출력 전압이 상기 기준 전압값보다 높은 경우 출력값을 “1”, 상기 기준 전압값보다 낮은 경우 출력값을 “0”으로 부여하면[표 2]의 출력 전압을 통해 [표 6]과 같은 NAND 논리 연산을 수행할 수 있다.
제1 입력부의 입력값 제2 입력부의 입력값 R1 R2 출력 전압(Vout) 출력값
1 1 RAP RAP Vmin 0
0 1 RP RAP V2 1
1 0 RAP RP V1 1
0 0 RP RP Vmax 1
도 8은 본 발명의 실시예에 따른 2항 연산 기능 로직 소자(3)의 단면도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 연산 기능 로직 소자(3)는, 연산재설정부(100a, 100b)와 상기 입력부(200a, 200b)는 각각이 복수이고 수평 방향으로 배열되며, 연산재설정부(100a, 100b)와 입력부(200a, 200b)는 수직 방향으로 서로 대응하도록 형성되고, 복수의 연산재설정부(100a, 100b)의 자화 방향은 서로 독립적으로 설정될 수 있다.
실시예에 따라, 복수의 연산재설정부(100a, 100b)는, 연산설정전류가 흐르는 연산재설정전극층(110); 및 연산재설정전극층(110) 상에 수평 방향으로 소정의 간격을 두고 형성되며, 연산설정전류에 의해 일 방향, 예를 들어 수직 방향의 자화가 발생하는 복수의 연산재설정자성층(120a, 120b);을 포함하며, 복수의 연산재설정자성층(120a, 120b)의 일부에는 일 방향의 전압이 인가되어, 전압이 인가된 일부의 연산재설정자성층과, 전압이 인가되지 않은 나머지의 연산재설정자성층은 상이한 자기이방성을 갖고, 연산설정전류에 의해 일부의 연산재설정자성층과 나머지의 연산재설정자성층의 자화 방향이 반대로 설정될 수 있다.
도 8의 연산 기능 로직 소자(3)는, 도 5의 연산 기능 로직 소자(2)에 비해, 제1 입력부(200a) 및 제2 입력부(200b) 하부의 터널 접합부(300a, 300b) 및 연산재설정자성층(220a, 200b)이 분리되어 있다는 점이 상이하다.
도 8의 연산 기능 로직 소자(3)는 2개의 유닛(3a, 3b)이 연결된 것으로 생각할 수 있다. 다만, 본 실시예에서는 연산재설정자성층(120a, 120b)이 분리되어 있기 때문에, 연산재설정자성층(120a, 120b)의 자화 방향을 상이하게 설정될 수 있다.
예를 들어, 유닛(3a, 3b) 중 어느 하나에 대해서만 수직 방향으로 전압을 인가하여 자기이방성을 순간적으로 강하시킴으로써, 해당하는 연산 기능 로직 소자의 연산재설정자성층을 스위칭할 때 드는 전력을 낮출 수 있다.
구체적으로, 도 8의 연산 기능 로직 소자(3)의 연산재설정전극층(110)에 전류를 인가한다. 이때, 상술한 수직방향 전압 인가를 통한 자기 이방성을 활용하면, 유닛(3a)에만 수직방향 전압을 인가할 수 있다. 이 경우 연산재설정자성층(120a, 120b)가 서로 다른 자기 이방성을 가지게 되므로 서로 다른 스위칭 임계전류를 가지게 되며, 연산재설정전극층(110)에 흐르는 전류값을 이들의 사잇값으로 취하면 유닛(3a)에 포함된 연산재설정자성층(120a)의 자화 방향만 선택적으로 스위칭할 수 있다. 마찬가지 방법으로 유닛(3b)에만 수직방향 전압을 인가한 경우 연산설정자성층(120b)만 선택적으로 스위칭할 수 있다. 이러한 방식으로 연산재설정전극층(110)에 인가된 전류를 통해 연산재설정자성층들(120a, 120b)을 독립적으로 제어할 수 있다.
이와 같은 방법으로 도 8의 연산 기능 로직 소자(3)를 이용하여 NOT A AND B 연산을 수행할 수 있다.
구체적으로, 유닛(3a)에 포함된 연산재설정자성층(120a)의 자화 방향을 다운 방향으로 설정하고 유닛(3b)에 포함된 연산재설정자성층(120b)의 자화 방향을 업 방향으로 설정한다. 제 1 입력부(200a)의 입력이 “1”일 경우, 입력자성층(210a)의 자화 방향(Up)과 연산재설정자성층(120a)의 자화 방향(Down)이 반평행하므로 연산 기능 로직 소자(3a)는 RAP의 저항값을 갖는다. 제 1 입력부(200a)의 입력이 “0”일 경우, 입력자성층(210a)의 자화 방향(Down)과 연산재설정자성층(120a)의 자화 방향(Down)이 평행하므로 연산 기능 로직 소자(3a)은 RP의 저항값을 갖는다. 제 2 입력부(200b)의 입력이 “1”일 경우, 입력자성층(210b)의 자화 방향(Up)과 연산재설정자성층(120b)의 자화 방향(Up)이 평행하므로 연산 기능 로직 소자(3b)는 RP의 저항값을 갖는다. 제 2 입력부(200b)의 입력이 “0”일 경우, 입력자성층(210b)의 자화 방향(Down)과 연산재설정자성층(120b)의 자화 방향(Up)이 반평행하므로 연산 설정 로직 소자(3b)는 RAP의 저항값을 갖는다. 기준 전압값 Vref를 Vmax > Vref > V1를 만족하도록 설정하고, 출력 전압이 상기 기준 전압값보다 높은 경우 출력값을 “1”, 상기 기준 전압값보다 낮은 경우 출력값을 “0”으로 부여하면 [표 2]의 출력 전압을 통해 [표 7]과 같은 NOT A AND B 연산을 수행하도록 할 수 있다.
제1 입력부의 입력값 제2 입력부의 입력값 R1 R2 출력 전압(Vout) 출력값
1 1 RAP RP V1 0
0 1 RP RP Vmax 1
1 0 RAP RAP Vmin 0
0 0 RP RAP V2 0
도 9는 본 발명의 실시예에 따른 3항 연산 기능 로직 소자(4)의 단면도이다.
도 9를 참조하면, 연산 기능 로직 소자(4)는 제3 입력부(200c), 제4 입력부(200d) 및 제5 입력부(200e)를 포함하고, 제3 입력부(200c)측에 위치한 연산재설정부(100)의 일단은 접지전압에 연결되고, 출력단은 수평 방향에서 연산재설정부(100)의 일단과 대향하고 제5 입력부(200e)측에 위치하여, 3항 논리 연산을 수행할 수 있다.
실시예에 따라, 연산재설정부(100)의 자화 방향은 업 방향이고, 기준전압(Vref)이, 제3 입력부(200c)의 자화 방향과 연산재설정부(100)의 자화 방향이 평행이고, 제4 입력부(200d)의 자화 방향과 연산재설정부(100)의 자화 방향이 평행이고, 제5 입력부(200e)의 자화 방향과 연산재설정부(100)의 자화 방향이 평행일 때의 출력전압의 값과, 제3 입력부(200c)의 자화 방향과 연산재설정부(100)의 자화 방향이 반평행이고, 제4 입력부(200d)의 자화 방향과 연산재설정부(100)의 자화 방향이 평행이고, 제5 입력부(200e)의 자화 방향과 연산재설정부(100)의 자화 방향이 평행일 때의 출력전압의 값의 사이로 설정되고, 출력전압이 기준전압보다 크면 출력값을 '1'으로 설정하고 출력전압이 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 3항 앤드(AND) 논리 연산을 수행할 수 있다.
구체적으로, 도 9의 연산 기능 로직 소자(4)는 3개의 유닛(4a, 4b, 4c)이 수평 방향으로 연결된 것으로 생각할 수 있다. 연산재설정 전극층(110)에 전류를 인가하여 연산재설정자성층(120)의 자화 방향을 업 방향으로 설정한다. 이때, 제3 입력부(200c)의 입력이 “1”일 경우 입력자성층(210c)의 자화 방향(Up)과 연산재설정자성층(120)의 자화 방향(Up)이 평행하므로 유닛(4a)은 RP의 저항값을 갖는다. 반면, 제4 입력부(200d)의 입력이 “0”일 경우 입력자성층(210d)의 자화 방향(Down)과 연산재설정자성층(120)의 자화 방향(Up)이 반평행하므로 유닛(4b)은 RAP의 저항값을 갖는다. [표 2]와 유사한 방식으로, 유닛(4a, 4b, 4c)의 저항이 모두 RP일 경우, 출력 전압이 최대가 되고 이를 Vmax'라 지칭한다. 그 외의 경우 발생되는 7가지의 출력 전압 중의 최댓값을 V1'이라 지칭하며, 정의에 의해 Vmax' > V1'을 만족한다. 기준 전압 Vref를 Vmax' > Vref > V1'를 만족하도록 설정하고, 출력 전압이 기준 전압값보다 높은 경우 출력값을 “1”, 상기 기준 전압값보다 낮은 경우 출력값을 “0”으로 부여하면 [표 8]과 같은 삼항 AND 연산을 수행하도록 할 수 있다.
제3 입력부의 입력값 제4 입력부의 입력값 제5 입력부의 입력값 출력값
1 1 1 1
0 1 1 0
1 0 1 0
0 0 1 0
1 1 0 0
0 1 0 0
1 0 0 0
0 0 0 0
이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 연산설정전류에 의한 스핀토크에 의해 일 방향의 자화가 발생하며, 출력단이 형성된 하나 이상의 연산재설정부; 및
    상기 연산재설정부 상에 형성되며, 입력전류에 의한 스핀토크에 의해 상기 일 방향의 자화가 발생하는 하나 이상의 입력부
    를 포함하며,
    상기 연산재설정부는,
    상기 연산설정전류가 흐르는 연산재설정전극층; 및
    상기 연산재설정전극층 상에 형성되며, 상기 연산설정전류에 의해 상기 일 방향의 자화가 발생하는 연산재설정자성층;
    을 포함하며,
    상기 연산재설정전극층에 상기 출력단이 형성되고,
    상기 입력부는,
    상기 연산재설정부 상에 형성되며, 상기 일 방향의 자화가 발생하는 입력자성층; 및
    상기 입력자성층 상에 형성되며, 상기 입력자성층의 자화를 발생시키기 위한 상기 입력전류가 흐르는 입력전극층
    을 포함하며,
    상기 연산재설정부의 자화 방향과 상기 입력부의 자화 방향이 평행인지 아니면 반평행인지에 기초하여 상기 출력단의 출력전압이 결정되는 연산 기능 로직 소자.
  2. 제1항에 있어서,
    상기 연산재설정부 및 입력부의 자화 방향은 수직 방향 및 수평 방향 중 어느 하나인 것을 특징으로 하는 연산 기능 로직 소자.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 연산재설정부는 하나이고,
    상기 입력부는 하나이며,
    상기 연산재설정부의 자화 방향과 상기 입력부의 자화 방향이 평행일 때의 상기 출력전압의 값(Vp)은, 상기 연산재설정부의 자화 방향과 상기 입력부의 자화 방향이 반평행일 때의 상기 출력전압의 값(Vap)보다 크며,
    상기 출력전압의 값이 Vp일 때 출력값을 '1'로 설정하고, 상기 출력전압의 값이 Vap일 때 상기 출력값을 '0'로 설정함으로써 부정(NOT) 논리 연산을 수행하는 것을 특징으로 하는 연산 기능 로직 소자.
  6. 제1항에 있어서,
    상기 연산재설정부는 하나이고,
    상기 입력부는 복수이고, 상기 연산재설정부 상에 수평 방향으로 배열되며,
    상기 연산재설정부의 자화 방향은 상기 복수의 입력부에 대해 동일하게 설정되는 것을 특징으로 하는 연산 기능 로직 소자.
  7. 제6항에 있어서,
    상기 입력부는 제1 입력부 및 제2 입력부를 포함하고,
    상기 제1 입력부측에 위치한 상기 연산재설정부의 일단은 접지전압에 연결되고, 상기 출력단은 수평 방향에서 상기 연산재설정부의 일단과 대향하고 상기 제2 입력부측에 위치하며,
    상기 제1 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행이고, 상기 제2 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행일 때의 상기 출력전압의 최대값(Vmax)과, 상기 제1 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 반평행이고, 상기 제2 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행일 때의 상기 출력전압의 제1값(V1)과, 상기 제1 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행이고, 상기 제2 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 반평행일 때의 상기 출력전압의 제2값(V2)과, 상기 제1 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 반평행이고, 상기 제2 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 반평행일 때의 상기 출력전압의 최소값(Vmin)이 다음의 관계를 만족하는 것을 특징으로 하는 연산 기능 로직 소자.
    Vmax > V1 > V2 > Vmin
  8. 제7항에 있어서,
    상기 연산재설정부의 자화 방향이 업 방향이고,
    기준전압(Vref)이, 상기 출력전압의 최대값(Vmax)과, 상기 출력전압의 제1값(V1)의 사이로 설정되고,
    상기 출력전압이 상기 기준전압보다 크면 출력값을 '1'으로 설정하고 상기 출력전압이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 앤드(AND) 논리 연산을 수행하는 것을 특징으로 하는 연산 기능 로직 소자.
  9. 제7항에 있어서,
    상기 연산재설정부의 자화 방향이 업 방향이고,
    기준전압(Vref)이, 상기 출력전압의 제2값(V2)과, 상기 출력전압의 최소값(Vmin)의 사이로 설정되고,
    상기 출력전압이 상기 기준전압보다 크면 출력값을 '1'으로 설정하고 상기 출력전압이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 오어(OR) 논리 연산을 수행하는 것을 특징으로 하는 연산 기능 로직 소자.
  10. 제7항에 있어서,
    상기 연산재설정부의 자화 방향이 다운 방향이고,
    기준전압(Vref)이, 상기 출력전압의 최대값(Vmax)과, 상기 출력전압의 제1값(V1)의 사이로 설정되고,
    상기 출력전압이 상기 기준전압보다 크면 출력값을 '1'으로 설정하고 상기 출력전압이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 노어(NOR) 논리 연산을 수행하는 것을 특징으로 하는 연산 기능 로직 소자.
  11. 제7항에 있어서,
    상기 연산재설정부의 자화 방향이 다운 방향이고,
    기준전압(Vref)이, 상기 출력전압의 제2값(V2)과, 상기 출력전압의 최소값(Vmin)의 사이로 설정되고,
    상기 출력전압이 상기 기준전압보다 크면 출력값을 '1'으로 설정하고 상기 출력전압이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 낸드(NAND) 논리 연산을 수행하는 것을 특징으로 하는 연산 기능 로직 소자.
  12. 제6항에 있어서,
    상기 입력부는 제3 입력부, 제4 입력부 및 제5 입력부를 포함하고,
    상기 제3 입력부측에 위치한 상기 연산재설정부의 일단은 접지전압에 연결되고, 상기 출력단은 수평 방향에서 상기 연산재설정부의 일단과 대향하고 상기 제5 입력부측에 위치하여, 3항 논리 연산을 수행하는 것을 특징으로 하는 연산 기능 로직 소자.
  13. 제12항에 있어서,
    상기 연산재설정부의 자화 방향은 업 방향이고,
    기준전압이, 상기 제3 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행이고, 상기 제4 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행이고, 상기 제5 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행일 때의 상기 출력전압의 값과, 상기 제3 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 반평행이고, 상기 제4 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행이고, 상기 제5 입력부의 자화 방향과 상기 연산재설정부의 자화 방향이 평행일 때의 상기 출력전압의 값의 사이로 설정되고,
    상기 출력전압이 상기 기준전압보다 크면 출력값을 '1'으로 설정하고 상기 출력전압이 상기 기준전압보다 작으면 출력값을 '0'으로 설정함으로써 3항 앤드(AND) 논리 연산을 수행하는 것을 특징으로 하는 연산 기능 로직 소자.
  14. 제1항에 있어서,
    상기 연산재설정부와 상기 입력부는 각각이 복수이고 수평 방향으로 배열되며, 상기 연산재설정부와 상기 입력부는 수직 방향으로 서로 대응하도록 형성되고,
    상기 복수의 연산재설정부의 자화 방향은 서로 독립적으로 설정되는 것을 특징으로 하는 연산 기능 로직 소자.
  15. 제14항에 있어서,
    상기 복수의 연산재설정부는,
    상기 연산설정전류가 흐르는 연산재설정전극층; 및
    상기 연산재설정전극층 상에 수평 방향으로 소정의 간격을 두고 형성되며, 상기 연산설정전류에 의해 상기 일 방향의 자화가 발생하는 복수의 연산재설정자성층;
    을 포함하며,
    상기 복수의 연산재설정자성층의 일부에는 일 방향의 전압이 인가되어, 상기 전압이 인가된 일부의 연산재설정자성층과, 상기 전압이 인가되지 않은 나머지의 연산재설정자성층은 상이한 자기이방성을 갖고,
    상기 연산설정전류에 의해 상기 일부의 연산재설정자성층과 상기 나머지의 연산재설정자성층의 자화 방향이 반대로 설정되는 것을 특징으로 하는 연산 기능 로직 소자.
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