TW201030744A - Gate level reconfigurable magnetic logic - Google Patents

Description

201030744 六、發明說明： 【發明所屬之技術領域】 本發明係關於可程式化邏輯，且更具體言之係關於使用 自旋轉移力矩磁阻隨機存取記憶體（STT MRAM)之可再程 式化邏輯。 【先前技術】 可程式化邏輯陣列（PLA)為用以實施組合邏輯電路之可 程式化裝置。該PLA具有一組可程式化「AND」平面，該 組可程式化「AND」平面連結至一組可程式化「OR」平 面，可接著有條件地對該等「OR」平面求反以產生一輸 出。此布局允許合成大量邏輯功能，包括「XOR」或更複 雜之組合功能。在製造期間以與ROM相同之方式對許多 PLA進行遮罩程式化。此情形對於嵌入較複雜積體電路（諸 如，微處理器）及眾多積體電路中的PLA尤為適用。可在製 造後經程式化之PLA稱為FPLA(場可程式化PLA)或 FPGA(場可程式化閘陣列）。在製造了 FPGA之後，FPGA互 連件僅可由用戶或設計者程式化一次以實施任何邏輯功 能-因此稱為「場可程式化」。FPGA通常進行較緩慢且相 比其特殊應用積體電路（ASIC)配對物可能汲取（draw)較多 電力。 對於FPGA，存在晶片空間之專用於額外負擔或未使用 之相當大的部分。舉例而言，為了適應需要「AND」閘邏 輯及「OR」閘邏輯之特定選擇或混合的特定應用，該兩 者必須可用於通用晶片中，且僅該應用所需要之彼等組件 142626.doc 201030744 為有線的’或在程式化時間經「預燒」β 磁阻隨機存取記憶體（mram)為基於夾在兩個磁性層之 間的氧化物之穿隧電阻的記憶體元件。當該兩個層中之磁 化平行時，穿隧電阻為「低」，且此稱作狀態〇。當該兩個 層中之磁化反平行時，穿隧電阻為「高」，且此稱作狀態 1。在MRAM中，一個層在裝置壽命期間為固定的，且另 一層為「自由」層，該「自由」層可藉由可定址寫入線改 變以產生一能夠重新對準或「翻轉」極化方向之磁場。狀 態〇或狀態1可藉由用一分壓器電路相對於已知參考電阻量 測MRAM之電阻而確定。儘管該MRAM可重新寫入，但其 狀態為非揮發性的，且因此不需要持續電力。 然而’ MRAM記憶體需要切換與電池供電之攜帶型裝置 不相容之功率位準，且無法達成伴隨當前愈來愈高之裝置 間距密度而所需之良好調整。 目¥丨’不存在於依賴非揮發性磁性記憶體類型元件之單 元之口疋拓撲組態内提供可再程式化邏輯的邏輯電路。基 於前文，熟習此項技術者將瞭解存在對提供可針對較高裝 置間距密度來調整之非揮發性且可重組態（亦即，可再程 式化）之系統的需要。 【發明内容】 揭示一種可再程式化邏輯裝置及其形成方法，其係基於 使用自旋力矩轉移（STT)MRA]V^件來實施邏輯功能。STT MRAM用以替代習知FPGA或pLA裝置來實施諸如「〇R」 閘、「AND」閘、「N0R」閘及「NAND」閘的邏輯。該邏 142626.doc 201030744 輯之組態可藉由在無需改變拓撲之情況下再程式化stt MRAM之狀態來改變以提供一不同組的邏輯操作。此外， 當斷電時保持該邏輯組態，且當通電時恢復同一組態。 STT MRAM元件為-接面，其包含磁性膜、氧化物膜及 磁性膜之夾層，該夾層類似於習知橢圓狀結構， 但可調整至更小尺寸。與習&MRAM類似，STT厘尺八“具 有磁性膜之一固定層及一自由（可寫入程式化）層。該自由 層係借助於直接通過該接面之寫入電流之電子自旋極化的 自旋力矩轉移來程式化，而非藉由一由外部電流誘發之磁 場來程式化。STT MRAM優於習知厘!1八]^之另一優點係由 較j大小之裝置中所需要之較低寫入電流提供，同時致能 通過接面之較高電流密度，從而使寫入程式化步驟更有效 且更可靠地產生一所要狀態（「1」或「〇」）。 儘管關於磁性隨機存取記憶體（且更特定言之為自旋力 矩轉移磁阻穿隧接面磁性隨機存取記憶體）描述本文中所 呈現之實施例，但可預期所描述之特徵亦被應用至包括以 下裝置之此等裝置··相變隨機存取記憶體（PCRAM)、基於 電阻之隨機存取記憶體（R_RAM)，或可以非揮發性方式錯 存基於電阻之電可程式化記憶體狀態的任何裝置（亦即， 在無持續電力的情況下，其可藉由電效應、磁效應、電磁 (例如，光學）效應或該等物理效應之組合程式化至複數個 狀態）。 前文已頗為廣泛地概述了本發明之特徵及技術優點，以 便更好地理解以下之本發明之實施方式。下文將描述形成 142626.doc 201030744 本發明之中請專利範圍之主題的本發明之額外特徵及優 點。熟習此項技術者應瞭解，所揭示之概念及特定實施例 可易於用作修改或設計用於執行本發明之相同目的之其他 結構的基礎。熟習此項技術者亦應認識到，此等等效構造 並不背離在隨附申請權利範圍中所閣述之本發明的精神及 範脅。當結合隨附圖式考慮時’自以下描述可更好地理解 據信為本發明所特有之新賴特徵（關於其組織及操作方法） 卩及其他目標及優點1而，應明確理解，僅出於說明及 描述目的而提供諸圖中之每一者，且並不意欲將其作為本 發明之限制的定義。 【實施方式】 為了獲得對本發明之更完整理解，現結合隨附圖式來參 看以下描述。 揭示一種邏輯閘陣列，其係基於可以可程式化方式重組 態以提供非揮發性「and」、「nand」、「〇r」及「n〇r」 φ 邏輯功旎性之STT MTJ MRAM單元。類似可再程式化邏輯 功迠性可使用如以上所指示之可再程式化記憶體元件的其 他形式來達成，且係在本發明之預定精神内。然而，出於 描述簡易之目的，本文中將STT MTJ MRAM描述為例示性 實施例’且並非限制性的。 MTJ具有如下特性：可藉由改變_(「自由」）磁性層（藉 由一薄的非導電氧化物層使其與第二「固定」磁性層分 離）之相對磁化方向來更改通過接面之電子電流（electr〇n current flow)的電阻。該電阻係由電子穿隧通過該氧化物 142626.doc 201030744 的能力來確定。當該兩個磁性層經平行磁化時，該電阻為 「低」（狀態〇)。當該兩個磁性層經反平行磁化時，該電阻 為「高」（狀態1)。在STT MTJ中，可藉由經由發送自旋極 化電子之足夠密度的高電流直接通過接面來將所要磁化方 向寫入至自由層而切換接面的電阻狀態。該電流足以影響 自由層但不影響固定層。 圖1顯不可有利地使用本發明之實施例的例示性無線通 信系統100。為達成說明之目的，圖1顯示三個遠端單元 120、130及150以及兩個基地台140。應認識到，典型無線 通信系統可具有更多遠端單元及基地台。遠端單元12〇、 130及150包括STT MTJ MRAM記憶體晶片125A、125B及 125C’該等晶片為如以下所進一步論述之本發明實施例。 圖1顯示自基地台140至遠端單元120、130及150的前向鏈 路信號180及自遠端單元120、130及150至基地台14〇的反 向鏈路信號190。 在圖1中’將遠端單元120顯示為行動電話，將遠端單元 130顯示為攜帶型電腦，且將遠端單元15〇顯示為無線區域 迴路系統中之固定位置遠端單元。舉例而言，該等遠端單 元可為手機、掌上型個人通信系統（PCS)單元、諸如個人 資料助理之攜帶型資料單元或諸如儀錶讀取設備之固定位 置資料單元。儘管圖1說明根據本發明之教示的遠端單 元，但本發明並不限於此等例示性說明的單元。本發明之 實施例可適當地用於包括記憶體晶片的任何裝置中。 圖2顯示磁性穿随接面MTJ 200之基本元件。圖2八顯示 142626.doc 201030744 處於平行磁化低電阻狀態之習知磁性穿隧接面MTJ之基本 元件。圖2B顯示處於反平行磁化高電阻狀態之習知磁性穿 隧接面MTJ之基本元件。MTJ 200包含一固定磁化層（亦 即，固定層210)、一自由層211及一障壁層212。固定層 210為在裝置壽命期間具有固定磁化方向的磁性層。自由 層211為磁化方向可由所施加之穿隧寫入電流之方向更改 的磁性層。障壁層212為足夠薄以許可視以下所描述之條 件而疋的來自固定層21〇或自由層211之電子之穿隨的介電 層。障壁層212可為諸如氧化物（例如，MgO)之許多絕緣體 材料中之一或多者。通常，可使固定層21〇、障壁層212及 自由唐211之堆疊成形為平坦橢圓體之形式，其中極化方 向優先地且大體上沿該橢圓體之主軸，且平行於其上形成 該堆疊之基板的表面。 大體上將此組態應用至習知MRAM以及STT MTJ MRAM ’其中差別在於，對於stt MTJ MRAM而言無需外 部磁場來將極化狀態寫入至MTJ 200。 圖3A顯示處於1-電晶體u_MTJ(l-T/l-MTJ)組態中之 MRAM電路300(例如，STT MTJ)，其包括一接面MTJ 3 01。MTJ 301具有鄰近於反鐵磁體313之固定層210，該固 疋層210為導電的且在裝置壽命期間保持其磁化。反鐵磁 體313確定固定層210之磁性極化的對準。另外，MTJ 3〇1 具有鄰近於反鐵磁體313之電極318及用於連接至外部電路 之鄰近於自由層211的電極315。經由電極318，MTJ 3 01連 接至電晶體317之汲電極》電晶體317之源電極連接至源極 142626.doc 201030744 線316。電晶體317之閘電極連接至字線314。字線3i4控制 電晶體317之閘。位元線335及源極線3 16設定電子流之方 向。MTJ 301之自由層211連接至位元線335。在位元線335 與源極線316之間施加（任一極性之）電壓Vdd。電晶體317 充當一開關。當經由字線3 14將電壓施加至電晶體317之閘 時，電流將在位元線335與源極線316之間流動（如由障壁 212上之穿隧電阻所調節，其視自由層211之STT誘發之極 化而定）。 在寫入模式中，使VDD足夠大以產生足夠電流密度之自 旋極化電子流從而切換自由層211之磁化。通過MTJ 3〇i之 電子電流方向確定自由層2Π中之誘發極化方向。在讀取 模式中，vDD較小，且電流密度不足以更改自由層21 i中之 極化。 在圖3B中，將位元線335電壓設定為Vdd(假設為正電壓） 且源極線316接地，使得在字線314提供閘電壓Vg以接通電 晶體317之導電路徑時常規電流自位元線335流動至源極線 316(亦即’電子自源極線316流動至位元線335) ^當足 夠大時，此方向上之電流寫入自由層211使其極化平行於 固定層210，從而將MTJ 301置於低電阻狀態（〇)(具有電阻 Rmtj(O))。在圖3C中，當藉由以電壓Vg確證（assert)字線 314、藉由以VDD將源極線316設定為高及藉由將位元線335 電壓設定為較低來接通電晶體317之閘時，電子在自位元 線335源極線316(亦即，自自由層211至固定層21〇)之相反 方向上流動，將自由層211切換至反平行極化狀態，從而 142626.doc . ,n. 201030744 將MTJ 301置於冑電阻狀態⑴（其中電阻Rmtj⑴心⑽）。 如以下所描述，STT MRAM MTJ可用作閘邏輯元件，閘 邏輯兀件（諸如）可用於每個此種閘邏輯元件均可經再程式 化之閘邏輯中。因此，可回應於寫入指令而動態地重組態 包括此種可再程式化邏輯之裝置以支援特定應用之要求。 可程式化邏輯空間之此可再用性許可晶片空間之非常有效 之使用。此外，該邏輯程式為非揮發性的，亦即，不需要 備用電力。 圖4A為根據本發明之一實施例的使用四個STT MTJ接面 J-1至J-4之四輸入閘邏輯4〇〇的實例。圖4A僅顯示接面w至 J-4，但各自亦可包括一可藉由一至電晶體間之字線信號 以圖3A中所指示之方式切換的單獨電晶體（未圖示卜四輸 入閘邏輯400類似於習知FPGA四輸入邏輯區塊，除了每一 單元之狀態及對應電阻可被重組態（如以上所描述）之外。 實際上，可能僅需要兩個輸入，例如，A及B。額外反相 • 器（未圖示）可提供兩個額外並列輸入八_及8。 在讀取模式中（亦即，在邏輯操作期間），可分別地將可 識別為A、A_、B&B_之輸入施加至接面j-丨至，其中， 若A=1，則A_=0，等等。此等邏輯輸入之電壓位準小於寫 入電壓，使得不改變接面；_1至厂4之磁化電阻狀態。每一 接面可處於0狀態或丨狀態中。因此，接面^^0)處於「〇」 狀態，且J-N，（l)處於「1」狀態。 當將輸入[A、A—、B及BJ分別施加至M至j_4且將EVAL 信號電壓％施加至電晶體開關417之閘時，適量電流將流 142626.doc 12 201030744 經電晶體開關417。電流量係由輸入信號[A、A_、b&bj 之電壓（出於例示性目的，此處假設其為Vdd或〇，其中Vdd 處於唯讀位準且不引起極化改變，如以上所指示）、接面j_ 1至J-4之有效電阻及電晶體417之有效電阻〜確定。接面 至J-4之有效電阻為並聯的，且接面Μ至j_4之有效淨並聯 電阻與電晶體417之RT串聯。至八及/或B = 1之輸入可為高 (例如，電壓=VDD)’或該輸入可為a及/或B=〇(例如，電壓 =0)。將在電晶體開關417上所量測的電壓¥饩在求和線42〇 處量測）輸入至一可包含（例如）兩個飽和放大反相器43〇及 440之感測器電路，其可用以針對所施加信號確定邏輯輸 出F及F_的真值表，如以下所描述。 圖4B為圖4A之例示性邏輯電路的等效電路。當EVA]L電 壓E將電晶體開關417接通至導電狀態時，接面j—丨至j_4可 由其個別等效電阻Rw至Rw表示，且電晶體開關417由等 效電阻RT(418)表示。流經接面至j_4之所有電流之總和 (例如，IT)流經求和線420至電晶體開關418，且接著接 地。求和線420處之電壓％根據乂产17><1^來確定總電流。 對應於每一狀態，接面至j_4可具有有效電阻心^至， 其中R〗-N(0)為處於〇狀態之接面j_N的電阻（其為「低」電 阻）且R】_N，（1)為處於1狀態中之接面j_N，的電阻（其為「高」 電阻）。為了說明如何使用圖4A之拓撲以可重組態之方式 來實施各種邏輯功能，借助於參看圖仞之等效電路而呈現 實例。為帛單起見，關於!⑴及&之值以及輸 入A及B之電壓位準作出以下假設： 142626.doc -12- 201030744 令 Rj-N(〇)=R0 ’ Rj_n，⑴=5*R(^Rt(418卜R〇/1〇。此等電 阻值可包括寄生電阻（例如，線電阻及接面開關電阻），且 可有效地將其視為確定元件之電響應的複合 電阻值。 令·當將A及/或B設定為=4時，Va及/或Vb=Vdd，其中 Vdd為讀取位準電壓。 令·當將A及/或B設定為=〇時，Va及/或％=〇。 實例1

假設將而接面J1至J4設定為狀態Π，(M，〇]。因此，相應 電阻為 RjWDmr。’ Rj.2(0)=r〇，&⑴=5RdRj 4(〇)=R〇。 對於A、B之所有四個可能組合及量值Vdd之所得四個輸入 電壓[A，-A，B，_B]，在表1中顯示所量測電壓％。 表1 針對接面狀態[1，〇，1，〇]之電晶體電壓¥7對輸入八、]3 A A~ B B Vt/Vdd 1 0 1 0 0.18 1 0 0 !__ 0 0.42 042 ~ 0 U 1 0 1 0.67 圖5Α為關於表1中所顯示之輸入之可能組合的電塵輸出 VT(A，B)的代表性曲線，假定四個STT MTJ接面Η至之 狀態設定為[丨，0，1，0]。可相對於輸入狀態A、B來指示 (index)輸出電壓（亦即，作為Vt(a，b))。反相器43〇接收來 自求和線420之電壓Vt(A，B)。若Vt(a，b)超過臨限電壓， 則反相器430可經設定以觸發—輸出。反相器43〇接著可放 大該輸入以視該輸入而輸出邏輯丨位準或邏輯〇位準（例 142626.doc -13- 201030744 如，VDD或〇)。第二反相器440使反相器43 0之輸出反相。F 為來自反相器440之輸出且F 一為來自反相器43〇之輸出。若 反相器430經設定以基於在VT(1，0)與Vt(〇,〇)之間的臨限電 壓而觸發，則得到表2中之真值表。如表丨中所顯示， VT(l，0)=VT(〇，l)。可見，F等同於邏輯r N〇R」且？—等同 於邏輯「或」。 表2 接面狀態[1，0，1，0]對輸入A、B之真值表 臨限電壓設疋於 A B F F 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 0 rNORj 「OR」 或者，若反相器430經設定以基於在乂饩込”與ντ(1，0)之 間的臨限電壓觸發’則得到表3中之真值表。藉由檢驗可 見，F遵照「NAND」邏輯且F_遵照「AND」邏輯。 因此可見，藉由設定為[1,0，1，0]之MTJ接面的組合及控 制關於反相器430之臨限電壓，可實現四個邏輯功能 「AND」、「NAND」、「OR」及「NOR」。在下一實例中， 可將MTJ接面重組態為不同電阻狀態且藉由檢驗而確定所 得邏輯。 表3 接面狀態[1，0，1，0]對輸入A、B之真值表 臨限電壓設定於\^(1，1)與乂7(1，0)之間 142626.doc 14- 201030744 A B F _F 1 1 0 1 1 0 1 0 0 1 1 0 0 卜0 1 0 厂NANDj 厂AND」 實例2

假設將MTJ接面J-1至j_4設定為狀態[〇，〗，〇，”。因此，相 應電阻為υ〇)=κ_0，rJ2(i)=5R〇 , Rj3(〇)=R〇aR口⑴= 5R〇。使用與以上相同之分析，圖5B為關於輸入之可能組 合之電壓輸出VT(A,B)的代表性曲線，假定四個STT MTJ 接面j-i至j-4之狀態設定為[o’m]。注意，與Vt(〇,〇)為最 高之第-實例相比較，此處Vt(U)為最高輸出。若反相器 430經設定以在％〇，〗）與Vt(1，〇)之間觸發且相應地輸出 VDD或0，則得到表4中之真值表。可見，f等同於邏輯 「AND」且F—等同於邏輯「NAND」。 表4

接面狀態[0，1，0，1]對輸入八、；8之真值表 臨限電壓設定於乂7(1，1)與¥1<1，〇)之間

類似地，若反相器430經設定以A> ^ 基於在 Vt(1，〇)與 VT(〇,0) 之間的臨限電壓觸發，則得到表5 ) 咏 I具值表。可見，F盘 4同於邏輯「OR」且F—等同於邏輯「N〇R 。 ，、 142626.doc 15 201030744 表5 接面狀態[〇，1，〇，1]對輸入八、]8之真值表 臨限電壓設定於VT(1，0)與ντ(0,0)之間 A B F F 1 1 1 0 1 0 1 0 一 0 i 1 0 0 0 Γ 〇 1 「「OR」 厂 NORj 可使用MTJ接面配置額外組態以達成可再程式化之非揮 發性邏輯。舉例而言’電晶體417可由一與MTJ接面至& 4之平行陣列串聯之MTJ接面替代。MTJ接面可大體上與參 看圖3 A所描述之接面相同，但在此處充當一具有可程式化 電阻之開關。如以上所描述，反相器430及440充當感測 器’其基於提供至反相器430之臨限電壓位準及大體上以 如以上所描述在電晶體417之汲極處獲得VT的相同方式在 對應於MTJ開關之位元線335處獲得之經偵測電壓ντ而觸 發邏輯輸出。可接著將MTJ開關程式化為兩個不同電阻狀 態’其具有使電壓VT(A，B)偏移及調整電壓VT(A,B)之效 ® 應。因此’可進一步藉由經由使用MTJ開關使輸出電壓位 準及調整範圍相對於臨限電壓位準而偏移來控制該等邏輯 輸出。 或者，可將電晶體開關與MTJ開關之組合配置為串聯及/ 或並聯組態以相對於觸發臨限位準而提供對輸出電壓之更 精細程度之控制。可瞭解，此組合致能邏輯電路之間的效 能調平，該等邏輯電路可能歸因於製造公差而具有（例如） 142626.doc -16 - 201030744 元件之有效電阻之變化。 圖6為根據本發明之實施例的以可程式化方式組態閘邏 輯之方法的流程圖。方法600以選擇閘邏輯400中之每_ MTJ接面（例如，J1至J4)之對應於閘邏輯400需要遵照之選 定邏輯功能行為的電阻狀態之第一步驟（P6〇1)開始。接著 將用以設定MTJ之電阻狀態之足夠量值的適當寫入信號位 準VDD施加至每一以刃；1至；4(1>6〇2)。Vdd之極性及因此電 • 流之方向可相應地確定電阻狀態。 圖7為根據本發明之一實施例之操作可重組態閘邏輯之 方法的流程圖。方法700以指定待施加至閘邏輯4〇〇中之每 一 MTJ(例如，；1至14)之輸入的邏輯（亦即，〇或1：)輸入信號 (步驟P701)開始。該等邏輯輸入信號位準之量值不足以改 變MTJ J1至j4之電阻狀態。將該等邏輯輸入信號施加至個 別接面輸入（P702)。根據圖4B之等效電路分析，通過]^^ J1至J4之電流的總和在通過評估開關4〗8期間產生一出現 φ 於3平估開關41 8之輸入處的電壓信號輸出（p7〇3 )。經偵測 之電壓信號輸出被輸入至包含反相器430及440的感測器電 路。反相器亦接收電壓參考信號（P704)，其視出現於反相 器430之輸入處之經偵測電壓信號而確定反相器43〇的邏輯 輸出。反相器430及440基於經偵測電壓信號及電壓參考信 號而輸出個別邏輯輸出信號（p705)。因此，MTJ ;1至14之 組態狀態與提供至反相器430之參考電壓的組合確定邏輯 輸入的邏輯輸出。 如一:k熟驾可程式化邏輯陣列設計之技術者將認識到， 142626.doc 201030744 當適當地將MTJ接面之單元程式化時，藉由組合由圖4八之 邏輯電路提供的基本邏輯操作可實現較複雜的邏輯功能 (例如，「乂〇11」、「又1^011」，等等）。可進一步瞭解，可實 現更複雜的邏輯功能。舉例而言，可藉由四個以上之STT MTJ單元來組態相同數目個輸入，以視每一單元之狀態及 觸發位準而獲得邏輯功能行為。 因此，般熟習可程式化邏輯陣列設計之技術者可瞭 解，可將以上所描述之STT MTJ接面組合至包含用以實施 與FPGA及相關PLA相同之功能性之具有高可再程式化性 控制程度之閘邏輯的單元陣列中。為以上所描述之真值表 之等效物的查詢表（LUT)為此種實施之一實例。此外，可 瞭解，為達成執行複雜邏輯操作的目的，該等閘邏輯陣列 亦可在需要時經再程式化，亦即，複數個單元中之該等接 面中的每一者可以重組態方式在兩個狀態之間切換，使得 由相同陣列可實現不同邏輯處理。 雖然已詳細描述本發明及其優點，但應理解，在不背離 由隨附中請專利範圍所定義之本發明之精神及料的情況 下，可在本文中進行各種改變、替代及更改。此外，本申 請案之㈣並不意欲限於說明書中所描述之過程、機器、 製物質組成、手段、方法及步驟的特定實施例。如一 般熟習此項技術者將易於自 本發明，可利用目前存在或 描述之對應實施例大體上相 的過程、機器、製造、物質 本發明之揭示内容瞭解，根據 曰後將開發之執行與本文中所 同功能或達成大體上相同結果 組成、手段、方法或步驟。因 142626.doc •18- 201030744 此，隨附申請專利範圍意欲在其範疇中包括此等過程、機 器、製造、物質組成、手段、方法或步驟。 【圖式簡單說明】 圖1顯示可有利地使用本發明之實施例之例示性無線通 信系統； 圖2A顯示處於平行磁化低電阻狀態之習知磁性穿隧接面 MTJ的基本元件； 圖2B顯示處於反平行磁化高電阻狀態之習知磁性穿隧接 ® ® MTJ的基本元件； 圖3A顯示根據本發明之一實施例的處於1-電晶體/1-MTJ(1-T/1-MTJ)組態中之STT MTJ MRAM單元； 圖3B說明根據圖3 A之架構的用於針對低電阻平行極化 狀態而程式化MTJ之例示性電路組態； 圖3C說明根據圖3A之架構的用於針對高電阻反平行極 化狀態而程式化MTJ之例示性電路組態； 圖4A為根據本發明之一實施例的使用四個STT MTJ單元 之四輸入邏輯電路的實例； 圖4B為圖4A之例示性邏輯電路的等效電路； • 圖5A為針對圖3至圖4之四個STT MTJ單元設定之例示性 [1，0，1,0]狀態的電壓輸出； 圖5B為針對圖3至圖4之四個STT MTJ單元設定之例示性 [0,1,0,1]狀態的電壓輸出； 圖7為根據本發明之一實施例的以可程式化方式組態閘 邏輯之方法的流程圖；及 142626.doc -19- 201030744 圖8為根據本發明之一實施例的操作可重組態閘邏輯之 方法的流程圖。 【主要元件符號說明】 100 無線通信系統 120 遠端單元 125A STT MTJ MRAM記憶體晶片 125B STT MTJ MRAM記憶體晶片 125C 8丁丁]^17]^11八]^記憶體晶片 130 遠端單元 140 基地台 150 遠端單元 180 前向鏈路信號 190 反向鍵路信號 200 磁性穿隧接面MTJ 210 固定層 211 自由層 212 障壁層/障壁 300 MRAM電路 301 接面MTJ 313 反鐵磁體 314 字線 315 電極 316 源極線 317 電晶體 142626.doc 20- 201030744

318 335 400 418 420 430 440 J-l J-2 J-3 J-4 電極 位元線 四輸入閘邏輯 電晶體開關/評估開關 求和線 飽和放大反相器 飽和放大反相器/第二反相器 MTJ接面 MTJ接面 MTJ接面 MTJ接面

142626.doc •21 -

Claims (1)

1. 201030744 七、申請專利範圍： 1. 一種非揮發性可再程式化閘邏輯，其包含一非揮發性之 基於電阻的記憶體單元。 2. 如請求項丨之閘邏輯，其中該非揮發性之基於電阻的記 憶體單元包含： 並聯之複數個可重組態之非揮發性之基於電阻的接面 電路’每一非揮發性可重組態之基於電阻的接面電路經 組態以接收一輸入邏輯信號；及 一評估開關’其與該複數個非揮發性可重組態之基於 電阻的接面電路串聯，其中該評估開關經組態以基於該 複數個非揮發性可重組態之基於電阻之接面電路之電阻 狀態之一組態而提供一輸出信號。 3. 如請求項2之閘邏輯，其中該評估開關為一選定串聯及/ 或並聯組合中的一或多個電晶體。 4. 如請求項2之閘邏輯，其中該評估開關為一選定串聯及/ 或並聯組合中之一或多個非揮發性可重組態之基於電阻 的接面電路。 5·如請求項2之閘邏輯，其中該評估開關為一選定串聯及/ 或並聯組合令之-或多個電晶體及/或一或多個非揮發性 可重組態之基於電阻的接面電路。 6·如請求項2之閘邏輯，其中該等非揮發性可重組態之基 於電阻的接面電路包含以下各項中之一或多者：相變隨 機存取記憶體（KRAM)電路、基於電阻之隨機存取記憶 體（R-RAM)電路、磁阻隨機存取記憶體（mram)電路， 142626.doc 201030744 及自旋轉移力矩磁阻穿隧接面MRAM(STT MTJ MRAM) 電路。 7.如請求項6之閘邏輯，其中該STT MTJ MRAM電路包 含： 一磁性穿隧接面（MTJ);及 一第一金屬互連件，其經組態以將一位元線寫入信號 及/或一輸入讀取信號提供至該MTJ，其中該位元線寫入 信號組態該MTJ之電阻狀態，且該輸入讀取信號經施加 以確定該電阻狀態。 8.如請求項7之閘邏輯，進一步包含一開關，其以可操作 方式搞接至該MT J及一源極線，以針對一讀取及/咬寫入 操作而許可電流流經該MTJ。 9.如請求項7之閘邏輯，其中該MT J包含： 一頂部電極，其與該金屬互連件通信； 一自由磁化層，其鄰近於該頂部電極； 一穿隧障壁側層，其鄰近於該自由磁化層； 一固定磁化層，其鄰近於該穿隧障壁層；及 一鄰近該固定磁化層之底部電極，其與該開關通信。 10.如請求項2之閘邏輯，其中該評估開關包含： 一第二金屬互連件，其與該複數個並聯之可重組熊之 非揮發性之基於電阻的接面電路串聯通信；及 -開關元件’其具有-與該第二金屬互連件通信的源 電極、一經組態以接收一控制信號從而改變該開關元件 之一導電路徑之一電阻狀態的閘電極，及一汲電極，其 142626.doc ·!· 201030744 中該開關元件係選自至少一電晶體、一 MRAM單元及一 STT MTJ MRAM單元。 11. 如請求項10之閘邏輯，進一步包含一感測器電路，該感 測器電路經組態以偵測該第二金屬互連件處之電壓，接 收一選定臨限電壓’且基於該經偵測電壓及該選定臨限 電壓而輸出該選定的一或多個邏輯信號。 12. 如請求項11之閘邏輯’其中該感測器之該等輸出信號包 含一邏輯1及/或一邏輯〇。 ® 13. 一種重組態一非揮發性可再程式化閘邏輯的寫入方法， 該閘邏輯包含一非揮發性之基於電阻的記憶體單元，其 中該非揮發性之基於電阻的記憶體單元包含並聯之複數 個可重組態之非揮發性之基於電阻的接面電路，每一非 揮發性可重組態之基於電阻的接面電路經組態以接收一 輸入邏輯信號，該方法包含： 將一寫入輸入信號施加至該複數個並聯可重組態之非 φ 揮發性之基於電阻的接面電路中的每一者，其中該寫入 輸入信號之電流方向確定該非揮發性之基於電阻之接面 電路之一電阻狀態。 , 14.如請求項13之寫入方法，進一步包含選擇該等寫入輸入 k號之該方向以確定每一可重組態之非揮發性之基於電 阻之接面電路之一組電阻狀態，該等電阻狀態對應於一 選定邏輯功能。 15. —種操作一非揮發性可再程式化閘邏輯的方法，該閘邏 輯包含一非揮發性之基於電阻的記憶體單元，其中該非 142626.doc 201030744 揮發性之基於電阻的記憶體單元包含並聯之複數個可重 組態之非揮發性之基於電阻的接面電路，該方法包含： 將一讀取輸入信號施加至該複數個並聯可重組態之非 揮發性之基於電阻的接面電路中的每一者，其中該讀取 輸入信號小於一寫入輸入信號之量值，且太小以致無法 改變該非揮發性之基於電阻之接面電路之一電阻狀態。 16.如請求項15之方法，進一步包含： 在該等並聯可重組態之非揮發性之基於電阻之接面

   態而讀取一輸出信號。 17.如請求項16之方法，進一步包含： 進一步包含：

   限參考信號位準

   1及/或一邏輯〇。 千則出佶號及該選定臨 或多個邏輯信號。 其中感測器之輸出信號包含 —邏輯 142626.doc