JP4397184B2 - 演算回路装置および磁性体記憶装置 - Google Patents
演算回路装置および磁性体記憶装置 Download PDFInfo
- Publication number
- JP4397184B2 JP4397184B2 JP2003196430A JP2003196430A JP4397184B2 JP 4397184 B2 JP4397184 B2 JP 4397184B2 JP 2003196430 A JP2003196430 A JP 2003196430A JP 2003196430 A JP2003196430 A JP 2003196430A JP 4397184 B2 JP4397184 B2 JP 4397184B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- current
- circuit
- line
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Hall/Mr Elements (AREA)
- Mram Or Spin Memory Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体素子を利用する回路装置に関し、特に、高速演算機能を実現し、かつ演算結果を不揮発的に記憶する演算回路装置およびそのための記憶素子の構成に関する。
【０００２】
【従来の技術】
不揮発的にデータを記憶する集積化された記憶装置として、ＭＲＡＭ（マグネティック・ランダム・アクセス・メモリ）が知られている。このＭＲＡＭにおいては、データを記憶するために、磁性体薄膜が利用される。メモリセル構造としては、ＭＴＪ（マグネティック・トンネル・ジャンクション；磁気トンネル接合）を利用するＭＴＪセルと、ＴＭＲ（トンネル・マグネト・レジスタンス；トンネル磁気抵抗）効果を利用するＴＭＲセルがある。
【０００３】
ＭＴＪセルにおいては、データ記憶部に、一定方向の固定磁化方向を有する固定磁気層と、トンネルバリア絶縁膜を介して固定磁気層と対向して配置され、その磁化方向が書込データに応じて設定される自由磁気層とが設けられる。磁気トンネル接合部の電気抵抗値が、固定磁気層と自由磁気層との間の磁化方向の相対関係に応じて変化する。具体的に、固定磁気層の磁化方向と自由磁気層の磁化方向とが同一の場合には、両者の磁化方向が異なる場合に比べてその電気的抵抗が小さくなる。したがって、データ読出時、ＭＴＪセルを流れる電流の大きさを検知することにより、記憶データを読出すことができる。
【０００４】
データ書込時においては、ＭＴＪセルにおいて、通常、書込ワード線（デジット線）に一定方向の電流を流し、また、ビット線に書込データに応じた方向に電流を流す。これらの書込ワード線電流およびビット線電流が誘起する磁界により、自由磁気層の磁化方向が設定される。通常、書込ワード線およびビット線は、直交する方向に配置され、これらの直交磁界の合成磁界により、自由磁気層の磁化方向が決定される。
【０００５】
ＴＭＲセルのデータ記憶部においては、反強磁性体層により形成される一定の方向の固定磁界を有する固定磁気層と、書込データに応じてその磁化方向が設定される自由磁気層と、これらの固定磁気層および自由磁気層の間に形成されるトンネルバリア絶縁膜とが設けられる。このＴＭＲセルにおいても、データ記憶部の電気的抵抗値が、ＭＴＪセルの場合と同様、自由磁気層および固定磁気層の磁化方向の相対関係に従って設定される。したがって、このＴＭＲセルにおいても、データ読出時、ＴＭＲセルを介して流れる電流の大きさを検知することにより記憶データの読出を行なうことができる。データ書込時においては、ビット線および書込ワード線を流れる電流が誘起する磁界により、自由磁気層の磁化方向を設定する。
【０００６】
このような磁気抵抗効果を利用するメモリセルの構成は、たとえば特許文献１（特開２００２−２６０３７７号公報）および非特許文献（ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．１２８−１２９、およびＳｌｉｄｅ Ｓｕｐｐｌｅｍｅｎｔ ｐｐ．９４−９５および４０９−４１０、Ｆｅｂ．２０００に示されている。
【０００７】
これらの特許文献１および非特許文献１に示されるメモリセルは、２個の可変磁気抵抗素子と２個の読出トランジスタで構成され、相補データを記憶しまた、読み出すことにより、動作マージンを向上させることを図る。
【０００８】
【特許文献１】
特開２００２−２６０３７７号公報
【０００９】
【非特許文献】
ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．１２８−１２９、およびＳｌｉｄｅ Ｓｕｐｐｌｅｍｅｎｔ ｐｐ．９４−９５および４０９−４１０、Ｆｅｂ．２０００
【００１０】
【発明が解決しようとする課題】
ＴＭＲセルおよびＭＴＪセルいずれにおいても、データ書込時、ビット線および書込ワード線（デジット線）に書込データに応じて電流（書込電流）を流す。この書込電流の大きさは、予め固定的に定められており、２値データ“０”および“１”に応じて、メモリセルの自由磁気層の磁化方向が設定される。
【００１１】
書込データは、ＭＲＡＭ外部から与えられ、ＭＲＡＭ自身は、不揮発的にデータを記憶する能力はあるものの、書込みデータに対して演算処理を施す演算能力は何ら有していない。
【００１２】
また、ＭＲＡＭセルは、データ記憶部の磁性体素子のサイズをＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）よりも小さくすることができるため、そのサイズを小さくすることができ、高密度でメモリセルを配置することが可能である。しかしながら、メモリセルを高密度に配置した場合、メモリセル間の距離が短くなり、磁気ディスターバンスの問題が生じる。すなわち、データ書込時、選択メモリセルへ印加される磁界のリーク磁界が非選択隣接メモリセルへ印加され、この非選択隣接メモリセルの記憶データが書換えられるという問題が生じる。
【００１３】
また、ＭＲＡＭへ与えられるデータは、固定データではなく、演算処理されたデータである場合がある。演算処理装置においては、通常、ＭＯＳトランジスタを用いる論理ゲート回路などが配置される。アナログ演算処理を実行する場合には、演算増幅器などのアナログ演算回路が配置される。このような演算処理装置の占有面積は大きい。また、ゲート遅延などにより処理時間の高速化には限界がある。また、処理結果を記憶するためには、演算処理装置と別の部分に設けられた記憶装置へ処理結果データを転送して格納する必要があり、このデータ転送に要する時間のために、処理システムの性能が低下する。
【００１４】
前述の特許文献１および非特許文献１に示される構成では、相補ビット線に磁気抵抗素子が結合されて、相補データの書込および読出が実行される。しかしながら、メモリセルの構成としては、各ビット線に対して１可変磁気抵抗素子／１トランジスタのメモリ素子が配置されており、微細化時に、隣接非選択メモリセルにおける磁気ディスターバンスの問題については考慮していない。また、単にデータを記憶する機能を備えているだけであり、演算機能については考慮されていない。
【００１５】
それゆえ、この発明の目的は、高速で演算処理を行ないかつその処理結果を不揮発的に記憶することのできる小占有面積の演算回路装置およびそのためのメモリセル構造を提供することである。
【００１６】
この発明の他の目的は、ノイズ耐性に優れた磁性体メモリセル構造を提供することである。
【００１７】
【課題を解決するための手段】
この発明の第１の観点に係る演算回路装置は、演算モード時、演算データに従って電流を演算電流線に流す演算電流駆動回路と、この演算電流線に流れる電流が誘起する磁界により磁化状態が設定され、その磁化状態により情報を記憶する磁性体メモリセルとを備える。
演算データは、複数の処理データを含み、演算電流線は、メモリセルに対して物理的距離の互いに異なるそれぞれが個々の演算データに応じた電流を流す複数の電流線を含む。演算電流駆動回路は、複数の処理データに従って複数の電流線に電流を個々それぞれに供給する。
【００１８】
この発明に第２の観点に係る演算回路装置は、磁性体メモリセルと、電流を流し、この電流が誘起する磁界により磁性体メモリセルの磁化状態を設定する書込電流線と、この書込電流線の電流が誘起する磁界強度と磁性体メモリセルへの書込データとの対応を重み設定信号に従って設定する重付け回路を備える。
書込データは複数ビットのデータであり、書込電流線は、互いに前記磁性体メモリセルに対する物理的な距離の異なる複数の電流線を含む。重付け回路は、複数ビットと複数の電流線との対応を変更する。
【００２０】
演算データに対応する電流により誘起される磁界により磁性体メモリ素子の磁化方向を設定する。この磁性体メモリ素子に対する発生磁界は、演算データに対する演算結果を示しており、磁性体メモリ素子には、この演算結果を２値化したデータが格納される。磁性体メモリ素子の磁化反転時間は非常に短く、ｎｓ（ナノ秒）オーダ以下に設定することができる。したがって、小占有面積で演算および演算結果の記憶を行なう回路を構成することができ、また高速計算を実現することができる。また、この演算結果を不揮発的に記憶することができ、演算結果を記憶するための別の記憶装置が不要となり、またデータ転送のための時間も不用となり、システムの処理能力のシステム規模を増大させることなく向上させることができる。
【００２１】
また、演算データと発生磁界との対応を重み設定信号に従って設定する事により、演算内容をダイナミックに変更することができ、演算処理の柔軟性が改善される。
【００２３】
【発明の実施の形態】
［全体の構成］
図１は、この発明に従う演算回路装置の全体の構成を概略的に示す図である。図１において、演算回路装置は、与えられたデータＤＡＴＡに従って、演算処理内容に応じた電流および磁界を発生し、この磁界により磁性体メモリ素子に演算結果を記憶させる演算／記憶回路１と、演算／記憶回路１の演算動作を制御する制御回路２と、データ読出時、制御回路２の制御の下に演算／記憶回路１の記憶データをラッチし、出力データＰＯＵＴを生成するラッチ回路４を含む。
【００２４】
演算／記憶回路１は、演算電流線５に対応して配置される磁性体メモリセルＭを含む演算回路１０と、与えられたデータＤＡＴＡに従って演算電流線５に演算電流Ｉｏｐを供給する演算電流駆動回路２０を含む。
【００２５】
磁性体メモリ素子Ｍは、演算電流線５を介して流れる電流Ｉｏｐにより誘起される磁界Ｈｏｐに従って、その磁化状態が設定される。この磁性体メモリ素子Ｍは、ＴＭＲ素子およびＭＴＪ素子のいずれであってもよい。データＤＡＴＡに従って演算電流Ｉｏｐを通して磁界Ｈｏｐを生成することにより、データＤＡＴＡに対する演算結果が、この磁界Ｈｏｐにより表わされる。磁界Ｈｏｐにより、磁性体メモリ素子Ｍの磁化状態を設定することにより、この演算結果を２値化（しきい値処理）して不揮発的に格納することができる。
【００２６】
図２は、磁性体メモリ素子のデータ書込時におけるデータ書込電流の方向とデータ書込磁界の方向との関係を示す概念図である。図２において、横軸に、磁化困難軸に沿った方向に印加される磁界Ｈｘを示し、縦軸に、磁化容易軸方向に印加される磁界Ｈｙを示す。演算電流線５は、後に説明するように、直交して配置される書込ワード線（デジット線）とビット線を含み、これらのデジット線およびビット線に、それぞれ、演算電流Ｉｏｐを構成する書込電流が供給される。
【００２７】
図２に示すように、書込ワード線（デジット線）に供給される電流が誘起する磁界Ｈ（ＷＷＬ）とビット線に供給される書込電流が誘起する磁界Ｈ（ＢＬ）の合成磁界が、磁界Ｈｏｐとして磁性体メモリ素子に印加される。磁性体メモリ素子の自由磁気層の磁化方向は、データ書込磁界Ｈ（ＷＷＬ）およびＨ（ＢＬ）の合成磁界が、アステロイド特性線の外側の領域に達する場合においてのみ反転される。したがって、アステロイド特性線の内側の領域に相当するデータ書込磁界が印加された場合には、自由磁気層の磁化方向は更新されない。したがって、磁界Ｈｏｐが演算結果を示しており、磁性体メモリ素子Ｍに、この演算結果を表わす磁界Ｈｏｐをしきい値処理したデータを不揮発的に格納することができる。
【００２８】
磁性体メモリ素子Ｍにおいて、その磁化状態反転に要する時間は、たとえばナノ秒オーダであり、極めて短時間で、演算処理に応じた演算電流Ｉｏｐおよび磁界Ｈｏｐを生成して、その処理結果を磁性体メモリ素子Ｍに格納することができ、高速演算が実現される。
【００２９】
磁性体メモリ素子Ｍは、拡散層が不要であり、そのサイズは、ＭＯＳトランジスタに比べて十分に小さくすることができ、演算回路１０の占有面積を十分に低減することができる。
【００３０】
また、ラッチ回路４により、この演算回路１０の磁性体メモリ素子Ｍの記憶データを読出してラッチすることにより、必要なタイミングで、処理結果データＰＯＵＴを用いて、次段回路において必要な処理を行なうことができる。
【００３１】
［実施の形態１］
図３は、この発明の実施の形態１に従う演算回路装置の構成を示す図である。図３において、演算／記憶回路１は、それぞれが互いにその演算内容が個々に設定される演算記憶回路ＯＰＫ１−ＩＰＫ４を含む。これらの演算記憶回路ＯＰＫ１からＯＰＫ４は、その内部構成は同一であるため、図３においては、演算記憶回路ＯＰＫ１の構成を代表的に示す。演算記憶回路ＯＰＫ１からＯＰＫ４は、それぞれ、個々にその演算内容が設定されて個々に演算処理を行なえば良く、その演算内容が同一であっても、処理データの種類に応じて、これらの演算記憶回路ＯＰＫ１からＯＰＫ４が別々に配置されてもよい。
【００３２】
演算記憶回路ＯＰＫ１は、ビット線ＢＬ１およびＢＬ２とデジット線ＤＬ１およびＤＬ２の交差部に対応して配置される磁性体メモリ素子Ｍ１およびＭ２を含む。これらの磁性体メモリ素子Ｍ１およびＭ２は、相補データを記憶する。すなわち、磁性体メモリ素子Ｍ１およびＭ２の一方が高抵抗状態に設定された場合には、他方は、低抵抗状態に設定される。これらの磁性体メモリ素子Ｍ１およびＭ２に、相補データを格納する構成については後に詳細に説明する。相補データを記憶することにより、ノイズの影響を受けることなく安定にデータを記憶しまた、安定にデータを読み出すことができる。
【００３３】
デジット線ＤＬ１およびＤＬ２は、メインデジット線ＤＬＭに結合される。このメインデジット線ＤＬＭは、データＤＡと演算活性化信号ＣＡＬＣを受けるゲート回路Ｇ１により駆動される。ビット線ＢＬ１，ＢＬ２とデジット線ＤＬＭ，ＤＬ１，ＤＬ２が、図１に示す演算電流線５に対応する。
【００３４】
磁性体メモリ素子Ｍ１およびＭ２は、その一方電極（例えば、自由磁気層側）がビット線ＢＬ１およびＢＬ２にそれぞれ結合され、他方電極側（例えば、固定磁気層電極側）が、ソース選択トランジスタＲＳを介して接地ノードに結合される。
【００３５】
ソース選択トランジスタＲＳは、そのゲートに選択信号ＳＥＬ１を受け、データ読出時に、磁性対メモリ素子Ｍ１およびＭ２に電流が流れる経路を形成する。データ書込時には、ビット線ＢＬ１およびＢＬ２を流れる書込電流が磁性対メモリ素子Ｍ１およびＭ２を介して分流するのを防止するため、ソース選択トランジスタＲＳはオフ状態に設定される。
【００３６】
データ書込時にビット線ＢＬ１およびＢＬ２に電流を供給するために、左側書込電流駆動回路ＬＷＣＫと右側書込電流駆動回路ＲＷＣＫが設けられる。左側書込電流駆動回路ＬＷＣＫは、演算活性化信号ＣＡＬＣとデータＤＢを受けるＡＮＤゲートＧ２と、演算活性化信号ＣＡＬＣと補のデータ／ＤＢを受けるＡＮＤゲートＧ３と、これらのＡＮＤゲートＧ２およびＧ３の出力信号に従って、ビット線ＢＬ１を電源ノードまたは接地ノードに結合するプログラムバッファＰＢ１を含む。
【００３７】
プログラムバッファＰＢ１は、ＡＮＤゲートＧ２の出力信号がＨレベル（論理ハイレベル）のときに導通し、ビット線ＢＬ１に電流を供給するＮチャネルＭＯＳトランジスタＴ１と、ＡＮＤゲートＧ３の出力信号がＨレベルのとき導通し、ビット線ＢＬ１から接地ノードへ電流を放電するＮチャネルＭＯＳトランジスタＴ２を含む。
【００３８】
右側書込電流駆動回路ＲＷＣＫは、演算活性化信号ＣＡＬＣと補のデータ／ＤＢを受けるＡＮＤゲートＧ４と、データＤＢと演算活性化信号ＣＡＬＣを受けるＡＮＤゲートＧ５と、これらのＡＮＤゲートＧ４およびＧ５の出力信号に従ってビット線ＢＬ２を充電または放電するプログラムバッファＰＢ２を含む。
【００３９】
プログラムバッファＰＢ２は、ＡＮＤゲートＧ４の出力信号がＨレベルのときに導通し、ビット線ＢＬ２に電流を供給するＮチャネルＭＯＳトランジスタＴ３と、ＡＮＤゲートＧ５の出力信号がＨレベルのときに導通し、ビット線ＢＬ２から接地ノードへ電流を放電するＮチャネルＭＯＳトランジスタＴ４を含む。
【００４０】
プログラムバッファＰＢ１およびＰＢ２へは、動作電源電圧ＶＣＣＭが供給され、この電圧ＶＣＣＭを発生する回路の駆動電流量は、変更可能である。
【００４１】
データ書込時、ビット線ＢＬ１およびＢＬ２へ、電源ノードから接地ノードへ連続的に電流を流すために、ビット線ＢＬ１およびＢＬ２の間にトランスミッションゲートＴＭ１が設けられる。このトランスミッションゲートＴＭ１は、演算活性化信号ＣＡＬＣと電源投入検出信号／ＰＯＲ１を受けるＯＲゲートＧ５の出力信号とこのＯＲゲートＧ５の出力信号を受けるインバータＩＶ１の出力信号とにより、その導通／非導通が制御される。
【００４２】
演算活性化信号ＣＡＬＣは、演算記憶回路ＯＰＫ１において演算処理を行なう場合に活性化される（Ｈレベルに設定される）。電源投入検出信号／ＰＯＲ１は、ラッチ回路４における電源投入時、Ｈレベルに設定され、このラッチ回路４の電圧が安定化するとＬレベルに設定される（これは、データ転送／読出時に実行される）。
【００４３】
演算処理を行なう場合には、演算活性化信号ＣＡＬＣがＨレベルであるため、トランスミッションゲートＴＭ１は導通状態にあり、書込電流駆動回路ＬＷＣＫおよびＲＷＣＫにより、データＤＢおよび／ＤＢに従ってビット線ＢＬ１およびＢＬ２に電流が流れる。データＤＢがＨレベルのときには、プログラムバッファＰＢ１においてＭＯＳトランジスタＴ１が導通し、プログラムバッファＰＢ２においてＭＯＳトランジスタＴ４が導通するため、電源ノードからビット線ＢＬ１およびＢＬ２を介して接地ノードへ電流が流れる。逆に、データＤＢがＬレベルのときには補のデータ／ＤＢがＨレベルであり、プログラムバッファＰＢ１においてＭＯＳトランジスタＴ２がオン状態、プログラムバッファＰＢ２においてＭＯＳトランジスタＴ３がオン状態であり、電源ノードからビット線ＢＬ２およびＢＬ１を介して接地ノードに電流が流れる。したがって、データＤＢの論理値により、これらのビット線ＢＬ１およびＢＬ２を流れる電流の方向を設定することができる。
【００４４】
ビット線ＢＬ１およびＢＬ２へ電流を流す場合、一例として、ビット線ＢＬ１およびＢＬ２を折返しビット線構成に配置することにより、ビット線ＢＬ１およびＢＬ２に逆方向に電流を流すことができ、応じて磁性体メモリ素子Ｍ１およびＭ２に相補データを格納することができる。
【００４５】
演算記憶回路ＯＰＫ１は、さらに、選択信号ＳＥＬ１に従ってビット線ＢＬ１およびＢＬ２をラッチ回路４に結合する選択ゲートＴＧ１を含む。
【００４６】
ラッチ回路４は、演算記憶回路ＯＰＫ１からＯＰＫ４に共通に設けられる。ラッチ回路４は、ラッチ回路電源ノードとノードＮＥの間に接続されかつそのゲートに電源制御信号ＰＲＯを受けるＰチャネルＭＯＳトランジスタＴ９と、ノードＮＥとノードＮＡの間に接続されかつそのゲートがノードＮＢに接続されるＰチャネルＭＯＳトランジスタＴ５と、ノードＮＡとノードＮＣの間に接続されかつそのゲートがノードＮＢに接続されるＮチャネルＭＯＳトランジスタＴ６と、ノードＮＥとノードＮＢの間に接続されかつそのゲートがノードＮＡに接続されるＰチャネルＭＯＳトランジスタＴ７と、ノードＮＢとノードＮＤの間に接続されかつそのゲートがノードＮＡに接続されるＮチャネルＭＯＳトランジスタＴ８を含む。
【００４７】
電源制御信号ＰＲＯは、このラッチ回路４において、選択された演算記憶回路の記憶データをラッチするときに活性状態（Ｌレベル）に設定される。ノードＮＣおよびノードＮＤは、演算記憶回路ＯＰＫ１からＯＰＫ４に含まれる選択ゲートＴＧ１に共通に結合される。
【００４８】
ラッチ回路４は、さらに、ラッチ回路電源投入検出信号ＰＯＲ１を受けるインバータＩＶ２と、電源投入検出信号ＰＯＲ１とインバータＩＶ２の出力信号に従って選択的に導通してノードＮＡおよびＮＢを短絡するトランスミッションゲートＴＭ２と、遅延電源投入検出信号ＰＯＲ１Ｄとプリチャージ指示信号／ＰＲＧとを受けるＡＮＤゲートＧ６と、ＡＮＤゲートＧ６の出力する読出活性化信号ＲＥＮに従ってノードＮＡおよびＮＢを出力ノードに結合して出力データＰＯおよび／ＰＯを生成するトランスファーゲートＴＸａおよびＴＸｂを含む。トランスファーゲートＴＸａおよびＴＸｂは、一例として、ＮチャネルＭＯＳトランジスタで構成される。
【００４９】
プリチャージ指示信号／ＰＲＧは、データ読出モード時にＨレベルに設定され、それ以外のときにはＬレベルに設定される。電源投入検出信号ＰＯＲ１は、このラッチ回路４に対する電源電圧ＶＣＣＬが投入されて、安定化したときに、Ｈレベルとなる。遅延電源投入検出信号ＰＯＲ１Ｄは、この電源投入検出信号ＰＯＲ１を所定時間遅延した信号であり、データ読出時、ノードＮＡおよびＮＢのラッチデータが安定化した後に活性化されてトランスファーゲートＴＸａおよびＴＸｂを導通状態に設定して、ノードＮＡおよびＮＢのラッチデータを出力する。出力データＰＯおよび／ＰＯが、図１に示すラッチデータＰＯＵＴに対応する。次に、この図３に示す演算回路装置の動作について説明する。
【００５０】
図４は、スタンバイ状態時（非動作状態）におけるラッチ回路４および演算記憶回路ＯＰＫ１の内部状態を示す図である。図４において、スタンバイ状態においては、ラッチ回路４において、電源制御信号ＰＲＯはＨレベルであり、ＭＯＳトランジスタＴ９がオフ状態に設定され、ノードＮＥが、ラッチ回路電源ノードから分離される。ラッチ回路４に対して電源電圧ＶＣＣＬは、スタンバイ状態時においては供給されているため、電源投入検出信号ＰＯＲ１は、Ｈレベルであり、トランスミッションゲートＴＭ２はオフ状態にある。
【００５１】
一方、このスタンバイ状態時においてはプリチャージ指示信号／ＰＲＧがＬレベルに設定され、ＡＮＤゲートＧ６からの読出活性化信号ＲＥＮはＬレベルであり、トランスファーゲートＴＸａおよびＴＸｂがオフ状態にある。このラッチ回路４において、ノードＮＡおよびＮＢがフローティング状態となり、先の演算時に読出されたデータに対応した電圧レベルに維持される（または放電されている）。
【００５２】
ノードＮＡおよびＮＢが、スタンバイ状態時にフローティング状態となるのを防止するために、電源制御信号ＰＲＯを活性状態（Ｌレベル）に設定してノードＮＥをラッチ回路の電源ノードに接続し、また、ノードＮＣおよびＮＤを、プリチャージ指示信号／ＰＲＧに従って接地電圧レベルに固定してもよい。この構成の場合、ＭＯＳトランジスタＴ５からＴ８によりＣＭＯＳインバータが構成され、ノードＮＡおよびＮＢには、前のサイクルにおいて転送された相補データがラッチされる。
【００５３】
演算記憶回路ＯＰＫ１においては、スタンバイ状態時において、選択ゲートＴＧ１は、選択信号ＳＥＬ１が非活性状態であり非導通状態にある。また、演算活性化信号ＣＡＬＣがＬレベルであり、また電源投入検出信号／ＰＯＲ１がＬレベルであるため（ラッチ回路４に対する電源電圧ＶＣＣＬは安定化している）ため、ＯＲゲートＧ５の出力信号がＬレベルである。したがって、トランスミッションゲートＴＭ１はオフ状態であり、ビット線ＢＬ１およびＢＬ２は分離される。また、演算活性化信号ＣＡＬＣが非活性状態にあるため、プログラムバッファＰＢ１およびＰＢ２は出力ハイインピーダンス状態となり、ビット線ＢＬ１およびＢＬ２への電流供給は停止される。
【００５４】
磁性体メモリ素子Ｍ１およびＭ２には、先の演算時に生成された相補データを記憶する状態に設定される。図４においては、磁性体メモリ素子Ｍ１が低抵抗状態Ｒｍｉｎに設定され、磁性体メモリ素子Ｍ２が高抵抗状態Ｒｍａｘに設定される状態を一例として示す。
【００５５】
図４においては、明確には示していないが、ビット線ＢＬ１およびＢＬ２がスタンバイ時にフローティング状態となるのを防止するために、演算活性化信号ＣＡＬＣの非活性化時ビット線ＢＬ１およびＢＬ２を接地ノードに結合するプリチャージ素子が設けられる。このビット線ＢＬ１およびＢＬ２のプリチャージは、プログラムバッファＰＢ１およびＰＢ２により、行なわれるように構成されてもよい。たとえば、左側書込電流駆動回路ＬＷＣＫにおいて、ＡＮＤゲートＧ３を、データＤＢと演算活性化信号ＣＡＬＣを受けるＮＡＮＤゲートで置換する。同様、右側書込電流駆動回路ＲＷＣＫにおいてＡＮＤゲートＧ５を、演算活性化信号ＣＡＬＣとデータ／ＤＢを受けるＮＡＮＤゲートで置換する。これにより、ビット線ＢＬ１およびＢＬ２を、プログラムバッファＰＢ１およびＰＢ２により、それぞれ接地電圧レベルにプリチャージすることができる。
【００５６】
磁性体メモリ素子Ｍ１およびＭ２のソース線は、ソース選択トランジスタＲＳがオフ状態であり、ソース線は図示しないプリチャージ素子により接地電圧レベルに設定される。これに代えて、ソース選択トランジスタＲＳをスタンバイ時にオン状態として、ソース線を、接地ノードに結合しても良い。ビット線ＢＬ１およびＢＬ２を接地電圧レベルにプリチャージすることにより、これらの磁性体メモリ素子Ｍ１およびＭ２において電流が流れるのを防止することができる。
【００５７】
また、演算活性化信号ＣＡＬＣが非活性状態であるため、メインデジット線ＤＬＭは、ＡＮＤゲートＧ１により接地電圧レベルに維持され、デジット線ＤＬ１およびＤＬ２には電流は流れない。
【００５８】
また、ビット線ＢＬ１およびＢＬ２とソース線は電源電圧レベルにプリチャージされてもよい。ソース線とビット線とが同一電圧レベルにプリチャージされることにより、磁性体メモリ素子Ｍ１およびＭ２を介して電流が流れるのを防止することが出来る。
【００５９】
したがって、スタンバイ状態時においては、このラッチ回路４および演算記憶回路ＯＰＫ１においては電流はすべて遮断されている。
【００６０】
図５は、演算記憶回路ＯＰＫ１における演算動作時のラッチ回路および演算記憶回路の内部状態の一例を示す図である。ラッチ回路４においては、スタンバイ状態時と同様、トランスミッションゲートＴＭ２およびトランスファーゲートゲートＴＸａおよびＴＸｂがオフ状態にある。この演算動作時においては、電源制御信号ＰＲＯは活性状態および非活性状態のいずれに設定されてもよく、ＭＯＳトランジスタＴ９は、オン状態およびオフ状態のいずれの状態に設定されてもよい。ＭＯＳトランジスタＴ９がオン状態に設定されている場合には、ノードＮＡおよびＮＢには、前の演算時における転送データが保持されている。演算記憶回路ＯＰＫ１においては選択ゲートＴＧ１が選択信号ＳＥＬ１に従ってオフ状態にあるため、このラッチ回路４のノードＮＡおよびＮＢの状態は、この演算処理に影響を及ぼさない。
【００６１】
演算動作時においては、演算活性化信号ＣＡＬＣが活性状態へ駆動され、ＯＲゲートＧ５の出力信号がＨレベルとなり、トランスミッションゲートＴＭ１がオン状態となり、ビット線ＢＬ１およびＢＬ２が結合される。データＤＡが“０”（Ｌレベル）のときにはＡＮＤゲートＧ１の出力信号はＬレベルであり、デジット線ＤＬ１およびＤＬ２には電流は流れない。この状態では、データＤＢおよび／ＤＢにより、ビット線ＢＬ１およびＢＬ２に電流が流れても、このデジット線ＤＬ１およびＤＬ２とビット線ＢＬ１およびＢＬ２それぞれが誘起する磁界の合成磁界Ｈでは、磁性体メモリ素子Ｍ１およびＭ２の磁化状態は変化しない。
【００６２】
データＤＡが“１”（Ｈレベル）のときには、デジット線ＤＬ１およびＤＬ２へ、ＡＮＤゲートＧ１を介して電流が流れる。左側書込電流駆動回路ＬＷＣＫおよび右側書込電流駆動回路ＲＷＣＫの駆動するビット線書込電流の方向は、データＤＢにより決定される。図５においては、一例として、データＤＢが“０”の場合のプログラムバッファＰＢ１およびＰＢ２におけるＭＯＳトランジスタＴ１−Ｔ４の状態を示す。データＤＢが“０”のときには、ＭＯＳトランジスタＴ３およびＴ２がオン状態となり、ビット線ＢＬ２からビット線ＢＬ１へ電流が流れる。
【００６３】
ビット線ＢＬ２およびＢＬ１それぞれを介して流れる電流により誘起される磁界（ビット線書込磁界）とデジット線ＤＬ１およびＤＬ２それぞれを流れる電流により誘起される磁界（デジット線書込磁界）のそれぞれの合成磁界により、磁性体メモリ素子Ｍ１およびＭ２の磁化状態が反転する。図５に示すように、プリチャージ状態時（スタンバイ時）において高抵抗状態およびＲｍａｘおよび低抵抗状態Ｒｍｉｎに設定されていた磁性体メモリ素子Ｍ１およびＭ２は、それぞれ、低抵抗状態ＲｍｉｎおよびＲｍａｘに設定される。
【００６４】
データＤＡが“１”のときには、データＤＢに従って磁性体メモリ素子Ｍ１およびＭ２に相補データが書込まれ、データＤＡが“０”のときには、磁性体メモリ素子Ｍ１およびＭ２の状態は変化しない。また、たとえば、データＤＡおよびＤＢがともに“１”のときに、磁性体メモリ素子Ｍ１およびＭ２によりデータ“１”が記憶され、データＤＡまたはＤＢが“０”のときに、磁性体メモリ素子Ｍ１およびＭ２により、データ“０”が記憶される場合、データＤＡおよびＤＢの論理積結果を、これらの磁性体メモリ素子Ｍ１およびＭ２により記憶することができる。
【００６５】
図６は、図３に示す記憶保持回路ＯＰＫ１の記憶データ読出時の動作を示す信号波形図である。以下、図６を参照して、図３に示す演算回路装置の演算結果の読出動作について説明する。
【００６６】
演算結果データ読出は、３つの動作状態を含む。１つめは、記憶保持回路に格納されたデータをラッチ回路において読出を開始する読出状態であり、２つめは、この読出状態により読出されたデータを増幅する増幅状態であり、３つめは、増幅結果を出力する出力状態である。
【００６７】
読出動作開始前においては、この演算回路装置はスタンバイ状態にある。ラッチ回路４に対する電源電圧ＶＣＣＬの供給は、読出動作前に停止されており、電源投入検出信号ＰＯＲ１は、Ｌレベルである。また、電源制御信号ＰＲＯはＨレベルである。したがって、図３に示すラッチ回路４のＭＯＳトランジスタＴ９はオフ状態にある。
【００６８】
演算結果読出モードに入ると、まず、電源制御信号ＰＲＯをＨレベルからＬレベルに駆動し、またプリチャージ指示信号／ＰＲＧをＬレベルからＨレベルに立上げる。また、演算記憶回路ＯＰＫ１の演算結果データを読出す場合、選択信号ＳＥＬ１をＨレベルに設定する。この読出動作開始時におけるトランジスタの状態を図７に示す。この図７に示すように、演算記憶回路ＯＰＫ１においては、演算活性化信号ＣＡＬＣはＬレベルであり、プログラムバッファＰＢ１およびＰＢ２のＭＯＳトランジスタＴ１からＴ４は、すべてオフ状態にある。一方、電源投入検出信号／ＰＯＲ１は、電源制御信号ＰＯＲの立下がりに応答してＨレベルとなり、トランスミッションゲートＴＭ１がオン状態となり、ビット線ＢＬ１およびＢＬ２が結合される。このとき、ビット線ＢＬ１およびＢＬ２に対して設けられている図示しないプリチャージ素子は、非活性状態に維持される。
【００６９】
選択信号ＳＥＬ１がＨレベルに設定されるため、磁性体メモリ素子Ｍ１およびＭ２が、選択ゲートＴＧ１を介して、ラッチ回路４のノードＮＣおよびＮＤに結合される。また、ソース選択トランジスタＲＳがオン状態となり、磁性体メモリ素子Ｍ１およびＭ２のソース線が接地電圧レベルに維持される。
【００７０】
ラッチ回路４においては、遅延電源投入検出信号ＰＯＲ１ＤがＬレベルであるため、トランスファーゲートＴＸａおよびＴＸｂはオフ状態にある。一方、電源投入検出信号ＰＯＲ１がＬレベルであるため、トランスミッションゲートＴＭ２がオン状態であり、ノードＮＡおよびＮＢが短絡される。
【００７１】
この状態で、ラッチ回路４に対し電源を投入し、電源電圧ＶＣＣＬの電圧レベルを上昇させる。この電源電圧ＶＣＣＬの電圧レベルの上昇に従って、電流がノードＮＡおよびＮＢを介してビット線ＢＬ１およびＢＬ２へ供給される。この場合、トランスミッションゲートＴＭ１およびＴＭ２がともにオン状態であるため、ノードＮＡおよびＮＢの電圧レベルが同じであり、またノードＮＣおよびＮＤの電圧レベルも同じであり、同一速度でこれらのノードＮＡ−ＮＤの電圧レベルが上昇する。
【００７２】
この読出期間を設けて、ラッチ回路４のラッチノードＮＡおよびＮＢの電圧レベルを短絡して同一速度で上昇させることにより、ラッチ回路４が誤ったラッチ状態に入るのを防止する。このラッチ回路４のノードＮＡおよびＮＢの電圧レベルが上昇し、読出状態期間が完了すると、次に、図８に内部状態を示す増幅状態期間に入る。
【００７３】
この増幅状態期間において、ラッチ回路４の電源電圧ＶＣＣＬの電圧レベルが所定値以上に到達すると、電源投入検出信号ＰＯＲ１がＬレベルからＨレベルに立上がり、応じて補の電源投入検出信号／ＰＯＲ１がＨレベルからＬレベルに立下がる。この状態においては、図８に各トランジスタの状態を示すように、ラッチ回路４においてトランスミッションゲートＴＭ２がオフ状態となり、また演算記憶回路ＯＰＫ１において、トランスミッションゲートＴＭ１がオフ状態となる。これにより、ビット線ＢＬ１およびＢＬ２の短絡が停止し、またラッチ回路４におけるノードＮＡおよびＮＢの短絡が停止する。
【００７４】
磁性体メモリ素子Ｍ１およびＭ２には、相補データが格納されており、一方が高抵抗状態、他方が低抵抗状態である。図８において、磁性体メモリ素子Ｍ１が低抵抗状態Ｒｍｉｎに設定され、磁性体メモリ素子Ｍ２が高抵抗状態Ｒｍａｘに設定される状態が示される。この場合、ラッチ回路４から供給される電流は、低抵抗状態Ｒｍｉｎの磁性体メモリ素子Ｍ１を介して多く流れ、高抵抗状態Ｒｍａｘの磁性体メモリ素子Ｍ２を介しては、電流はあまり流れない。したがって、ノードＮＣの電圧レベルが、ノードＮＤよりも速く低下し、応じてノードＮＡの電圧レベルがノードＮＢよりも低下する。
【００７５】
ノードＮＡおよびＮＢの電位差が、ＭＯＳトランジスタＴ５からＴ８によるインバータラッチによりラッチされ、ノードＮＡおよびＮＢの電圧レベルは、一方がＨレベル、他方がＬレベルに設定される。図８に示すようにメモリ素子Ｍ１およびＭ２が、それぞれ低抵抗状態Ｒｍｉｎおよび高抵抗状態Ｒｍａｘに設定されている場合には、ノードＮＡがＬレベル、ノードＮＢがＨレベルに設定される。
【００７６】
このラッチノードＮＡおよびＮＢの電位が確定すると、次に、このラッチデータを出力する出力状態が始まる。この場合、遅延電源投入検出信号ＰＯＲ１ＤがＨレベルとなり、ゲート回路Ｇ６からの読出活性化信号ＲＥＮがＨレベルとなり、トランスファーゲートＴＸａおよびＴＸｂがオフ状態からオン状態へ移行し、ラッチノードＮＡおよびＮＢにラッチされたデータ信号が、出力信号ＰＯおよび／ＰＯとして出力される。
【００７７】
図９は、この発明の実施の形態１における電源投入検出信号ＰＯＲ１および／ＰＯＲ１を発生する回路の構成の一例を概略的に示す図である。図９において、電源投入検出信号発生部は、ラッチ回路４の電源電圧ＶＣＣＬの投入を検出するＰＯＲ回路３０と、電源電圧ＶＣＣを動作電源電圧として受け、ＰＯＲ回路３０からの電源投入検出信号ＰＯＲ１と電源制御信号ＰＲＯを受けて補の電源投入検出信号／ＰＯＲ１を発生するＮＯＲ回路３２を含む。電源電圧ＶＣＣは、ラッチ回路４の電源電圧ＶＣＣＬと別系統で与えられる電源電圧である。
【００７８】
ＰＯＲ回路３０は、このラッチ回路の電源電圧ＶＣＣＬを動作電源電圧として受け、たとえば容量素子の容量結合により、ラッチ回路電源電圧ＶＣＣＬの電圧レベルを検出し、その検出結果に基づいてラッチ回路電源投入検出信号ＰＯＲ１を生成する。
【００７９】
この図９に示す電源投入検出信号発生部においては、演算記憶回路の記憶データ読出時、電源投入検出信号ＰＯＲ１をＬレベルに設定し、このとき補の電源投入検出信号／ＰＯＲ１を、電源制御信号ＰＲＯに従ってＨレベルに設定する。その後、電源投入検出信号ＰＯＲ１がＨレベルとなると、補の電源投入検出信号／ＰＯＲ１をＬレベルに設定する。これにより、ラッチ回路４における読出状態および増幅状態に応じて、電源投入検出信号ＰＯＲ１および／ＰＯＲ１の論理レベルを設定することができる。
【００８０】
演算モード時においては、電源制御信号ＰＲＯをＨレベルに設定して電源投入検出信号／ＰＯＲ１をＬレベルに維持する。演算時においてはビット線の短絡を演算活性化信号ＣＡＬＣに従って実行し、データ読出時においては、ビット線短絡を電源投入検出信号／ＰＯＲに従って実行する。
【００８１】
［変更例］
図１０は、この発明の実施の形態１の変更例の構成を示す図である。この図１０に示す構成においては、演算記憶回路ＯＰＫ（ＯＰＫ１−ＯＰＫ４）において、ビット線ＢＬ（ＢＬ１，ＢＬ２）を駆動するプログラムバッファＰＢ（ＰＢ１，ＰＢ２）に対する動作電流量を調整する重付け回路３５が設けられる。重付け回路３５は、電源ノードとノードＮＦとの間に結合されて一定の電流を供給する定電流源ＣＲＳと、ノードＮＦと接地ノードの間に直列に接続され、それぞれ抵抗接続されるＮチャネルＭＯＳトランジスタＴ１０からＴ１４と、ＭＯＲトランジスタＴ１１からＴ１３と並列にそれぞれ接続されるスイッチング素子ＳＷ１からＳＷ３を含む。これらのスイッチング素子ＳＷ１からＳＷ３は、それぞれスイッチ制御信号Ｓ１からＳ３により、その導通／非導通が制御される。
【００８２】
重付け回路３５は、さらに、電源ノードとプログラムバッファＰＢの電源ノードの間に接続されかつそのゲートがノードＮＦに接続されるＮチャネルＭＯＳトランジスタＴ１５を含む。このプログラムバッファＰＢの電源ノードに電圧ＶＣＣＭが生成され、プログラムバッファＰＢの動作時、ビット線ＢＬに、このＭＯＳトランジスタＴ１５を介して流れる電流が書込み電流として流れる。ＭＯＳトランジスタＴ１５の駆動電流量は、ノードＮＦの電圧Ｖｒｅｆにより決定される。
【００８３】
ＭＯＳトランジスタＴ１５は、１つの演算記憶回路ＯＰＫ（ＯＰＫ１からＯＰＫ４）において配置されるプログラムバッファＰＢ１およびＰＢ２それぞれに対して設けられる。
【００８４】
スイッチング素子ＳＷ１からＳＷ３は、それぞれ、導通時、対応のＭＯＳトランジスタＴ１１からＴ１３を短絡する。したがって、これらのスイッチング素子ＳＷ１からＳＷ３がすべて導通状態のときには、ノードＮＦの電圧Ｖｒｅｆは、ＭＯＳトランジスタＴ１０およびＴ１４のチャネル抵抗と電流源ＣＲＳが駆動する電流とにより決定される電圧レベルとなる。一方、スイッチング素子ＳＷ１からＳＷ３がすべて非導通状態のときには、ノードＮＦの電圧Ｖｒｅｆは、定電流源ＣＲＳが供給する電流とＭＯＳトランジスタＴ１０からＴ１４のチャネル抵抗の総和により決定される電圧レベルとなる。
【００８５】
ＭＯＳトランジスタＴ１５は、この電圧Ｖｒｅｆの電圧レベルが高いときにはそのコンダクタンスが大きくなり、電源ノードから大きな電流を供給し、一方、電圧電圧Ｖｒｅｆの電圧レベルが低下すると、ＭＯＳトランジスタＴ１５の駆動電流量は低下する。したがって、制御信号Ｓ１からＳ３を用いてスイッチング素子ＳＷ１からＳＷ３を選択的に導通／非導通状態に設定することにより、このＭＯＳトランジスタＴ１５がプログラムバッファＰＢへ供給する電流量を、変更することができる。
【００８６】
データ書込時においてビット線ＢＬ（ＢＬ１，ＢＬ２）を流れる電流（ビット線書込電流）が大きい場合には、その誘起磁界強度は強くなり、一方、ビット線書込電流が低下すると、その誘起磁界強度が低下する。磁性体メモリ素子は、このビット線ＢＬを誘起する磁界とデジット線（図１０には示さず）を流れる電流が誘起する磁界の合成磁界によりその磁化状態が設定される。したがって、ビット線書込電流が誘起する磁界強度が大きくなった場合、磁性体メモリ素子の磁化状態を、このビット線書込磁界が決定する方向に容易に設定することができ、磁性体メモリ素子の磁化状態反転のしきい値を変更することができる。
【００８７】
したがって、たとえばこのスイッチ制御信号Ｓ１からＳ３を、処理内容に応じて変更する場合、データＤＢを、２値データに変えてアナログ的にその値を変化させることができ、アナログ演算処理を行なってその処理結果を磁性体メモリ素子に格納することができる。例えば、プログラムバッファＰＢに与えられるデータＤＢを“１”に設定した場合、重付け回路３５の供給電流量を変更することにより、このデータ“１”を、アナログ値データ“ｋ”に設定することができる。この場合、スイッチ制御信号Ｓ１からＳ３の値を調整することにより、ｋを、１よりも小さな値または１よりも大きな値に設定することができる。
【００８８】
スイッチ制御信号Ｓ１からＳ３は、演算処理内容に応じて図１に示す制御回路により設定されてもよい。また、プログラムバッファＰＢへ与えられるデータＤＢの値に応じて、スイッチ制御信号Ｓ１からＳ３が生成されてもよい。この場合、データＤＢが、アナログ値を多ビット表現した多ビットデジタル値の場合、データＤＢとして“１”を与え、スイッチ制御信号Ｓ１からＳ３として、Ａ／Ｄ変換されたデジタル値の各ビットをスイッチ制御信号として用いてもよい。
【００８９】
処理データＤＢが、多ビットデジタルデータの場合、この重付け回路３５において、スイッチ制御信号をこの多ビットデジタルデータの各ビットに対応させることにより、ビット線ＢＬに供給される電流量を、多ビットデータに対応させることができる。従って、デジタルデータをアナログ電流量で表現するデジタル／アナログ変換処理を行なって、アナログ演算処理を行なうことができる。
【００９０】
したがって、スイッチ制御信号Ｓ１からＳ３は、演算比較回路ＯＰＫにおいて行なわれる演算処理内容に応じて適切な態様で生成されればよい。この重付け回路３５を利用することにより、演算記憶回路ＯＰＫにおいて実行することのできる演算処理内容の種類を豊富にすることができる。
【００９１】
なお、この重付け回路は、デジット線をデータ書込時駆動するＡＮＤゲート（図３のゲートＧ１）に対して設けられてもよい。
【００９２】
図１１は、この発明の実施の形態１に従う演算回路装置の演算部の配置を概略的に示す図である。図１１においては、演算記憶回路ＯＰＫ１およびＯＰＫ２の演算部の配置を代表的に示す。ラッチ回路４に演算記憶回路ＯＰＫ１からＯＰＫ４が並列に結合される。
【００９３】
演算記憶回路ＯＰＫ１においては、ビット線ＢＬ１およびＢＬ２が平行に配置され、またこれらのビット線ＢＬ１およびＢＬ２と直交する方向に、デジット線ＤＬＭａおよびＤＬＭｂが配設される。デジット線ＤＬＭａとビット線ＢＬ１およびＢＬ２の交差部に対応して磁性体メモリ素子Ｍ１およびＭ２が配置される。デジット線ＤＬＭａは、図３に示すメインデジット線ＤＬＭ、ＤＬ１およびＤＬ２に対応する。
【００９４】
ビット線ＢＬ１およびＢＬ２はトランスミッションＴＭ１を介して相互接続される。ビット線ＢＬ１に対してプログラムバッファＰＢ１が配置され、ビット線ＢＬ２に対してプログラムバッファＰＢ２が配置される。これらのプログラムバッファＰＢ１およびＰＢ２は、図３に示すプログラムバッファＰＢ１およびＰＢ２に対応し、各々、電源ノードと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタを含む。
【００９５】
プログラムバッファＰＢ１は、図３に示す構成と同様、ＡＮＤゲートＧ２およびＧ３の出力信号に従ってビット線ＢＬ１を駆動し、プログラムバッファＰＢ２は、ＡＮＤゲートＧ４およびＧ５の出力信号に従ってビット線ＢＬ２を駆動する。これらのＡＮＤゲートＧ２からＧ４は、図３に示す構成と同じであり、それぞれ演算活性化信号ＣＡＬＣの活性化時能動化され、データＤＢまたは／ＤＢに従って、それぞれの出力信号を生成する。
【００９６】
ビット線ＢＬ１およびＢＬ２は、選択信号ＳＥＬ１に応答する選択ゲートＴＧ１を介してラッチ回路４に結合される。
【００９７】
演算記憶回路ＯＰＫ２においても、ビット線ＢＬ１およびＢＬ２が平行に配設され、これらのビット線ＢＬ１およびＢＬ２と交差する方向にメインデジット線ＤＬＭａおよびＤＬＭｂが配設される。この演算記憶回路ＯＰＫ２においても、ビット線ＢＬ１およびＢＬ２はトランスミッションゲートＴＭ１を介して相互接続される。演算記憶回路ＯＰＫ２においては、メインデジット線ＤＬＭｂとビット線ＢＬ１およびＢＬ２の交差部に対応して磁性体メモリ素子Ｍ１およびＭ２が配設される。
【００９８】
ビット線ＢＬ１およびＢＬ２は、ビット線書込電流駆動回路ＷＣＫに結合される。このビット線書込電流駆動回路ＷＣＫは、演算記憶回路ＯＰＫ１のコラムバッファＰＢ１およびＰＢ２とＡＮＤゲートＧ２からＧ４を含む構成に対応する。ビット線ＢＬ１およびＢＬ２は、また、この演算記憶回路ＯＰＫ２においても、選択信号ＳＥＬ２に応答する選択ゲートＴＧ１を介してラッチ回路４に結合される。これらの演算記憶回路ＯＰＫ１およびＯＰＫ２は、並列に、図３に示すノードＮＣおよびＮＤに結合される。
【００９９】
メインデジット線ＤＬＭａおよびＤＬＭｂには、それぞれ、演算記憶回路ＯＰＫ１およびＯＰＫ２に対して、図３に示すＡＮＤゲートＧ１がそれぞれ配設される。これらのデジット線駆動用のＡＮＤゲートは、演算記憶回路ＯＰＫ１からＯＰＫ４に共通の領域（デジット線の一端側）に集中的に配置される。
【０１００】
演算活性化信号ＣＡＬＣが演算記憶回路ＯＰＫ１からＯＰＫ４に対し共通に活性化されるとき、デジット線ＤＬＭａおよびＤＬＭｂに対しても、処理データに応じた電流が供給される。したがって、メモリ素子Ｍ１およびＭ２は、演算記憶回路ＯＰＫ１およびＯＰＫ２それぞれにおいて、対応のデジット線ＤＬＭ（ＤＬＭａ，ＤＬＭｂのいずれか）とビット線ＢＬ１およびＢＬ２の交差部に対応して配設される。この演算活性化信号ＣＡＬＣは、演算記憶回路ＯＰＫ１からＯＰＫ４それぞれに個々に与えられ、演算記憶回路ＯＰＫ１からＯＰＫ４が個々に活性化されてもよい。この構成の場合、ビット線ＢＬ１およびＢＬ２を流れる電流が誘起する磁界に従ってメモリ素子Ｍ１およびＭ２の磁化状態が決定される。
【０１０１】
図１０に示す重付け回路３５を利用する場合、対応のデジット線に電流が流れない場合においてもビット線ＢＬ１およびＢＬ２を流れる電流が誘起する磁界により、メモリ素子Ｍ１およびＭ２の磁化状態が反転する場合が考えられる。したがって、演算記憶回路ＯＰＫ１およびＯＰＫ２それぞれにおいて、対応のデジット線ＤＬＭａ，ＤＬＭｂとビット線ＢＬ１およびＢＬ２の交差部に対応してのみ磁性体メモリ素子Ｍ１およびＭ２を配設する。
【０１０２】
演算処理動作時においては、トランスミッションゲートＴＭ１が導通状態となる。このとき、プログラムバッファＰＢ１およびＰＢ２は、データＤＢおよび／ＤＢに従って一方が充電動作、他方が放電動作を実行する。したがって、ビット線ＢＬ１およびＢＬ２には、逆方向に電流が流れ、メモリ素子Ｍ１およびＭ２には、逆方向のビット線書込磁界が印加される。これにより、磁性体メモリ素子Ｍ１およびＭ２に常に、相補データを書込むことができる。磁性体メモリ素子の対を用いて相補データを記憶することにより、演算処理結果を確実に記憶する。
【０１０３】
この図１１に示すレイアウトから明らかなように、記憶演算回路ＯＰＫ１およびＯＰＫ２の構成は、通常のＭＲＡＭのアレイ部の各メモリセル列に対応して配置される構成と同様である。したがって、これらの記憶演算回路ＯＰＫ１およびＯＰＫ２の占有面積は、十分小さくすることができ、小占有面積で高速で演算処理を行なう演算回路装置を実現することができる。
【０１０４】
また、磁性体メモリ素子Ｍ１およびＭ２においては、記憶データを読出すためのソース選択トランジスタを配置することが要求されるだけであり、メモリ素子構造を、１トランジスタ／１ＭＴＪ素子構成のＭＲＡＭセルと同様の構造とすることができ、ＭＲＡＭセル製造工程を援用して、この発明に従う演算回路装置を実現することができる。
【０１０５】
以上のように、この発明の実施の形態１に従えば、演算処理データに従って磁性体メモリ素子に対する合成磁界強度を決定し、メモリ素子の記憶データを設定している。これにより、高速で演算処理を行ない、演算処理結果を不揮発的に記憶することができ、小占有面積で高速演算する演算回路装置を実現することができる。
【０１０６】
また、相補データをメモリ素子において記憶しており、記憶データの信頼性を向上することができる。
【０１０７】
また、ビット線書込電流に重みをつけることによりアナログ的な演算を実行することができ、種々の演算を実現することができる。
【０１０８】
［実施の形態２］
図１２は、この発明の実施の形態２に従う演算回路装置の構成を示す図である。この図１２においても、実施の形態１と同様、演算／記憶回路１において、４つの演算記憶回路ＯＰＫ１からＯＰＫ４が設けられる。この図１２に示す構成においても、演算記憶回路ＯＰＫ１からＯＰＫ４は、同一構成を有するため、演算記憶回路ＯＰＫ１の構成を代表的に示す。
【０１０９】
この図１２に示す演算記憶回路１の構成は、以下の点が、図３に示す演算記憶回路１の構成と異なる。すなわち、メインデジット線ＤＬＭと平行に、追加のデジット線ＤＬＭＡが配設される。この追加のメインデジット線ＤＬＭＡは、デジット線ＤＬ１およびＤＬ２と平行に配設されかつ磁性体メモリ素子Ｍ１およびＭ２にそれぞれ対応して配置されるデジット線ＤＬＡ１およびＤＬＡ２に分岐する。デジット線ＤＬ１およびＤＬＡ１が共通に接地ノードに結合され、またデジット線ＤＬ２およびＤＬ３も共通に接地ノードに結合される。追加のメインデジット線ＤＬＭＡは、データＤＣと演算活性化信号ＣＡＬＣを受けるＡＮＤゲートＧＡ１により駆動される。
【０１１０】
また、ビット線ＢＬ１およびＢＬ２と平行に追加のビット線ＢＬＡが配設される。この追加のビット線ＢＬＡは連続的に延在して配置され、その両端にそれぞれプログラムバッファＰＢＡ１およびＰＢＡ２が設けられる。これらのプログラムバッファＰＢＡ１およびＰＢＡ２は、各々、直列に接続されるＮチャネルＭＯＳトランジスタで構成される。
【０１１１】
プログラムバッファＰＢＡ１に対して、データＤＥと演算活性化信号ＣＡＬＣを受けるＡＮＤゲートＧＡ２と、演算活性化信号ＣＡＬＣとデータ／ＤＥを受けるＡＮＤゲートＧＡ３が設けられる。演算活性化信号ＣＡＬＣの活性化時、これらのＡＮＤゲートＧＡ２およびＧＡ３は、データＤＥおよび／ＤＥに従って互いに相補な信号を出力し、応じて、プログラムバッファＰＢＡ１は、追加のビット線ＢＬＡを充電または放電する。
【０１１２】
プログラムバッファＰＢＡ２に対しては、演算活性化信号ＣＡＬＣと補のデータ／ＤＥを受けるＡＮＤゲートＧＡ４と、演算活性化信号ＣＡＬＣとデータＤＥを受けるＡＮＤゲートＧＡ５が設けられる。プログラムバッファＰＢＡ２は、動作時、プログラムバッファＰＢＡ１と相補的に動作する。したがって、データＤＥがＨレベルのときには、プログラムバッファＰＢＡ１が電源ノードから電流を追加のビット線ＢＬＡに供給し、プログラムバッファＰＢＡ２が、この追加のビット線ＢＬＡに供給される電流を放電する。逆に、データＤＥがＬレベルのときには、プログラムバッファＰＢＡ２が追加のビット線ＢＬＡに電流を供給し、プログラムバッファＰＢＡ１がこのビット線ＢＬＡを放電する。
【０１１３】
この図１２に示す演算記憶回路ＯＰＫ１の他の構成は、図３に示す演算記憶回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１１４】
演算記憶回路ＯＰＫ１からＯＰＫ４に共通に設けられるラッチ回路４は、図３に示すラッチ回路４と同一構成を有するため、図１２において、対応する部分には同一参照番号を付し、その詳細説明は省略する。なお、図１２において、ラッチ回路４のデータ出力を制御する読出活性化信号ＲＥＮを発生するゲート回路（Ｇ６）は示していない。
【０１１５】
この図１２に示す演算記憶回路ＯＰＫ１において、磁性体メモリ素子Ｍ１およびＭ２の磁化反転が発生する条件は、入力データＤＡおよびＤＣに従ってデジット線ＤＬＭおよびＤＬＭＡに供給される電流が発生する合成磁界（デジット線合成書込磁界）と、データＤＥおよびＤＢに従ってビット線ＢＬ１、ＢＬ２およびＢＬＡを流れる電流が誘起する磁界の合成磁界（ビット線合成書込磁界）により決定される。すなわち、ビット線合成書込磁界とデジット線合成書込磁界との合成磁界が、磁性体メモリ素子Ｍ１およびＭ２の磁化反転条件（図２に示すアステロイド特性線）を超えたときに磁化反転が生じる。したがって、４ビットのデータＤＡからＤＥについて演算処理を行ない、その演算処理結果をしきい値処理した結果が、磁性体メモリ素子Ｍ１およびＭ２に格納される。
【０１１６】
この構成の場合、演算内容として以下の演算内容を設定することが出来る。入力データＤＥおよびＤＢがともに“１”であっても、入力データＤＣおよびＤＡがともに“０”のときには、デジット線合成書込磁界は生成されず、メモリ素子に印加される合成磁界は、磁化反転のしきい値に到達せず、メモリ素子Ｍ１およびＭ２においては磁化反転が生じない。この状態において、たとえば入力データＤＣまたはＤＡのいずれかが“１”であり、ビット線合成書込磁界とデジット線合成書込磁界が合成されたときに、磁性体メモリ素子Ｍ１およびＭ２の磁化状態が反転する。また、これに代えて、データＤＡからＤＥがすべて“１”のときにのみ、メモリ素子Ｍ１およびＭ２において磁化反転が生じるという演算内容を設定することができる。また、データＤＥおよびＤＢの論理レベルが異なる場合には、磁性体メモリ素子Ｍ１およびＭ２において、ビット線書込磁界が、ビット線ＢＬ１およびＢＬ２が生成する磁界と追加のビット線ＢＬＡが生成する磁界とが相殺し、データＤＡおよびＤＣの値に係らず、メモリ素子の磁化状態は反転しないという演算も設定することができる。
【０１１７】
したがって、これらの４ビットデータを利用することにより、演算内容が多様となり、複雑な演算を１回の演算処理サイクルで実行することができる。
【０１１８】
図１３は、この発明の実施の形態２に従う演算回路装置のメモリセルのレイアウトを概略的に示す図である。図１３において、ラッチ回路４に対し共通に演算記憶回路ＯＰＫ１からＯＰＫ４が結合される。図１３においては、演算記憶回路ＯＰＫ１およびＯＰＫ２を代表的に示す。演算記憶回路ＯＰＫ１は、アレイビット線駆動部ＯＰＫ１ａとデジット線駆動部ＤＤＶａとに分割され、また、演算記憶回路ＯＰＫ２は、アレイビット線駆動部ＯＰＫ２ａと、デジット線駆動部ＤＤＶｂとに分割される。演算記憶回路ＯＰＫ１およびＯＰＫ２の各構成要素は、同一構成を有するため、演算記憶回路ＯＰＫ１の構成を具体的に示し、演算記憶回路ＯＰＫ２の構成要素の構成はブロック図で示す。
【０１１９】
アレイビット線駆動部ＯＰＫ１ａは、右側ビット線書込電流駆動回路ＲＷＣＫと、左側ビット線書込電流駆動回路ＬＷＣＫと、下側ビット線書込電流駆動回路ＬＷＣＫＡを含む。
【０１２０】
右側ビット線書込電流駆動回路ＲＷＣＫは、ビット線ＢＬ２に結合されるプログラムバッファと、演算活性化信号ＣＡＬＣとデータ／ＤＢおよびＤＢに従ってプログラムバッファに対する制御信号を生成するゲート回路を含む。この右側ビット線書込電流駆動回路ＲＷＣＫは、データＤＢがＨレベルのときにビット線ＢＬ２を放電し、データＤＢがＬレベルのときにビット線ＢＬ２を充電する。
【０１２１】
左側ビット線書込電流駆動回路ＬＷＣＫも、ビット線ＢＬ１に結合されるプログラムバッファと、データＤＢおよび演算活性化信号ＣＡＬＣに従ってプログラムバッファを駆動する制御信号を生成するゲート回路を含む。左側ビット線書込電流駆動回路ＬＷＣＫは、データＤＢがＨレベルのときにビット線ＢＬ１を充電し、データＤＢがＬレベルのときにビット線ＢＬ１を放電する。ビット線ＢＬ１およびＢＬ２は平行に隣接して配置され、トランスミッションゲートＴＭ１を介して相互接続される。これらのビット線ＢＬ２およびＢＬ１の外側に平行に、分割ビット線ＢＬＡＵおよびＢＬＡＬが配置される。これらの分割ビット線ＢＬＡＵおよびＢＬＡＬは、配線により相互接続され、追加のビット線ＢＬＡを構成する。
【０１２２】
分割ビット線ＢＬＡＵが上側ビット線書込電流駆動回路ＵＷＣＫＡに結合され、分割ビット線ＢＬＡＬが、下側ビット線書込電流駆動回路ＬＷＣＫＡに結合される。これらの上側ビット線書込電流駆動回路および下側ビット線書込電流駆動回路は、それぞれ、右側ビット線書込電流駆動回路ＲＷＣＫおよび左側ビット線書込電流駆動回路ＬＷＣＫと同様の構成を備え、与えられるデータが異なるだけである（図１３には示さず）。
【０１２３】
演算記憶回路ＯＰＫ２のアレイビット線駆動部ＯＰＫ２ａにおいても、ビット線ＢＬ１およびＢＬ２を駆動するビット線書込電流駆動回路ＷＣＫと、分割ビット線ＢＬＡＵおよびＢＬＡＬで構成される追加のビット線ＢＬＡを駆動する上側ビット線書込電流駆動回路ＵＷＣＫＡおよび下側ビット線書込電流駆動回路ＬＷＣＫＡが配置される。このアレイビット線駆動部ＯＰＫ２ａのビット線の構成は、アレイビット線駆動部ＯＰＫ１ａのそれと同じである。
【０１２４】
これらの演算記憶回路ＯＰＫ１およびＯＰＫ２に共通に、デジット線ＤＬＭａ、ＤＬＭＡａ、ＤＬＭＡｂおよびＤＬＭｂが、ビット線ＢＬ１、ＢＬ２およびＢＬＡに交差する方向に配置される。アレイビット線駆動部ＯＰＫ１ａにおいては、デジット線ＤＬＭａおよびＤＬＭＡａとビット線ＢＬ１，ＢＬ２，ＢＬＡＵおよびＢＬＡＬの交差部に対応して磁性体メモリ素子Ｍ１およびＭ２が配置され、演算記憶回路ＯＰＫ２においては、デジット線ＤＬＭＡｂおよびＤＬＭｂとビット線ＢＬＡＵ、ＢＬ２、ＢＬ１およびＢＬＡＬの交差部に対応してメモリ素子Ｍ１およびＭ２が配置される。
【０１２５】
これらの演算記憶回路ＯＰＫ１およびＯＰＫ２に対し共通に、デジット線ＤＬＭａ，ＤＬＭＡａ，ＤＬＭＡｂおよびＤＬＭｂを駆動するためのデジット線駆動部ＤＤＶａおよびＤＤＶｂを配置するデジット線駆動部配置領域４０が設けられる。デジット線駆動部ＤＤＶａは、デジット線ＤＬＭａおよびＤＬＭＡａを駆動し、デジット線駆動部ＤＤＶｂは、デジット線ＤＬＭＡｂおよびＤＬＭｂを駆動する。デジット線駆動部ＤＤＶａは、演算動作時、データＤＡに従ってデジット線ＤＬＭａを駆動するゲート回路と、データＤＣに従ってデジット線ＤＬＭＡａを駆動するゲート回路を含む。これらのゲート回路は、一例として、ＡＮＤゲーとで構成される。デジット線駆動部においても、同様に、デジット線ＤＬＭｂおよびＤＬＭＡｂを駆動するゲート回路が配置される。
【０１２６】
このデジット線を演算記憶回路に共通に配設し、デジット線の一端にデジット線駆動部配置領域４０を配設することにより、データを伝達する配線レイアウトを簡略化し、またメモリセル配置部のレイアウトの規則性を維持する。
【０１２７】
メモリ素子Ｍ１は、ビット線ＢＬ１およびＢＬＡＬに対する距離が異なり、また、メモリ素子Ｍ２は、ビット線ＢＬ２およびＢＬＡＵに対する距離が異なる。さらに、メモリ素子Ｍ１およびＭ２は、デジット線ＤＬＭ（ＤＬＭａ，ＤＬＭｂ）と追加のデジット線ＤＬＭＡ（ＤＬＭＡａ，ＤＬＭＡｂ）との距離が異なる。ビット線／デジット線とメモリ素子との距離を異ならせることにより、誘起磁界のメモリ素子の磁化に対する影響を異ならせる。
【０１２８】
図１３に示す配置においては、メモリ素子Ｍ１およびＭ２は、ビット線ＢＬ１およびＢＬ２が生成する磁界の影響を分割ビット線ＢＬＡＬおよびＢＬＡＵよりも強く受け、またデジット線ＤＬＭ（ＤＬＭａ，ＤＬＭｂ）の生成する磁界の影響を、追加のデジット線ＤＬＭ（ＤＬＭａ，ＤＬＭｂ）の生成する磁界よりも強く受ける。
【０１２９】
すなわち、図１４（Ａ）に示すように、メモリ素子Ｍに対するビット線ＢＬの距離が、分割ビット線ＢＬＡのそれよりも短く、またビット線ＢＬはメモリ素子Ｍに対し、ビット線ＢＬＡよりも広い部分で重なり合っている。したがって、ビット線ＢＬの誘起する磁界ＨＢと追加のビット線ＢＬＡの誘起する磁界ＨＢＡの合成磁界においては、ビット線ＢＬの生成する磁界ＨＢの影響が強く現われる。これにより、ビット線ＢＬおよびＢＬＡに対応するデータに対し、この距離の違いによる磁界強度の差により、重付けを行なう。
【０１３０】
同様、図１４（Ｂ）に示すように、メモリ素子Ｍとデジット線ＤＬＭの距離が、メモリ素子Ｍと追加のデジット線ＤＬＭＡの距離よりも長い。したがって、デジット線ＤＬＭの生成する磁界ＨＤの影響が、追加のデジット線ＤＬＭＡの生成する磁界ＨＤＡよりも強くメモリ素子の磁化に対して現われる。したがって、この場合においても、デジット線ＤＬＭおよびＤＬＭＡに対して、メモリ素子に対する磁界強度に差をつけることにより、対応のデータに重付けを行なうことができる。
【０１３１】
この距離の差により、データと生成される磁界強度との対応を異ならせることにより、データに重付けを行なうことができ、減算を含むアナログ的な演算処理を実行することができる。
【０１３２】
なお、この発明の実施の形態２においても、図１０に示す重付け回路３５が用いられ、ビット線書込電流に対し、重付けが行なわれてもよい。
【０１３３】
また、デジット線ＤＬＭおよびＤＬＭＡそれぞれ両端に、デジット線ドライブ回路を設け、データの論理レベルに応じてデジット線を流れる電流の方向を変更するように構成してもよい。デジット線ＤＬＭおよびＤＬＭＡにおいて、逆データに従ってその電流が駆動される場合、これらのデジット線ＤＬＭおよびＤＬＭＡに逆方向に電流が流れ、生成される磁界を打ち消す方向に磁界が発生され、たとえば、データＤＡおよびＤＣの減算に対応する演算を実現することができる。
【０１３４】
すなわち、図１５に示すように、デジット線ＤＬＭａの両側に、それぞれ、演算活性化信号ＣＡＬＣの活性化時データＤＡおよび／ＤＡに従ってデジット線書込電流を生成するゲート回路Ｇ１およびＧＧ１を配置する。同様、追加のデジット線ＤＬＭＡａの両端に対向して、演算活性化信号ＣＡＬＣの活性化時、データＤＣおよび／ＤＣに従ってデジット線書込電流を駆動するゲート回路ＧＡ１およびＧＧＡ１を配置する。
【０１３５】
データＤＡおよびＤＣの論理レベルが同じ場合には、これらのデジット線ＤＬＭａおよびＤＬＭＡａには、同一方向にデジット線書込電流が流れ、同一方向に磁界が生成され、その合成磁界強度は大きくなる。一方、データＤＡおよびＤＣの論理レベルが異なる場合には、デジット線ＤＬＭａおよびＤＬＭＡａには、逆方向にデジット線書込電流が流れ、反対方向に磁界が生成され、合成磁界強度が低減される。したがって、この場合、データＤＡおよびＤＣの論理レベルが一致しているときのみ、メモリ素子の磁化反転を生じさせ、これらのデータＤＡおよびＤＣの論理レベルが不一致のときには、メモリ素子の磁化反転を生じさせない演算等の演算を実現することができる。また、重付けを行なっているため、減算処理をアナログ的に実行する事も出来る。
【０１３６】
［変更例２］
図１６は、この発明の実施の形態２の変更例２の構成を概略的に示す図である。図１６において、デジット線ＤＬＭおよびＤＬＭＡに対し直交するようにビット線ＢＬが配置され、一方、これらのデジット線ＤＬＭおよびＤＬＭＡと斜交するように、追加のビット線ＢＬＡが配置される。これらのビット線ＢＬおよびＢＬＡとデジット線ＤＬＭおよびＤＬＭＡの交差部に対応して磁性体メモリ素子Ｍが配置される。
【０１３７】
この図１６に示す配置の場合、ビット線ＢＬの誘起する磁界と、デジット線ＤＬＭおよびＤＬＭＡが生成する磁界は直交磁界であり、メモリ素子Ｍに対しては、この直交磁界の合成磁界が印加される。一方、追加のビット線ＢＬＡとデジット線ＤＬＭおよびＤＬＭＡとは斜交しており、追加のビット線ＢＬＡとデジット線ＤＬＭおよびＤＬＭＡの合成磁界は、斜交磁界の合成磁界となる。この斜交磁界の合成磁界の場合、デジット線ＤＬＭおよびＤＬＭＡに対し一定方向に電流が流れる場合、追加のビット線ＢＬＡを流れる電流の方向に応じて、斜交磁界の合成磁界強度は異なる。したがって、ビット線ＢＬＡを流れる電流が誘起する磁界強度に、データの論理レベルに応じた重付けをつけることができる。ただし、メモリ素子Ｍ１およびＭ２には相補データが格納されるため、図１６の配置の場合、メモリ素子Ｍ１およびＭ２に対する斜交磁界の影響が同じとなる様に、追加のビット線ＢＬＡとデジット線ＤＬＭおよびＤＬＭＡとの斜交形状を、ビット線に関して対称的に設定する。
【０１３８】
追加のビット線ＢＬＡおよびビット線ＢＬがそれぞれ生成する磁界が、それぞれデジット線ＤＬＭおよびＤＬＭＡと生成する合成磁界に対する影響の度合いは異なる。従って、例えば、ビット線ＢＬＡに第１の方向に電流を流すときのメモリ素子Ｍに対する合成磁界に対する追加のビット線ＢＬＡからの磁界の影響が最も強く、追加のビット線ＢＬＡに逆の第２の方向に流れるときの磁界の影響が、メモリ素子Ｍに対する合成磁界に対して最も小さい状態を実現することができる。これにより、追加のビット線ＢＬＡに対応するデータおよび演算の重付けを実現することができる。
【０１３９】
なお、ビット線ＢＬおよびＢＬＡとデジット線ＤＬＭおよびＤＬＭＡとが交差する角度が異なればよく、ビット線ＢＬおよびＢＬＡが直線的に延在し、デジット線ＤＬＭおよびＤＬＭＡの一方が斜交してビット線ＢＬおよびＢＬＡと交差する様に配置されるなど、他の配置が用いられても良い。
【０１４０】
この図１６に示す配置が、メモリ素子Ｍ１およびＭ２に対して配置される。
以上のように、この発明の実施の形態２に従えば、複数のビット線およびデジット線を用い、それぞれを個々にデータに応じて駆動し、メモリ素子の磁化状態を設定しており、複雑な演算を１サイクルで実行することができる。
【０１４１】
また、各信号線（ビット線またはデジット線）が流れる電流が生成する合成磁場に対する影響を変更する重付けを行なうことにより、データに重付けを行なってアナログ的な演算処理を実行することができる。
【０１４２】
また、実施の形態１と同様の効果を得ることができる。
［実施の形態３］
図１７は、この発明の実施の形態３に従う演算回路装置の構成を概略的に示す図である。この図１７に示す演算回路装置は、図３に示す演算回路装置と、その構成が以下の点で異なっている。すなわち、メモリ素子Ｍ１に対し分岐デジット線ＤＬ１１、ＤＬ１２およびＤＬ１３が配置され、メモリ素子Ｍ２に対し分岐デジット線ＤＬ２１、ＤＬ２２およびＤＬ２３が配置される。分岐デジット線ＤＬ１１およびＤＬ２１は、メインデジット線ＤＬＭ１により結合され、分岐デジット線ＤＬ１２およびＤＬ２２は、メインデジット線ＤＬＭ２に結合され、分岐デジット線ＤＬ１３およびＤＬ２３はメインデジット線ＤＬＭ３に結合される。
【０１４３】
メモリ素子Ｍ１と分岐デジット線ＤＬ１１からＤＬ１３それぞれとの距離は互いに異なっており、またメモリ素子Ｍ２と分岐デジット線ＤＬ２１からＤＬ２３それぞれとの距離は互いに異なっている。ただし、メモリ素子Ｍ１およびＭ２に対し相補データを記憶するため、メインデジット線ＤＬＭ１からＤＬＭ３について、メモリ素子Ｍ１およびＭ２に対する距離の関係が、一意的に定められている。
【０１４４】
これらのメインデジット線ＤＬＭ１からＤＬＭ３に対し、データＤＡからＤＤとデジット線ＤＬＭ１からＤＬＭ３との対応を変更する重付け回路５０が設けられる。重付け回路５０は、演算活性化信号ＣＡＬＣと重付け制御信号Ｗ１からＷ３に従って、演算動作時、データＤＡからＤＤのメインデジット線ＤＬＭ１からＤＬＭ３への伝達経路を設定する。
【０１４５】
この図１７に示す演算回路装置の他の構成は、図３に示す演算回路装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４６】
動作サイクル（演算サイクル）ごとに、重付け回路５０において、データＤＡからＤＤとデジット線ＤＬＭ１からＤＬＭ３の対応関係を変更する。これにより、各動作サイクル（演算サイクル）においてデータＤＡからＤＤの重付けをダイナミックに設定し、演算内容を、各サイクルごとに設定する。各演算サイクル毎に対応関係が変更されても良い。
【０１４７】
図１８は、この発明の実施の形態３に従う演算回路装置のレイアウトを概略的に示す図である。図１８において、アレイビット線駆動部ＯＰＫ１ａおよびＯＰＫ２ａそれぞれにおいて、平行に、ビット線ＢＬ１およびＢＬ２が配置される。ビット線ＢＬ１およびＢＬ２は、トランスミッションゲートＴＭ１を介して相互接続される。ビット線ＢＬ１およびＢＬ２は、演算動作時、右側ビット線書込電流駆動回路ＲＷＣＫおよび左側ビット線書込電流駆動回路ＬＷＣＫを含むビット線電流駆動回路ＷＣＫにより駆動される。ビット線書込電流駆動回路ＷＣＫは、選択ゲートＴＧ１を介してラッチ回路４に結合される。アレイビット線駆動部ＯＰＫ１ａの選択ゲートＴＧ１は選択信号ＳＥＬ１に応答し、アレイビット線駆動部ＯＰＫ２ａの選択ゲートＴＧ１は選択信号ＳＥＬ２に応答する。
【０１４８】
これらのアレイビット線駆動部ＯＰＫ１ａおよびＯＰＫ２ａに共通に、デジット線ＤＬＭａ１からＤＬＭａ３およびＤＬＭｂ１からＤＬＭｂ３が、ビット線ＢＬ１およびＢＬ２と交差する方向に配設される。デジット線ＤＬＭａ１からＤＬＭａ３およびＤＬＭｂ１からＤＬＭｂ３の一端に、重付け回路５０ａおよび５０ｂが配置される。
【０１４９】
重付け回路５０ａは、重み制御信号ＷＡ１−ＷＡ３と演算活性化信号ＣＡＬＣとに従ってデータＤＡ、ＤＣおよびＤＤとデジット線ＤＬＭａ１からＤＬＭａ３の対応を設定する。重付け回路５０ｂは、重み制御信号ＷＢ１−ＷＢ３と演算活性化信号ＣＡＬＣとに従って、データＤＸ−ＤＺとデジット線ＤＬＭｂ１−ＤＬＭｂ３の対応を設定する。
【０１５０】
なお、デジット線ＤＬＭａ１からＤＬＭａ３は、図１７に示すデジット線ＤＬＭ１−ＤＬＭ３およびＤＬ１１−ＤＬ１３およびＤＬ２１−ＤＬ２３に対応する。実施の形態１および２と同様、ビット線ＢＬ１およびＢＬ２が折返し構造にされているため、デジット線を分岐構造に設定することは要求されず、直線的に、デジット線が延在する。
【０１５１】
アレイビット線駆動部ＯＰＫ１ａにおいては、ビット線ＢＬ１およびＢＬ２とデジット線ＤＬＭａ１からＤＬＭａ３の交差部に対応してメモリセルＭ１およびＭ２が配置される。アレイビット線駆動部ＯＰＫ２ａにおいては、ビット線ＢＬ１およびＢＬ２とデジット線ＤＬＭｂ１からＤＬＭｂ３の交差部に対応してメモリ素子Ｍ１およびＭ２が配置される。メモリ素子Ｍ１およびＭ２と対応のデジット線ＤＬＭ１からＤＬＭ３（ＤＬＭ１ａからＤＬＭ３ａまたはＤＬＭ１ｂからＤＬＭ３ｂ）との距離は異なる。したがって、メモリ素子Ｍ１およびＭ２へのこれらのデジット線ＤＬＭ１からＤＬＭ３が生成する磁界の影響の度合いが異なる。
【０１５２】
図１８に示す配置においては、メモリ素子Ｍ１およびＭ２は、デジット線ＤＬＭ１（ＤＬＭ１ａ，ＤＬＭ１ｂ）に最も近接して配置され、デジット線ＤＬＭ３（ＤＬＭ３ａ，ＤＬＭ３ｂ）から最も離れて配置される。従って、デジット線誘起磁界において、デジット線ＤＬＭ１の誘起磁界の影響が最も強く、デジット線ＤＬＭ３の誘起磁界の影響が最も小さい。
【０１５３】
図１９は、デジット線磁界とメモリ素子との対応関係を概念的に示す図である。図１９においては、メモリ素子Ｍ（Ｍ１，Ｍ２）に対してデジット線ＤＬＭ１−ＤＬＭ３（ＤＬＭ１ａ−ＤＬＭ３ａまたはＤＬＭ１ｂ−ＤＬＭ３ｂ）が配置される。メモリ素子Ｍに対し、デジット線ＤＬＭ１が最も近く配置され、デジット線ＤＬＭ３が最も遠く配置される。デジット線ＤＬＭ１からＤＬＭ３それぞれに流れる電流により磁界が誘起され、この誘起磁界がメモリ素子Ｍに印加される。図１９において、メモリ素子Ｍに対し、デジット線ＤＬＭ１−ＤＬＭ３からの磁界ＨＢ１、ＨＢ２およびＨＢ３が印加される。これらの磁界ＨＢ１−ＨＢ３の合成磁界とビット線からの誘起磁界との合成磁界により、メモリ素子Ｍの磁化状態が決定される。電流により磁界が誘起される場合、その磁界強度は、電流源からの距離が長くなると小さくなる。したがって、図１９に示す配置においては、メモリ素子Ｍに対する合成磁界においてデジット線ＤＬＭ１が誘起する磁界ＨＢ１の影響が最も大きく、デジット線ＤＬＭ３が誘起する磁界ＨＢ３の影響が最も小さい。これらの磁界ＨＢ１からＨＢ３の、メモリ素子Ｍの磁化状態を決定する合成磁界に及ぼす影響の度合いが異なり、応じて、デジット線ＤＬＭ１−ＤＬＭ３を流れる電流に重付けを行なうことができ、したがって、これらのデジット線ＤＬＭ１−ＤＬＭ３の電流量を決定するデータに対し重付けを行なうことができる。この配置において、メモリ素子Ｍ１およびＭ２は、同じデジット線からの磁界の影響が同じとなるように配置される。
【０１５４】
図２０は、図１７に示す重付け回路５０の構成の一例を示す図である。この図２０に示す重付け回路５０と同様の構成が、図１８に示す重付け回路５０ａおよび５０ｂにおいて用いられる。
【０１５５】
図２０において、重付け回路５０は、重み制御信号Ｗ１−Ｗ３に応答してそれぞれ選択的に導通し、導通時、データＤＡを伝達するスイッチング素子ＳＷＡ１−ＳＷＡ３と、重み制御信号Ｗ１−Ｗ３に応答して選択的に導通し、導通時、データＤＣを伝達するスイッチング素子ＳＷＢ１−ＳＷＢ３と、重み制御信号Ｗ１−Ｗ３に従ってそれぞれ選択的に導通し、導通時、データＤＤを伝達するスイッチング素子ＳＷＣ１−ＳＷＣ３と、演算活性化信号ＣＡＬＣとスイッチング素子ＳＷＡ１、ＳＷＢ３、およびＳＷＣ２のいずれかを介して伝達される信号とを受けてメインデジット線ＤＬＭ１を駆動するＡＮＤゲートＧ１１と、演算活性化信号ＣＡＬＣとスイッチング素子ＳＷＡ２、ＳＷＢ１およびＳＷＣ３のいずれかからのデータとを受けてメインデジット線ＤＬＭ２を駆動するＡＮＤゲートＧ１２と、演算活性化信号ＣＡＬＣとスイッチング素子ＳＷＡ３、ＳＷＢ２およびＳＷＣ１のいずれかからのデータとを受けてメインデジット線ＤＬＭ３を駆動するＡＮＤゲートＧ１３を含む。
【０１５６】
重み制御信号Ｗ１−Ｗ３は、重付け演算処理動作時において、いずれか１つがＨレベルの活性状態に設定され、残りの重み制御信号は非選択状態に設定される。重み制御信号Ｗ１の活性化時、スイッチング素子ＳＷＡ１、ＳＷＢ１およびＳＷＣ１が導通し、データＤＡ、ＤＣおよびＤＤが、それぞれＡＮＤゲートＧ１１、Ｇ１２およびＧ１３へ伝達される。したがって、演算操作時においては、メインデジット線ＤＬＭ１、ＤＬＭ２およびＤＬＭ３は、それぞれデータＤＡ、ＤＣおよびＤＤに従って駆動される。
【０１５７】
重み制御信号Ｗ２が活性状態のときには、スイッチング素子ＳＷＡ２、ＳＷＢ２およびＳＷＣ２が導通する。応じて、データＤＡがＡＮＤゲートＧ１２へ与えられ、データＤＣがＡＮＤゲートＧ１３へ与えられ、データＤＤがＡＮＤゲートＧ１１へ与えられる。この場合には、メインデジット線ＤＬＭ１、ＤＬＭ２およびＤＬＭ３は、データＤＤ、ＤＡおよびＤＣに従って駆動される。
【０１５８】
重み制御信号Ｗ３が活性状態のときには、スイッチング素子ＳＷＡ３、ＳＷＢ３およびＳＷＣ３が導通する。この状態では、データＤＡ、ＤＣおよびＤＤが、それぞれ、ＡＮＤゲートＧ１３、Ｇ１１およびＧ１２へ与えられる。したがって、メインデジット線ＤＬＭ１、ＤＬＭ２およびＤＬＭ３が、データＤＣ、ＤＤおよびＤＡに従って駆動される。
【０１５９】
重み制御信号Ｗ１からＷ３を、演算動作時モード時、各サイクルごとにまたは演算内容に応じて選択的に活性化することにより、すなわち、活性化される重み制御信号をダイナミックに変更することにより、データＤＡ、ＤＣおよびＤＤとメインデジット線ＤＬＭ１、ＤＬＭ２およびＤＬＭ３の対応関係を変更することができる。
【０１６０】
なお、この図２０に示す重付け回路５０の構成の場合、スタンバイ状態時、ＡＮＤゲートＧ１１からＧ１３のデータを受ける入力ノードは、演算活性化信号ＣＡＬＣの反転信号に応答するプリチャージトランジスタにより、接地電圧レベルにプリチャージされる。
【０１６１】
［変更例］
図２１は、この発明の実施の形態３の変更例を概略的に示す図である。図２１においては、ビット線ＢＬ１およびＢＬ２に対し、さらにビット線ＢＬＡ１およびＢＬＡ２が設けられる。ビット線ＢＬ１およびＢＬ２は、トランスミッションゲートＴＭ１を介して相互接続される。ビット線ＢＬ１、ＢＬ２、ＢＬＡ１、ＢＬＡ２の両端に、重付け回路５５Ｒおよび５５Ｌがそれぞれ設けられる。
【０１６２】
重付け回路５５Ｒおよび５５Ｌは、演算活性化信号ＣＡＬＣの活性化時、重み制御信号群ＷＧに従ってデータＤ０、Ｄ１およびＤ２とビット線ＢＬＡ１、ＢＬＡ２、ＢＬ１およびＢＬ２の対応関係を設定する。ビット線ＢＬ１およびＢＬＡ１およびＢＬ２のメモリ素子Ｍ１に対する距離は互いに異なり、またビット線ＢＬ２、ＢＬＡ１およびＢＬＡ２のメモリ素子Ｍ２に対する距離が互いに異なる。したがってこの重付け回路５５Ｒおよび５５ＬによりデータＤ０、Ｄ１およびＤ２とビット線ＢＬ１，ＢＬ２、ＢＬＡ１およびＢＬＡ２の対応関係を変更することにより、各演算時に、データＤ０−Ｄ２の重付けを変更することができる。
【０１６３】
重付け回路５５Ｒおよび５５Ｌは、重み制御信号群ＷＧによりデータＤ０−Ｄ２の転送経路を設定するマルチプレクサと、ビット線ＢＬＡ１、ＢＬＡ２、およびＢＬ（ＢＬ１，ＢＬ２）に対して設けられるビット線書込電流駆動回路とを含む。ビット線書込電流駆動回路へ転送されるデータをマルチプレクサにより変更することにより、データＤ０−Ｄ２とビット線との対応関係を変更することができる。
【０１６４】
マルチプレクサの構成としては、図２０に示すスイッチ素子群の構成と同様の構成を利用することができる。
【０１６５】
なお、並列に配置されるデジット線またはビット線の書込電流線の数は、３本に限定されず、２本であってもよく、また４本などの別の数であってもよい。
【０１６６】
以上のように、この発明の実施の形態３に従えば、１つのメモリ素子について複数の書込電流伝達線（ビット線またはデジット線）を、対応のメモリ素子との距離を互いに異ならせて配置し、これらの複数の書込電流伝達線とデータとの対応関係をダイナミックに（演算サイクルごとに）設定しており、演算内容を演算サイクルごとに変更して演算処理を行なうことができる。
【０１６７】
［実施の形態４］
図２２は、この発明の実施の形態４に従う演算回路装置において利用される磁性体メモリ素子の構成を概略的に示す図である。図２２において、磁性体メモリ素子は、４つのリング状に配置される可変磁気抵抗素子ＶＲＥａからＶＲＥｄを含む。可変磁気抵抗素子ＶＲＥａからＶＲＥｄは、物理的に間隔ＧＡＰを置いて配置される。これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄにおいて、磁区の方向がリング状に連続するように、これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄの磁化状態を設定する。
【０１６８】
図２２に示されるように、可変磁気抵抗素子ＶＲＥａからＶＲＥｄの磁区の方向がリング状に連続して完結している状態において、外部からノイズ磁場が印加されても、このリング状の磁場のために、磁化反転は生じない。すなわち、これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄのいずれかの場所において磁区の方向に対してノイズ磁場の方向が逆向きであっても、その点対称の位置においては、ノイズ磁場の方向が、磁区の方向に対し順方向となっており、これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄ間の磁場結合により、ノイズ磁場と磁区の方向が反対の部分における磁化方向の反転を防止することができる。
【０１６９】
図２２に示す構成のメモリ素子においてメモリ素子の磁化方向を逆転させるためには、個々の可変磁性体素子ＶＲＥａからＶＲＥｄにそれぞれの磁区が反転するように、磁場を印加することが要求される。このような磁場の印加は、自然界においては通常生じず、デバイス内部で人為的に生じさせる必要がある。したがって、可変磁気抵抗素子ＶＲＥａからＶＲＥｄに同時に、人為的に磁場を印加して、可変磁気抵抗素子ＶＲＥａからＶＲＥｄで構成されるメモリ素子に磁化反転を生じさせて、データの書込を実行する。
【０１７０】
したがって、４つの可変磁気抵抗素子ＶＲＥａからＶＲＥｄにより、１ビットのデータを記憶する。可変磁気抵抗素子ＶＲＥａからＶＲＥｄは、各々、ＴＭＲ素子およびＭＴＪ素子のいずれであってもよい。
【０１７１】
図２３は、この発明の実施の形態４に従うメモリ素子の平面レイアウトを概略的に示す図である。図２３において、可変抵抗素子ＶＲＥａからＶＲＥｄが、線対称および点対称に、互いに間隔を置いて配置される。これらの可変抵抗素子ＶＲＥａからＶＲＥｄそれぞれの下部に、ストラップ６０ａから６０ｄが配設される。これらのストラップ６０ａから６０ｄは、可変磁気抵抗素子ＶＲＥａからＶＲＥｄと同様、互いに線対称かつ点対称に配置されかつ互いに分離して配置される。これらのストラップ６０ａから６０ｄは、その外側２辺は互いに直交し、これらの直交２辺とさらに直交する２つの短辺とこれらの２つの短辺の間の斜辺とで構成される。ストラップ６０ａから６０ｄは、それぞれ可変磁気抵抗素子ＶＲＥａからＶＲＥｄの一方側電極（下側電極）を構成する。
【０１７２】
可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃのストラップ６０ａおよび６０ｃ下層に、デジット線ＤＬａを形成する下層導電線６５が配設され、この下層導電線６５と平行に、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄ上層に、デジット線ＤＬｂを構成する上層導電線６６が配設される。したがって、デジット線ＤＬａが可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃにより共有され、デジット線ＤＬｂは、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄにより共有される。
【０１７３】
可変磁気抵抗素子ＶＲＥａ上層に、下層導電線６５と交差する方向に上層導電線６２ａが配設され、可変磁気抵抗素子ＶＲＥｂのストラップ６０ｂ下層に、上層導電線６６と交差する方向に、下層導電線６４ａが配設される。これらの導電線６２ａおよび６４ａはコンタクトＣＡ１を介して相互接続される。これらの導電線６２ａおよび６４ａは書込ビット線ＷＢＬａを構成する。
【０１７４】
可変磁気抵抗素子ＶＲＥｃ上層に、下層導電線６５と交差する方向に上層導電線６２ｂが配設され、可変磁気抵抗素子ＶＲＥｄのストラップ６０ｄ下層に、この上層導電線６２ｂと同一方向に延在する下層導電線６４ｂが配設される。これらの導電線６２ｂおよび６４ｂはコンタクトＣＣ１を介して相互接続され、書込ビット線ＷＢＬｂを構成する。
【０１７５】
書込ビット線ＷＢＬａが、したがって、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂにより共有され、書込ビット線ＷＢＬｂが、可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄにより共有される。上層導電線６２ａおよび６２ｂは、下層導電線６４ａおよび６４ｂとそれぞれ同一方向に電流を流す。したがって、上層導電線６２ａおよび６２ｂは、それぞれ、対応の可変磁気抵抗素子に対し、下層導電線６４ａおよび６４ｂが誘起する磁界と逆方向の磁界を印加する。この逆方向の磁界印加により、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃと可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄの磁化方向を反対方向として、メモリ素子全体において、磁化を連続的にリング状に連結させる。
【０１７６】
導電線６２ａ、６２ｂ、６４ａおよび６４ｂは、対応の可変磁気抵抗素子とは、データ書込動作時、磁気的に結合されるものの、データ書込および読出動作時において電気的には結合されない。これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄの磁化状態により表現される記憶データを読出すために、電極取出層配線が設けられる。可変磁気抵抗素子ＶＲＥａに対しては、ストラップ６０ａが下層電極取出線６７ａにコンタクトＣＡ３を介して結合され、また可変磁気抵抗素子ＶＲＥａの上側電極が上層導電線６８ａにコンタクトＣＡ２を介して電気的に接続される。可変磁気抵抗素子ＶＲＥｂについては、上層導電線６８ｂがコンタクトＣＢ１を介してこの可変磁気抵抗素子ＶＲＥｂの上側電極に電気的に接続され、またストラップ６０ｂが、コンタクトＣＢ２を介して下層導電線６７ｂに接続される。
【０１７７】
可変磁気抵抗素子ＶＲＥｃについては、上層導電線６８ｃが、コンタクトＣＣ２を介して可変磁気抵抗素子ＶＲＥｃの上側電極に電気的に接続され、ストラップ６０ｃがコンタクトＣＣ３を介して下側導電線６７ｃに接続される。可変磁気抵抗素子ＶＲＥｄについては、上層導電線６８ｄが、コンタクトＣＤ１により、可変磁気抵抗素子の上側電極に接続され、ストラップ６０ｄがコンタクトＣＤ２を介して下層導電線６７ｄに接続される。
【０１７８】
下層導電線６７ａから６７ｄは、それぞれ、データ読出時に可変磁気抵抗素子に電流が流れる経路を形成するために、選択信号に応答する読出選択トランジスタに接続されて、たとえばデータ読出時、接地に接続される。上側導電線６８ａから６８ｄは、それぞれ、データ読出時、同様、電流経路を形成するために、読出ビット線またはデータ読出線に接続される。
【０１７９】
図２４は、図２３に示す可変磁気抵抗素子ＶＲＥａの部分の断面構造を概略的に示す図である。可変磁気抵抗素子ＶＲＥａは、その磁化方向が固定される固定磁気層ＰＩＬと、その磁化方向が印加磁界により決定される自由磁気層ＦＲＬと、これらの固定磁気層ＰＩＬと自由磁気層ＦＲＬの間のバリア層ＢＲＬとを含む。固定磁気層ＰＩＬがストラップ６０ａに図示しない導電層を介してまたは直接電気的に接続される。可変磁気抵抗素子ＶＲＥａの上層に、書込ビット線ＷＬａを構成する上層導電線６２ａが配設される。この上層導電線６２ａは、可変磁気抵抗素子ＶＲＥａの上側電極とは電気的に分離され、データ書込時に磁気的に結合される。ストラップ６０ａは、コンタクトＣＡ３を介して下層導電線６７ａに接続される。このストラップ６０ａ下層に、デジット線ＤＬａを形成する下層導電線６５が配設される。下層導電線６７ａが、図示しないリード選択トランジスタに接続される。
【０１８０】
可変磁気抵抗素子ＶＲＥａの上側電極層は、図示しない領域において、図２３に示す上層導電線６８ａに電気的に接続される。
【０１８１】
図２５は、図２３に示す可変磁気抵抗素子ＶＲＥｂに関連する部分の断面構造を概略的に示す図である。この可変磁気抵抗素子ＶＲＥｂ上層に、デジット線ＤＬｂを構成する上層導電線６６が配設される。可変磁気抵抗素子ＶＲＥｂの上側電極が、コンタクトＣＢ１を介して上側導電線６８ｂに接続される。ストラップ６０ｂ下層に、書込ビット線ＷＢＬａを構成する下層導電線６４ａが配設される。ストラップ６０ｂは、図示しない領域において、図２３に示すコンタクトＣＢ２を介して下層導電線６７ｂに接続される。
【０１８２】
図２４および図２５に示すように、可変磁気抵抗素子ＶＲＥａ上層に、書込ビット線ＷＢＬａを配設した場合と、可変磁気抵抗素子ＶＲＥｂ下層に書込ビット線ＷＢＬａを配設した場合とでは、書込ビット線ＷＢＬａが誘起する磁界は、同一方向であっても、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂに印加される磁界の向きが逆方向となる。デジット線ＤＬａおよびＤＬｂに、可変磁気抵抗素子の自由磁気層の磁化困難軸方向の磁界を生成するように電流を流し、書込ビット線を流れる電流により、この自由磁気層の磁化容易軸方向の磁界を誘起させる。
【０１８３】
また、デジット線についても、上層導電線と下層導電線が用いられており、これらが誘起する磁界が同一方向でも、可変磁気抵抗素子に印加される磁界の方向が、反対となる。したがって、合成磁界の方向を、可変磁気抵抗素子ＶＲＥａと可変磁気抵抗素子ＶＲＥｂにおいて反対方向に設定することができる。固定磁気層ＰＩＬの磁化方向は、すべての可変磁気抵抗素子ＶＲＥａからＶＲＥｄにおいてすべて同一に設定する。したがって、ビット線延在方向において隣接する可変磁気抵抗素子の自由磁気層の磁化方向は互いに反対となるため、これらの可変磁気抵抗素子において、一方が高抵抗状態、他方が低抵抗状態となり、相補データを記憶することができる。
【０１８４】
図２６は、この発明の実施の形態４に従うメモリ素子を利用する演算回路装置の構成を、概略的に示す図である。図２６においては、演算回路装置において１つの演算を実行する演算記憶回路ＯＰＫの構成を示す。
【０１８５】
図２６において、書込ビット線ＷＢＬａおよびＷＢＬｂとデジット線ＤＬａおよびＤＬｂの交差部に対応して、可変磁気抵抗素子ＶＲＥａからＶＲＥｄがそれぞれ配置される。可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃの上側電極は共通に読出ビット線ＲＢＬに接続され、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄの上側電極は、共通に、読出ビット線／ＲＢＬに接続される。可変磁気抵抗素子ＶＲＥａからＶＲＥｄのそれぞれの下側電極は、読出制御信号ＳＥＬＡに応答するリード選択トランジスタ７４ａから７４ｄを介してそれぞれ接地される。データ書込時に下側電極が接地電圧に固定されて磁気シールド層として作用するのを防止する。
【０１８６】
書込ビット線ＷＢＬａおよびＷＢＬｂの両側に、対向して書込ビット線駆動回路７２ｌおよび７２ｒが配置される。書込ビット線駆動回路７２ｌは、図３に示す左側ビット線書込電流駆動回路ＬＷＣＫと同様の構成を、書込ビット線ＷＢＬａおよびＷＢＬｂそれぞれに対して有し、書込ビット線駆動回路７２ｒは、図３に示す右側ビット線書込電流駆動回路ＲＷＣＫと同様の構成を、書込ビット線ＷＢＬａおよびＷＢＬｂそれぞれに対して有する。これらの書込ビット線駆動回路７２ｌおよび７２ｒにより、演算活性化信号ＣＡＬＣの活性化時、データＤＢに従って、書込ビット線ＷＢＬａおよびＷＢＬｂに同じ方向に電流が流れる。
【０１８７】
デジット線ＤＬａおよびＤＬｂに対してデジット線駆動回路７０が設けられる。このデジット線駆動回路７０は、図３に示すＡＮＤゲートＧ１の構成に対応し、演算活性化信号ＣＡＬＣの活性化時、データＤＡに従ってデジット線ＤＬａおよびＤＬｂを駆動する。このデジット線駆動回路７０により、演算動作時、データＤＡに従ってデジット線ＤＬａおよびＤＬｂに同一方向に電流を供給することができる。
【０１８８】
読出ビット線ＲＢＬおよび／ＲＢＬは、選択信号ＳＥＬＡに応答する選択ゲートＳＧを介してラッチ回路４に結合される。このラッチ回路４は、図３に示すラッチ回路４と同様の構成を備え、ダイナミックラッチ動作により、読出ビット線ＲＢＬおよび／ＲＢＬを流れる電流量に従ってデータの読出を実行する。
【０１８９】
図２７は、可変磁気抵抗素子ＶＲＥａからＶＲＥｄへの演算動作時の書込電流および書込磁界の印加態様を示す図である。この図２７においては、書込ビット線ＷＢＬａを構成する導電線６２ａおよび６４ａに対し、図の左側から右方向に向かって書込電流が供給され、同様、書込ビット線ＷＢＬｂを構成する導電線６２ｂおよび６４ｂにも、同じ方向に、すなわち図の左側から右方向に向かって電流が供給される。デジット線を構成する導電線６５および６６に対しては、それぞれ下側から上側に向かう電流が図２６に示すデータ線駆動回路７０により供給される。
【０１９０】
導電線６２ａおよび６４ａが可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂに印加する磁界については、同心円状の磁界の下側の磁界が、可変磁気抵抗素子ＶＲＥａに与えられ、この同心円状の磁界の上側の磁界が、可変磁気抵抗素子ＶＲＥｂに与えられ、これらの印加磁界の磁界方向は逆である。
【０１９１】
同様、導電線６５が可変抵抗素子ＶＲＥａおよびＶＲＥＣに印加する磁界と導電線６６が可変抵抗素子ＶＲＥｂおよびＶＲＥｄに印加する磁界は、逆方向である。従って、可変抵抗素子ＶＲＥａおよびＶＲＥｂでは、逆方向の合成磁界が印可され、可変抵抗素子ＶＲＥｃおよびＶＲＥｄでは、逆方向の合成磁界が印加される。また、デジット線延在方向に整列する可変抵抗素子においては、同一方向の合成磁界が印加される。
【０１９２】
したがって、書込ビット線ＷＢＬａに、図の左側から右方向に電流を流した場合、可変磁気抵抗素子ＶＲＥａの自由磁気層は、図の下から上向き方向の磁化方向となり、一方、変磁気抵抗素子ＶＲＥｂにおいては、その磁化方向は図の上側から下側方向となる。可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄについても同様である。したがって、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂの磁化方向が、反対方向であり、磁場結合により連続的な磁場が形成され、また可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄも、磁化方向が反対方向であり、磁場結合により連続的な磁場が形成される。
【０１９３】
一方、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃはその磁化方向が同じであり、また可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄはその磁気方向が同じである。したがって、磁場結合により、図２７において矢印で示すように、図の右回り方向の連続磁場が形成される。
【０１９４】
これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄにおいて固定磁気層の磁化方向はすべて同じであり、図２７において、太い矢印で示すように、図の下側から上側に向く方向に設定される。したがって、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃが低抵抗状態、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄが高抵抗状態に設定される。
【０１９５】
従って、書込ビット線駆動回路７２ｌと７２ｒとデジット線駆動回路７０により、演算データに応じた電流を書込みビット線およびデジット線に供給することにより、その演算結果に応じたデータを、これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄに格納することができる。
【０１９６】
図２８は、演算操作時の書込電流および書込磁界の他の印加態様を示す図である。この図２８においては、書込ビット線ＷＢＬａを構成する導電線６４ａおよび６２ａには、図の右側から左側に向かって電流が流れ、同様、書込ビット線ＷＢＬｂを構成する導電線６４ｂおよび６２ｂの右側から左側に向かって電流が流れる。デジット線ＤＬａおよびＤＬｂには、電流が、図の下側から上側に向かって電流が流れる。
【０１９７】
この場合には、可変磁気抵抗素子ＶＲＥａの磁化状態は、図の下側向き方向となり、一方、可変磁気抵抗素子ＶＲＥｂの磁化方向は図の上側向き方向となる。また可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄの磁化方向は、それぞれ、下側向き方向および上側向き方向なとる。
【０１９８】
図２８に示すように、これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄの磁化方向は、磁場結合により磁区が連続的に連結されて、図の左回り方向に磁区の磁化方向が設定される。したがって、この場合には、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃは、その自由磁気層と固定磁気層の磁化方向が異なるため高抵抗状態であり、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄは、固定磁気層と自由磁気層の磁化方向が同じであり、低抵抗状態となる。
【０１９９】
可変磁気抵抗素子ＶＲＥａからＶＲＥｄで構成されるメモリ素子の記憶データの読出時においては、先の実施の形態１と同様、ラッチ回路４においてダイナミックラッチ動作を実行する。可変磁気抵抗素子ＶＲＥａからＶＲＥｄは、その上側電極が読出ビット線ＲＢＬおよび／ＲＢＬに接続され、その下側電極が、接地ノードにリード選択トランジスタ７４ａ−７４ｄを介して結合されている。したがって、ラッチ回路４における電源投入後、ラッチ回路の内部ノードの電位が上昇した後に、選択ゲートＳＧを、選択信号ＳＥＬＡにより導通状態に設定することにより、読出ビット線ＲＢＬおよび／ＲＢＬの一方に他方よりも大きな電流が流れ、ラッチ回路４のラッチ状態を設定することができる。
【０２００】
したがって、可変磁気抵抗素子を配置し、２本の書込ビット線および２本のデジット線で演算結果に対応する書込電流を供給することにより、ノイズ磁場の影響を受けることなく安定に演算結果を格納することができる。
【０２０１】
この発明の実施の形態４の演算回路装置においても、実施の形態１と同様、書込ビット線駆動回路７２ｌおよび７２ｒの駆動電流量に重付けを行なうことにより、演算機能を変更することができ、またアナログ処理をも実現することができる。
【０２０２】
以上のように、この発明の実施の形態４に従えば、可変磁気抵抗素子をリング状に配設し、リング状に連結する磁区が生成されるように書込電流を供給して書込磁場を発生しており、ノイズ磁場耐性に優れた信頼性の高い演算回路装置を実現することができる。
【０２０３】
［実施の形態５］
図２９は、この発明の実施の形態５に従う半導体記憶装置の全体の構成を概略的に示す図である。図２９において、半導体記憶装置は、行列状に配列されるメモリセルＭＣを有するメモリセルアレイ１００を含む。このメモリセルＭＣは、先の実施の形態４において示した４つの可変磁性抵抗素子を含む４素子セルである。図２９においては、１つのメモリセルＭＣを代表的に示す。
【０２０４】
メモリセルアレイ１００においては、Ｙ方向に整列して配置されるメモリセルＭＣに対し、デジット線対ＤＬＰおよび読出ビット線対ＲＢＬＰが平行に配設され、Ｘ方向に整列するメモリセルＭＣに対し共通に、書込ビット線対ＷＢＬＰおよび読出ワード線対ＲＷＬＰが配設される。本実施の形態においては、メモリセルＭＣに含まれる４素子の相補データを、一度の読出サイクルで読出す。
【０２０５】
半導体記憶装置は、さらに、外部からの動作モード指示ＣＭＤに従って各種内部制御信号を生成する制御回路１０２と、制御回路１０２の制御のもとに動作し、外部データＤＱを入出力する入出力回路１０４と、制御回路１０２の制御のもとに動作し、入出力回路１０４からの内部書込データＤとアドレス信号ＡＤとに従って、データ書込時、書込ビット線対へビット線書込電流を供給する書込ビット線駆動回路１０６Ｌおよび１０６Ｒと、制御回路１０２の制御のもとにデータ読出時動作し、アドレス信号ＡＤに従って選択された読出ワード線対ＲＷＬＰを選択状態へ駆動する読出ワード線選択回路１０８と、制御回路１０２の制御のもとに動作し、アドレス信号に従って選択されたデジット線対ＤＬＰに電流を供給するデジット線駆動回路１１０と、データ読出時、アドレス信号ＡＤに従って、読出ビット線対を選択する読出列選択回路１１２と、読出列選択回路１１２を介して、選択された読出ビット線対を流れる電流を検知し、選択メモリセルのデータを読出す読出回路１１４を含む。
【０２０６】
この半導体記憶装置においては、データ書込時およびデータ読出時、デジット線、読出デジット線、読出ワード線、および書込ビット線は、メモリセルの４素子を同時に駆動するため、すべて信号線対単位で駆動される。
【０２０７】
図３０は、図２９に示す半導体記憶装置の１つのメモリセルＭＣに関連する部分の構成の一例を示す図である。図３０において、メモリセルＭＣは、４つの可変抵抗素子ＶＲＥａからＶＲＥｄと、これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄそれぞれに対応して設けられるリード選択トランジスタ１２０ａから１２０ｄを含む。
【０２０８】
可変磁気抵抗素子ＶＲＥａからＶＲＥｄの配置は、先の実施の形態４に示すメモリ素子での配置と同じであり、点対称および線対称に配置され、データ記憶時、その磁区が連結されて、１ビットデータを記憶する。
【０２０９】
可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃの一方側電極（たとえば上部電極）が読出ビット線ＲＢＬに接続され、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄの一方側電極が補の読出ビット線／ＲＢＬに接続される。これらの読出ビット線ＲＢＬおよび／ＲＢＬは、図２９に示す読出ビット線対ＲＢＬＰに対応する。
【０２１０】
可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂに共通に、書込ビット線ＷＢＬａが配設され、可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄに対し、書込ビット線ＷＢＬｂが配設される。これらの書込ビット線ＷＢＬａおよびＷＢＬｂは、図２９に示す書込ビット線対ＷＢＬＰに対応する。なお、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃに対応してデジット線ＤＬａが配設され、可変磁気抵抗素子ＶＲＥｂ得ＶＲＥｄに対応してデジット線ＤＬｂが配設される。これらのデジット線ＤＬａおよびＤＬｂは、図２９に示すデジット線対ＤＬＰを構成し、その一端を基準電圧源（接地ノード）に接続される。
【０２１１】
リード選択トランジスタ１２０ａおよび１２０ｂは、たとえばＮチャネルＭＯＳトランジスタで構成され、読出ワード線ＲＷＬａの選択時導通状態となり、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂの他方側電極（たとえばストラップ）を基準電圧源（接地ノード）に接続する。リード選択トランジスタ１２０ｃおよび１２０ｄは、同様、ＮチャネルＭＯＳトランジスタで構成され、読出ワード線ＲＷＬｂの選択時導通し、可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄの他方電極を基準電圧源（接地ノード）に接続する。この読出ワード線ＲＷＬａおよびＲＷＬｂは、図２９に示す読出ワード線対ＲＷＬＰに対応する。
【０２１２】
読出列選択回路１１２は、読出ビット線ＲＢＬおよび／ＲＢＬに対して設けられる列選択ゲートＣＳＧを含む。この列選択ゲートＣＳＧは、読出列選択信号ＲＣＳＬの選択時導通し、読出ビット線ＲＢＬおよび／ＲＢＬを読出回路１１４に結合する。
【０２１３】
読出回路１１４は、差動電流センス回路１２２を含み、読出ビット線ＲＢＬおよび／ＲＢＬを流れる電流を検知して内部読出データを生成する。この差動電流センス回路１２２として、通常のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）などにおいて用いられる電流センス回路が利用されてもよく、また先の実施の形態１から４に示すダイナミックラッチ動作を行なうラッチ回路が利用されてもよい。
【０２１４】
メモリセルＭＣへのデータ書込時においては、デジット線ＤＬａおよびＤＬｂが選択状態へ駆動され、デジット線書込電流が供給される。また書込ビット線ＷＢＬａおよびＷＬｂに、書込データに応じて同一方向にビット線書込電流が供給される。このときに生成される合成磁界により、実施の形態４の場合と同様、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃは、同じ抵抗状態となり、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄが同じ抵抗状態となる。一方、Ｘ方向に整列する可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂが、反対の抵抗状態となり、また可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄは、反対の抵抗状態となる。
【０２１５】
データ読出時においては、読出ワード線ＲＷＬａおよびＲＷＬｂを同時に選択状態へ駆動し、リード選択トランジスタ１２０ａから１２０ｄを同時にオン状態に設定する。これにより、読出ビット線ＲＢＬおよび／ＲＢＬにメモリセルＭＣを介して電流を流れる経路が形成され、可変磁気抵抗素子ＶＲＥａからＶＲＥｄの抵抗状態に応じて、読出ビット線ＲＢＬおよび／ＲＢＬの一方が高抵抗を介して接地ノードに結合され、他方が低抵抗を介して接地ノードに結合される。読出列選択ゲートＣＳＧを読出列選択信号ＲＣＳＬにより選択して、これらの読出ビット線ＲＢＬおよび／ＲＢＬを差動電流センス回路１２２に結合する。読出ビット線ＲＢＬおよび／ＲＢＬの一方には、他方よりも大きな電流が流れ、この差動電流を差動電流センス回路１２２で検知することにより、メモリセルＭＣの記憶データを読出す。
【０２１６】
電流検知でデータを読出すため、読出ビット線ＲＢＬおよび／ＲＢＬの電位差が小さい場合でも、安定にデータを読出すことができる。
【０２１７】
また、メモリセルが４素子で構成され、その磁区の方向が連結しており、ノイズ耐性の優れたメモリセルを実現することができる。従って、データ書込時、非選択メモリセルにおいてリーク磁界により記憶データが書き換えられるという磁気ディスターバンスの問題が生じることがなく、高密度でメモリセルを配置することができ、大記憶容量の記憶装置をアレイ面積を増大させることなく実現することができる。
【０２１８】
図３１は、図２９に示す書込ビット線駆動回路１０６Ｌおよび１０６Ｒの構成の一例を示す図である。図３１においては、書込ビット線ＷＢＬａおよびＷＢＬｂに対して書込ビット線駆動回路１０６Ｌ内において設けられる回路部分を代表的に示す。
【０２１９】
図３１において、書込ビット線駆動回路１０６Ｌは、データＤと書込列選択信号ＷＣＳＬとを受けるＡＮＤゲート１３０ａと、補のデータ／Ｄと書込列選択信号ＷＣＳＬとを受けるＡＮＤゲート１３０ｂと、ＡＮＤゲート１３０ａおよび１３０ｂの出力信号に従って書込ビット線ＷＢＬａを駆動するビット線ドライバ１３２ａと、ＡＮＤゲート１３０ａおよび１３０ｂの出力信号に従って書込ビット線ＷＢＬｂを駆動するビット線ドライバ１３２ｂを含む。
【０２２０】
書込列選択信号ＷＣＳＬは、データ書込時、図示しない書込列デコーダからアドレス信号に従って生成され、書込ビット線ＷＢＬａおよびＷＢＬｂを同時に指定する。
【０２２１】
書込ビット線ＷＢＬａおよびＷＢＬｂは、書込ビット線対ＷＢＬＰを構成し、データ書込時、データＤおよび補のデータ／Ｄと書込列選択信号ＷＣＳＬとに従って同時に駆動されて、同じ方向にビット線書込電流を流す。
【０２２２】
ビット線ドライバ１３２ａは、ＡＮＤゲート１３０ａの出力信号がＨレベルのときに書込ビット線ＷＢＬａに電流を供給するＮチャネルＭＯＳトランジスタＴ３０と、ＡＮＤゲート１３０ｂの出力信号がＨレベルのときに書込ビット線ＷＢＬａから電流を引抜くＮチャネルＭＯＳトランジスタＴ３１を含む。
【０２２３】
ビット線ドライバ１３２ｂは、ＡＮＤゲート１３０ａの出力信号がＨレベルのときに書込ビット線ＷＢＬｂに電流を供給するＮチャネルＭＯＳトランジスタＴ３２と、ＡＮＤゲート１３０ｂの出力信号がＨレベルのときに書込ビット線ＷＢＬｂから電流を引抜くＮチャネルＭＯＳトランジスタＴ３３を含む。
【０２２４】
書込ビット線駆動回路１０６Ｒにおいても、この図３１に示す構成と同じ構成のビット線ドライブ回路が書込ビット線ＷＢＬａおよびＷＢＬｂに対して設けられる。ただし、書込ビット線駆動回路１０６Ｒにおいては、データＤおよび／Ｄが位置を交換して与えられ、ＡＮＤゲート１３０ａに補のデータ／Ｄが与えられ、ＡＮＤゲート１３０ｂにデータＤが与えられる。
【０２２５】
図３１に示す書込ビット線駆動回路１０６Ｌおよび１０６Ｒの構成は、実施の形態１から４において示すビット線書込電流駆動回路の構成と同じである。演算活性化信号ＣＡＬＣに代えて書込列選択信号ＷＣＳＬが与えられ、プログラムバッファＰＢに代えて、ビット線ドライバ１３２ａおよび１３２ｂが用いられる。したがって、実施の形態１から４と同様、書込列選択信号ＷＣＳＬの選択時、データＤおよび／Ｄに従って、書込ビット線ＷＢＬａおよびＷＢＬｂにビット線書込電流を供給することができる。
【０２２６】
図３２は、図２９で示すデジット線駆動回路１１０の構成の一例を示す図である。図３２においては、デジット線ＤＬＰａおよびＤＬＰｂで構成されるデジット線対ＤＬＰに対して設けられる構成を代表的に示す。
【０２２７】
図３２において、デジット線駆動回路１１０は、書込行選択信号ＷＲＳＬに従ってデジット線ＤＬａを選択状態へ駆動するドライバ１３３ａと、書込行選択信号ＷＲＳＬに従ってデジット線ＤＬｂを選択状態へ駆動するドライバ１３３ｂを含む。これらのドライバ１３３ａおよび１３３ｂは、一例として、その両入力が相互接続されるＡＮＤゲートで構成される。
【０２２８】
書込行選択信号ＷＲＳＬは、データ書込時、図示しない書込行デコーダからアドレス信号に従って生成され、図２９に示すＹ方向に整列するメモリセルＭＣに対応して配置されるデジット線対ＤＬＰを選択する。
【０２２９】
この図３２に示すデジット線駆動回路１１０の構成は、実施の形態１から４におけるデジット線を駆動するゲート回路Ｇ１においてデータＤＡおよび演算活性化信号ＣＡＬＣに代えて書込行選択信号ＷＲＳＬが用いられる構成と等価である。図３２に示すデジット線駆動回路１１０を利用することにより、書込行選択信号ＷＲＳＬに従ってデジット線ＤＬａおよびＤＬｂを並行して選択状態へ駆動することができる。
【０２３０】
なお、このデジット線駆動回路１１０において、書込行選択信号ＷＲＳＬとデジット線選択タイミング信号とがドライバ１３３ａおよび１３３ｂへ与えられ、デジット線選択タイミングおよび期間が、デジット線選択タイミング信号により規定されてもよい。
【０２３１】
図３３は、図２９に示す読出ワード線選択回路１０８の構成の一例を示す図である。図３３においては、読出ワード線ＲＷＬａおよびＲＷＬｂに対して設けられる選択回路の構成を代表的に示す。
【０２３２】
図３３において、読出ワード線選択回路１０８は、読出行選択信号ＲＲＳＬに従って読出ワード線ＲＷＬａを選択状態へ駆動するドライバ１３４ａと、読出行選択信号ＲＲＳＬに従って読出ワード線ＲＷＬｂを選択状態へ駆動するドライバ１３４ｂを含む。読出行選択信号ＲＲＳＬは、データ読出時、アドレス信号ＡＤに従って図示しない読出行デコーダから生成され、Ｘ方向に整列するメモリセルを指定する。
【０２３３】
ドライバ１３４ａおよび１３４ｂを並列に配置して同時に駆動することにより、読出ワード線ＲＷＬａおよびＲＷＬｂを同時に選択状態へ駆動して、メモリセルＭＣ内の４つの可変磁気抵抗素子のリード選択トランジスタ１２０ａから１２０ｄ（図３０参照）を同時に選択状態へ駆動することができる。
【０２３４】
［変更例１］
図３４は、この発明の実施の形態５の変更例１のメモリセルＭＣの構成を概略的に示す図である。この図３４に示すメモリセルＭＣにおいては、可変磁気抵抗素子ＶＲＥａからＶＲＥｄの他方側電極（例えば、ストラップ）ノードが共通にリード選択トランジスタ１２０ｅを介して接地ノードに結合される。このメモリセルＭＣの他の構成は、図３０に示すメモリセルＭＣの構成と同じであり、対応する部分には同一参照番号を付しその詳細説明は省略する。
【０２３５】
リード選択トランジスタ１２０ｅのゲートには、読出ワード線ＲＷＬが接続される。したがって、Ｘ方向に整列するメモリセルＭＣに対し１つの読出ワード線ＲＷＬを配設するだけでよく、配線レイアウトピッチが緩和され、アレイ面積を低減することができる。
【０２３６】
データの書込および読出時の動作は、図３０に示すメモリセルＭＣの場合と同じである。
【０２３７】
［変更例２］
図３５は、この発明の実施の形態５の変更例２のメモリセルＭＣの構成を概略的に示す図である。図３５を参照して、メモリセルＭＣにおいて、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂの他方側電極ノードが、リード選択トランジスタ１２０ｆを介して接地ノードに結合され、可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄの他方電極ノードが、リード選択トランジスタ１２０ｇを介して接地ノードに結合される。
【０２３８】
リード選択トランジスタ１２０ｆおよび１２０ｇのゲートは、それぞれ、リードワード線ＲＷＬ０およびＲＷＬ１に結合される。この図３５に示すメモリセルＭＣの他の構成は、図３０に示すメモリセルＭＣの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２３９】
図３５に示すメモリセルＭＣのデータ読出時において、リードワード線ＲＷＬ０およびＲＷＬ１を、順次選択状態へ駆動する。すなわち、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂの記憶データを読出し、その後、可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄの記憶データを読出す。メモリセルＭＣが、正常にデータを記憶している場合、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃが同一抵抗状態であり、また可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄは同じ抵抗状態である。したがって読出ワード線ＲＷＬ０およびＲＷＬ１の選択時において、読出ビット線ＲＢＬおよび／ＲＢＬには、同じ論理レベルの信号が現われる。リードワード線ＲＷＬ０およびＲＷＬ１を順次選択状態へ駆動して、メモリセルＭＣの２つの可変抵抗素子単位で相補データを読出すことにより、記憶データの信頼性を保証することができる。
【０２４０】
読出ワード線ＲＷＬ０選択時と読出ワード線ＲＷＬ１選択時において読出されるデータの論理が異なる場合、メモリセルＭＣから読出されたデータは、エラーデータであると判定される。
【０２４１】
この読出ワード線を順次選択状態へ駆動する構成として、図３３に示すドライバ１３４ａおよび１３４ｂへ、それぞれ異なるタイミングで活性化されるタイミング制御信号が、読出ワード線選択信号ＲＲＳＬと共に与えられる構成を利用することが出来る。
【０２４２】
［変更例３］
図３６は、この発明の実施の形態５の変更例３のメモリセルＭＣの構成を概略的に示す図である。この図３６に示すメモリセルＭＣの構成においては、リードワード線ＲＷＬａおよびＲＷＬｂがデジット線ＤＬａおよびＤＬｂと平行に配設され、読出ビット線ＲＢＬおよび／ＲＢＬが、書込ビット線ＷＢＬａおよびＷＢＬｂと平行に配列される。この図３６に示すメモリセルの他の配置は、図３０に示すメモリセルＭＣの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２４３】
この図３６に示すメモリセルの配置の場合、Ｘ方向に整列するメモリセルに対し、書込ビット線ＷＢＬａおよびＷＢＬｂと読出ビット線ＲＢＬおよび／ＲＢＬが配設され、Ｙ方向に整列するメモリセルに対し共通に、デジット線ＤＬａおよびＤＬｂと読出ワード線ＲＷＬａおよびＲＷＬｂが配設される。したがって、メモリセル選択回路において、Ｘ方向に整列するメモリセルを選択するデコード回路を、データ書込およびデータ読出に共通に用い、その出力信号を書込／読出モードに応じて選択的に活性化することができる。同様、Ｙ方向に整列するメモリセルを選択す行デコード回路を、書込および読出で共用することが出来る。この構成においては、動作モード指示信号に従って、データ書込時にはデジット線に対する行選択信号を活性化し、データ読出時には、読出ワード線に対する行デコード信号を活性化する。これにより、デコード回路の占有面積を低減することができる。
【０２４４】
［変更例４］
図３７は、この発明の実施の形態５の変更例４のメモリセルＭＣの配置を概略的に示す図である。この図３７に示すメモリセルＭＣの配置においては、リード選択トランジスタ１２０ａから１２０ｄが、それぞれ、Ｙ方向に延在する読出ワード線ＲＷＬａ、ＲＷＬｂ、ＲＷＬｃおよびＲＷＬｄに結合される。この図３７に示すメモリセルＭＣの他の構成は、図３６に示すメモリセルＭＣの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２４５】
この図３７に示すメモリセルＭＣの配置においては、リードワード線ＲＷＬａとリードワード線ＲＷＬｂとが同時に選択状態へ駆動され、またリードワード線ＲＷＬｃとリードワード線ＲＷＬｄが同時に選択状態へ駆動される。したがって、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂが記憶する相補データと可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄにより記憶されるデータを、順次読出すことができる。
【０２４６】
［変更例５］
図３８は、この発明の実施の形態５の変更例５のメモリセルＭＣの配置を概略的に示す図である。この図３８に示すメモリセルＭＣの配置においては、可変磁気抵抗素子ＶＲＥａからＶＲＥｄの一方側電極（たとえば上側電極）がシングルエンドの読出ビット線ＲＢＬに共通に結合される。リード選択トランジスタ１２０ａから１２０ｄは、それぞれ、読出ワード線ＲＷＬ０からＲＷＬ３に結合される。
【０２４７】
列選択ゲートＣＳＧは、読出列選択信号ＲＣＳＬに従って読出ビット線ＲＢＬを読出回路１１４に結合する１つの読出トランスファーゲートＲＴＸで構成される。この図３８に示すメモリセルＭＣの他の配置自体は、図３７に示すメモリセルＭＣの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２４８】
読出ワード線ＲＷＬ０からＲＷＬ３は、データ読出時、順次、選択状態へ駆動される。したがって、可変磁気抵抗素子ＶＲＥａからＶＲＥｄが、順次選択されて、その記憶データの読出が行なわれる。この図３８に示す配置の場合、読出ビット線がシングルエンド構成であり、配線レイアウトを簡略化することができ、また、配線のピッチを大きくすることが出来る。
【０２４９】
この構成では、可変磁気抵抗素子ＶＲＥａからＶＲＥｄの記憶データを１ビット単位で順次読出し、その後に読出データをデコードすることにより記憶データを復元する。
【０２５０】
図３９は、図３８に示す読出回路１１４の構成の一例を概略的に示す図である。図３９において、読出回路１１４は、列選択ゲートＣＳＧを介して読出ビット線ＲＢＬに流れる電流を検知し、検知結果に従って原始読出データ信号を生成するセンスアンプ１１４ａと、このセンスアンプ１１４ａの生成した原始読出データ信号を各読出ワード線に対応して格納するレジスタ１１４ｂと、レジスタ１１４ｂの格納するデータをデコードして内部読出データＱを生成するデコーダ１１４ｃを含む。
【０２５１】
センスアンプ１１４ａの構成としては、電流センス回路が利用されれば良く、メモリ分野において一般に利用される回路を利用することができる。
【０２５２】
また、リードワード線を順次選択する構成として、リードワード線ＲＷＬａからＲＷＬｄそれぞれに対して設けられるドライバ（図３３参照）に対して、順次活性化される選択タイミング信号を与える構成を利用することができる。
【０２５３】
可変磁気抵抗素子ＶＲＥａからＶＲＥｄの抵抗状態に応じた記憶データを順次読出し、その後デコードして内部データを生成することにより、たとえば１つの可変磁気抵抗素子に不良が生じても、デコーダ１１４ｃにおいて、たとえば多数決原理に従ってその記憶データを復元することができ、読出データの信頼性を保証することができる。
【０２５４】
なお、この図３８に示すメモリセルＭＣの配置において、読出ワード線ＲＷＬ０およびＲＷＬ２が共有され、また読出ワード線ＲＷＬ１およびＲＷＬ３が共有されてもよい。この場合、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃの抵抗状態に応じたデータを読出し、また、可変磁気抵抗素子ＣＲＥｂおよびＶＲＥｄの抵抗状態に応じたデータを読出す。これらの２回の読出サイクルにおいて読出されたデータが互いに相補な場合には、正確なデータが読出されたこと保証され、対応のデータを生成することにより、データの信頼性を保証することができる。
【０２５５】
以上のように、この発明の実施の形態５に従えば、リング状に磁区が連結するように複数の可変磁気抵抗素子を配置してメモリセルを構成しており、ノイズ耐性の優れたメモリセルを有する半導体記憶装置を実現することができる。
【０２５６】
【発明の効果】
以上のように、この発明に従えば、可変磁気抵抗素子を演算素子および演算結果記憶素子として利用しており、小占有面積で高速演算処理を行なうことのできる演算回路装置を実現することができる。
【０２５７】
また、この演算結果記憶素子として、複数の可変磁気抵抗素子を線対称かつ点対称に配して磁区の方向のリング状に連結させることにより、ノイズ磁界の影響を受けることなく正確にデータを保持することができる。
【０２５８】
また、この演算結果記憶素子をメモリセルとして利用することにより、データ書込時の非選択メモリセルの記憶データの書換が生じるという磁気ディスターバンスの生じることのない信頼性の高い半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】 この発明に従う演算回路装置の全体の構成を概略的に示す図である。
【図２】 可変磁気抵抗素子の磁気特性を示す図である。
【図３】 この発明の実施の形態１に従う演算回路装置の要部の構成を示す図である。
【図４】 図３に示す演算回路装置のスタンバイ状態時の内部のトランジスタの状態を示す図である。
【図５】 図３に示す演算回路装置の演算処理動作時の内部のトランジスタの状態を示す図である。
【図６】 図３に示す演算回路装置のデータ読出時の動作を示す信号波形図である。
【図７】 図３に示す演算回路装置のデータ読出時の内部のトランジスタの状態を示す図である。
【図８】 図３に示す演算回路装置の読出データ増幅時の内部のトランジスタの状態を示す図である。
【図９】 図３に示す電源投入検出信号を発生する部分の構成の一例を示す図である。
【図１０】 この発明の実施の形態１の変更例の重付け回路の構成の一例を示す図である。
【図１１】 この発明の実施の形態１における演算回路装置のビット線駆動部の配置を概略的に示す図である。
【図１２】 この発明の実施の形態２に従う演算回路装置の構成を示す図である。
【図１３】 この発明の実施の形態２に従う演算回路装置のメモリセルの配置を概略的に示す図である。
【図１４】 （Ａ）は、ビット線とメモリ素子との距離と印加磁界との関係を示し（Ｂ）は、メモリ素子とデジット線との距離および印加磁界の関係を示す図である。
【図１５】 この発明の実施の形態２の変更例を示す図である。
【図１６】 この発明の実施の形態２の変更例２のデジット線およびビット線配置を概略的に示す図である。
【図１７】 この発明の実施の形態３に従う演算回路装置の構成を示す図である。
【図１８】 図１７に示す回路装置のメモリセルに関連する部分のレイアウトを概略的に示す図である。
【図１９】 この発明の実施の形態３におけるメモリセルとデジット線との距離および印加磁界強度の関係を概略的に示す図である。
【図２０】 図１７に示す重付け回路の構成の一例を示す図である。
【図２１】 この発明の実施の形態３の変更例の構成を概略的に示す図である。
【図２２】 この発明の実施の形態４におけるメモリセルの構成を概略的に示す図である。
【図２３】 この発明の実施の形態４におけるメモリセルのレイアウトを概略的に示す図である。
【図２４】 図２３におけるメモリセルの第１の可変磁気抵抗素子の断面構造を概略的に示す図である。
【図２５】 図２３に示すメモリセルの第２の可変磁気抵抗素子の断面構造を概略的に示す図である。
【図２６】 この発明の実施の形態４に従う演算回路装置の要部の構成を概略的に示す図である。
【図２７】 この発明の実施の形態４における演算操作時の書込電流とメモリセルの磁化の関係を概略的に示す図である。
【図２８】 この発明の実施の形態４における演算操作時の書込磁界とメモリセルの磁化方向の関係を示す図である。
【図２９】 この発明の実施の形態５に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図３０】 この発明の実施の形態５における半導体記憶装置のメモリセルに関連する部分の構成を概略的に示す図である。
【図３１】 図２９に示す書込ビット線駆動回路の構成の一例を示す図である。
【図３２】 図２９に示すデジット線駆動回路の構成の一例を示す図である。
【図３３】 図２９に示す読出ワード線選択回路の構成の一例を示す図である。
【図３４】 この発明の実施の形態５の変更例１のメモリセルの配置を概略的に示す図である。
【図３５】 この発明の実施の形態５のメモリセルの変更例２の配置を示す図である。
【図３６】 この発明の実施の形態５のメモリセルの配置の変更例３を示す図である。
【図３７】 この発明の実施の形態５のメモリセルの配置の変更例４を示す図である。
【図３８】 この発明の実施の形態５のメモリセルの配置の変更例５を示す図である。
【図３９】 図３８に示す読出回路の構成を概略的に示す図である。
【符号の説明】
１ 演算回路装置、２ 制御回路、４ ラッチ回路、１０ 演算／記憶回路、２０ 演算電流駆動回路、ＰＢ１，ＰＢ２ プログラムバッファ、ＯＰＫ１−ＯＰＫ４ 演算記憶回路、Ｍ１，Ｍ２ 可変磁気抵抗素子、ＤＬＭ，ＤＬＭａ，ＤＬＭｂ デジット線、ＢＬ１，ＢＬ２ ビット線、３５ 重付け回路、ＰＢＡ１，ＰＢＡ２ プログラムバッファ、ＤＬＡ１，ＤＬＡ２ デジット線、ＢＬＡ ビット線、ＤＬＭＡ デジット線、ＲＷＣＫ 右側ビット線書込電流駆動回路、ＬＷＣＫ 左側ビット線書込電流駆動回路、ＵＷＣＫＡ 上側ビット線書込電流駆動回路、ＬＷＣＫＡ 下側ビット線書込電流駆動回路、ＷＣＫ ビット線書込電流駆動回路、５０，５０ａ，５０ｂ 重付け回路、ＤＬＭ１−ＤＬＭ３ メインデジット線、ＤＬ１１−ＤＬ１３，ＤＬ２１−ＤＬ２３ デジット線、ＶＲＥａ−ＶＲＥｄ 可変磁気抵抗素子、ＷＢＬａ，ＷＢＢＬｂ 書込ビット線、１００ メモリセルアレイ、１１０ デジット線駆動回路、１１２ 読出列選択回路、１０６Ｌ，１０６Ｒ 書込ビット線駆動回路、１０８ 読出ワード線選択回路、１１４ 読出回路、１２２ 差動電流センス回路、ＲＢＬ，ＲＢＬａ，ＲＢＬｂ 読出ビット線。
【発明の属する技術分野】
この発明は、薄膜磁性体素子を利用する回路装置に関し、特に、高速演算機能を実現し、かつ演算結果を不揮発的に記憶する演算回路装置およびそのための記憶素子の構成に関する。
【０００２】
【従来の技術】
不揮発的にデータを記憶する集積化された記憶装置として、ＭＲＡＭ（マグネティック・ランダム・アクセス・メモリ）が知られている。このＭＲＡＭにおいては、データを記憶するために、磁性体薄膜が利用される。メモリセル構造としては、ＭＴＪ（マグネティック・トンネル・ジャンクション；磁気トンネル接合）を利用するＭＴＪセルと、ＴＭＲ（トンネル・マグネト・レジスタンス；トンネル磁気抵抗）効果を利用するＴＭＲセルがある。
【０００３】
ＭＴＪセルにおいては、データ記憶部に、一定方向の固定磁化方向を有する固定磁気層と、トンネルバリア絶縁膜を介して固定磁気層と対向して配置され、その磁化方向が書込データに応じて設定される自由磁気層とが設けられる。磁気トンネル接合部の電気抵抗値が、固定磁気層と自由磁気層との間の磁化方向の相対関係に応じて変化する。具体的に、固定磁気層の磁化方向と自由磁気層の磁化方向とが同一の場合には、両者の磁化方向が異なる場合に比べてその電気的抵抗が小さくなる。したがって、データ読出時、ＭＴＪセルを流れる電流の大きさを検知することにより、記憶データを読出すことができる。
【０００４】
データ書込時においては、ＭＴＪセルにおいて、通常、書込ワード線（デジット線）に一定方向の電流を流し、また、ビット線に書込データに応じた方向に電流を流す。これらの書込ワード線電流およびビット線電流が誘起する磁界により、自由磁気層の磁化方向が設定される。通常、書込ワード線およびビット線は、直交する方向に配置され、これらの直交磁界の合成磁界により、自由磁気層の磁化方向が決定される。
【０００５】
ＴＭＲセルのデータ記憶部においては、反強磁性体層により形成される一定の方向の固定磁界を有する固定磁気層と、書込データに応じてその磁化方向が設定される自由磁気層と、これらの固定磁気層および自由磁気層の間に形成されるトンネルバリア絶縁膜とが設けられる。このＴＭＲセルにおいても、データ記憶部の電気的抵抗値が、ＭＴＪセルの場合と同様、自由磁気層および固定磁気層の磁化方向の相対関係に従って設定される。したがって、このＴＭＲセルにおいても、データ読出時、ＴＭＲセルを介して流れる電流の大きさを検知することにより記憶データの読出を行なうことができる。データ書込時においては、ビット線および書込ワード線を流れる電流が誘起する磁界により、自由磁気層の磁化方向を設定する。
【０００６】
このような磁気抵抗効果を利用するメモリセルの構成は、たとえば特許文献１（特開２００２−２６０３７７号公報）および非特許文献（ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．１２８−１２９、およびＳｌｉｄｅ Ｓｕｐｐｌｅｍｅｎｔ ｐｐ．９４−９５および４０９−４１０、Ｆｅｂ．２０００に示されている。
【０００７】
これらの特許文献１および非特許文献１に示されるメモリセルは、２個の可変磁気抵抗素子と２個の読出トランジスタで構成され、相補データを記憶しまた、読み出すことにより、動作マージンを向上させることを図る。
【０００８】
【特許文献１】
特開２００２−２６０３７７号公報
【０００９】
【非特許文献】
ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．１２８−１２９、およびＳｌｉｄｅ Ｓｕｐｐｌｅｍｅｎｔ ｐｐ．９４−９５および４０９−４１０、Ｆｅｂ．２０００
【００１０】
【発明が解決しようとする課題】
ＴＭＲセルおよびＭＴＪセルいずれにおいても、データ書込時、ビット線および書込ワード線（デジット線）に書込データに応じて電流（書込電流）を流す。この書込電流の大きさは、予め固定的に定められており、２値データ“０”および“１”に応じて、メモリセルの自由磁気層の磁化方向が設定される。
【００１１】
書込データは、ＭＲＡＭ外部から与えられ、ＭＲＡＭ自身は、不揮発的にデータを記憶する能力はあるものの、書込みデータに対して演算処理を施す演算能力は何ら有していない。
【００１２】
また、ＭＲＡＭセルは、データ記憶部の磁性体素子のサイズをＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）よりも小さくすることができるため、そのサイズを小さくすることができ、高密度でメモリセルを配置することが可能である。しかしながら、メモリセルを高密度に配置した場合、メモリセル間の距離が短くなり、磁気ディスターバンスの問題が生じる。すなわち、データ書込時、選択メモリセルへ印加される磁界のリーク磁界が非選択隣接メモリセルへ印加され、この非選択隣接メモリセルの記憶データが書換えられるという問題が生じる。
【００１３】
また、ＭＲＡＭへ与えられるデータは、固定データではなく、演算処理されたデータである場合がある。演算処理装置においては、通常、ＭＯＳトランジスタを用いる論理ゲート回路などが配置される。アナログ演算処理を実行する場合には、演算増幅器などのアナログ演算回路が配置される。このような演算処理装置の占有面積は大きい。また、ゲート遅延などにより処理時間の高速化には限界がある。また、処理結果を記憶するためには、演算処理装置と別の部分に設けられた記憶装置へ処理結果データを転送して格納する必要があり、このデータ転送に要する時間のために、処理システムの性能が低下する。
【００１４】
前述の特許文献１および非特許文献１に示される構成では、相補ビット線に磁気抵抗素子が結合されて、相補データの書込および読出が実行される。しかしながら、メモリセルの構成としては、各ビット線に対して１可変磁気抵抗素子／１トランジスタのメモリ素子が配置されており、微細化時に、隣接非選択メモリセルにおける磁気ディスターバンスの問題については考慮していない。また、単にデータを記憶する機能を備えているだけであり、演算機能については考慮されていない。
【００１５】
それゆえ、この発明の目的は、高速で演算処理を行ないかつその処理結果を不揮発的に記憶することのできる小占有面積の演算回路装置およびそのためのメモリセル構造を提供することである。
【００１６】
この発明の他の目的は、ノイズ耐性に優れた磁性体メモリセル構造を提供することである。
【００１７】
【課題を解決するための手段】
この発明の第１の観点に係る演算回路装置は、演算モード時、演算データに従って電流を演算電流線に流す演算電流駆動回路と、この演算電流線に流れる電流が誘起する磁界により磁化状態が設定され、その磁化状態により情報を記憶する磁性体メモリセルとを備える。
演算データは、複数の処理データを含み、演算電流線は、メモリセルに対して物理的距離の互いに異なるそれぞれが個々の演算データに応じた電流を流す複数の電流線を含む。演算電流駆動回路は、複数の処理データに従って複数の電流線に電流を個々それぞれに供給する。
【００１８】
この発明に第２の観点に係る演算回路装置は、磁性体メモリセルと、電流を流し、この電流が誘起する磁界により磁性体メモリセルの磁化状態を設定する書込電流線と、この書込電流線の電流が誘起する磁界強度と磁性体メモリセルへの書込データとの対応を重み設定信号に従って設定する重付け回路を備える。
書込データは複数ビットのデータであり、書込電流線は、互いに前記磁性体メモリセルに対する物理的な距離の異なる複数の電流線を含む。重付け回路は、複数ビットと複数の電流線との対応を変更する。
【００２０】
演算データに対応する電流により誘起される磁界により磁性体メモリ素子の磁化方向を設定する。この磁性体メモリ素子に対する発生磁界は、演算データに対する演算結果を示しており、磁性体メモリ素子には、この演算結果を２値化したデータが格納される。磁性体メモリ素子の磁化反転時間は非常に短く、ｎｓ（ナノ秒）オーダ以下に設定することができる。したがって、小占有面積で演算および演算結果の記憶を行なう回路を構成することができ、また高速計算を実現することができる。また、この演算結果を不揮発的に記憶することができ、演算結果を記憶するための別の記憶装置が不要となり、またデータ転送のための時間も不用となり、システムの処理能力のシステム規模を増大させることなく向上させることができる。
【００２１】
また、演算データと発生磁界との対応を重み設定信号に従って設定する事により、演算内容をダイナミックに変更することができ、演算処理の柔軟性が改善される。
【００２３】
【発明の実施の形態】
［全体の構成］
図１は、この発明に従う演算回路装置の全体の構成を概略的に示す図である。図１において、演算回路装置は、与えられたデータＤＡＴＡに従って、演算処理内容に応じた電流および磁界を発生し、この磁界により磁性体メモリ素子に演算結果を記憶させる演算／記憶回路１と、演算／記憶回路１の演算動作を制御する制御回路２と、データ読出時、制御回路２の制御の下に演算／記憶回路１の記憶データをラッチし、出力データＰＯＵＴを生成するラッチ回路４を含む。
【００２４】
演算／記憶回路１は、演算電流線５に対応して配置される磁性体メモリセルＭを含む演算回路１０と、与えられたデータＤＡＴＡに従って演算電流線５に演算電流Ｉｏｐを供給する演算電流駆動回路２０を含む。
【００２５】
磁性体メモリ素子Ｍは、演算電流線５を介して流れる電流Ｉｏｐにより誘起される磁界Ｈｏｐに従って、その磁化状態が設定される。この磁性体メモリ素子Ｍは、ＴＭＲ素子およびＭＴＪ素子のいずれであってもよい。データＤＡＴＡに従って演算電流Ｉｏｐを通して磁界Ｈｏｐを生成することにより、データＤＡＴＡに対する演算結果が、この磁界Ｈｏｐにより表わされる。磁界Ｈｏｐにより、磁性体メモリ素子Ｍの磁化状態を設定することにより、この演算結果を２値化（しきい値処理）して不揮発的に格納することができる。
【００２６】
図２は、磁性体メモリ素子のデータ書込時におけるデータ書込電流の方向とデータ書込磁界の方向との関係を示す概念図である。図２において、横軸に、磁化困難軸に沿った方向に印加される磁界Ｈｘを示し、縦軸に、磁化容易軸方向に印加される磁界Ｈｙを示す。演算電流線５は、後に説明するように、直交して配置される書込ワード線（デジット線）とビット線を含み、これらのデジット線およびビット線に、それぞれ、演算電流Ｉｏｐを構成する書込電流が供給される。
【００２７】
図２に示すように、書込ワード線（デジット線）に供給される電流が誘起する磁界Ｈ（ＷＷＬ）とビット線に供給される書込電流が誘起する磁界Ｈ（ＢＬ）の合成磁界が、磁界Ｈｏｐとして磁性体メモリ素子に印加される。磁性体メモリ素子の自由磁気層の磁化方向は、データ書込磁界Ｈ（ＷＷＬ）およびＨ（ＢＬ）の合成磁界が、アステロイド特性線の外側の領域に達する場合においてのみ反転される。したがって、アステロイド特性線の内側の領域に相当するデータ書込磁界が印加された場合には、自由磁気層の磁化方向は更新されない。したがって、磁界Ｈｏｐが演算結果を示しており、磁性体メモリ素子Ｍに、この演算結果を表わす磁界Ｈｏｐをしきい値処理したデータを不揮発的に格納することができる。
【００２８】
磁性体メモリ素子Ｍにおいて、その磁化状態反転に要する時間は、たとえばナノ秒オーダであり、極めて短時間で、演算処理に応じた演算電流Ｉｏｐおよび磁界Ｈｏｐを生成して、その処理結果を磁性体メモリ素子Ｍに格納することができ、高速演算が実現される。
【００２９】
磁性体メモリ素子Ｍは、拡散層が不要であり、そのサイズは、ＭＯＳトランジスタに比べて十分に小さくすることができ、演算回路１０の占有面積を十分に低減することができる。
【００３０】
また、ラッチ回路４により、この演算回路１０の磁性体メモリ素子Ｍの記憶データを読出してラッチすることにより、必要なタイミングで、処理結果データＰＯＵＴを用いて、次段回路において必要な処理を行なうことができる。
【００３１】
［実施の形態１］
図３は、この発明の実施の形態１に従う演算回路装置の構成を示す図である。図３において、演算／記憶回路１は、それぞれが互いにその演算内容が個々に設定される演算記憶回路ＯＰＫ１−ＩＰＫ４を含む。これらの演算記憶回路ＯＰＫ１からＯＰＫ４は、その内部構成は同一であるため、図３においては、演算記憶回路ＯＰＫ１の構成を代表的に示す。演算記憶回路ＯＰＫ１からＯＰＫ４は、それぞれ、個々にその演算内容が設定されて個々に演算処理を行なえば良く、その演算内容が同一であっても、処理データの種類に応じて、これらの演算記憶回路ＯＰＫ１からＯＰＫ４が別々に配置されてもよい。
【００３２】
演算記憶回路ＯＰＫ１は、ビット線ＢＬ１およびＢＬ２とデジット線ＤＬ１およびＤＬ２の交差部に対応して配置される磁性体メモリ素子Ｍ１およびＭ２を含む。これらの磁性体メモリ素子Ｍ１およびＭ２は、相補データを記憶する。すなわち、磁性体メモリ素子Ｍ１およびＭ２の一方が高抵抗状態に設定された場合には、他方は、低抵抗状態に設定される。これらの磁性体メモリ素子Ｍ１およびＭ２に、相補データを格納する構成については後に詳細に説明する。相補データを記憶することにより、ノイズの影響を受けることなく安定にデータを記憶しまた、安定にデータを読み出すことができる。
【００３３】
デジット線ＤＬ１およびＤＬ２は、メインデジット線ＤＬＭに結合される。このメインデジット線ＤＬＭは、データＤＡと演算活性化信号ＣＡＬＣを受けるゲート回路Ｇ１により駆動される。ビット線ＢＬ１，ＢＬ２とデジット線ＤＬＭ，ＤＬ１，ＤＬ２が、図１に示す演算電流線５に対応する。
【００３４】
磁性体メモリ素子Ｍ１およびＭ２は、その一方電極（例えば、自由磁気層側）がビット線ＢＬ１およびＢＬ２にそれぞれ結合され、他方電極側（例えば、固定磁気層電極側）が、ソース選択トランジスタＲＳを介して接地ノードに結合される。
【００３５】
ソース選択トランジスタＲＳは、そのゲートに選択信号ＳＥＬ１を受け、データ読出時に、磁性対メモリ素子Ｍ１およびＭ２に電流が流れる経路を形成する。データ書込時には、ビット線ＢＬ１およびＢＬ２を流れる書込電流が磁性対メモリ素子Ｍ１およびＭ２を介して分流するのを防止するため、ソース選択トランジスタＲＳはオフ状態に設定される。
【００３６】
データ書込時にビット線ＢＬ１およびＢＬ２に電流を供給するために、左側書込電流駆動回路ＬＷＣＫと右側書込電流駆動回路ＲＷＣＫが設けられる。左側書込電流駆動回路ＬＷＣＫは、演算活性化信号ＣＡＬＣとデータＤＢを受けるＡＮＤゲートＧ２と、演算活性化信号ＣＡＬＣと補のデータ／ＤＢを受けるＡＮＤゲートＧ３と、これらのＡＮＤゲートＧ２およびＧ３の出力信号に従って、ビット線ＢＬ１を電源ノードまたは接地ノードに結合するプログラムバッファＰＢ１を含む。
【００３７】
プログラムバッファＰＢ１は、ＡＮＤゲートＧ２の出力信号がＨレベル（論理ハイレベル）のときに導通し、ビット線ＢＬ１に電流を供給するＮチャネルＭＯＳトランジスタＴ１と、ＡＮＤゲートＧ３の出力信号がＨレベルのとき導通し、ビット線ＢＬ１から接地ノードへ電流を放電するＮチャネルＭＯＳトランジスタＴ２を含む。
【００３８】
右側書込電流駆動回路ＲＷＣＫは、演算活性化信号ＣＡＬＣと補のデータ／ＤＢを受けるＡＮＤゲートＧ４と、データＤＢと演算活性化信号ＣＡＬＣを受けるＡＮＤゲートＧ５と、これらのＡＮＤゲートＧ４およびＧ５の出力信号に従ってビット線ＢＬ２を充電または放電するプログラムバッファＰＢ２を含む。
【００３９】
プログラムバッファＰＢ２は、ＡＮＤゲートＧ４の出力信号がＨレベルのときに導通し、ビット線ＢＬ２に電流を供給するＮチャネルＭＯＳトランジスタＴ３と、ＡＮＤゲートＧ５の出力信号がＨレベルのときに導通し、ビット線ＢＬ２から接地ノードへ電流を放電するＮチャネルＭＯＳトランジスタＴ４を含む。
【００４０】
プログラムバッファＰＢ１およびＰＢ２へは、動作電源電圧ＶＣＣＭが供給され、この電圧ＶＣＣＭを発生する回路の駆動電流量は、変更可能である。
【００４１】
データ書込時、ビット線ＢＬ１およびＢＬ２へ、電源ノードから接地ノードへ連続的に電流を流すために、ビット線ＢＬ１およびＢＬ２の間にトランスミッションゲートＴＭ１が設けられる。このトランスミッションゲートＴＭ１は、演算活性化信号ＣＡＬＣと電源投入検出信号／ＰＯＲ１を受けるＯＲゲートＧ５の出力信号とこのＯＲゲートＧ５の出力信号を受けるインバータＩＶ１の出力信号とにより、その導通／非導通が制御される。
【００４２】
演算活性化信号ＣＡＬＣは、演算記憶回路ＯＰＫ１において演算処理を行なう場合に活性化される（Ｈレベルに設定される）。電源投入検出信号／ＰＯＲ１は、ラッチ回路４における電源投入時、Ｈレベルに設定され、このラッチ回路４の電圧が安定化するとＬレベルに設定される（これは、データ転送／読出時に実行される）。
【００４３】
演算処理を行なう場合には、演算活性化信号ＣＡＬＣがＨレベルであるため、トランスミッションゲートＴＭ１は導通状態にあり、書込電流駆動回路ＬＷＣＫおよびＲＷＣＫにより、データＤＢおよび／ＤＢに従ってビット線ＢＬ１およびＢＬ２に電流が流れる。データＤＢがＨレベルのときには、プログラムバッファＰＢ１においてＭＯＳトランジスタＴ１が導通し、プログラムバッファＰＢ２においてＭＯＳトランジスタＴ４が導通するため、電源ノードからビット線ＢＬ１およびＢＬ２を介して接地ノードへ電流が流れる。逆に、データＤＢがＬレベルのときには補のデータ／ＤＢがＨレベルであり、プログラムバッファＰＢ１においてＭＯＳトランジスタＴ２がオン状態、プログラムバッファＰＢ２においてＭＯＳトランジスタＴ３がオン状態であり、電源ノードからビット線ＢＬ２およびＢＬ１を介して接地ノードに電流が流れる。したがって、データＤＢの論理値により、これらのビット線ＢＬ１およびＢＬ２を流れる電流の方向を設定することができる。
【００４４】
ビット線ＢＬ１およびＢＬ２へ電流を流す場合、一例として、ビット線ＢＬ１およびＢＬ２を折返しビット線構成に配置することにより、ビット線ＢＬ１およびＢＬ２に逆方向に電流を流すことができ、応じて磁性体メモリ素子Ｍ１およびＭ２に相補データを格納することができる。
【００４５】
演算記憶回路ＯＰＫ１は、さらに、選択信号ＳＥＬ１に従ってビット線ＢＬ１およびＢＬ２をラッチ回路４に結合する選択ゲートＴＧ１を含む。
【００４６】
ラッチ回路４は、演算記憶回路ＯＰＫ１からＯＰＫ４に共通に設けられる。ラッチ回路４は、ラッチ回路電源ノードとノードＮＥの間に接続されかつそのゲートに電源制御信号ＰＲＯを受けるＰチャネルＭＯＳトランジスタＴ９と、ノードＮＥとノードＮＡの間に接続されかつそのゲートがノードＮＢに接続されるＰチャネルＭＯＳトランジスタＴ５と、ノードＮＡとノードＮＣの間に接続されかつそのゲートがノードＮＢに接続されるＮチャネルＭＯＳトランジスタＴ６と、ノードＮＥとノードＮＢの間に接続されかつそのゲートがノードＮＡに接続されるＰチャネルＭＯＳトランジスタＴ７と、ノードＮＢとノードＮＤの間に接続されかつそのゲートがノードＮＡに接続されるＮチャネルＭＯＳトランジスタＴ８を含む。
【００４７】
電源制御信号ＰＲＯは、このラッチ回路４において、選択された演算記憶回路の記憶データをラッチするときに活性状態（Ｌレベル）に設定される。ノードＮＣおよびノードＮＤは、演算記憶回路ＯＰＫ１からＯＰＫ４に含まれる選択ゲートＴＧ１に共通に結合される。
【００４８】
ラッチ回路４は、さらに、ラッチ回路電源投入検出信号ＰＯＲ１を受けるインバータＩＶ２と、電源投入検出信号ＰＯＲ１とインバータＩＶ２の出力信号に従って選択的に導通してノードＮＡおよびＮＢを短絡するトランスミッションゲートＴＭ２と、遅延電源投入検出信号ＰＯＲ１Ｄとプリチャージ指示信号／ＰＲＧとを受けるＡＮＤゲートＧ６と、ＡＮＤゲートＧ６の出力する読出活性化信号ＲＥＮに従ってノードＮＡおよびＮＢを出力ノードに結合して出力データＰＯおよび／ＰＯを生成するトランスファーゲートＴＸａおよびＴＸｂを含む。トランスファーゲートＴＸａおよびＴＸｂは、一例として、ＮチャネルＭＯＳトランジスタで構成される。
【００４９】
プリチャージ指示信号／ＰＲＧは、データ読出モード時にＨレベルに設定され、それ以外のときにはＬレベルに設定される。電源投入検出信号ＰＯＲ１は、このラッチ回路４に対する電源電圧ＶＣＣＬが投入されて、安定化したときに、Ｈレベルとなる。遅延電源投入検出信号ＰＯＲ１Ｄは、この電源投入検出信号ＰＯＲ１を所定時間遅延した信号であり、データ読出時、ノードＮＡおよびＮＢのラッチデータが安定化した後に活性化されてトランスファーゲートＴＸａおよびＴＸｂを導通状態に設定して、ノードＮＡおよびＮＢのラッチデータを出力する。出力データＰＯおよび／ＰＯが、図１に示すラッチデータＰＯＵＴに対応する。次に、この図３に示す演算回路装置の動作について説明する。
【００５０】
図４は、スタンバイ状態時（非動作状態）におけるラッチ回路４および演算記憶回路ＯＰＫ１の内部状態を示す図である。図４において、スタンバイ状態においては、ラッチ回路４において、電源制御信号ＰＲＯはＨレベルであり、ＭＯＳトランジスタＴ９がオフ状態に設定され、ノードＮＥが、ラッチ回路電源ノードから分離される。ラッチ回路４に対して電源電圧ＶＣＣＬは、スタンバイ状態時においては供給されているため、電源投入検出信号ＰＯＲ１は、Ｈレベルであり、トランスミッションゲートＴＭ２はオフ状態にある。
【００５１】
一方、このスタンバイ状態時においてはプリチャージ指示信号／ＰＲＧがＬレベルに設定され、ＡＮＤゲートＧ６からの読出活性化信号ＲＥＮはＬレベルであり、トランスファーゲートＴＸａおよびＴＸｂがオフ状態にある。このラッチ回路４において、ノードＮＡおよびＮＢがフローティング状態となり、先の演算時に読出されたデータに対応した電圧レベルに維持される（または放電されている）。
【００５２】
ノードＮＡおよびＮＢが、スタンバイ状態時にフローティング状態となるのを防止するために、電源制御信号ＰＲＯを活性状態（Ｌレベル）に設定してノードＮＥをラッチ回路の電源ノードに接続し、また、ノードＮＣおよびＮＤを、プリチャージ指示信号／ＰＲＧに従って接地電圧レベルに固定してもよい。この構成の場合、ＭＯＳトランジスタＴ５からＴ８によりＣＭＯＳインバータが構成され、ノードＮＡおよびＮＢには、前のサイクルにおいて転送された相補データがラッチされる。
【００５３】
演算記憶回路ＯＰＫ１においては、スタンバイ状態時において、選択ゲートＴＧ１は、選択信号ＳＥＬ１が非活性状態であり非導通状態にある。また、演算活性化信号ＣＡＬＣがＬレベルであり、また電源投入検出信号／ＰＯＲ１がＬレベルであるため（ラッチ回路４に対する電源電圧ＶＣＣＬは安定化している）ため、ＯＲゲートＧ５の出力信号がＬレベルである。したがって、トランスミッションゲートＴＭ１はオフ状態であり、ビット線ＢＬ１およびＢＬ２は分離される。また、演算活性化信号ＣＡＬＣが非活性状態にあるため、プログラムバッファＰＢ１およびＰＢ２は出力ハイインピーダンス状態となり、ビット線ＢＬ１およびＢＬ２への電流供給は停止される。
【００５４】
磁性体メモリ素子Ｍ１およびＭ２には、先の演算時に生成された相補データを記憶する状態に設定される。図４においては、磁性体メモリ素子Ｍ１が低抵抗状態Ｒｍｉｎに設定され、磁性体メモリ素子Ｍ２が高抵抗状態Ｒｍａｘに設定される状態を一例として示す。
【００５５】
図４においては、明確には示していないが、ビット線ＢＬ１およびＢＬ２がスタンバイ時にフローティング状態となるのを防止するために、演算活性化信号ＣＡＬＣの非活性化時ビット線ＢＬ１およびＢＬ２を接地ノードに結合するプリチャージ素子が設けられる。このビット線ＢＬ１およびＢＬ２のプリチャージは、プログラムバッファＰＢ１およびＰＢ２により、行なわれるように構成されてもよい。たとえば、左側書込電流駆動回路ＬＷＣＫにおいて、ＡＮＤゲートＧ３を、データＤＢと演算活性化信号ＣＡＬＣを受けるＮＡＮＤゲートで置換する。同様、右側書込電流駆動回路ＲＷＣＫにおいてＡＮＤゲートＧ５を、演算活性化信号ＣＡＬＣとデータ／ＤＢを受けるＮＡＮＤゲートで置換する。これにより、ビット線ＢＬ１およびＢＬ２を、プログラムバッファＰＢ１およびＰＢ２により、それぞれ接地電圧レベルにプリチャージすることができる。
【００５６】
磁性体メモリ素子Ｍ１およびＭ２のソース線は、ソース選択トランジスタＲＳがオフ状態であり、ソース線は図示しないプリチャージ素子により接地電圧レベルに設定される。これに代えて、ソース選択トランジスタＲＳをスタンバイ時にオン状態として、ソース線を、接地ノードに結合しても良い。ビット線ＢＬ１およびＢＬ２を接地電圧レベルにプリチャージすることにより、これらの磁性体メモリ素子Ｍ１およびＭ２において電流が流れるのを防止することができる。
【００５７】
また、演算活性化信号ＣＡＬＣが非活性状態であるため、メインデジット線ＤＬＭは、ＡＮＤゲートＧ１により接地電圧レベルに維持され、デジット線ＤＬ１およびＤＬ２には電流は流れない。
【００５８】
また、ビット線ＢＬ１およびＢＬ２とソース線は電源電圧レベルにプリチャージされてもよい。ソース線とビット線とが同一電圧レベルにプリチャージされることにより、磁性体メモリ素子Ｍ１およびＭ２を介して電流が流れるのを防止することが出来る。
【００５９】
したがって、スタンバイ状態時においては、このラッチ回路４および演算記憶回路ＯＰＫ１においては電流はすべて遮断されている。
【００６０】
図５は、演算記憶回路ＯＰＫ１における演算動作時のラッチ回路および演算記憶回路の内部状態の一例を示す図である。ラッチ回路４においては、スタンバイ状態時と同様、トランスミッションゲートＴＭ２およびトランスファーゲートゲートＴＸａおよびＴＸｂがオフ状態にある。この演算動作時においては、電源制御信号ＰＲＯは活性状態および非活性状態のいずれに設定されてもよく、ＭＯＳトランジスタＴ９は、オン状態およびオフ状態のいずれの状態に設定されてもよい。ＭＯＳトランジスタＴ９がオン状態に設定されている場合には、ノードＮＡおよびＮＢには、前の演算時における転送データが保持されている。演算記憶回路ＯＰＫ１においては選択ゲートＴＧ１が選択信号ＳＥＬ１に従ってオフ状態にあるため、このラッチ回路４のノードＮＡおよびＮＢの状態は、この演算処理に影響を及ぼさない。
【００６１】
演算動作時においては、演算活性化信号ＣＡＬＣが活性状態へ駆動され、ＯＲゲートＧ５の出力信号がＨレベルとなり、トランスミッションゲートＴＭ１がオン状態となり、ビット線ＢＬ１およびＢＬ２が結合される。データＤＡが“０”（Ｌレベル）のときにはＡＮＤゲートＧ１の出力信号はＬレベルであり、デジット線ＤＬ１およびＤＬ２には電流は流れない。この状態では、データＤＢおよび／ＤＢにより、ビット線ＢＬ１およびＢＬ２に電流が流れても、このデジット線ＤＬ１およびＤＬ２とビット線ＢＬ１およびＢＬ２それぞれが誘起する磁界の合成磁界Ｈでは、磁性体メモリ素子Ｍ１およびＭ２の磁化状態は変化しない。
【００６２】
データＤＡが“１”（Ｈレベル）のときには、デジット線ＤＬ１およびＤＬ２へ、ＡＮＤゲートＧ１を介して電流が流れる。左側書込電流駆動回路ＬＷＣＫおよび右側書込電流駆動回路ＲＷＣＫの駆動するビット線書込電流の方向は、データＤＢにより決定される。図５においては、一例として、データＤＢが“０”の場合のプログラムバッファＰＢ１およびＰＢ２におけるＭＯＳトランジスタＴ１−Ｔ４の状態を示す。データＤＢが“０”のときには、ＭＯＳトランジスタＴ３およびＴ２がオン状態となり、ビット線ＢＬ２からビット線ＢＬ１へ電流が流れる。
【００６３】
ビット線ＢＬ２およびＢＬ１それぞれを介して流れる電流により誘起される磁界（ビット線書込磁界）とデジット線ＤＬ１およびＤＬ２それぞれを流れる電流により誘起される磁界（デジット線書込磁界）のそれぞれの合成磁界により、磁性体メモリ素子Ｍ１およびＭ２の磁化状態が反転する。図５に示すように、プリチャージ状態時（スタンバイ時）において高抵抗状態およびＲｍａｘおよび低抵抗状態Ｒｍｉｎに設定されていた磁性体メモリ素子Ｍ１およびＭ２は、それぞれ、低抵抗状態ＲｍｉｎおよびＲｍａｘに設定される。
【００６４】
データＤＡが“１”のときには、データＤＢに従って磁性体メモリ素子Ｍ１およびＭ２に相補データが書込まれ、データＤＡが“０”のときには、磁性体メモリ素子Ｍ１およびＭ２の状態は変化しない。また、たとえば、データＤＡおよびＤＢがともに“１”のときに、磁性体メモリ素子Ｍ１およびＭ２によりデータ“１”が記憶され、データＤＡまたはＤＢが“０”のときに、磁性体メモリ素子Ｍ１およびＭ２により、データ“０”が記憶される場合、データＤＡおよびＤＢの論理積結果を、これらの磁性体メモリ素子Ｍ１およびＭ２により記憶することができる。
【００６５】
図６は、図３に示す記憶保持回路ＯＰＫ１の記憶データ読出時の動作を示す信号波形図である。以下、図６を参照して、図３に示す演算回路装置の演算結果の読出動作について説明する。
【００６６】
演算結果データ読出は、３つの動作状態を含む。１つめは、記憶保持回路に格納されたデータをラッチ回路において読出を開始する読出状態であり、２つめは、この読出状態により読出されたデータを増幅する増幅状態であり、３つめは、増幅結果を出力する出力状態である。
【００６７】
読出動作開始前においては、この演算回路装置はスタンバイ状態にある。ラッチ回路４に対する電源電圧ＶＣＣＬの供給は、読出動作前に停止されており、電源投入検出信号ＰＯＲ１は、Ｌレベルである。また、電源制御信号ＰＲＯはＨレベルである。したがって、図３に示すラッチ回路４のＭＯＳトランジスタＴ９はオフ状態にある。
【００６８】
演算結果読出モードに入ると、まず、電源制御信号ＰＲＯをＨレベルからＬレベルに駆動し、またプリチャージ指示信号／ＰＲＧをＬレベルからＨレベルに立上げる。また、演算記憶回路ＯＰＫ１の演算結果データを読出す場合、選択信号ＳＥＬ１をＨレベルに設定する。この読出動作開始時におけるトランジスタの状態を図７に示す。この図７に示すように、演算記憶回路ＯＰＫ１においては、演算活性化信号ＣＡＬＣはＬレベルであり、プログラムバッファＰＢ１およびＰＢ２のＭＯＳトランジスタＴ１からＴ４は、すべてオフ状態にある。一方、電源投入検出信号／ＰＯＲ１は、電源制御信号ＰＯＲの立下がりに応答してＨレベルとなり、トランスミッションゲートＴＭ１がオン状態となり、ビット線ＢＬ１およびＢＬ２が結合される。このとき、ビット線ＢＬ１およびＢＬ２に対して設けられている図示しないプリチャージ素子は、非活性状態に維持される。
【００６９】
選択信号ＳＥＬ１がＨレベルに設定されるため、磁性体メモリ素子Ｍ１およびＭ２が、選択ゲートＴＧ１を介して、ラッチ回路４のノードＮＣおよびＮＤに結合される。また、ソース選択トランジスタＲＳがオン状態となり、磁性体メモリ素子Ｍ１およびＭ２のソース線が接地電圧レベルに維持される。
【００７０】
ラッチ回路４においては、遅延電源投入検出信号ＰＯＲ１ＤがＬレベルであるため、トランスファーゲートＴＸａおよびＴＸｂはオフ状態にある。一方、電源投入検出信号ＰＯＲ１がＬレベルであるため、トランスミッションゲートＴＭ２がオン状態であり、ノードＮＡおよびＮＢが短絡される。
【００７１】
この状態で、ラッチ回路４に対し電源を投入し、電源電圧ＶＣＣＬの電圧レベルを上昇させる。この電源電圧ＶＣＣＬの電圧レベルの上昇に従って、電流がノードＮＡおよびＮＢを介してビット線ＢＬ１およびＢＬ２へ供給される。この場合、トランスミッションゲートＴＭ１およびＴＭ２がともにオン状態であるため、ノードＮＡおよびＮＢの電圧レベルが同じであり、またノードＮＣおよびＮＤの電圧レベルも同じであり、同一速度でこれらのノードＮＡ−ＮＤの電圧レベルが上昇する。
【００７２】
この読出期間を設けて、ラッチ回路４のラッチノードＮＡおよびＮＢの電圧レベルを短絡して同一速度で上昇させることにより、ラッチ回路４が誤ったラッチ状態に入るのを防止する。このラッチ回路４のノードＮＡおよびＮＢの電圧レベルが上昇し、読出状態期間が完了すると、次に、図８に内部状態を示す増幅状態期間に入る。
【００７３】
この増幅状態期間において、ラッチ回路４の電源電圧ＶＣＣＬの電圧レベルが所定値以上に到達すると、電源投入検出信号ＰＯＲ１がＬレベルからＨレベルに立上がり、応じて補の電源投入検出信号／ＰＯＲ１がＨレベルからＬレベルに立下がる。この状態においては、図８に各トランジスタの状態を示すように、ラッチ回路４においてトランスミッションゲートＴＭ２がオフ状態となり、また演算記憶回路ＯＰＫ１において、トランスミッションゲートＴＭ１がオフ状態となる。これにより、ビット線ＢＬ１およびＢＬ２の短絡が停止し、またラッチ回路４におけるノードＮＡおよびＮＢの短絡が停止する。
【００７４】
磁性体メモリ素子Ｍ１およびＭ２には、相補データが格納されており、一方が高抵抗状態、他方が低抵抗状態である。図８において、磁性体メモリ素子Ｍ１が低抵抗状態Ｒｍｉｎに設定され、磁性体メモリ素子Ｍ２が高抵抗状態Ｒｍａｘに設定される状態が示される。この場合、ラッチ回路４から供給される電流は、低抵抗状態Ｒｍｉｎの磁性体メモリ素子Ｍ１を介して多く流れ、高抵抗状態Ｒｍａｘの磁性体メモリ素子Ｍ２を介しては、電流はあまり流れない。したがって、ノードＮＣの電圧レベルが、ノードＮＤよりも速く低下し、応じてノードＮＡの電圧レベルがノードＮＢよりも低下する。
【００７５】
ノードＮＡおよびＮＢの電位差が、ＭＯＳトランジスタＴ５からＴ８によるインバータラッチによりラッチされ、ノードＮＡおよびＮＢの電圧レベルは、一方がＨレベル、他方がＬレベルに設定される。図８に示すようにメモリ素子Ｍ１およびＭ２が、それぞれ低抵抗状態Ｒｍｉｎおよび高抵抗状態Ｒｍａｘに設定されている場合には、ノードＮＡがＬレベル、ノードＮＢがＨレベルに設定される。
【００７６】
このラッチノードＮＡおよびＮＢの電位が確定すると、次に、このラッチデータを出力する出力状態が始まる。この場合、遅延電源投入検出信号ＰＯＲ１ＤがＨレベルとなり、ゲート回路Ｇ６からの読出活性化信号ＲＥＮがＨレベルとなり、トランスファーゲートＴＸａおよびＴＸｂがオフ状態からオン状態へ移行し、ラッチノードＮＡおよびＮＢにラッチされたデータ信号が、出力信号ＰＯおよび／ＰＯとして出力される。
【００７７】
図９は、この発明の実施の形態１における電源投入検出信号ＰＯＲ１および／ＰＯＲ１を発生する回路の構成の一例を概略的に示す図である。図９において、電源投入検出信号発生部は、ラッチ回路４の電源電圧ＶＣＣＬの投入を検出するＰＯＲ回路３０と、電源電圧ＶＣＣを動作電源電圧として受け、ＰＯＲ回路３０からの電源投入検出信号ＰＯＲ１と電源制御信号ＰＲＯを受けて補の電源投入検出信号／ＰＯＲ１を発生するＮＯＲ回路３２を含む。電源電圧ＶＣＣは、ラッチ回路４の電源電圧ＶＣＣＬと別系統で与えられる電源電圧である。
【００７８】
ＰＯＲ回路３０は、このラッチ回路の電源電圧ＶＣＣＬを動作電源電圧として受け、たとえば容量素子の容量結合により、ラッチ回路電源電圧ＶＣＣＬの電圧レベルを検出し、その検出結果に基づいてラッチ回路電源投入検出信号ＰＯＲ１を生成する。
【００７９】
この図９に示す電源投入検出信号発生部においては、演算記憶回路の記憶データ読出時、電源投入検出信号ＰＯＲ１をＬレベルに設定し、このとき補の電源投入検出信号／ＰＯＲ１を、電源制御信号ＰＲＯに従ってＨレベルに設定する。その後、電源投入検出信号ＰＯＲ１がＨレベルとなると、補の電源投入検出信号／ＰＯＲ１をＬレベルに設定する。これにより、ラッチ回路４における読出状態および増幅状態に応じて、電源投入検出信号ＰＯＲ１および／ＰＯＲ１の論理レベルを設定することができる。
【００８０】
演算モード時においては、電源制御信号ＰＲＯをＨレベルに設定して電源投入検出信号／ＰＯＲ１をＬレベルに維持する。演算時においてはビット線の短絡を演算活性化信号ＣＡＬＣに従って実行し、データ読出時においては、ビット線短絡を電源投入検出信号／ＰＯＲに従って実行する。
【００８１】
［変更例］
図１０は、この発明の実施の形態１の変更例の構成を示す図である。この図１０に示す構成においては、演算記憶回路ＯＰＫ（ＯＰＫ１−ＯＰＫ４）において、ビット線ＢＬ（ＢＬ１，ＢＬ２）を駆動するプログラムバッファＰＢ（ＰＢ１，ＰＢ２）に対する動作電流量を調整する重付け回路３５が設けられる。重付け回路３５は、電源ノードとノードＮＦとの間に結合されて一定の電流を供給する定電流源ＣＲＳと、ノードＮＦと接地ノードの間に直列に接続され、それぞれ抵抗接続されるＮチャネルＭＯＳトランジスタＴ１０からＴ１４と、ＭＯＲトランジスタＴ１１からＴ１３と並列にそれぞれ接続されるスイッチング素子ＳＷ１からＳＷ３を含む。これらのスイッチング素子ＳＷ１からＳＷ３は、それぞれスイッチ制御信号Ｓ１からＳ３により、その導通／非導通が制御される。
【００８２】
重付け回路３５は、さらに、電源ノードとプログラムバッファＰＢの電源ノードの間に接続されかつそのゲートがノードＮＦに接続されるＮチャネルＭＯＳトランジスタＴ１５を含む。このプログラムバッファＰＢの電源ノードに電圧ＶＣＣＭが生成され、プログラムバッファＰＢの動作時、ビット線ＢＬに、このＭＯＳトランジスタＴ１５を介して流れる電流が書込み電流として流れる。ＭＯＳトランジスタＴ１５の駆動電流量は、ノードＮＦの電圧Ｖｒｅｆにより決定される。
【００８３】
ＭＯＳトランジスタＴ１５は、１つの演算記憶回路ＯＰＫ（ＯＰＫ１からＯＰＫ４）において配置されるプログラムバッファＰＢ１およびＰＢ２それぞれに対して設けられる。
【００８４】
スイッチング素子ＳＷ１からＳＷ３は、それぞれ、導通時、対応のＭＯＳトランジスタＴ１１からＴ１３を短絡する。したがって、これらのスイッチング素子ＳＷ１からＳＷ３がすべて導通状態のときには、ノードＮＦの電圧Ｖｒｅｆは、ＭＯＳトランジスタＴ１０およびＴ１４のチャネル抵抗と電流源ＣＲＳが駆動する電流とにより決定される電圧レベルとなる。一方、スイッチング素子ＳＷ１からＳＷ３がすべて非導通状態のときには、ノードＮＦの電圧Ｖｒｅｆは、定電流源ＣＲＳが供給する電流とＭＯＳトランジスタＴ１０からＴ１４のチャネル抵抗の総和により決定される電圧レベルとなる。
【００８５】
ＭＯＳトランジスタＴ１５は、この電圧Ｖｒｅｆの電圧レベルが高いときにはそのコンダクタンスが大きくなり、電源ノードから大きな電流を供給し、一方、電圧電圧Ｖｒｅｆの電圧レベルが低下すると、ＭＯＳトランジスタＴ１５の駆動電流量は低下する。したがって、制御信号Ｓ１からＳ３を用いてスイッチング素子ＳＷ１からＳＷ３を選択的に導通／非導通状態に設定することにより、このＭＯＳトランジスタＴ１５がプログラムバッファＰＢへ供給する電流量を、変更することができる。
【００８６】
データ書込時においてビット線ＢＬ（ＢＬ１，ＢＬ２）を流れる電流（ビット線書込電流）が大きい場合には、その誘起磁界強度は強くなり、一方、ビット線書込電流が低下すると、その誘起磁界強度が低下する。磁性体メモリ素子は、このビット線ＢＬを誘起する磁界とデジット線（図１０には示さず）を流れる電流が誘起する磁界の合成磁界によりその磁化状態が設定される。したがって、ビット線書込電流が誘起する磁界強度が大きくなった場合、磁性体メモリ素子の磁化状態を、このビット線書込磁界が決定する方向に容易に設定することができ、磁性体メモリ素子の磁化状態反転のしきい値を変更することができる。
【００８７】
したがって、たとえばこのスイッチ制御信号Ｓ１からＳ３を、処理内容に応じて変更する場合、データＤＢを、２値データに変えてアナログ的にその値を変化させることができ、アナログ演算処理を行なってその処理結果を磁性体メモリ素子に格納することができる。例えば、プログラムバッファＰＢに与えられるデータＤＢを“１”に設定した場合、重付け回路３５の供給電流量を変更することにより、このデータ“１”を、アナログ値データ“ｋ”に設定することができる。この場合、スイッチ制御信号Ｓ１からＳ３の値を調整することにより、ｋを、１よりも小さな値または１よりも大きな値に設定することができる。
【００８８】
スイッチ制御信号Ｓ１からＳ３は、演算処理内容に応じて図１に示す制御回路により設定されてもよい。また、プログラムバッファＰＢへ与えられるデータＤＢの値に応じて、スイッチ制御信号Ｓ１からＳ３が生成されてもよい。この場合、データＤＢが、アナログ値を多ビット表現した多ビットデジタル値の場合、データＤＢとして“１”を与え、スイッチ制御信号Ｓ１からＳ３として、Ａ／Ｄ変換されたデジタル値の各ビットをスイッチ制御信号として用いてもよい。
【００８９】
処理データＤＢが、多ビットデジタルデータの場合、この重付け回路３５において、スイッチ制御信号をこの多ビットデジタルデータの各ビットに対応させることにより、ビット線ＢＬに供給される電流量を、多ビットデータに対応させることができる。従って、デジタルデータをアナログ電流量で表現するデジタル／アナログ変換処理を行なって、アナログ演算処理を行なうことができる。
【００９０】
したがって、スイッチ制御信号Ｓ１からＳ３は、演算比較回路ＯＰＫにおいて行なわれる演算処理内容に応じて適切な態様で生成されればよい。この重付け回路３５を利用することにより、演算記憶回路ＯＰＫにおいて実行することのできる演算処理内容の種類を豊富にすることができる。
【００９１】
なお、この重付け回路は、デジット線をデータ書込時駆動するＡＮＤゲート（図３のゲートＧ１）に対して設けられてもよい。
【００９２】
図１１は、この発明の実施の形態１に従う演算回路装置の演算部の配置を概略的に示す図である。図１１においては、演算記憶回路ＯＰＫ１およびＯＰＫ２の演算部の配置を代表的に示す。ラッチ回路４に演算記憶回路ＯＰＫ１からＯＰＫ４が並列に結合される。
【００９３】
演算記憶回路ＯＰＫ１においては、ビット線ＢＬ１およびＢＬ２が平行に配置され、またこれらのビット線ＢＬ１およびＢＬ２と直交する方向に、デジット線ＤＬＭａおよびＤＬＭｂが配設される。デジット線ＤＬＭａとビット線ＢＬ１およびＢＬ２の交差部に対応して磁性体メモリ素子Ｍ１およびＭ２が配置される。デジット線ＤＬＭａは、図３に示すメインデジット線ＤＬＭ、ＤＬ１およびＤＬ２に対応する。
【００９４】
ビット線ＢＬ１およびＢＬ２はトランスミッションＴＭ１を介して相互接続される。ビット線ＢＬ１に対してプログラムバッファＰＢ１が配置され、ビット線ＢＬ２に対してプログラムバッファＰＢ２が配置される。これらのプログラムバッファＰＢ１およびＰＢ２は、図３に示すプログラムバッファＰＢ１およびＰＢ２に対応し、各々、電源ノードと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタを含む。
【００９５】
プログラムバッファＰＢ１は、図３に示す構成と同様、ＡＮＤゲートＧ２およびＧ３の出力信号に従ってビット線ＢＬ１を駆動し、プログラムバッファＰＢ２は、ＡＮＤゲートＧ４およびＧ５の出力信号に従ってビット線ＢＬ２を駆動する。これらのＡＮＤゲートＧ２からＧ４は、図３に示す構成と同じであり、それぞれ演算活性化信号ＣＡＬＣの活性化時能動化され、データＤＢまたは／ＤＢに従って、それぞれの出力信号を生成する。
【００９６】
ビット線ＢＬ１およびＢＬ２は、選択信号ＳＥＬ１に応答する選択ゲートＴＧ１を介してラッチ回路４に結合される。
【００９７】
演算記憶回路ＯＰＫ２においても、ビット線ＢＬ１およびＢＬ２が平行に配設され、これらのビット線ＢＬ１およびＢＬ２と交差する方向にメインデジット線ＤＬＭａおよびＤＬＭｂが配設される。この演算記憶回路ＯＰＫ２においても、ビット線ＢＬ１およびＢＬ２はトランスミッションゲートＴＭ１を介して相互接続される。演算記憶回路ＯＰＫ２においては、メインデジット線ＤＬＭｂとビット線ＢＬ１およびＢＬ２の交差部に対応して磁性体メモリ素子Ｍ１およびＭ２が配設される。
【００９８】
ビット線ＢＬ１およびＢＬ２は、ビット線書込電流駆動回路ＷＣＫに結合される。このビット線書込電流駆動回路ＷＣＫは、演算記憶回路ＯＰＫ１のコラムバッファＰＢ１およびＰＢ２とＡＮＤゲートＧ２からＧ４を含む構成に対応する。ビット線ＢＬ１およびＢＬ２は、また、この演算記憶回路ＯＰＫ２においても、選択信号ＳＥＬ２に応答する選択ゲートＴＧ１を介してラッチ回路４に結合される。これらの演算記憶回路ＯＰＫ１およびＯＰＫ２は、並列に、図３に示すノードＮＣおよびＮＤに結合される。
【００９９】
メインデジット線ＤＬＭａおよびＤＬＭｂには、それぞれ、演算記憶回路ＯＰＫ１およびＯＰＫ２に対して、図３に示すＡＮＤゲートＧ１がそれぞれ配設される。これらのデジット線駆動用のＡＮＤゲートは、演算記憶回路ＯＰＫ１からＯＰＫ４に共通の領域（デジット線の一端側）に集中的に配置される。
【０１００】
演算活性化信号ＣＡＬＣが演算記憶回路ＯＰＫ１からＯＰＫ４に対し共通に活性化されるとき、デジット線ＤＬＭａおよびＤＬＭｂに対しても、処理データに応じた電流が供給される。したがって、メモリ素子Ｍ１およびＭ２は、演算記憶回路ＯＰＫ１およびＯＰＫ２それぞれにおいて、対応のデジット線ＤＬＭ（ＤＬＭａ，ＤＬＭｂのいずれか）とビット線ＢＬ１およびＢＬ２の交差部に対応して配設される。この演算活性化信号ＣＡＬＣは、演算記憶回路ＯＰＫ１からＯＰＫ４それぞれに個々に与えられ、演算記憶回路ＯＰＫ１からＯＰＫ４が個々に活性化されてもよい。この構成の場合、ビット線ＢＬ１およびＢＬ２を流れる電流が誘起する磁界に従ってメモリ素子Ｍ１およびＭ２の磁化状態が決定される。
【０１０１】
図１０に示す重付け回路３５を利用する場合、対応のデジット線に電流が流れない場合においてもビット線ＢＬ１およびＢＬ２を流れる電流が誘起する磁界により、メモリ素子Ｍ１およびＭ２の磁化状態が反転する場合が考えられる。したがって、演算記憶回路ＯＰＫ１およびＯＰＫ２それぞれにおいて、対応のデジット線ＤＬＭａ，ＤＬＭｂとビット線ＢＬ１およびＢＬ２の交差部に対応してのみ磁性体メモリ素子Ｍ１およびＭ２を配設する。
【０１０２】
演算処理動作時においては、トランスミッションゲートＴＭ１が導通状態となる。このとき、プログラムバッファＰＢ１およびＰＢ２は、データＤＢおよび／ＤＢに従って一方が充電動作、他方が放電動作を実行する。したがって、ビット線ＢＬ１およびＢＬ２には、逆方向に電流が流れ、メモリ素子Ｍ１およびＭ２には、逆方向のビット線書込磁界が印加される。これにより、磁性体メモリ素子Ｍ１およびＭ２に常に、相補データを書込むことができる。磁性体メモリ素子の対を用いて相補データを記憶することにより、演算処理結果を確実に記憶する。
【０１０３】
この図１１に示すレイアウトから明らかなように、記憶演算回路ＯＰＫ１およびＯＰＫ２の構成は、通常のＭＲＡＭのアレイ部の各メモリセル列に対応して配置される構成と同様である。したがって、これらの記憶演算回路ＯＰＫ１およびＯＰＫ２の占有面積は、十分小さくすることができ、小占有面積で高速で演算処理を行なう演算回路装置を実現することができる。
【０１０４】
また、磁性体メモリ素子Ｍ１およびＭ２においては、記憶データを読出すためのソース選択トランジスタを配置することが要求されるだけであり、メモリ素子構造を、１トランジスタ／１ＭＴＪ素子構成のＭＲＡＭセルと同様の構造とすることができ、ＭＲＡＭセル製造工程を援用して、この発明に従う演算回路装置を実現することができる。
【０１０５】
以上のように、この発明の実施の形態１に従えば、演算処理データに従って磁性体メモリ素子に対する合成磁界強度を決定し、メモリ素子の記憶データを設定している。これにより、高速で演算処理を行ない、演算処理結果を不揮発的に記憶することができ、小占有面積で高速演算する演算回路装置を実現することができる。
【０１０６】
また、相補データをメモリ素子において記憶しており、記憶データの信頼性を向上することができる。
【０１０７】
また、ビット線書込電流に重みをつけることによりアナログ的な演算を実行することができ、種々の演算を実現することができる。
【０１０８】
［実施の形態２］
図１２は、この発明の実施の形態２に従う演算回路装置の構成を示す図である。この図１２においても、実施の形態１と同様、演算／記憶回路１において、４つの演算記憶回路ＯＰＫ１からＯＰＫ４が設けられる。この図１２に示す構成においても、演算記憶回路ＯＰＫ１からＯＰＫ４は、同一構成を有するため、演算記憶回路ＯＰＫ１の構成を代表的に示す。
【０１０９】
この図１２に示す演算記憶回路１の構成は、以下の点が、図３に示す演算記憶回路１の構成と異なる。すなわち、メインデジット線ＤＬＭと平行に、追加のデジット線ＤＬＭＡが配設される。この追加のメインデジット線ＤＬＭＡは、デジット線ＤＬ１およびＤＬ２と平行に配設されかつ磁性体メモリ素子Ｍ１およびＭ２にそれぞれ対応して配置されるデジット線ＤＬＡ１およびＤＬＡ２に分岐する。デジット線ＤＬ１およびＤＬＡ１が共通に接地ノードに結合され、またデジット線ＤＬ２およびＤＬ３も共通に接地ノードに結合される。追加のメインデジット線ＤＬＭＡは、データＤＣと演算活性化信号ＣＡＬＣを受けるＡＮＤゲートＧＡ１により駆動される。
【０１１０】
また、ビット線ＢＬ１およびＢＬ２と平行に追加のビット線ＢＬＡが配設される。この追加のビット線ＢＬＡは連続的に延在して配置され、その両端にそれぞれプログラムバッファＰＢＡ１およびＰＢＡ２が設けられる。これらのプログラムバッファＰＢＡ１およびＰＢＡ２は、各々、直列に接続されるＮチャネルＭＯＳトランジスタで構成される。
【０１１１】
プログラムバッファＰＢＡ１に対して、データＤＥと演算活性化信号ＣＡＬＣを受けるＡＮＤゲートＧＡ２と、演算活性化信号ＣＡＬＣとデータ／ＤＥを受けるＡＮＤゲートＧＡ３が設けられる。演算活性化信号ＣＡＬＣの活性化時、これらのＡＮＤゲートＧＡ２およびＧＡ３は、データＤＥおよび／ＤＥに従って互いに相補な信号を出力し、応じて、プログラムバッファＰＢＡ１は、追加のビット線ＢＬＡを充電または放電する。
【０１１２】
プログラムバッファＰＢＡ２に対しては、演算活性化信号ＣＡＬＣと補のデータ／ＤＥを受けるＡＮＤゲートＧＡ４と、演算活性化信号ＣＡＬＣとデータＤＥを受けるＡＮＤゲートＧＡ５が設けられる。プログラムバッファＰＢＡ２は、動作時、プログラムバッファＰＢＡ１と相補的に動作する。したがって、データＤＥがＨレベルのときには、プログラムバッファＰＢＡ１が電源ノードから電流を追加のビット線ＢＬＡに供給し、プログラムバッファＰＢＡ２が、この追加のビット線ＢＬＡに供給される電流を放電する。逆に、データＤＥがＬレベルのときには、プログラムバッファＰＢＡ２が追加のビット線ＢＬＡに電流を供給し、プログラムバッファＰＢＡ１がこのビット線ＢＬＡを放電する。
【０１１３】
この図１２に示す演算記憶回路ＯＰＫ１の他の構成は、図３に示す演算記憶回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１１４】
演算記憶回路ＯＰＫ１からＯＰＫ４に共通に設けられるラッチ回路４は、図３に示すラッチ回路４と同一構成を有するため、図１２において、対応する部分には同一参照番号を付し、その詳細説明は省略する。なお、図１２において、ラッチ回路４のデータ出力を制御する読出活性化信号ＲＥＮを発生するゲート回路（Ｇ６）は示していない。
【０１１５】
この図１２に示す演算記憶回路ＯＰＫ１において、磁性体メモリ素子Ｍ１およびＭ２の磁化反転が発生する条件は、入力データＤＡおよびＤＣに従ってデジット線ＤＬＭおよびＤＬＭＡに供給される電流が発生する合成磁界（デジット線合成書込磁界）と、データＤＥおよびＤＢに従ってビット線ＢＬ１、ＢＬ２およびＢＬＡを流れる電流が誘起する磁界の合成磁界（ビット線合成書込磁界）により決定される。すなわち、ビット線合成書込磁界とデジット線合成書込磁界との合成磁界が、磁性体メモリ素子Ｍ１およびＭ２の磁化反転条件（図２に示すアステロイド特性線）を超えたときに磁化反転が生じる。したがって、４ビットのデータＤＡからＤＥについて演算処理を行ない、その演算処理結果をしきい値処理した結果が、磁性体メモリ素子Ｍ１およびＭ２に格納される。
【０１１６】
この構成の場合、演算内容として以下の演算内容を設定することが出来る。入力データＤＥおよびＤＢがともに“１”であっても、入力データＤＣおよびＤＡがともに“０”のときには、デジット線合成書込磁界は生成されず、メモリ素子に印加される合成磁界は、磁化反転のしきい値に到達せず、メモリ素子Ｍ１およびＭ２においては磁化反転が生じない。この状態において、たとえば入力データＤＣまたはＤＡのいずれかが“１”であり、ビット線合成書込磁界とデジット線合成書込磁界が合成されたときに、磁性体メモリ素子Ｍ１およびＭ２の磁化状態が反転する。また、これに代えて、データＤＡからＤＥがすべて“１”のときにのみ、メモリ素子Ｍ１およびＭ２において磁化反転が生じるという演算内容を設定することができる。また、データＤＥおよびＤＢの論理レベルが異なる場合には、磁性体メモリ素子Ｍ１およびＭ２において、ビット線書込磁界が、ビット線ＢＬ１およびＢＬ２が生成する磁界と追加のビット線ＢＬＡが生成する磁界とが相殺し、データＤＡおよびＤＣの値に係らず、メモリ素子の磁化状態は反転しないという演算も設定することができる。
【０１１７】
したがって、これらの４ビットデータを利用することにより、演算内容が多様となり、複雑な演算を１回の演算処理サイクルで実行することができる。
【０１１８】
図１３は、この発明の実施の形態２に従う演算回路装置のメモリセルのレイアウトを概略的に示す図である。図１３において、ラッチ回路４に対し共通に演算記憶回路ＯＰＫ１からＯＰＫ４が結合される。図１３においては、演算記憶回路ＯＰＫ１およびＯＰＫ２を代表的に示す。演算記憶回路ＯＰＫ１は、アレイビット線駆動部ＯＰＫ１ａとデジット線駆動部ＤＤＶａとに分割され、また、演算記憶回路ＯＰＫ２は、アレイビット線駆動部ＯＰＫ２ａと、デジット線駆動部ＤＤＶｂとに分割される。演算記憶回路ＯＰＫ１およびＯＰＫ２の各構成要素は、同一構成を有するため、演算記憶回路ＯＰＫ１の構成を具体的に示し、演算記憶回路ＯＰＫ２の構成要素の構成はブロック図で示す。
【０１１９】
アレイビット線駆動部ＯＰＫ１ａは、右側ビット線書込電流駆動回路ＲＷＣＫと、左側ビット線書込電流駆動回路ＬＷＣＫと、下側ビット線書込電流駆動回路ＬＷＣＫＡを含む。
【０１２０】
右側ビット線書込電流駆動回路ＲＷＣＫは、ビット線ＢＬ２に結合されるプログラムバッファと、演算活性化信号ＣＡＬＣとデータ／ＤＢおよびＤＢに従ってプログラムバッファに対する制御信号を生成するゲート回路を含む。この右側ビット線書込電流駆動回路ＲＷＣＫは、データＤＢがＨレベルのときにビット線ＢＬ２を放電し、データＤＢがＬレベルのときにビット線ＢＬ２を充電する。
【０１２１】
左側ビット線書込電流駆動回路ＬＷＣＫも、ビット線ＢＬ１に結合されるプログラムバッファと、データＤＢおよび演算活性化信号ＣＡＬＣに従ってプログラムバッファを駆動する制御信号を生成するゲート回路を含む。左側ビット線書込電流駆動回路ＬＷＣＫは、データＤＢがＨレベルのときにビット線ＢＬ１を充電し、データＤＢがＬレベルのときにビット線ＢＬ１を放電する。ビット線ＢＬ１およびＢＬ２は平行に隣接して配置され、トランスミッションゲートＴＭ１を介して相互接続される。これらのビット線ＢＬ２およびＢＬ１の外側に平行に、分割ビット線ＢＬＡＵおよびＢＬＡＬが配置される。これらの分割ビット線ＢＬＡＵおよびＢＬＡＬは、配線により相互接続され、追加のビット線ＢＬＡを構成する。
【０１２２】
分割ビット線ＢＬＡＵが上側ビット線書込電流駆動回路ＵＷＣＫＡに結合され、分割ビット線ＢＬＡＬが、下側ビット線書込電流駆動回路ＬＷＣＫＡに結合される。これらの上側ビット線書込電流駆動回路および下側ビット線書込電流駆動回路は、それぞれ、右側ビット線書込電流駆動回路ＲＷＣＫおよび左側ビット線書込電流駆動回路ＬＷＣＫと同様の構成を備え、与えられるデータが異なるだけである（図１３には示さず）。
【０１２３】
演算記憶回路ＯＰＫ２のアレイビット線駆動部ＯＰＫ２ａにおいても、ビット線ＢＬ１およびＢＬ２を駆動するビット線書込電流駆動回路ＷＣＫと、分割ビット線ＢＬＡＵおよびＢＬＡＬで構成される追加のビット線ＢＬＡを駆動する上側ビット線書込電流駆動回路ＵＷＣＫＡおよび下側ビット線書込電流駆動回路ＬＷＣＫＡが配置される。このアレイビット線駆動部ＯＰＫ２ａのビット線の構成は、アレイビット線駆動部ＯＰＫ１ａのそれと同じである。
【０１２４】
これらの演算記憶回路ＯＰＫ１およびＯＰＫ２に共通に、デジット線ＤＬＭａ、ＤＬＭＡａ、ＤＬＭＡｂおよびＤＬＭｂが、ビット線ＢＬ１、ＢＬ２およびＢＬＡに交差する方向に配置される。アレイビット線駆動部ＯＰＫ１ａにおいては、デジット線ＤＬＭａおよびＤＬＭＡａとビット線ＢＬ１，ＢＬ２，ＢＬＡＵおよびＢＬＡＬの交差部に対応して磁性体メモリ素子Ｍ１およびＭ２が配置され、演算記憶回路ＯＰＫ２においては、デジット線ＤＬＭＡｂおよびＤＬＭｂとビット線ＢＬＡＵ、ＢＬ２、ＢＬ１およびＢＬＡＬの交差部に対応してメモリ素子Ｍ１およびＭ２が配置される。
【０１２５】
これらの演算記憶回路ＯＰＫ１およびＯＰＫ２に対し共通に、デジット線ＤＬＭａ，ＤＬＭＡａ，ＤＬＭＡｂおよびＤＬＭｂを駆動するためのデジット線駆動部ＤＤＶａおよびＤＤＶｂを配置するデジット線駆動部配置領域４０が設けられる。デジット線駆動部ＤＤＶａは、デジット線ＤＬＭａおよびＤＬＭＡａを駆動し、デジット線駆動部ＤＤＶｂは、デジット線ＤＬＭＡｂおよびＤＬＭｂを駆動する。デジット線駆動部ＤＤＶａは、演算動作時、データＤＡに従ってデジット線ＤＬＭａを駆動するゲート回路と、データＤＣに従ってデジット線ＤＬＭＡａを駆動するゲート回路を含む。これらのゲート回路は、一例として、ＡＮＤゲーとで構成される。デジット線駆動部においても、同様に、デジット線ＤＬＭｂおよびＤＬＭＡｂを駆動するゲート回路が配置される。
【０１２６】
このデジット線を演算記憶回路に共通に配設し、デジット線の一端にデジット線駆動部配置領域４０を配設することにより、データを伝達する配線レイアウトを簡略化し、またメモリセル配置部のレイアウトの規則性を維持する。
【０１２７】
メモリ素子Ｍ１は、ビット線ＢＬ１およびＢＬＡＬに対する距離が異なり、また、メモリ素子Ｍ２は、ビット線ＢＬ２およびＢＬＡＵに対する距離が異なる。さらに、メモリ素子Ｍ１およびＭ２は、デジット線ＤＬＭ（ＤＬＭａ，ＤＬＭｂ）と追加のデジット線ＤＬＭＡ（ＤＬＭＡａ，ＤＬＭＡｂ）との距離が異なる。ビット線／デジット線とメモリ素子との距離を異ならせることにより、誘起磁界のメモリ素子の磁化に対する影響を異ならせる。
【０１２８】
図１３に示す配置においては、メモリ素子Ｍ１およびＭ２は、ビット線ＢＬ１およびＢＬ２が生成する磁界の影響を分割ビット線ＢＬＡＬおよびＢＬＡＵよりも強く受け、またデジット線ＤＬＭ（ＤＬＭａ，ＤＬＭｂ）の生成する磁界の影響を、追加のデジット線ＤＬＭ（ＤＬＭａ，ＤＬＭｂ）の生成する磁界よりも強く受ける。
【０１２９】
すなわち、図１４（Ａ）に示すように、メモリ素子Ｍに対するビット線ＢＬの距離が、分割ビット線ＢＬＡのそれよりも短く、またビット線ＢＬはメモリ素子Ｍに対し、ビット線ＢＬＡよりも広い部分で重なり合っている。したがって、ビット線ＢＬの誘起する磁界ＨＢと追加のビット線ＢＬＡの誘起する磁界ＨＢＡの合成磁界においては、ビット線ＢＬの生成する磁界ＨＢの影響が強く現われる。これにより、ビット線ＢＬおよびＢＬＡに対応するデータに対し、この距離の違いによる磁界強度の差により、重付けを行なう。
【０１３０】
同様、図１４（Ｂ）に示すように、メモリ素子Ｍとデジット線ＤＬＭの距離が、メモリ素子Ｍと追加のデジット線ＤＬＭＡの距離よりも長い。したがって、デジット線ＤＬＭの生成する磁界ＨＤの影響が、追加のデジット線ＤＬＭＡの生成する磁界ＨＤＡよりも強くメモリ素子の磁化に対して現われる。したがって、この場合においても、デジット線ＤＬＭおよびＤＬＭＡに対して、メモリ素子に対する磁界強度に差をつけることにより、対応のデータに重付けを行なうことができる。
【０１３１】
この距離の差により、データと生成される磁界強度との対応を異ならせることにより、データに重付けを行なうことができ、減算を含むアナログ的な演算処理を実行することができる。
【０１３２】
なお、この発明の実施の形態２においても、図１０に示す重付け回路３５が用いられ、ビット線書込電流に対し、重付けが行なわれてもよい。
【０１３３】
また、デジット線ＤＬＭおよびＤＬＭＡそれぞれ両端に、デジット線ドライブ回路を設け、データの論理レベルに応じてデジット線を流れる電流の方向を変更するように構成してもよい。デジット線ＤＬＭおよびＤＬＭＡにおいて、逆データに従ってその電流が駆動される場合、これらのデジット線ＤＬＭおよびＤＬＭＡに逆方向に電流が流れ、生成される磁界を打ち消す方向に磁界が発生され、たとえば、データＤＡおよびＤＣの減算に対応する演算を実現することができる。
【０１３４】
すなわち、図１５に示すように、デジット線ＤＬＭａの両側に、それぞれ、演算活性化信号ＣＡＬＣの活性化時データＤＡおよび／ＤＡに従ってデジット線書込電流を生成するゲート回路Ｇ１およびＧＧ１を配置する。同様、追加のデジット線ＤＬＭＡａの両端に対向して、演算活性化信号ＣＡＬＣの活性化時、データＤＣおよび／ＤＣに従ってデジット線書込電流を駆動するゲート回路ＧＡ１およびＧＧＡ１を配置する。
【０１３５】
データＤＡおよびＤＣの論理レベルが同じ場合には、これらのデジット線ＤＬＭａおよびＤＬＭＡａには、同一方向にデジット線書込電流が流れ、同一方向に磁界が生成され、その合成磁界強度は大きくなる。一方、データＤＡおよびＤＣの論理レベルが異なる場合には、デジット線ＤＬＭａおよびＤＬＭＡａには、逆方向にデジット線書込電流が流れ、反対方向に磁界が生成され、合成磁界強度が低減される。したがって、この場合、データＤＡおよびＤＣの論理レベルが一致しているときのみ、メモリ素子の磁化反転を生じさせ、これらのデータＤＡおよびＤＣの論理レベルが不一致のときには、メモリ素子の磁化反転を生じさせない演算等の演算を実現することができる。また、重付けを行なっているため、減算処理をアナログ的に実行する事も出来る。
【０１３６】
［変更例２］
図１６は、この発明の実施の形態２の変更例２の構成を概略的に示す図である。図１６において、デジット線ＤＬＭおよびＤＬＭＡに対し直交するようにビット線ＢＬが配置され、一方、これらのデジット線ＤＬＭおよびＤＬＭＡと斜交するように、追加のビット線ＢＬＡが配置される。これらのビット線ＢＬおよびＢＬＡとデジット線ＤＬＭおよびＤＬＭＡの交差部に対応して磁性体メモリ素子Ｍが配置される。
【０１３７】
この図１６に示す配置の場合、ビット線ＢＬの誘起する磁界と、デジット線ＤＬＭおよびＤＬＭＡが生成する磁界は直交磁界であり、メモリ素子Ｍに対しては、この直交磁界の合成磁界が印加される。一方、追加のビット線ＢＬＡとデジット線ＤＬＭおよびＤＬＭＡとは斜交しており、追加のビット線ＢＬＡとデジット線ＤＬＭおよびＤＬＭＡの合成磁界は、斜交磁界の合成磁界となる。この斜交磁界の合成磁界の場合、デジット線ＤＬＭおよびＤＬＭＡに対し一定方向に電流が流れる場合、追加のビット線ＢＬＡを流れる電流の方向に応じて、斜交磁界の合成磁界強度は異なる。したがって、ビット線ＢＬＡを流れる電流が誘起する磁界強度に、データの論理レベルに応じた重付けをつけることができる。ただし、メモリ素子Ｍ１およびＭ２には相補データが格納されるため、図１６の配置の場合、メモリ素子Ｍ１およびＭ２に対する斜交磁界の影響が同じとなる様に、追加のビット線ＢＬＡとデジット線ＤＬＭおよびＤＬＭＡとの斜交形状を、ビット線に関して対称的に設定する。
【０１３８】
追加のビット線ＢＬＡおよびビット線ＢＬがそれぞれ生成する磁界が、それぞれデジット線ＤＬＭおよびＤＬＭＡと生成する合成磁界に対する影響の度合いは異なる。従って、例えば、ビット線ＢＬＡに第１の方向に電流を流すときのメモリ素子Ｍに対する合成磁界に対する追加のビット線ＢＬＡからの磁界の影響が最も強く、追加のビット線ＢＬＡに逆の第２の方向に流れるときの磁界の影響が、メモリ素子Ｍに対する合成磁界に対して最も小さい状態を実現することができる。これにより、追加のビット線ＢＬＡに対応するデータおよび演算の重付けを実現することができる。
【０１３９】
なお、ビット線ＢＬおよびＢＬＡとデジット線ＤＬＭおよびＤＬＭＡとが交差する角度が異なればよく、ビット線ＢＬおよびＢＬＡが直線的に延在し、デジット線ＤＬＭおよびＤＬＭＡの一方が斜交してビット線ＢＬおよびＢＬＡと交差する様に配置されるなど、他の配置が用いられても良い。
【０１４０】
この図１６に示す配置が、メモリ素子Ｍ１およびＭ２に対して配置される。
以上のように、この発明の実施の形態２に従えば、複数のビット線およびデジット線を用い、それぞれを個々にデータに応じて駆動し、メモリ素子の磁化状態を設定しており、複雑な演算を１サイクルで実行することができる。
【０１４１】
また、各信号線（ビット線またはデジット線）が流れる電流が生成する合成磁場に対する影響を変更する重付けを行なうことにより、データに重付けを行なってアナログ的な演算処理を実行することができる。
【０１４２】
また、実施の形態１と同様の効果を得ることができる。
［実施の形態３］
図１７は、この発明の実施の形態３に従う演算回路装置の構成を概略的に示す図である。この図１７に示す演算回路装置は、図３に示す演算回路装置と、その構成が以下の点で異なっている。すなわち、メモリ素子Ｍ１に対し分岐デジット線ＤＬ１１、ＤＬ１２およびＤＬ１３が配置され、メモリ素子Ｍ２に対し分岐デジット線ＤＬ２１、ＤＬ２２およびＤＬ２３が配置される。分岐デジット線ＤＬ１１およびＤＬ２１は、メインデジット線ＤＬＭ１により結合され、分岐デジット線ＤＬ１２およびＤＬ２２は、メインデジット線ＤＬＭ２に結合され、分岐デジット線ＤＬ１３およびＤＬ２３はメインデジット線ＤＬＭ３に結合される。
【０１４３】
メモリ素子Ｍ１と分岐デジット線ＤＬ１１からＤＬ１３それぞれとの距離は互いに異なっており、またメモリ素子Ｍ２と分岐デジット線ＤＬ２１からＤＬ２３それぞれとの距離は互いに異なっている。ただし、メモリ素子Ｍ１およびＭ２に対し相補データを記憶するため、メインデジット線ＤＬＭ１からＤＬＭ３について、メモリ素子Ｍ１およびＭ２に対する距離の関係が、一意的に定められている。
【０１４４】
これらのメインデジット線ＤＬＭ１からＤＬＭ３に対し、データＤＡからＤＤとデジット線ＤＬＭ１からＤＬＭ３との対応を変更する重付け回路５０が設けられる。重付け回路５０は、演算活性化信号ＣＡＬＣと重付け制御信号Ｗ１からＷ３に従って、演算動作時、データＤＡからＤＤのメインデジット線ＤＬＭ１からＤＬＭ３への伝達経路を設定する。
【０１４５】
この図１７に示す演算回路装置の他の構成は、図３に示す演算回路装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４６】
動作サイクル（演算サイクル）ごとに、重付け回路５０において、データＤＡからＤＤとデジット線ＤＬＭ１からＤＬＭ３の対応関係を変更する。これにより、各動作サイクル（演算サイクル）においてデータＤＡからＤＤの重付けをダイナミックに設定し、演算内容を、各サイクルごとに設定する。各演算サイクル毎に対応関係が変更されても良い。
【０１４７】
図１８は、この発明の実施の形態３に従う演算回路装置のレイアウトを概略的に示す図である。図１８において、アレイビット線駆動部ＯＰＫ１ａおよびＯＰＫ２ａそれぞれにおいて、平行に、ビット線ＢＬ１およびＢＬ２が配置される。ビット線ＢＬ１およびＢＬ２は、トランスミッションゲートＴＭ１を介して相互接続される。ビット線ＢＬ１およびＢＬ２は、演算動作時、右側ビット線書込電流駆動回路ＲＷＣＫおよび左側ビット線書込電流駆動回路ＬＷＣＫを含むビット線電流駆動回路ＷＣＫにより駆動される。ビット線書込電流駆動回路ＷＣＫは、選択ゲートＴＧ１を介してラッチ回路４に結合される。アレイビット線駆動部ＯＰＫ１ａの選択ゲートＴＧ１は選択信号ＳＥＬ１に応答し、アレイビット線駆動部ＯＰＫ２ａの選択ゲートＴＧ１は選択信号ＳＥＬ２に応答する。
【０１４８】
これらのアレイビット線駆動部ＯＰＫ１ａおよびＯＰＫ２ａに共通に、デジット線ＤＬＭａ１からＤＬＭａ３およびＤＬＭｂ１からＤＬＭｂ３が、ビット線ＢＬ１およびＢＬ２と交差する方向に配設される。デジット線ＤＬＭａ１からＤＬＭａ３およびＤＬＭｂ１からＤＬＭｂ３の一端に、重付け回路５０ａおよび５０ｂが配置される。
【０１４９】
重付け回路５０ａは、重み制御信号ＷＡ１−ＷＡ３と演算活性化信号ＣＡＬＣとに従ってデータＤＡ、ＤＣおよびＤＤとデジット線ＤＬＭａ１からＤＬＭａ３の対応を設定する。重付け回路５０ｂは、重み制御信号ＷＢ１−ＷＢ３と演算活性化信号ＣＡＬＣとに従って、データＤＸ−ＤＺとデジット線ＤＬＭｂ１−ＤＬＭｂ３の対応を設定する。
【０１５０】
なお、デジット線ＤＬＭａ１からＤＬＭａ３は、図１７に示すデジット線ＤＬＭ１−ＤＬＭ３およびＤＬ１１−ＤＬ１３およびＤＬ２１−ＤＬ２３に対応する。実施の形態１および２と同様、ビット線ＢＬ１およびＢＬ２が折返し構造にされているため、デジット線を分岐構造に設定することは要求されず、直線的に、デジット線が延在する。
【０１５１】
アレイビット線駆動部ＯＰＫ１ａにおいては、ビット線ＢＬ１およびＢＬ２とデジット線ＤＬＭａ１からＤＬＭａ３の交差部に対応してメモリセルＭ１およびＭ２が配置される。アレイビット線駆動部ＯＰＫ２ａにおいては、ビット線ＢＬ１およびＢＬ２とデジット線ＤＬＭｂ１からＤＬＭｂ３の交差部に対応してメモリ素子Ｍ１およびＭ２が配置される。メモリ素子Ｍ１およびＭ２と対応のデジット線ＤＬＭ１からＤＬＭ３（ＤＬＭ１ａからＤＬＭ３ａまたはＤＬＭ１ｂからＤＬＭ３ｂ）との距離は異なる。したがって、メモリ素子Ｍ１およびＭ２へのこれらのデジット線ＤＬＭ１からＤＬＭ３が生成する磁界の影響の度合いが異なる。
【０１５２】
図１８に示す配置においては、メモリ素子Ｍ１およびＭ２は、デジット線ＤＬＭ１（ＤＬＭ１ａ，ＤＬＭ１ｂ）に最も近接して配置され、デジット線ＤＬＭ３（ＤＬＭ３ａ，ＤＬＭ３ｂ）から最も離れて配置される。従って、デジット線誘起磁界において、デジット線ＤＬＭ１の誘起磁界の影響が最も強く、デジット線ＤＬＭ３の誘起磁界の影響が最も小さい。
【０１５３】
図１９は、デジット線磁界とメモリ素子との対応関係を概念的に示す図である。図１９においては、メモリ素子Ｍ（Ｍ１，Ｍ２）に対してデジット線ＤＬＭ１−ＤＬＭ３（ＤＬＭ１ａ−ＤＬＭ３ａまたはＤＬＭ１ｂ−ＤＬＭ３ｂ）が配置される。メモリ素子Ｍに対し、デジット線ＤＬＭ１が最も近く配置され、デジット線ＤＬＭ３が最も遠く配置される。デジット線ＤＬＭ１からＤＬＭ３それぞれに流れる電流により磁界が誘起され、この誘起磁界がメモリ素子Ｍに印加される。図１９において、メモリ素子Ｍに対し、デジット線ＤＬＭ１−ＤＬＭ３からの磁界ＨＢ１、ＨＢ２およびＨＢ３が印加される。これらの磁界ＨＢ１−ＨＢ３の合成磁界とビット線からの誘起磁界との合成磁界により、メモリ素子Ｍの磁化状態が決定される。電流により磁界が誘起される場合、その磁界強度は、電流源からの距離が長くなると小さくなる。したがって、図１９に示す配置においては、メモリ素子Ｍに対する合成磁界においてデジット線ＤＬＭ１が誘起する磁界ＨＢ１の影響が最も大きく、デジット線ＤＬＭ３が誘起する磁界ＨＢ３の影響が最も小さい。これらの磁界ＨＢ１からＨＢ３の、メモリ素子Ｍの磁化状態を決定する合成磁界に及ぼす影響の度合いが異なり、応じて、デジット線ＤＬＭ１−ＤＬＭ３を流れる電流に重付けを行なうことができ、したがって、これらのデジット線ＤＬＭ１−ＤＬＭ３の電流量を決定するデータに対し重付けを行なうことができる。この配置において、メモリ素子Ｍ１およびＭ２は、同じデジット線からの磁界の影響が同じとなるように配置される。
【０１５４】
図２０は、図１７に示す重付け回路５０の構成の一例を示す図である。この図２０に示す重付け回路５０と同様の構成が、図１８に示す重付け回路５０ａおよび５０ｂにおいて用いられる。
【０１５５】
図２０において、重付け回路５０は、重み制御信号Ｗ１−Ｗ３に応答してそれぞれ選択的に導通し、導通時、データＤＡを伝達するスイッチング素子ＳＷＡ１−ＳＷＡ３と、重み制御信号Ｗ１−Ｗ３に応答して選択的に導通し、導通時、データＤＣを伝達するスイッチング素子ＳＷＢ１−ＳＷＢ３と、重み制御信号Ｗ１−Ｗ３に従ってそれぞれ選択的に導通し、導通時、データＤＤを伝達するスイッチング素子ＳＷＣ１−ＳＷＣ３と、演算活性化信号ＣＡＬＣとスイッチング素子ＳＷＡ１、ＳＷＢ３、およびＳＷＣ２のいずれかを介して伝達される信号とを受けてメインデジット線ＤＬＭ１を駆動するＡＮＤゲートＧ１１と、演算活性化信号ＣＡＬＣとスイッチング素子ＳＷＡ２、ＳＷＢ１およびＳＷＣ３のいずれかからのデータとを受けてメインデジット線ＤＬＭ２を駆動するＡＮＤゲートＧ１２と、演算活性化信号ＣＡＬＣとスイッチング素子ＳＷＡ３、ＳＷＢ２およびＳＷＣ１のいずれかからのデータとを受けてメインデジット線ＤＬＭ３を駆動するＡＮＤゲートＧ１３を含む。
【０１５６】
重み制御信号Ｗ１−Ｗ３は、重付け演算処理動作時において、いずれか１つがＨレベルの活性状態に設定され、残りの重み制御信号は非選択状態に設定される。重み制御信号Ｗ１の活性化時、スイッチング素子ＳＷＡ１、ＳＷＢ１およびＳＷＣ１が導通し、データＤＡ、ＤＣおよびＤＤが、それぞれＡＮＤゲートＧ１１、Ｇ１２およびＧ１３へ伝達される。したがって、演算操作時においては、メインデジット線ＤＬＭ１、ＤＬＭ２およびＤＬＭ３は、それぞれデータＤＡ、ＤＣおよびＤＤに従って駆動される。
【０１５７】
重み制御信号Ｗ２が活性状態のときには、スイッチング素子ＳＷＡ２、ＳＷＢ２およびＳＷＣ２が導通する。応じて、データＤＡがＡＮＤゲートＧ１２へ与えられ、データＤＣがＡＮＤゲートＧ１３へ与えられ、データＤＤがＡＮＤゲートＧ１１へ与えられる。この場合には、メインデジット線ＤＬＭ１、ＤＬＭ２およびＤＬＭ３は、データＤＤ、ＤＡおよびＤＣに従って駆動される。
【０１５８】
重み制御信号Ｗ３が活性状態のときには、スイッチング素子ＳＷＡ３、ＳＷＢ３およびＳＷＣ３が導通する。この状態では、データＤＡ、ＤＣおよびＤＤが、それぞれ、ＡＮＤゲートＧ１３、Ｇ１１およびＧ１２へ与えられる。したがって、メインデジット線ＤＬＭ１、ＤＬＭ２およびＤＬＭ３が、データＤＣ、ＤＤおよびＤＡに従って駆動される。
【０１５９】
重み制御信号Ｗ１からＷ３を、演算動作時モード時、各サイクルごとにまたは演算内容に応じて選択的に活性化することにより、すなわち、活性化される重み制御信号をダイナミックに変更することにより、データＤＡ、ＤＣおよびＤＤとメインデジット線ＤＬＭ１、ＤＬＭ２およびＤＬＭ３の対応関係を変更することができる。
【０１６０】
なお、この図２０に示す重付け回路５０の構成の場合、スタンバイ状態時、ＡＮＤゲートＧ１１からＧ１３のデータを受ける入力ノードは、演算活性化信号ＣＡＬＣの反転信号に応答するプリチャージトランジスタにより、接地電圧レベルにプリチャージされる。
【０１６１】
［変更例］
図２１は、この発明の実施の形態３の変更例を概略的に示す図である。図２１においては、ビット線ＢＬ１およびＢＬ２に対し、さらにビット線ＢＬＡ１およびＢＬＡ２が設けられる。ビット線ＢＬ１およびＢＬ２は、トランスミッションゲートＴＭ１を介して相互接続される。ビット線ＢＬ１、ＢＬ２、ＢＬＡ１、ＢＬＡ２の両端に、重付け回路５５Ｒおよび５５Ｌがそれぞれ設けられる。
【０１６２】
重付け回路５５Ｒおよび５５Ｌは、演算活性化信号ＣＡＬＣの活性化時、重み制御信号群ＷＧに従ってデータＤ０、Ｄ１およびＤ２とビット線ＢＬＡ１、ＢＬＡ２、ＢＬ１およびＢＬ２の対応関係を設定する。ビット線ＢＬ１およびＢＬＡ１およびＢＬ２のメモリ素子Ｍ１に対する距離は互いに異なり、またビット線ＢＬ２、ＢＬＡ１およびＢＬＡ２のメモリ素子Ｍ２に対する距離が互いに異なる。したがってこの重付け回路５５Ｒおよび５５ＬによりデータＤ０、Ｄ１およびＤ２とビット線ＢＬ１，ＢＬ２、ＢＬＡ１およびＢＬＡ２の対応関係を変更することにより、各演算時に、データＤ０−Ｄ２の重付けを変更することができる。
【０１６３】
重付け回路５５Ｒおよび５５Ｌは、重み制御信号群ＷＧによりデータＤ０−Ｄ２の転送経路を設定するマルチプレクサと、ビット線ＢＬＡ１、ＢＬＡ２、およびＢＬ（ＢＬ１，ＢＬ２）に対して設けられるビット線書込電流駆動回路とを含む。ビット線書込電流駆動回路へ転送されるデータをマルチプレクサにより変更することにより、データＤ０−Ｄ２とビット線との対応関係を変更することができる。
【０１６４】
マルチプレクサの構成としては、図２０に示すスイッチ素子群の構成と同様の構成を利用することができる。
【０１６５】
なお、並列に配置されるデジット線またはビット線の書込電流線の数は、３本に限定されず、２本であってもよく、また４本などの別の数であってもよい。
【０１６６】
以上のように、この発明の実施の形態３に従えば、１つのメモリ素子について複数の書込電流伝達線（ビット線またはデジット線）を、対応のメモリ素子との距離を互いに異ならせて配置し、これらの複数の書込電流伝達線とデータとの対応関係をダイナミックに（演算サイクルごとに）設定しており、演算内容を演算サイクルごとに変更して演算処理を行なうことができる。
【０１６７】
［実施の形態４］
図２２は、この発明の実施の形態４に従う演算回路装置において利用される磁性体メモリ素子の構成を概略的に示す図である。図２２において、磁性体メモリ素子は、４つのリング状に配置される可変磁気抵抗素子ＶＲＥａからＶＲＥｄを含む。可変磁気抵抗素子ＶＲＥａからＶＲＥｄは、物理的に間隔ＧＡＰを置いて配置される。これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄにおいて、磁区の方向がリング状に連続するように、これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄの磁化状態を設定する。
【０１６８】
図２２に示されるように、可変磁気抵抗素子ＶＲＥａからＶＲＥｄの磁区の方向がリング状に連続して完結している状態において、外部からノイズ磁場が印加されても、このリング状の磁場のために、磁化反転は生じない。すなわち、これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄのいずれかの場所において磁区の方向に対してノイズ磁場の方向が逆向きであっても、その点対称の位置においては、ノイズ磁場の方向が、磁区の方向に対し順方向となっており、これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄ間の磁場結合により、ノイズ磁場と磁区の方向が反対の部分における磁化方向の反転を防止することができる。
【０１６９】
図２２に示す構成のメモリ素子においてメモリ素子の磁化方向を逆転させるためには、個々の可変磁性体素子ＶＲＥａからＶＲＥｄにそれぞれの磁区が反転するように、磁場を印加することが要求される。このような磁場の印加は、自然界においては通常生じず、デバイス内部で人為的に生じさせる必要がある。したがって、可変磁気抵抗素子ＶＲＥａからＶＲＥｄに同時に、人為的に磁場を印加して、可変磁気抵抗素子ＶＲＥａからＶＲＥｄで構成されるメモリ素子に磁化反転を生じさせて、データの書込を実行する。
【０１７０】
したがって、４つの可変磁気抵抗素子ＶＲＥａからＶＲＥｄにより、１ビットのデータを記憶する。可変磁気抵抗素子ＶＲＥａからＶＲＥｄは、各々、ＴＭＲ素子およびＭＴＪ素子のいずれであってもよい。
【０１７１】
図２３は、この発明の実施の形態４に従うメモリ素子の平面レイアウトを概略的に示す図である。図２３において、可変抵抗素子ＶＲＥａからＶＲＥｄが、線対称および点対称に、互いに間隔を置いて配置される。これらの可変抵抗素子ＶＲＥａからＶＲＥｄそれぞれの下部に、ストラップ６０ａから６０ｄが配設される。これらのストラップ６０ａから６０ｄは、可変磁気抵抗素子ＶＲＥａからＶＲＥｄと同様、互いに線対称かつ点対称に配置されかつ互いに分離して配置される。これらのストラップ６０ａから６０ｄは、その外側２辺は互いに直交し、これらの直交２辺とさらに直交する２つの短辺とこれらの２つの短辺の間の斜辺とで構成される。ストラップ６０ａから６０ｄは、それぞれ可変磁気抵抗素子ＶＲＥａからＶＲＥｄの一方側電極（下側電極）を構成する。
【０１７２】
可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃのストラップ６０ａおよび６０ｃ下層に、デジット線ＤＬａを形成する下層導電線６５が配設され、この下層導電線６５と平行に、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄ上層に、デジット線ＤＬｂを構成する上層導電線６６が配設される。したがって、デジット線ＤＬａが可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃにより共有され、デジット線ＤＬｂは、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄにより共有される。
【０１７３】
可変磁気抵抗素子ＶＲＥａ上層に、下層導電線６５と交差する方向に上層導電線６２ａが配設され、可変磁気抵抗素子ＶＲＥｂのストラップ６０ｂ下層に、上層導電線６６と交差する方向に、下層導電線６４ａが配設される。これらの導電線６２ａおよび６４ａはコンタクトＣＡ１を介して相互接続される。これらの導電線６２ａおよび６４ａは書込ビット線ＷＢＬａを構成する。
【０１７４】
可変磁気抵抗素子ＶＲＥｃ上層に、下層導電線６５と交差する方向に上層導電線６２ｂが配設され、可変磁気抵抗素子ＶＲＥｄのストラップ６０ｄ下層に、この上層導電線６２ｂと同一方向に延在する下層導電線６４ｂが配設される。これらの導電線６２ｂおよび６４ｂはコンタクトＣＣ１を介して相互接続され、書込ビット線ＷＢＬｂを構成する。
【０１７５】
書込ビット線ＷＢＬａが、したがって、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂにより共有され、書込ビット線ＷＢＬｂが、可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄにより共有される。上層導電線６２ａおよび６２ｂは、下層導電線６４ａおよび６４ｂとそれぞれ同一方向に電流を流す。したがって、上層導電線６２ａおよび６２ｂは、それぞれ、対応の可変磁気抵抗素子に対し、下層導電線６４ａおよび６４ｂが誘起する磁界と逆方向の磁界を印加する。この逆方向の磁界印加により、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃと可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄの磁化方向を反対方向として、メモリ素子全体において、磁化を連続的にリング状に連結させる。
【０１７６】
導電線６２ａ、６２ｂ、６４ａおよび６４ｂは、対応の可変磁気抵抗素子とは、データ書込動作時、磁気的に結合されるものの、データ書込および読出動作時において電気的には結合されない。これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄの磁化状態により表現される記憶データを読出すために、電極取出層配線が設けられる。可変磁気抵抗素子ＶＲＥａに対しては、ストラップ６０ａが下層電極取出線６７ａにコンタクトＣＡ３を介して結合され、また可変磁気抵抗素子ＶＲＥａの上側電極が上層導電線６８ａにコンタクトＣＡ２を介して電気的に接続される。可変磁気抵抗素子ＶＲＥｂについては、上層導電線６８ｂがコンタクトＣＢ１を介してこの可変磁気抵抗素子ＶＲＥｂの上側電極に電気的に接続され、またストラップ６０ｂが、コンタクトＣＢ２を介して下層導電線６７ｂに接続される。
【０１７７】
可変磁気抵抗素子ＶＲＥｃについては、上層導電線６８ｃが、コンタクトＣＣ２を介して可変磁気抵抗素子ＶＲＥｃの上側電極に電気的に接続され、ストラップ６０ｃがコンタクトＣＣ３を介して下側導電線６７ｃに接続される。可変磁気抵抗素子ＶＲＥｄについては、上層導電線６８ｄが、コンタクトＣＤ１により、可変磁気抵抗素子の上側電極に接続され、ストラップ６０ｄがコンタクトＣＤ２を介して下層導電線６７ｄに接続される。
【０１７８】
下層導電線６７ａから６７ｄは、それぞれ、データ読出時に可変磁気抵抗素子に電流が流れる経路を形成するために、選択信号に応答する読出選択トランジスタに接続されて、たとえばデータ読出時、接地に接続される。上側導電線６８ａから６８ｄは、それぞれ、データ読出時、同様、電流経路を形成するために、読出ビット線またはデータ読出線に接続される。
【０１７９】
図２４は、図２３に示す可変磁気抵抗素子ＶＲＥａの部分の断面構造を概略的に示す図である。可変磁気抵抗素子ＶＲＥａは、その磁化方向が固定される固定磁気層ＰＩＬと、その磁化方向が印加磁界により決定される自由磁気層ＦＲＬと、これらの固定磁気層ＰＩＬと自由磁気層ＦＲＬの間のバリア層ＢＲＬとを含む。固定磁気層ＰＩＬがストラップ６０ａに図示しない導電層を介してまたは直接電気的に接続される。可変磁気抵抗素子ＶＲＥａの上層に、書込ビット線ＷＬａを構成する上層導電線６２ａが配設される。この上層導電線６２ａは、可変磁気抵抗素子ＶＲＥａの上側電極とは電気的に分離され、データ書込時に磁気的に結合される。ストラップ６０ａは、コンタクトＣＡ３を介して下層導電線６７ａに接続される。このストラップ６０ａ下層に、デジット線ＤＬａを形成する下層導電線６５が配設される。下層導電線６７ａが、図示しないリード選択トランジスタに接続される。
【０１８０】
可変磁気抵抗素子ＶＲＥａの上側電極層は、図示しない領域において、図２３に示す上層導電線６８ａに電気的に接続される。
【０１８１】
図２５は、図２３に示す可変磁気抵抗素子ＶＲＥｂに関連する部分の断面構造を概略的に示す図である。この可変磁気抵抗素子ＶＲＥｂ上層に、デジット線ＤＬｂを構成する上層導電線６６が配設される。可変磁気抵抗素子ＶＲＥｂの上側電極が、コンタクトＣＢ１を介して上側導電線６８ｂに接続される。ストラップ６０ｂ下層に、書込ビット線ＷＢＬａを構成する下層導電線６４ａが配設される。ストラップ６０ｂは、図示しない領域において、図２３に示すコンタクトＣＢ２を介して下層導電線６７ｂに接続される。
【０１８２】
図２４および図２５に示すように、可変磁気抵抗素子ＶＲＥａ上層に、書込ビット線ＷＢＬａを配設した場合と、可変磁気抵抗素子ＶＲＥｂ下層に書込ビット線ＷＢＬａを配設した場合とでは、書込ビット線ＷＢＬａが誘起する磁界は、同一方向であっても、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂに印加される磁界の向きが逆方向となる。デジット線ＤＬａおよびＤＬｂに、可変磁気抵抗素子の自由磁気層の磁化困難軸方向の磁界を生成するように電流を流し、書込ビット線を流れる電流により、この自由磁気層の磁化容易軸方向の磁界を誘起させる。
【０１８３】
また、デジット線についても、上層導電線と下層導電線が用いられており、これらが誘起する磁界が同一方向でも、可変磁気抵抗素子に印加される磁界の方向が、反対となる。したがって、合成磁界の方向を、可変磁気抵抗素子ＶＲＥａと可変磁気抵抗素子ＶＲＥｂにおいて反対方向に設定することができる。固定磁気層ＰＩＬの磁化方向は、すべての可変磁気抵抗素子ＶＲＥａからＶＲＥｄにおいてすべて同一に設定する。したがって、ビット線延在方向において隣接する可変磁気抵抗素子の自由磁気層の磁化方向は互いに反対となるため、これらの可変磁気抵抗素子において、一方が高抵抗状態、他方が低抵抗状態となり、相補データを記憶することができる。
【０１８４】
図２６は、この発明の実施の形態４に従うメモリ素子を利用する演算回路装置の構成を、概略的に示す図である。図２６においては、演算回路装置において１つの演算を実行する演算記憶回路ＯＰＫの構成を示す。
【０１８５】
図２６において、書込ビット線ＷＢＬａおよびＷＢＬｂとデジット線ＤＬａおよびＤＬｂの交差部に対応して、可変磁気抵抗素子ＶＲＥａからＶＲＥｄがそれぞれ配置される。可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃの上側電極は共通に読出ビット線ＲＢＬに接続され、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄの上側電極は、共通に、読出ビット線／ＲＢＬに接続される。可変磁気抵抗素子ＶＲＥａからＶＲＥｄのそれぞれの下側電極は、読出制御信号ＳＥＬＡに応答するリード選択トランジスタ７４ａから７４ｄを介してそれぞれ接地される。データ書込時に下側電極が接地電圧に固定されて磁気シールド層として作用するのを防止する。
【０１８６】
書込ビット線ＷＢＬａおよびＷＢＬｂの両側に、対向して書込ビット線駆動回路７２ｌおよび７２ｒが配置される。書込ビット線駆動回路７２ｌは、図３に示す左側ビット線書込電流駆動回路ＬＷＣＫと同様の構成を、書込ビット線ＷＢＬａおよびＷＢＬｂそれぞれに対して有し、書込ビット線駆動回路７２ｒは、図３に示す右側ビット線書込電流駆動回路ＲＷＣＫと同様の構成を、書込ビット線ＷＢＬａおよびＷＢＬｂそれぞれに対して有する。これらの書込ビット線駆動回路７２ｌおよび７２ｒにより、演算活性化信号ＣＡＬＣの活性化時、データＤＢに従って、書込ビット線ＷＢＬａおよびＷＢＬｂに同じ方向に電流が流れる。
【０１８７】
デジット線ＤＬａおよびＤＬｂに対してデジット線駆動回路７０が設けられる。このデジット線駆動回路７０は、図３に示すＡＮＤゲートＧ１の構成に対応し、演算活性化信号ＣＡＬＣの活性化時、データＤＡに従ってデジット線ＤＬａおよびＤＬｂを駆動する。このデジット線駆動回路７０により、演算動作時、データＤＡに従ってデジット線ＤＬａおよびＤＬｂに同一方向に電流を供給することができる。
【０１８８】
読出ビット線ＲＢＬおよび／ＲＢＬは、選択信号ＳＥＬＡに応答する選択ゲートＳＧを介してラッチ回路４に結合される。このラッチ回路４は、図３に示すラッチ回路４と同様の構成を備え、ダイナミックラッチ動作により、読出ビット線ＲＢＬおよび／ＲＢＬを流れる電流量に従ってデータの読出を実行する。
【０１８９】
図２７は、可変磁気抵抗素子ＶＲＥａからＶＲＥｄへの演算動作時の書込電流および書込磁界の印加態様を示す図である。この図２７においては、書込ビット線ＷＢＬａを構成する導電線６２ａおよび６４ａに対し、図の左側から右方向に向かって書込電流が供給され、同様、書込ビット線ＷＢＬｂを構成する導電線６２ｂおよび６４ｂにも、同じ方向に、すなわち図の左側から右方向に向かって電流が供給される。デジット線を構成する導電線６５および６６に対しては、それぞれ下側から上側に向かう電流が図２６に示すデータ線駆動回路７０により供給される。
【０１９０】
導電線６２ａおよび６４ａが可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂに印加する磁界については、同心円状の磁界の下側の磁界が、可変磁気抵抗素子ＶＲＥａに与えられ、この同心円状の磁界の上側の磁界が、可変磁気抵抗素子ＶＲＥｂに与えられ、これらの印加磁界の磁界方向は逆である。
【０１９１】
同様、導電線６５が可変抵抗素子ＶＲＥａおよびＶＲＥＣに印加する磁界と導電線６６が可変抵抗素子ＶＲＥｂおよびＶＲＥｄに印加する磁界は、逆方向である。従って、可変抵抗素子ＶＲＥａおよびＶＲＥｂでは、逆方向の合成磁界が印可され、可変抵抗素子ＶＲＥｃおよびＶＲＥｄでは、逆方向の合成磁界が印加される。また、デジット線延在方向に整列する可変抵抗素子においては、同一方向の合成磁界が印加される。
【０１９２】
したがって、書込ビット線ＷＢＬａに、図の左側から右方向に電流を流した場合、可変磁気抵抗素子ＶＲＥａの自由磁気層は、図の下から上向き方向の磁化方向となり、一方、変磁気抵抗素子ＶＲＥｂにおいては、その磁化方向は図の上側から下側方向となる。可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄについても同様である。したがって、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂの磁化方向が、反対方向であり、磁場結合により連続的な磁場が形成され、また可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄも、磁化方向が反対方向であり、磁場結合により連続的な磁場が形成される。
【０１９３】
一方、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃはその磁化方向が同じであり、また可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄはその磁気方向が同じである。したがって、磁場結合により、図２７において矢印で示すように、図の右回り方向の連続磁場が形成される。
【０１９４】
これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄにおいて固定磁気層の磁化方向はすべて同じであり、図２７において、太い矢印で示すように、図の下側から上側に向く方向に設定される。したがって、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃが低抵抗状態、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄが高抵抗状態に設定される。
【０１９５】
従って、書込ビット線駆動回路７２ｌと７２ｒとデジット線駆動回路７０により、演算データに応じた電流を書込みビット線およびデジット線に供給することにより、その演算結果に応じたデータを、これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄに格納することができる。
【０１９６】
図２８は、演算操作時の書込電流および書込磁界の他の印加態様を示す図である。この図２８においては、書込ビット線ＷＢＬａを構成する導電線６４ａおよび６２ａには、図の右側から左側に向かって電流が流れ、同様、書込ビット線ＷＢＬｂを構成する導電線６４ｂおよび６２ｂの右側から左側に向かって電流が流れる。デジット線ＤＬａおよびＤＬｂには、電流が、図の下側から上側に向かって電流が流れる。
【０１９７】
この場合には、可変磁気抵抗素子ＶＲＥａの磁化状態は、図の下側向き方向となり、一方、可変磁気抵抗素子ＶＲＥｂの磁化方向は図の上側向き方向となる。また可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄの磁化方向は、それぞれ、下側向き方向および上側向き方向なとる。
【０１９８】
図２８に示すように、これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄの磁化方向は、磁場結合により磁区が連続的に連結されて、図の左回り方向に磁区の磁化方向が設定される。したがって、この場合には、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃは、その自由磁気層と固定磁気層の磁化方向が異なるため高抵抗状態であり、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄは、固定磁気層と自由磁気層の磁化方向が同じであり、低抵抗状態となる。
【０１９９】
可変磁気抵抗素子ＶＲＥａからＶＲＥｄで構成されるメモリ素子の記憶データの読出時においては、先の実施の形態１と同様、ラッチ回路４においてダイナミックラッチ動作を実行する。可変磁気抵抗素子ＶＲＥａからＶＲＥｄは、その上側電極が読出ビット線ＲＢＬおよび／ＲＢＬに接続され、その下側電極が、接地ノードにリード選択トランジスタ７４ａ−７４ｄを介して結合されている。したがって、ラッチ回路４における電源投入後、ラッチ回路の内部ノードの電位が上昇した後に、選択ゲートＳＧを、選択信号ＳＥＬＡにより導通状態に設定することにより、読出ビット線ＲＢＬおよび／ＲＢＬの一方に他方よりも大きな電流が流れ、ラッチ回路４のラッチ状態を設定することができる。
【０２００】
したがって、可変磁気抵抗素子を配置し、２本の書込ビット線および２本のデジット線で演算結果に対応する書込電流を供給することにより、ノイズ磁場の影響を受けることなく安定に演算結果を格納することができる。
【０２０１】
この発明の実施の形態４の演算回路装置においても、実施の形態１と同様、書込ビット線駆動回路７２ｌおよび７２ｒの駆動電流量に重付けを行なうことにより、演算機能を変更することができ、またアナログ処理をも実現することができる。
【０２０２】
以上のように、この発明の実施の形態４に従えば、可変磁気抵抗素子をリング状に配設し、リング状に連結する磁区が生成されるように書込電流を供給して書込磁場を発生しており、ノイズ磁場耐性に優れた信頼性の高い演算回路装置を実現することができる。
【０２０３】
［実施の形態５］
図２９は、この発明の実施の形態５に従う半導体記憶装置の全体の構成を概略的に示す図である。図２９において、半導体記憶装置は、行列状に配列されるメモリセルＭＣを有するメモリセルアレイ１００を含む。このメモリセルＭＣは、先の実施の形態４において示した４つの可変磁性抵抗素子を含む４素子セルである。図２９においては、１つのメモリセルＭＣを代表的に示す。
【０２０４】
メモリセルアレイ１００においては、Ｙ方向に整列して配置されるメモリセルＭＣに対し、デジット線対ＤＬＰおよび読出ビット線対ＲＢＬＰが平行に配設され、Ｘ方向に整列するメモリセルＭＣに対し共通に、書込ビット線対ＷＢＬＰおよび読出ワード線対ＲＷＬＰが配設される。本実施の形態においては、メモリセルＭＣに含まれる４素子の相補データを、一度の読出サイクルで読出す。
【０２０５】
半導体記憶装置は、さらに、外部からの動作モード指示ＣＭＤに従って各種内部制御信号を生成する制御回路１０２と、制御回路１０２の制御のもとに動作し、外部データＤＱを入出力する入出力回路１０４と、制御回路１０２の制御のもとに動作し、入出力回路１０４からの内部書込データＤとアドレス信号ＡＤとに従って、データ書込時、書込ビット線対へビット線書込電流を供給する書込ビット線駆動回路１０６Ｌおよび１０６Ｒと、制御回路１０２の制御のもとにデータ読出時動作し、アドレス信号ＡＤに従って選択された読出ワード線対ＲＷＬＰを選択状態へ駆動する読出ワード線選択回路１０８と、制御回路１０２の制御のもとに動作し、アドレス信号に従って選択されたデジット線対ＤＬＰに電流を供給するデジット線駆動回路１１０と、データ読出時、アドレス信号ＡＤに従って、読出ビット線対を選択する読出列選択回路１１２と、読出列選択回路１１２を介して、選択された読出ビット線対を流れる電流を検知し、選択メモリセルのデータを読出す読出回路１１４を含む。
【０２０６】
この半導体記憶装置においては、データ書込時およびデータ読出時、デジット線、読出デジット線、読出ワード線、および書込ビット線は、メモリセルの４素子を同時に駆動するため、すべて信号線対単位で駆動される。
【０２０７】
図３０は、図２９に示す半導体記憶装置の１つのメモリセルＭＣに関連する部分の構成の一例を示す図である。図３０において、メモリセルＭＣは、４つの可変抵抗素子ＶＲＥａからＶＲＥｄと、これらの可変磁気抵抗素子ＶＲＥａからＶＲＥｄそれぞれに対応して設けられるリード選択トランジスタ１２０ａから１２０ｄを含む。
【０２０８】
可変磁気抵抗素子ＶＲＥａからＶＲＥｄの配置は、先の実施の形態４に示すメモリ素子での配置と同じであり、点対称および線対称に配置され、データ記憶時、その磁区が連結されて、１ビットデータを記憶する。
【０２０９】
可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃの一方側電極（たとえば上部電極）が読出ビット線ＲＢＬに接続され、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄの一方側電極が補の読出ビット線／ＲＢＬに接続される。これらの読出ビット線ＲＢＬおよび／ＲＢＬは、図２９に示す読出ビット線対ＲＢＬＰに対応する。
【０２１０】
可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂに共通に、書込ビット線ＷＢＬａが配設され、可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄに対し、書込ビット線ＷＢＬｂが配設される。これらの書込ビット線ＷＢＬａおよびＷＢＬｂは、図２９に示す書込ビット線対ＷＢＬＰに対応する。なお、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃに対応してデジット線ＤＬａが配設され、可変磁気抵抗素子ＶＲＥｂ得ＶＲＥｄに対応してデジット線ＤＬｂが配設される。これらのデジット線ＤＬａおよびＤＬｂは、図２９に示すデジット線対ＤＬＰを構成し、その一端を基準電圧源（接地ノード）に接続される。
【０２１１】
リード選択トランジスタ１２０ａおよび１２０ｂは、たとえばＮチャネルＭＯＳトランジスタで構成され、読出ワード線ＲＷＬａの選択時導通状態となり、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂの他方側電極（たとえばストラップ）を基準電圧源（接地ノード）に接続する。リード選択トランジスタ１２０ｃおよび１２０ｄは、同様、ＮチャネルＭＯＳトランジスタで構成され、読出ワード線ＲＷＬｂの選択時導通し、可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄの他方電極を基準電圧源（接地ノード）に接続する。この読出ワード線ＲＷＬａおよびＲＷＬｂは、図２９に示す読出ワード線対ＲＷＬＰに対応する。
【０２１２】
読出列選択回路１１２は、読出ビット線ＲＢＬおよび／ＲＢＬに対して設けられる列選択ゲートＣＳＧを含む。この列選択ゲートＣＳＧは、読出列選択信号ＲＣＳＬの選択時導通し、読出ビット線ＲＢＬおよび／ＲＢＬを読出回路１１４に結合する。
【０２１３】
読出回路１１４は、差動電流センス回路１２２を含み、読出ビット線ＲＢＬおよび／ＲＢＬを流れる電流を検知して内部読出データを生成する。この差動電流センス回路１２２として、通常のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）などにおいて用いられる電流センス回路が利用されてもよく、また先の実施の形態１から４に示すダイナミックラッチ動作を行なうラッチ回路が利用されてもよい。
【０２１４】
メモリセルＭＣへのデータ書込時においては、デジット線ＤＬａおよびＤＬｂが選択状態へ駆動され、デジット線書込電流が供給される。また書込ビット線ＷＢＬａおよびＷＬｂに、書込データに応じて同一方向にビット線書込電流が供給される。このときに生成される合成磁界により、実施の形態４の場合と同様、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃは、同じ抵抗状態となり、可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄが同じ抵抗状態となる。一方、Ｘ方向に整列する可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂが、反対の抵抗状態となり、また可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄは、反対の抵抗状態となる。
【０２１５】
データ読出時においては、読出ワード線ＲＷＬａおよびＲＷＬｂを同時に選択状態へ駆動し、リード選択トランジスタ１２０ａから１２０ｄを同時にオン状態に設定する。これにより、読出ビット線ＲＢＬおよび／ＲＢＬにメモリセルＭＣを介して電流を流れる経路が形成され、可変磁気抵抗素子ＶＲＥａからＶＲＥｄの抵抗状態に応じて、読出ビット線ＲＢＬおよび／ＲＢＬの一方が高抵抗を介して接地ノードに結合され、他方が低抵抗を介して接地ノードに結合される。読出列選択ゲートＣＳＧを読出列選択信号ＲＣＳＬにより選択して、これらの読出ビット線ＲＢＬおよび／ＲＢＬを差動電流センス回路１２２に結合する。読出ビット線ＲＢＬおよび／ＲＢＬの一方には、他方よりも大きな電流が流れ、この差動電流を差動電流センス回路１２２で検知することにより、メモリセルＭＣの記憶データを読出す。
【０２１６】
電流検知でデータを読出すため、読出ビット線ＲＢＬおよび／ＲＢＬの電位差が小さい場合でも、安定にデータを読出すことができる。
【０２１７】
また、メモリセルが４素子で構成され、その磁区の方向が連結しており、ノイズ耐性の優れたメモリセルを実現することができる。従って、データ書込時、非選択メモリセルにおいてリーク磁界により記憶データが書き換えられるという磁気ディスターバンスの問題が生じることがなく、高密度でメモリセルを配置することができ、大記憶容量の記憶装置をアレイ面積を増大させることなく実現することができる。
【０２１８】
図３１は、図２９に示す書込ビット線駆動回路１０６Ｌおよび１０６Ｒの構成の一例を示す図である。図３１においては、書込ビット線ＷＢＬａおよびＷＢＬｂに対して書込ビット線駆動回路１０６Ｌ内において設けられる回路部分を代表的に示す。
【０２１９】
図３１において、書込ビット線駆動回路１０６Ｌは、データＤと書込列選択信号ＷＣＳＬとを受けるＡＮＤゲート１３０ａと、補のデータ／Ｄと書込列選択信号ＷＣＳＬとを受けるＡＮＤゲート１３０ｂと、ＡＮＤゲート１３０ａおよび１３０ｂの出力信号に従って書込ビット線ＷＢＬａを駆動するビット線ドライバ１３２ａと、ＡＮＤゲート１３０ａおよび１３０ｂの出力信号に従って書込ビット線ＷＢＬｂを駆動するビット線ドライバ１３２ｂを含む。
【０２２０】
書込列選択信号ＷＣＳＬは、データ書込時、図示しない書込列デコーダからアドレス信号に従って生成され、書込ビット線ＷＢＬａおよびＷＢＬｂを同時に指定する。
【０２２１】
書込ビット線ＷＢＬａおよびＷＢＬｂは、書込ビット線対ＷＢＬＰを構成し、データ書込時、データＤおよび補のデータ／Ｄと書込列選択信号ＷＣＳＬとに従って同時に駆動されて、同じ方向にビット線書込電流を流す。
【０２２２】
ビット線ドライバ１３２ａは、ＡＮＤゲート１３０ａの出力信号がＨレベルのときに書込ビット線ＷＢＬａに電流を供給するＮチャネルＭＯＳトランジスタＴ３０と、ＡＮＤゲート１３０ｂの出力信号がＨレベルのときに書込ビット線ＷＢＬａから電流を引抜くＮチャネルＭＯＳトランジスタＴ３１を含む。
【０２２３】
ビット線ドライバ１３２ｂは、ＡＮＤゲート１３０ａの出力信号がＨレベルのときに書込ビット線ＷＢＬｂに電流を供給するＮチャネルＭＯＳトランジスタＴ３２と、ＡＮＤゲート１３０ｂの出力信号がＨレベルのときに書込ビット線ＷＢＬｂから電流を引抜くＮチャネルＭＯＳトランジスタＴ３３を含む。
【０２２４】
書込ビット線駆動回路１０６Ｒにおいても、この図３１に示す構成と同じ構成のビット線ドライブ回路が書込ビット線ＷＢＬａおよびＷＢＬｂに対して設けられる。ただし、書込ビット線駆動回路１０６Ｒにおいては、データＤおよび／Ｄが位置を交換して与えられ、ＡＮＤゲート１３０ａに補のデータ／Ｄが与えられ、ＡＮＤゲート１３０ｂにデータＤが与えられる。
【０２２５】
図３１に示す書込ビット線駆動回路１０６Ｌおよび１０６Ｒの構成は、実施の形態１から４において示すビット線書込電流駆動回路の構成と同じである。演算活性化信号ＣＡＬＣに代えて書込列選択信号ＷＣＳＬが与えられ、プログラムバッファＰＢに代えて、ビット線ドライバ１３２ａおよび１３２ｂが用いられる。したがって、実施の形態１から４と同様、書込列選択信号ＷＣＳＬの選択時、データＤおよび／Ｄに従って、書込ビット線ＷＢＬａおよびＷＢＬｂにビット線書込電流を供給することができる。
【０２２６】
図３２は、図２９で示すデジット線駆動回路１１０の構成の一例を示す図である。図３２においては、デジット線ＤＬＰａおよびＤＬＰｂで構成されるデジット線対ＤＬＰに対して設けられる構成を代表的に示す。
【０２２７】
図３２において、デジット線駆動回路１１０は、書込行選択信号ＷＲＳＬに従ってデジット線ＤＬａを選択状態へ駆動するドライバ１３３ａと、書込行選択信号ＷＲＳＬに従ってデジット線ＤＬｂを選択状態へ駆動するドライバ１３３ｂを含む。これらのドライバ１３３ａおよび１３３ｂは、一例として、その両入力が相互接続されるＡＮＤゲートで構成される。
【０２２８】
書込行選択信号ＷＲＳＬは、データ書込時、図示しない書込行デコーダからアドレス信号に従って生成され、図２９に示すＹ方向に整列するメモリセルＭＣに対応して配置されるデジット線対ＤＬＰを選択する。
【０２２９】
この図３２に示すデジット線駆動回路１１０の構成は、実施の形態１から４におけるデジット線を駆動するゲート回路Ｇ１においてデータＤＡおよび演算活性化信号ＣＡＬＣに代えて書込行選択信号ＷＲＳＬが用いられる構成と等価である。図３２に示すデジット線駆動回路１１０を利用することにより、書込行選択信号ＷＲＳＬに従ってデジット線ＤＬａおよびＤＬｂを並行して選択状態へ駆動することができる。
【０２３０】
なお、このデジット線駆動回路１１０において、書込行選択信号ＷＲＳＬとデジット線選択タイミング信号とがドライバ１３３ａおよび１３３ｂへ与えられ、デジット線選択タイミングおよび期間が、デジット線選択タイミング信号により規定されてもよい。
【０２３１】
図３３は、図２９に示す読出ワード線選択回路１０８の構成の一例を示す図である。図３３においては、読出ワード線ＲＷＬａおよびＲＷＬｂに対して設けられる選択回路の構成を代表的に示す。
【０２３２】
図３３において、読出ワード線選択回路１０８は、読出行選択信号ＲＲＳＬに従って読出ワード線ＲＷＬａを選択状態へ駆動するドライバ１３４ａと、読出行選択信号ＲＲＳＬに従って読出ワード線ＲＷＬｂを選択状態へ駆動するドライバ１３４ｂを含む。読出行選択信号ＲＲＳＬは、データ読出時、アドレス信号ＡＤに従って図示しない読出行デコーダから生成され、Ｘ方向に整列するメモリセルを指定する。
【０２３３】
ドライバ１３４ａおよび１３４ｂを並列に配置して同時に駆動することにより、読出ワード線ＲＷＬａおよびＲＷＬｂを同時に選択状態へ駆動して、メモリセルＭＣ内の４つの可変磁気抵抗素子のリード選択トランジスタ１２０ａから１２０ｄ（図３０参照）を同時に選択状態へ駆動することができる。
【０２３４】
［変更例１］
図３４は、この発明の実施の形態５の変更例１のメモリセルＭＣの構成を概略的に示す図である。この図３４に示すメモリセルＭＣにおいては、可変磁気抵抗素子ＶＲＥａからＶＲＥｄの他方側電極（例えば、ストラップ）ノードが共通にリード選択トランジスタ１２０ｅを介して接地ノードに結合される。このメモリセルＭＣの他の構成は、図３０に示すメモリセルＭＣの構成と同じであり、対応する部分には同一参照番号を付しその詳細説明は省略する。
【０２３５】
リード選択トランジスタ１２０ｅのゲートには、読出ワード線ＲＷＬが接続される。したがって、Ｘ方向に整列するメモリセルＭＣに対し１つの読出ワード線ＲＷＬを配設するだけでよく、配線レイアウトピッチが緩和され、アレイ面積を低減することができる。
【０２３６】
データの書込および読出時の動作は、図３０に示すメモリセルＭＣの場合と同じである。
【０２３７】
［変更例２］
図３５は、この発明の実施の形態５の変更例２のメモリセルＭＣの構成を概略的に示す図である。図３５を参照して、メモリセルＭＣにおいて、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂの他方側電極ノードが、リード選択トランジスタ１２０ｆを介して接地ノードに結合され、可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄの他方電極ノードが、リード選択トランジスタ１２０ｇを介して接地ノードに結合される。
【０２３８】
リード選択トランジスタ１２０ｆおよび１２０ｇのゲートは、それぞれ、リードワード線ＲＷＬ０およびＲＷＬ１に結合される。この図３５に示すメモリセルＭＣの他の構成は、図３０に示すメモリセルＭＣの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２３９】
図３５に示すメモリセルＭＣのデータ読出時において、リードワード線ＲＷＬ０およびＲＷＬ１を、順次選択状態へ駆動する。すなわち、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂの記憶データを読出し、その後、可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄの記憶データを読出す。メモリセルＭＣが、正常にデータを記憶している場合、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃが同一抵抗状態であり、また可変磁気抵抗素子ＶＲＥｂおよびＶＲＥｄは同じ抵抗状態である。したがって読出ワード線ＲＷＬ０およびＲＷＬ１の選択時において、読出ビット線ＲＢＬおよび／ＲＢＬには、同じ論理レベルの信号が現われる。リードワード線ＲＷＬ０およびＲＷＬ１を順次選択状態へ駆動して、メモリセルＭＣの２つの可変抵抗素子単位で相補データを読出すことにより、記憶データの信頼性を保証することができる。
【０２４０】
読出ワード線ＲＷＬ０選択時と読出ワード線ＲＷＬ１選択時において読出されるデータの論理が異なる場合、メモリセルＭＣから読出されたデータは、エラーデータであると判定される。
【０２４１】
この読出ワード線を順次選択状態へ駆動する構成として、図３３に示すドライバ１３４ａおよび１３４ｂへ、それぞれ異なるタイミングで活性化されるタイミング制御信号が、読出ワード線選択信号ＲＲＳＬと共に与えられる構成を利用することが出来る。
【０２４２】
［変更例３］
図３６は、この発明の実施の形態５の変更例３のメモリセルＭＣの構成を概略的に示す図である。この図３６に示すメモリセルＭＣの構成においては、リードワード線ＲＷＬａおよびＲＷＬｂがデジット線ＤＬａおよびＤＬｂと平行に配設され、読出ビット線ＲＢＬおよび／ＲＢＬが、書込ビット線ＷＢＬａおよびＷＢＬｂと平行に配列される。この図３６に示すメモリセルの他の配置は、図３０に示すメモリセルＭＣの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２４３】
この図３６に示すメモリセルの配置の場合、Ｘ方向に整列するメモリセルに対し、書込ビット線ＷＢＬａおよびＷＢＬｂと読出ビット線ＲＢＬおよび／ＲＢＬが配設され、Ｙ方向に整列するメモリセルに対し共通に、デジット線ＤＬａおよびＤＬｂと読出ワード線ＲＷＬａおよびＲＷＬｂが配設される。したがって、メモリセル選択回路において、Ｘ方向に整列するメモリセルを選択するデコード回路を、データ書込およびデータ読出に共通に用い、その出力信号を書込／読出モードに応じて選択的に活性化することができる。同様、Ｙ方向に整列するメモリセルを選択す行デコード回路を、書込および読出で共用することが出来る。この構成においては、動作モード指示信号に従って、データ書込時にはデジット線に対する行選択信号を活性化し、データ読出時には、読出ワード線に対する行デコード信号を活性化する。これにより、デコード回路の占有面積を低減することができる。
【０２４４】
［変更例４］
図３７は、この発明の実施の形態５の変更例４のメモリセルＭＣの配置を概略的に示す図である。この図３７に示すメモリセルＭＣの配置においては、リード選択トランジスタ１２０ａから１２０ｄが、それぞれ、Ｙ方向に延在する読出ワード線ＲＷＬａ、ＲＷＬｂ、ＲＷＬｃおよびＲＷＬｄに結合される。この図３７に示すメモリセルＭＣの他の構成は、図３６に示すメモリセルＭＣの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２４５】
この図３７に示すメモリセルＭＣの配置においては、リードワード線ＲＷＬａとリードワード線ＲＷＬｂとが同時に選択状態へ駆動され、またリードワード線ＲＷＬｃとリードワード線ＲＷＬｄが同時に選択状態へ駆動される。したがって、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｂが記憶する相補データと可変磁気抵抗素子ＶＲＥｃおよびＶＲＥｄにより記憶されるデータを、順次読出すことができる。
【０２４６】
［変更例５］
図３８は、この発明の実施の形態５の変更例５のメモリセルＭＣの配置を概略的に示す図である。この図３８に示すメモリセルＭＣの配置においては、可変磁気抵抗素子ＶＲＥａからＶＲＥｄの一方側電極（たとえば上側電極）がシングルエンドの読出ビット線ＲＢＬに共通に結合される。リード選択トランジスタ１２０ａから１２０ｄは、それぞれ、読出ワード線ＲＷＬ０からＲＷＬ３に結合される。
【０２４７】
列選択ゲートＣＳＧは、読出列選択信号ＲＣＳＬに従って読出ビット線ＲＢＬを読出回路１１４に結合する１つの読出トランスファーゲートＲＴＸで構成される。この図３８に示すメモリセルＭＣの他の配置自体は、図３７に示すメモリセルＭＣの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２４８】
読出ワード線ＲＷＬ０からＲＷＬ３は、データ読出時、順次、選択状態へ駆動される。したがって、可変磁気抵抗素子ＶＲＥａからＶＲＥｄが、順次選択されて、その記憶データの読出が行なわれる。この図３８に示す配置の場合、読出ビット線がシングルエンド構成であり、配線レイアウトを簡略化することができ、また、配線のピッチを大きくすることが出来る。
【０２４９】
この構成では、可変磁気抵抗素子ＶＲＥａからＶＲＥｄの記憶データを１ビット単位で順次読出し、その後に読出データをデコードすることにより記憶データを復元する。
【０２５０】
図３９は、図３８に示す読出回路１１４の構成の一例を概略的に示す図である。図３９において、読出回路１１４は、列選択ゲートＣＳＧを介して読出ビット線ＲＢＬに流れる電流を検知し、検知結果に従って原始読出データ信号を生成するセンスアンプ１１４ａと、このセンスアンプ１１４ａの生成した原始読出データ信号を各読出ワード線に対応して格納するレジスタ１１４ｂと、レジスタ１１４ｂの格納するデータをデコードして内部読出データＱを生成するデコーダ１１４ｃを含む。
【０２５１】
センスアンプ１１４ａの構成としては、電流センス回路が利用されれば良く、メモリ分野において一般に利用される回路を利用することができる。
【０２５２】
また、リードワード線を順次選択する構成として、リードワード線ＲＷＬａからＲＷＬｄそれぞれに対して設けられるドライバ（図３３参照）に対して、順次活性化される選択タイミング信号を与える構成を利用することができる。
【０２５３】
可変磁気抵抗素子ＶＲＥａからＶＲＥｄの抵抗状態に応じた記憶データを順次読出し、その後デコードして内部データを生成することにより、たとえば１つの可変磁気抵抗素子に不良が生じても、デコーダ１１４ｃにおいて、たとえば多数決原理に従ってその記憶データを復元することができ、読出データの信頼性を保証することができる。
【０２５４】
なお、この図３８に示すメモリセルＭＣの配置において、読出ワード線ＲＷＬ０およびＲＷＬ２が共有され、また読出ワード線ＲＷＬ１およびＲＷＬ３が共有されてもよい。この場合、可変磁気抵抗素子ＶＲＥａおよびＶＲＥｃの抵抗状態に応じたデータを読出し、また、可変磁気抵抗素子ＣＲＥｂおよびＶＲＥｄの抵抗状態に応じたデータを読出す。これらの２回の読出サイクルにおいて読出されたデータが互いに相補な場合には、正確なデータが読出されたこと保証され、対応のデータを生成することにより、データの信頼性を保証することができる。
【０２５５】
以上のように、この発明の実施の形態５に従えば、リング状に磁区が連結するように複数の可変磁気抵抗素子を配置してメモリセルを構成しており、ノイズ耐性の優れたメモリセルを有する半導体記憶装置を実現することができる。
【０２５６】
【発明の効果】
以上のように、この発明に従えば、可変磁気抵抗素子を演算素子および演算結果記憶素子として利用しており、小占有面積で高速演算処理を行なうことのできる演算回路装置を実現することができる。
【０２５７】
また、この演算結果記憶素子として、複数の可変磁気抵抗素子を線対称かつ点対称に配して磁区の方向のリング状に連結させることにより、ノイズ磁界の影響を受けることなく正確にデータを保持することができる。
【０２５８】
また、この演算結果記憶素子をメモリセルとして利用することにより、データ書込時の非選択メモリセルの記憶データの書換が生じるという磁気ディスターバンスの生じることのない信頼性の高い半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】 この発明に従う演算回路装置の全体の構成を概略的に示す図である。
【図２】 可変磁気抵抗素子の磁気特性を示す図である。
【図３】 この発明の実施の形態１に従う演算回路装置の要部の構成を示す図である。
【図４】 図３に示す演算回路装置のスタンバイ状態時の内部のトランジスタの状態を示す図である。
【図５】 図３に示す演算回路装置の演算処理動作時の内部のトランジスタの状態を示す図である。
【図６】 図３に示す演算回路装置のデータ読出時の動作を示す信号波形図である。
【図７】 図３に示す演算回路装置のデータ読出時の内部のトランジスタの状態を示す図である。
【図８】 図３に示す演算回路装置の読出データ増幅時の内部のトランジスタの状態を示す図である。
【図９】 図３に示す電源投入検出信号を発生する部分の構成の一例を示す図である。
【図１０】 この発明の実施の形態１の変更例の重付け回路の構成の一例を示す図である。
【図１１】 この発明の実施の形態１における演算回路装置のビット線駆動部の配置を概略的に示す図である。
【図１２】 この発明の実施の形態２に従う演算回路装置の構成を示す図である。
【図１３】 この発明の実施の形態２に従う演算回路装置のメモリセルの配置を概略的に示す図である。
【図１４】 （Ａ）は、ビット線とメモリ素子との距離と印加磁界との関係を示し（Ｂ）は、メモリ素子とデジット線との距離および印加磁界の関係を示す図である。
【図１５】 この発明の実施の形態２の変更例を示す図である。
【図１６】 この発明の実施の形態２の変更例２のデジット線およびビット線配置を概略的に示す図である。
【図１７】 この発明の実施の形態３に従う演算回路装置の構成を示す図である。
【図１８】 図１７に示す回路装置のメモリセルに関連する部分のレイアウトを概略的に示す図である。
【図１９】 この発明の実施の形態３におけるメモリセルとデジット線との距離および印加磁界強度の関係を概略的に示す図である。
【図２０】 図１７に示す重付け回路の構成の一例を示す図である。
【図２１】 この発明の実施の形態３の変更例の構成を概略的に示す図である。
【図２２】 この発明の実施の形態４におけるメモリセルの構成を概略的に示す図である。
【図２３】 この発明の実施の形態４におけるメモリセルのレイアウトを概略的に示す図である。
【図２４】 図２３におけるメモリセルの第１の可変磁気抵抗素子の断面構造を概略的に示す図である。
【図２５】 図２３に示すメモリセルの第２の可変磁気抵抗素子の断面構造を概略的に示す図である。
【図２６】 この発明の実施の形態４に従う演算回路装置の要部の構成を概略的に示す図である。
【図２７】 この発明の実施の形態４における演算操作時の書込電流とメモリセルの磁化の関係を概略的に示す図である。
【図２８】 この発明の実施の形態４における演算操作時の書込磁界とメモリセルの磁化方向の関係を示す図である。
【図２９】 この発明の実施の形態５に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図３０】 この発明の実施の形態５における半導体記憶装置のメモリセルに関連する部分の構成を概略的に示す図である。
【図３１】 図２９に示す書込ビット線駆動回路の構成の一例を示す図である。
【図３２】 図２９に示すデジット線駆動回路の構成の一例を示す図である。
【図３３】 図２９に示す読出ワード線選択回路の構成の一例を示す図である。
【図３４】 この発明の実施の形態５の変更例１のメモリセルの配置を概略的に示す図である。
【図３５】 この発明の実施の形態５のメモリセルの変更例２の配置を示す図である。
【図３６】 この発明の実施の形態５のメモリセルの配置の変更例３を示す図である。
【図３７】 この発明の実施の形態５のメモリセルの配置の変更例４を示す図である。
【図３８】 この発明の実施の形態５のメモリセルの配置の変更例５を示す図である。
【図３９】 図３８に示す読出回路の構成を概略的に示す図である。
【符号の説明】
１ 演算回路装置、２ 制御回路、４ ラッチ回路、１０ 演算／記憶回路、２０ 演算電流駆動回路、ＰＢ１，ＰＢ２ プログラムバッファ、ＯＰＫ１−ＯＰＫ４ 演算記憶回路、Ｍ１，Ｍ２ 可変磁気抵抗素子、ＤＬＭ，ＤＬＭａ，ＤＬＭｂ デジット線、ＢＬ１，ＢＬ２ ビット線、３５ 重付け回路、ＰＢＡ１，ＰＢＡ２ プログラムバッファ、ＤＬＡ１，ＤＬＡ２ デジット線、ＢＬＡ ビット線、ＤＬＭＡ デジット線、ＲＷＣＫ 右側ビット線書込電流駆動回路、ＬＷＣＫ 左側ビット線書込電流駆動回路、ＵＷＣＫＡ 上側ビット線書込電流駆動回路、ＬＷＣＫＡ 下側ビット線書込電流駆動回路、ＷＣＫ ビット線書込電流駆動回路、５０，５０ａ，５０ｂ 重付け回路、ＤＬＭ１−ＤＬＭ３ メインデジット線、ＤＬ１１−ＤＬ１３，ＤＬ２１−ＤＬ２３ デジット線、ＶＲＥａ−ＶＲＥｄ 可変磁気抵抗素子、ＷＢＬａ，ＷＢＢＬｂ 書込ビット線、１００ メモリセルアレイ、１１０ デジット線駆動回路、１１２ 読出列選択回路、１０６Ｌ，１０６Ｒ 書込ビット線駆動回路、１０８ 読出ワード線選択回路、１１４ 読出回路、１２２ 差動電流センス回路、ＲＢＬ，ＲＢＬａ，ＲＢＬｂ 読出ビット線。
Claims (3)
- 演算モード時、演算データに従って電流を演算電流線に流す演算電流駆動回路、および
前記演算電流線に流れる電流が誘起する磁界により磁化状態が設定され、その磁化状態により情報を記憶する磁性体メモリセルを備え、
前記演算データは、複数の処理データを含み、
前記演算電流線は、前記メモリセルに対して物理的距離の互いに異なるそれぞれが個々の演算データに応じた電流を流す複数の電流線を含み、
前記演算電流駆動回路は、前記複数の処理データに従って前記複数の電流線に電流を個々それぞれに供給する、演算回路装置。 - 前記演算電流駆動回路は、前記複数の処理データと前記複数の電流線との対応を変更する重付け変更回路を含む、請求項１記載の演算回路装置。
- 磁性体メモリセル、
電流を流し、前記電流が誘起する磁界により前記磁性体メモリセルの磁化状態を設定する書込電流線、および
前記書込電流線の電流が誘起する磁界強度と前記磁性体メモリセルへの書込データとの対応を、重み設定信号に従って設定する重付け回路を備え、
前記書込データは複数ビットのデータであり、
前記書込電流線は、互いに前記磁性体メモリセルに対する物理的な距離の異なる複数の電流線を含み、
前記重付け回路は、前記複数ビットと前記複数の電流線との対応を変更する、演算回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003196430A JP4397184B2 (ja) | 2003-07-14 | 2003-07-14 | 演算回路装置および磁性体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003196430A JP4397184B2 (ja) | 2003-07-14 | 2003-07-14 | 演算回路装置および磁性体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005032349A JP2005032349A (ja) | 2005-02-03 |
| JP4397184B2 true JP4397184B2 (ja) | 2010-01-13 |
Family
ID=34206932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003196430A Expired - Fee Related JP4397184B2 (ja) | 2003-07-14 | 2003-07-14 | 演算回路装置および磁性体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4397184B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006027920A1 (ja) * | 2004-09-08 | 2006-03-16 | Nec Corporation | 不揮発性半導体記憶装置 |
| US7728622B2 (en) * | 2007-03-29 | 2010-06-01 | Qualcomm Incorporated | Software programmable logic using spin transfer torque magnetoresistive random access memory |
| DE102007034256A1 (de) * | 2007-07-21 | 2009-01-22 | Universität Bielefeld | Rekonfigurierbare magnetische Logikschaltungsanordnung und Verfahren zur Herstellung und zum Betreiben derartiger Logikeinrichtungen |
| JP4516137B2 (ja) * | 2008-03-27 | 2010-08-04 | 株式会社東芝 | 半導体集積回路 |
| JP4538067B2 (ja) | 2008-10-23 | 2010-09-08 | 株式会社東芝 | 半導体記憶装置 |
| US8218349B2 (en) * | 2009-05-26 | 2012-07-10 | Crocus Technology Sa | Non-volatile logic devices using magnetic tunnel junctions |
| JP2013033705A (ja) * | 2011-06-27 | 2013-02-14 | Sony Corp | 操作装置及び電子機器 |
| JP6694517B2 (ja) * | 2016-10-26 | 2020-05-13 | 日立オートモティブシステムズ株式会社 | 車載制御装置 |
| DE102020113902A1 (de) * | 2019-05-31 | 2020-12-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dac/adc-architektur für ai in speicher |
-
2003
- 2003-07-14 JP JP2003196430A patent/JP4397184B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005032349A (ja) | 2005-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5986914A (en) | Active hierarchical bitline memory architecture | |
| US7286431B2 (en) | Memory device capable of performing high speed reading while realizing redundancy replacement | |
| JP4771631B2 (ja) | 薄膜磁性体記憶装置 | |
| US6839269B2 (en) | Magnetic random access memory | |
| US7558106B2 (en) | Thin film magnetic memory device writing data with bidirectional current | |
| JP2006031795A (ja) | 不揮発性半導体記憶装置 | |
| JP4033690B2 (ja) | 半導体装置 | |
| US7167389B2 (en) | Magnetic random access memory with a reference cell array and dummy cell arrays | |
| US20060039193A1 (en) | Thin film magnetic memory device suppressing internal magnetic noises | |
| JP2007115320A (ja) | 不揮発性記憶装置 | |
| JP2003308693A (ja) | 半導体記憶装置 | |
| JP4397184B2 (ja) | 演算回路装置および磁性体記憶装置 | |
| JPWO2008146553A1 (ja) | 磁気ランダムアクセスメモリ | |
| JP2002334585A (ja) | 半導体記憶装置 | |
| JP4262969B2 (ja) | 薄膜磁性体記憶装置 | |
| US6967862B2 (en) | Semiconductor memory device with magnetic disturbance reduced | |
| US20030117838A1 (en) | Thin film magnetic memory device writing data with bidirectional data write current | |
| JP4245896B2 (ja) | 薄膜磁性体記憶装置 | |
| JP2010239147A (ja) | 不揮発性半導体記憶装置 | |
| JP2004348836A (ja) | 半導体記憶装置 | |
| JP2004272955A (ja) | 半導体メモリ装置 | |
| JP2005063553A (ja) | 磁性体記憶装置 | |
| JP2010027202A (ja) | 磁性体記憶装置 | |
| JP4698712B2 (ja) | 薄膜磁性体記憶装置 | |
| JP5137390B2 (ja) | 不揮発性記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060501 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090727 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090804 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090911 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091013 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091020 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131030 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |