[1]概要
本実施形態は、従来の磁気ランダムアクセスメモリの電流直接駆動による磁化反転技術(スピン注入磁化反転)そのものを用いるのではなく、磁性体に電圧を印加することにより、キュリー温度Tcを変化させ、強磁性状態から常磁性状態に相転移する現象を利用する(例えば、非特許文献3乃至5参照)。
ここで、非特許文献3に開示されるように、磁気特性の電気的な制御は、スピントロニクスの分野でデバイス応用にとって極めて重要である。従来、磁気の保磁力又は異方性は、半導体と同様に金属でも電気的に制御されていたが、キュリー温度の電気的な制御は、低温の半導体でのみ実現してきた。しかし、非特許文献3では、最も代表的な遷移金属強磁性体の1つであるコバルトを用いて、室温での強磁性体の相転移の電気的な制御が立証されている。
また、非特許文献4に開示されるように、磁性体に電圧を印加して、磁気特性を制御する技術は、(Ga,Mn)As等の、いわゆる希薄磁性半導体等において、極低温で観測される現象として知られている。
さらに、非特許文献5によれば、近年、酸化物半導体でもこのような現象は確認され、かつ極低温だけの現象ではなく、例えば、TiCoO2等では、400[K]以上のキュリー温度Tcを示すことが開示されている。
このような現象を基に、本実施形態では、従来の磁気抵抗素子に隣接して、電気的絶縁層で挟まれた電荷蓄積層を配置する。そして、この電荷蓄積層に電荷を蓄積することにより、素子への電圧印加が終了した後も、電荷蓄積層内の蓄積電荷によって素子に電位印加された状態が保持される。これにより、電荷蓄積層と隣接する磁性層を強磁性状態から常磁性状態に相転移させる。この常磁性状態では、各原子のスピンはランダムな方向を向き、自発磁化は消失し、磁性層全体として、マクロスコピック(巨視的)にはスピンが無い状態と言える。このように、電荷蓄積層と隣接する磁性層のスピンが消失した常磁性状態の場合、磁気抵抗素子の抵抗は、2つの磁性層が平行又は反平行の場合とも異なる。
以上のように、従来の電流直接駆動による磁化反転技術では、2つの磁性層のスピンの向きが、平行の場合と反平行の場合とで、“1”、“0”を規定する。一方、本実施形態では、2つの磁性層が平行又は反平行の場合と、それぞれの状態において一方の磁性層が常磁性状態になり、マクロ的にはスピンが消失している場合とで、“1”、“0”を規定した、チャージ・トラップ・アシスト消磁型磁気抵抗メモリを提案する。
尚、常磁性状態の層に磁場を印加したときも、強磁性状態の透磁率より常磁性状態の透磁率の方が小さいため、外部磁場に比例する磁化が見える程度である。これは、強磁性状態の時と比較すると非常に小さい。
以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
[2]第1実施形態
[2−1]磁気抵抗素子の構造
図1及び図2を用いて、第1実施形態に係る磁気抵抗素子10について説明する。
図1に示すように、磁気抵抗素子10は、参照層(第1磁性層)11、非磁性層12、記録層(第2磁性層)13、第1絶縁層14、電荷蓄積層15、第2絶縁層16、第1配線17、第2配線18を有している。
磁気抵抗素子10において、参照層11、非磁性層12、記録層13の構成は、従来の磁気抵抗素子と同様であり、本実施形態においても抵抗変化を担う部分である。参照層11は、磁化が膜面に垂直となる方向に固定されている。記録層13は、磁化容易軸方向が膜面に対し垂直方向となる。非磁性層12は、参照層11と記録層13との間に配置されている。尚、参照層11は、例えば、磁気参照層、固定層、磁気固定層、固着層、ピン層、ピンド層等とも呼ばれる。記録層13は、例えば、記憶層、自由層、フリー層等とも呼ばれる。非磁性層12は、例えば、トンネルバリア層、トンネル接合層等とも呼ばれる。
さらに、磁気抵抗素子10は、記録層13側に、第1絶縁層14及び第2絶縁層16で挟まれた電荷蓄積層15が配置されている。第1絶縁層14は、記録層13に接して配置され、電荷蓄積層15は、第1絶縁層14を挟んで記録層13と対向している。第2絶縁層16は、電荷蓄積層15の第1絶縁層14が設けられた面と反対側の面上に配置されている。本図では、第1絶縁層14は、記録層13に直接接して配置されているが、第1絶縁層14と記録層13との間に、さらに金属層や絶縁層等が介在していてもよい。
また、磁気抵抗素子10の両端には、第1配線17及び第2配線18が配置されている。この第1配線17及び第2配線18は、配線に限定されず、例えば、下地層、電極、キャップ層、コンタクト、半導体層等でもよく、他の素子、回路等へ接続される。
尚、図1では、参照層11及び記録層13の磁化、いわゆるスピンの向きが、それぞれ上向き及び下向きの場合を示したが、両方共に上向きの場合、逆に下向きの場合も可能である。さらに、参照層11及び記録層13の磁化は、膜面に対して垂直方向に配置される膜面垂直型に限定されず、膜面に対して水平方向に配置された面内磁化型でもよい。
図2に示すように、本実施形態の磁気抵抗素子10は、スピン積層の場合とスピン単層の場合の2つの状態で、“1”、“0”が規定される。ここで、スピン積層の場合とは、参照層11及び記録層13の磁化が平行又は反平行となっている場合を意味し、スピン単層の場合とは、電荷蓄積層15に蓄積した電荷によって記録層13の磁化(スピン)が消失している場合を意味する。
スピン積層状態の磁気抵抗素子10では、参照層11と記録層13の磁化が平行の場合は低抵抗RLであり、反平行の場合は高抵抗RHである。これに対し、スピン単層状態の磁気抵抗素子10では、低抵抗RLより高く、高抵抗RHより低い、中間抵抗RM(RL<RM<RH)になる。
このような抵抗状態を利用して、初期状態が反平行磁化の場合(Aタイプ)は、反平行となるスピン積層の場合を高抵抗状態(“1”又は“0”)と規定し、記録層13のスピンが消失したスピン単層の場合を低抵抗状態(“0”又は“1”)と規定する。一方、初期状態が平行磁化の場合(Bタイプ)は、平行となるスピン積層の場合を低抵抗状態(“0”又は“1”)と規定し、記録層13のスピンが消失したスピン単層の場合を高抵抗状態(“1”又は“0”)と規定する。
以上のように、従来の磁気抵抗素子では、参照層と記録層の磁化が平行の場合(低抵抗RL)と反平行の場合(高抵抗RH)とで、“1”、“0”が規定されていたのに対し、本実施形態の磁気抵抗素子10では、参照層11と記録層13の磁化が平行又は反平行であるスピン積層の場合(低抵抗RL又は高抵抗RH)とスピン単層の場合(中間抵抗RM)とで、“1”、“0”が規定される。
[2−2]書き込み動作
図3及び図4を用いて、磁気抵抗素子10にデータを書き込む方法について説明する。尚、図3は、初期状態が反平行磁化配置になっているAタイプを示し、図4は、初期状態が平行磁化配置になっているBタイプを示す。
[2−2−1]Aタイプ
図3に示すように、書き込み動作時、磁気抵抗素子10において、B側をプラスの電位、A側をマイナス(例えば、GND、グラウンド)の電位にセットし、磁気抵抗素子10に電圧を印加する。印加された電圧により、B側からA側に電流が流れ、逆にA側からB側に電子の流れが生じる。ここで、A−B間には複数の電気的絶縁体(絶縁層14,16)があるため、磁気抵抗素子10に流れる電流は、複数の電気的絶縁体をトンネルする、いわゆるトンネル電流によって律速される。
また、印加された電圧により、第1絶縁層14を介して電荷蓄積層15に接する記録層13のキュリー温度Tcが変化し、かつ、磁気抵抗素子10を流れているトンネル電流の一部が電荷蓄積層15に蓄積される。前述のように、電荷蓄積層15は、絶縁層14,16で挟まれるため、蓄積された電荷は、電荷蓄積層15の中に保持される。ここで、電圧を印加しない状態では、電気的絶縁体は、バンド・ギャップが広く、いわゆるポテンシャル・バリアが高いため、電荷蓄積層15に蓄積された電荷は、外に出ることができない。一方、電圧を印加した状態では、ポテンシャル・バリアの形状が変化し、見かけ上のポテンシャル・バリアが小さくなり、いわゆるFN電流によって、電荷蓄積層15に電荷が注入される。
そして、磁気抵抗素子10への電圧印加が終了した後も、電荷蓄積層15内の蓄積電荷により、磁気抵抗素子10に電位を印加した状態が保持される。つまり、記録層13のキュリー温度Tcが変化し、強磁性状態から常磁性状態に相転移させた状態が保持され、スピン単層状態となる。
このように、本実施形態では、電荷蓄積層15に電荷を蓄積しない状態のキュリー温度Tcをデバイス動作温度以上に、電荷蓄積層15に電荷を蓄積した状態のキュリー温度Tcをデバイス動作温度以下に設定することにより、記録層13の磁性状態を変化させ、磁化がある状態とない状態とを可逆的に転移させ、情報の記録を行うことができる。
尚、非特許文献3に開示されているように、磁性層に電圧を印加することにより、キュリー温度Tcが変化する現象は、電圧を印加することにより磁性体内の電子分布が変化することによって引き起こされている。
[2−2−2]Bタイプ
図4に示すように、書き込み動作時、磁気抵抗素子10において、B側をマイナス(例えば、GND、グラウンド)の電位、A側をプラスの電位にセットし、磁気抵抗素子10に電圧を印加する。印加された電圧により、A側からB側に電流が流れ、逆にB側からA側に電子の流れが生じる。また、印加された電圧により、第1絶縁層14を介して電荷蓄積層15に接する記録層13のキュリー温度Tcが変化し、かつ、磁気抵抗素子10を流れているトンネル電流の一部が電荷蓄積層15に蓄積される。
そして、磁気抵抗素子10への電圧印加が終了した後も、電荷蓄積層15内の蓄積電荷により、磁気抵抗素子10に電位を印加した状態が保持される。つまり、記録層13のキュリー温度Tcが変化し、強磁性状態から常磁性状態に相転移させた状態が保持され、スピン単層状態となる。
[2−3]消去動作
図3乃至図5を用いて、磁気抵抗素子10に記録されたデータを消去する方法について説明する。
[2−3−1]Aタイプ
図3に示すように、消去動作時は、書き込み動作時とは逆に、A側をプラスの電位、B側をマイナス(例えば、GND、グラウンド)の電位にセットし、磁気抵抗素子10に電圧を印加する。これにより、電荷蓄積層15の電荷は、前述の印加電圧によるポテンシャル・バリアの変化により、隣接する絶縁層14を通して放出される。電荷蓄積層15の電荷が放出されると、記録層13のキュリー温度Tcがデバイス動作温度以上になり、強磁性状態に戻る。
このような消去時における磁気抵抗素子10の抵抗変化について、図5を用いて説明する。図5に示すように、書き込み動作時は、電流をプラス方向に流すことで、電荷蓄積層15に電荷が注入され、記録層13が強磁性状態から常磁性状態に変化することで、磁気抵抗素子10の抵抗が低下する。一方、消去動作時は、電流をマイナス方向に流すことで、電荷蓄積層15に蓄積された電荷が引き抜かれ、記録層13が常磁性状態から強磁性状態に変化することで、磁気抵抗素子10の抵抗が増加する。
[2−3−2]Bタイプ
図4に示すように、消去動作時は、書き込み動作時とは逆に、A側をマイナス(例えば、GND、グラウンド)の電位、B側をプラスの電位にセットし、磁気抵抗素子10に電圧を印加する。これにより、電荷蓄積層15の電荷は、前述の印加電圧によるポテンシャル・バリアの変化により、隣接する絶縁層16を通して放出される。電荷蓄積層15の電荷が放出されると、記録層13のキュリー温度Tcがデバイス動作温度以上になり、強磁性状態に戻る。
[2−3−3]消去動作後の磁化配置
上述するように、本実施形態の消去動作では、電荷蓄積層15に蓄積された電荷を放出させるための動作について説明した。この動作により、記録層13は、常磁性状態から強磁性状態に戻る。但し、記録層13の磁化方向が初期状態の磁化配置に戻るか否かについては、スピン注入磁化反転技術に基づいた消去動作時に流す電子流方向に依存する。
ここで、スピン注入磁化反転技術を用いた書き込み動作では、磁気抵抗素子の膜面垂直方向にスピン偏極電子を流し、記録層11の磁化方向を変化させて情報を書き込んでいる。ここで、スピン偏極電子は、スピン偏極電流と逆向きに流れる。
具体的には、スピン偏極電流を記録層11から固定層12へ流すと、スピン偏極電子は固定層12から記録層11へ注入され、固定層12の磁化方向と記録層11の磁化方向が平行配列となる。一方、スピン偏極電流を固定層12から記録層11へ流すと、スピン偏極電子は記録層11から固定層12へ流れ、固定層12と平行なスピンを持つ電子は透過し、反平行のスピンを持つ電子が反射され、結果として、記録層11の磁化方向と固定層12の磁化方向が反平行配列となる。
このようなスピン注入磁化反転技術によれば、図3に示すように、反平行配列に戻す場合は、消去動作時に電子をB側からA側に流せばよく、図4に示すように、平行配列に戻す場合は、消去動作時に電子をA側からB側に流せばよい。
つまり、消去動作時に、反平行(Aタイプ)の場合は、図3に示すように、電子をB側からA側に流すことで、電荷蓄積層15の電荷を放出させるとともに、記録層13の磁化方向をもとの反平行状態にリセットさせることができる。同様に、平行(Bタイプ)の場合は、図4に示すように、電子をA側からB側に流すことで、電荷蓄積層15の電荷を放出させるとともに、記録層13の磁化方向をもとの平行状態にリセットさせることができる。
尚、ここでは、記録層13の磁性リセットについて述べたが、記録層13のスピンの向きを制御する方法は他にもいくつかある。ここでは、最も単純で低電流かつ、動作が簡単な方法を示しており、参照層11から発生している磁場により、スピンの向きを揃える方法である。いわゆる、着磁と同様で、記録層13の保持力Hc以上の磁場を膜の面内方向に垂直な方向に印加することによって、記録層13の磁化の向きを揃えることができる。磁化の向きは、記録層13の位置における参照層11から発生している磁場の向きに依存する。例えば、図4に示すように、参照層11が上向きに磁化された膜のみで構成される場合は、記録層13も上向きに磁化される。
[2−4]磁性リセット動作
上記[2−3−3]で述べたように、消去動作時において、磁気抵抗素子10のA−B間に電流を所定の方向に流すことで、電荷蓄積層15の電荷放出と記録層13の磁性リセットとを同時に行なうことができる。しかし、電荷蓄積層15の電荷放出と記録層13の磁性リセットとを別工程で行うことも可能である。
例えば、図6に示すように、初期状態が反平行磁化配置(Aタイプ)の場合、書き込み動作時は、BからAの方向に電子を流し、電荷蓄積層15に電荷を蓄積させたとする。この場合、消去動作時は、電荷を放出させるために、AからBの方向に電子を流す。その後、磁性リセット時は、記録層13の磁化をもとの磁化状態に揃えるために、BからAの方向に電子を流す。
このように、電荷蓄積層15の電荷放出のために、第1方向に電流を流し、その後、記録層13の磁性リセットのために、第2方向(第1方向と反対方向)に電流を流してもよい。
[2−5]読み出し動作
図7を用いて、磁気抵抗素子10に記録されたデータを読み出す方法について説明する。
本実施形態の読み出し動作では、磁気抵抗素子10の膜面に対して垂直方向に電流を流す。電流を流す方向は、配線17から配線18に向かって流してもよいし、配線18から配線17に向かって流してもよい。そして、読み出し方法はいくつか考えられるが、ここでは、最も簡単な磁気抵抗素子10の抵抗変化を比較することによって行う。
図7(a)に示すように、参照層11及び記録層13のスピンの向きが反対である反平行状態の場合、磁気抵抗素子10は高抵抗となる。一方、電荷蓄積層15に電荷が溜まった場合には、記録層13が常磁性状態になり、マクロには磁化がほとんどない状態となる。この場合は、ミクロに見ると、スピンがランダムな方向を向き、上向きスピンと下向きスピンがほぼ半々の状態となる。そのため、スピンの向きが反対である反平行状態(高抵抗状態)とスピンの向きが同じである平行状態(低抵抗状態)の中間の抵抗を示す。従って、電荷蓄積層15に電荷が溜まった状態では、電荷を蓄積していない状態より抵抗が低下するので、このスピン単層の場合は低抵抗となる。この抵抗差を検出することにより、データが記録されているか否かを判別することができる。
同様に、図7(b)に示すように、参照層11及び記録層13のスピンの向きが同じである平行状態の場合、磁気抵抗素子10は低抵抗となる。一方、電荷蓄積層15に電荷が溜まった場合には、記録層13が常磁性状態になり、反平行状態(高抵抗状態)と平行状態(低抵抗状態)の中間の抵抗を示す。従って、電荷蓄積層15に電荷が溜まった状態では、電荷を蓄積していない状態より抵抗が上がるので、このスピン単層の場合は高抵抗となる。この抵抗差を検出することにより、データが記録されているか否かを判別することができる。
尚、読み出し時に磁気抵抗素子10に印加する電圧は、書き込み/消去の場合と比較すると小さいものの、長時間連続で同じビットを読み出し続けると、読み出し時にも電荷蓄積層15に電荷が蓄積される誤書き込み、いわゆるリード・ディスターブが起こる可能性がある。このため、読み出し時に印加する電圧と時間は調整することが望ましい。
[2−6]材料例
本実施形態の磁気抵抗素子10を実現するための材料例について以下に説明する。尚、以下に開示する磁性層や非磁性等の組成については、一例や物質群を示している。これらを用いて設計される素子やデバイスでは、構造、特性によって最適な組成があるので、例えば化合物名を代表して示すために化学量論組成のみ示した場合もあるが、それらのみに限定されるものではない。
[2−6−1]参照層11及び記録層13
参照層11及び記録層13は、例えば、Fe(鉄),Co(コバルト),Ni(ニッケル),Mn(マンガン),Cr(クロム)のグループから選択される1つ以上の元素を含む磁性金属により構成する。
記録層13については、Fe,Co,Ni,Mn,Crのグループから選択される1つ以上の元素と、Pt(白金),Pd(パラジウム),Ir(イリジウム),Ru(ルテニウム),Rh(ロジウム)のグループから選択される1つ以上の元素との組み合わせによる合金にしてもよい。これにより、記録層13の異方性磁界Hanの値が大きくなり、記録層13の飽和磁化Msの値を600emu/cc以上に設定し易くなる。記録層13の異方性磁界Hanの値については、記録層13を構成する磁性材料の組成や、熱処理による結晶規則性等によっても調整できる。
参照層11及び記録層13は、Co,Cr,Cu,Fe,Gd,Ir,Mn,Ni,Pd,Pt,Ru,Rh,Tbのいずれか1つ以上を含む合金、又は、これらの積層膜で構成されてもよい。
参照層11及び記録層13は、例えば、TbFeCo系,GdFeCo系等の希土類−遷移金属のアモルファス合金や、CoFe系,FePt系合金や、Co/Pt,Fe/Ptの積層構造等により構成してもよい。
参照層11及び記録層13を構成する磁性材料は、連続的な磁性体、又は、非磁性体内に磁性体からなる微粒子がマトリクス状に析出した複合構造とすることができる。特に、微粒子を含む複合構造は、素子の微細化に適しているため、高密度化に好ましい。磁性微粒子の形状は、例えば、円柱形や球形である。
複合構造に関し、非磁性体を、Al2O3−x,MgO1−x,SiO2−x、ZnOx、TiOy(0<x<1、0<y≦2)等の酸化物系の高抵抗材料とする場合には、非磁性材料が非磁性層12と同じ材料を用いると、微粒子の結晶制御及び磁気異方性制御が容易となる。
尚、第1実施形態では、例えば、参照層11としてTbFeCoの多層膜を用い、記録層13としてCo/Ptの積層膜を用いた。
[2−6−2]非磁性層12
非磁性層12として、低抵抗材料と高抵抗材料の2通りについて説明する。
非磁性層12には、読み出し時にTMR(tunnel magnetoresistive)効果により大きな再生信号出力を得るためのトンネルバリア層としての絶縁材料を用いることができる。具体的には、Al(アルミニウム),Ti(チタン),Zn(亜鉛)、Zr(ジルコニウム)、Ta(タンタル),Co(コバルト),Ni(ニッケル),Si(シリコン),Mg(マグネシウム),Fe(鉄)のグループから選択される少なくとも1つの元素を含む酸化物、窒化物又は弗化物により、非磁性層12を構成することができる。例えば、非磁性層12は、電気的絶縁体であって、酸化アルミニウム(Al2O3)、酸化珪素(SiO2)、酸化コバルト(CoO)、酸化鉄(Fe2O3)、酸化マグネシウム(MgO)、酸化ニッケル(NiO)、酸化タンタル(Ta2O5)、酸化チタン(TiO2)、酸化亜鉛(ZnO)のいずれか1つ以上を含んで構成される。
特に、非磁性層12は、Al2O3−x(アルミナ),MgO1−x(酸化マグネシウム),SiO2−x,Si−O−N,Ta−O,Al−Zr−O,ZnOx、TiOy等の大きなエネルギーギャップを有する、材料又は半導体(GaAlAs等)から構成するのが好ましい。
また、非磁性層12に関しては、絶縁体に設けられたピンホール内に磁性材料が挿入されたナノコンタクトMR(magnetoresistive)材料や、絶縁体に設けられたピンホール内にCuが挿入されたCPP(current-perpendicular-to-plane)−CPP−MR材料等から構成することにより、大きな再生信号出力を得ることができる。
非磁性層12がトンネルバリア層の場合、その厚さは、0.2nm〜2.0nmの範囲内の値とするのが、大きな再生信号出力を得るに当たって好ましい。同様に、非磁性層12がナノコンタクトMR材料の場合、その厚さは、0.4nm〜40nmの範囲内の値とするのが、大きな再生信号出力を得るに当たって好ましい。
尚、第1実施形態では、例えば、非磁性層12として、厚さ2nmのMgO結晶を用いた。
[2−6−3]絶縁層14,16
第1及び第2絶縁層14,16には、酸化珪素(SiO2)、酸化アルミニウム(Al2O3)、酸化珪素(SiO2)と窒化珪素(Si3N4)との積層膜、又は酸化珪素(SiO2)と窒化珪素(Si3N4)と酸化アルミニウム(Al2O3)との積層膜等で構成される。
最も単純な構成は、第1及び第2絶縁層14,16の両方に、同じ材料、例えば酸化珪素(SiO2)を用いる場合である。この場合、第1及び第2絶縁層14,16は、膜厚差を設けることが望ましい。例えば、図3のように、第1磁性層14を通過して電荷を蓄積及び消去する場合、第2絶縁層16の膜厚は、第1絶縁層14の膜厚より厚くするとよい。一方、図4のように、第2磁性層16を通過して電荷を蓄積及び消去する場合、第1絶縁層14の膜厚は、第2絶縁層16の膜厚より厚くするとよい。これにより、書き込み動作時には、電荷蓄積層15での電荷の捕獲効率を向上でき、消去動作時には、配線17又は18から供給された電子が電荷蓄積層15に捕獲されてしまうことを抑制できるため、電荷蓄積層15から電荷を引き抜く効率を向上できる。
このような効果は、第1及び第2絶縁層14,16の膜厚差を調整するだけでなく、材料を選ぶことで得ることもできる。例えば、第1絶縁層14として酸化珪素(SiO2)を用い、第2絶縁層16として酸化アルミニウム(Al2O3)を用いてもよい。第1及び2絶縁層14,16の両方に、酸化珪素(SiO2)と窒化珪素(Si3N4)との積層膜を用い、その膜厚比を変えてもよい。例えば、第1絶縁層14の膜厚は、5nm以上、10nm以下が望ましい。第2絶縁層16の膜厚は、5nm以上、35nm以下が望ましい。さらに、第1及び第2絶縁層14,16の等価膜厚比は、1.1以上、1.5以下が望ましい。これにより、書き込み動作時の電荷蓄積層15での電荷の捕獲効率等をさらに向上することもできる。
尚、第1実施形態のAタイプでは、第1絶縁層14として、厚さ10nmの酸化珪素(SiO2)を用い、第2絶縁層16として、厚さ30nmの酸化アルミニウム(Al2O3)を用いた。
[2−6−4]電荷蓄積層15
電荷蓄積層15には、窒化珪素(Si3N4)、酸化ハフニウム(HfO2)等のいわゆるトラップ準位を持つ材料系や、フローティング・ゲートと同様な構造でもあるのでSi等のトラップ準位を有しない半導体、導電体を用いることができる。電荷蓄積層15の膜厚は、1nm以上、10nm以下が望ましい。
尚、第1実施形態では、電荷蓄積層15として、例えば、厚さ10nmの窒化珪素(Si3N4)を用いた。
[2−7]製造方法
本実施形態の磁気抵抗素子10のサンプルは、例えば、次の手順により製造する。尚、素子のサイズは、以下に述べる積層膜の面内方向で、250nm×250nmである。
まず、ウェハ上に第1配線17を形成する。その後、そのウェハを超高真空スパッタ装置内に配置し、第1配線17上に、参照層11、非磁性層12、記録層13を順次堆積させる。第1配線17上には、例えば、FePt配向膜、Au(001)又はPt(001)などのバッファ層を用いることができる。TbFeCo系合金からなる参照層11は、例えば、基板加熱されたバッファ層上に成長させることができる。その後、基板温度を室温まで下げて、非磁性層12としてMgO膜を形成する。参照層11と非磁性層12、非磁性層12と記録層13の間には、CoFeB等のバッファ層もしくは界面層を用いることができる。そして、記録層13を形成する合金材料を基板温度350℃から700℃の範囲で成長させて、所望のMs及びHanをもつ記録層13を得る。記録層13のHanは、この例のように合金の成長温度を変化させることにより変化させることができるが、ポストアニールの温度によって変化させることもできる。
次に、記録層13上に、第1絶縁層14、電荷蓄積層15、第2絶縁層16、第2配線18を順次堆積させる。
次に、マスクを用いて素子部を覆い、イオンミリング装置を用いて、マスクにより被覆されない領域に存在する、第2配線18、第2絶縁層16、電荷蓄積層15、第1絶縁層14、記録層13、非磁性層12、参照層11、第1配線17をエッチングする。ここで、エッチング量については、スパッタされた粒子を差動排気による四重極分析器に導入して質量分析を行うことで正確に把握できる。このエッチングにより、磁気抵抗素子10が完成する。
その後、マスクを剥離し、さらに、磁気抵抗素子10を完全に覆うSiO2を形成する。第2配線18の上面まで、CMP(化学機械研磨)により削った後、第2配線18につながる配線層を形成し、これをパターンニング、さらに電極を形成、パッシベーションのため、SiO2で素子を覆い、上下の電極を露出させる。
このようなサンプルに対して、磁気抵抗素子10の積層方向に電圧、電流を印加して電荷蓄積層15へ電荷を蓄積する前後における抵抗を測定した。その結果、電荷蓄積層15に電荷を蓄積する前後の素子の各抵抗は、3e11[Ω]、2.5e11[Ω]であった。書き込み時の電流密度は0.3[A/cm2]であり、非常に低電流により書き込みが可能である上に、消去動作時も電荷蓄積層15からの電荷を引き抜くことができた。従来の磁気抵抗素子では、反転電流が1e5[A/cm2]以上であることと比較すると、本実施形態は、大幅に電流を削減できることが分かる。尚、図5に、このときの印加電流と抵抗の関係を例示する。
[2−8]メモリセルの構造
図8乃至図10を用いて、本実施形態の磁気抵抗素子10を含むメモリセルMCの構造について説明する。ここで、図8は、図3に示すAタイプ(反平行磁化配置)の磁気抵抗素子10のメモリセルMCを示し、図9及び図10は、図4に示すBタイプ(平行磁化配置)の磁気抵抗素子10のメモリセルMCを示している。但し、Aタイプの磁気抵抗素子10を図9及び図10のメモリセルMCに適用することも可能であるし、Bタイプの磁気抵抗素子10を図8のメモリセルMCに適用することも可能である。
図8に示すメモリセルMCでは、半導体基板1上にゲート電極2が形成され、このゲート電極2の両側にソース/ドレイン拡散層3a,3bが形成される。一方のソース/ドレイン拡散層3aには、コンタクトを介して配線4が接続され、他方のソース/ドレイン拡散層3bには、コンタクトを介して磁気抵抗素子10が接続され、さらにコンタクトを介して配線5が接続されている。
図9(a)に示すメモリセルMCにおいて、図8のメモリセルMCと異なる点は、磁気抵抗素子10の上下が反対になっている点である。つまり、図8の場合、電荷蓄積層15が記録層13より上側に配置されたのに対し、図9(a)の場合、電荷蓄積層15が記録層13より下側に配置されている。
ここで、AタイプとBタイプにおいて、磁気抵抗素子10の上下を反対にする利点は、以下の通りである。図8のAタイプ及び図9(a)のBタイプの両方とも、書き込み動作時に、電子は半導体基板1側から磁気抵抗素子10に向かって流れるようにする。つまり、書き込み動作時、半導体基板1側から磁気抵抗素子10の電荷蓄積層15に電子を流し込むことで、半導体基板1で発生させた豊富なキャリアを用いることができる。
図9(b)に示すメモリセルMCにおいて、図9(a)のメモリセルMCと異なる点は、磁気抵抗素子10を半導体基板1上に直接形成している点である。図9(b)の場合、絶縁層16が半導体基板1に直接接するように磁気抵抗素子10を配置し、磁気抵抗素子10の両側の半導体基板1に拡散層3b,3cが形成されている。尚、半導体基板1と絶縁層16との間に配線18等が形成されてもよい。
図10に示すメモリセルMCは、NAND型フラッシュメモリのNANDストリングのような構成をし、磁気抵抗素子10の高集積化を図っている。つまり、複数の磁気抵抗素子10を半導体基板1上に配置し、この複数の磁気抵抗素子10の両側にトランジスタTrを配置する。複数の磁気抵抗素子10のそれぞれは、コンタクトを介して配線5で接続されている。
[2−9]効果
上記第1実施形態によれば、記録層13に隣接して、絶縁層14,16に挟まれた電荷蓄積層15を配置している。そして、書き込み及び消去動作時に、磁気抵抗素子10に電流又は電圧を印加することにより、電荷蓄積層15に電荷を蓄積又は放出させる。そして、磁気抵抗素子10への電流又は電圧印加が終了した後も、電荷蓄積層15内の蓄積された電荷又は放出された電荷によって、磁気抵抗素子10に電位印加された状態が保持される。これにより、記録層13を強磁性状態から常磁性状態又は常磁性状態から強磁性状態に相転移させ、磁気抵抗素子10の抵抗を変化させる。
このように、本実施形態では、電荷蓄積層15への電荷の蓄積又は電荷蓄積層15からの電荷の放出を利用して、磁気抵抗素子10への電流又は電圧印加が終了した後も、記録層13の磁化状態を変化させることができる。このため、本実施形態では、書き込み及び消去時の電流を低減することができる。このため、電流通過熱による誤書き込みの発生及び書き込み速度の劣化を抑制することができ、低消費電力化を図ることができる。また、書き込み及び消去時の電流を大幅に低減できるので、メモリセル周辺等のトランジスタの電流駆動能力も小さいものが用いることができ、回路面積の削減が可能となり、従来よりも磁気メモリを小さくすることができる。
[3]第2実施形態
上記第1実施形態では、読み出し時に、書き込み時と同様に、電荷蓄積層15に電流が流れる。これに対し、第2実施形態では、読み出し時と書き込み時で異なる電流経路を用い、読み出し時に電荷蓄積層15中の電荷の変動を抑制する。
[3−1]磁気抵抗素子の構造
図11を用いて、第2実施形態に係る磁気抵抗素子10について説明する。
図11(a)及び(b)に示すように、第2実施形態の磁気抵抗素子10は、円筒型となっている。絶縁層14、記録層13、非磁性層12、参照層11、絶縁層19、配線17は、円筒型の電荷蓄積層15の側面を囲むように順に形成されている。電荷蓄積層15の底面及び上面には、絶縁層20,21を介してコンタクト22,23が形成されている。
記録層13の膜面に水平な方向(Z方向)の長さは、電荷蓄積層15のZ方向の長さよりも長く、記録層13と電荷蓄積層15とが対向しない領域、つまり、隙間25a,25bが形成されている。この隙間25a,25bにより、コンタクト22,23と記録層13との間に電流が流れるようになっている。尚、隙間25a,25bは、電荷蓄積層15の底面及び上面の両方に形成されているが、どちらか一方だけに形成することも可能である。
絶縁層20,21の膜厚は、絶縁層14の膜厚と同じでも異なってもよい。絶縁層14の膜厚は、書き込み時に電荷を蓄積し易い厚みが望ましい。絶縁層20,21の膜厚は、消去時に電荷を放出し易い厚みが望ましい。絶縁層20,21の膜厚は、互いに同じでも異なってもよい。書き込み時に、電荷蓄積層15の上面側のみから電荷を入れる場合は、絶縁層21の膜厚を絶縁層20の膜厚より薄くすることが望ましい。一方、書き込み時に、電荷蓄積層15の底面側のみから電荷を入れる場合は、絶縁層20の膜厚を絶縁層21の膜厚より薄くすることが望ましい。
尚、コンタクト22,23は、配線、電極、導電層等でもよい。
[3−2]書き込み動作
図12(a)を用いて、磁気抵抗素子10にデータを書き込む方法について説明する。
図12(a)に示すように、書き込み動作時、磁気抵抗素子10において、例えば、A,C,D側を0V、B側を10Vにセットし、磁気抵抗素子10に電圧を印加する。印加された電圧により、B側からA側に電流が流れ、逆にA側からB側に電子の流れが生じる。また、印加された電圧により、絶縁層14を介して電荷蓄積層15に接する記録層13のキュリー温度Tcが変化し、かつ、磁気抵抗素子10を流れているトンネル電流の一部が電荷蓄積層15に蓄積される。
そして、磁気抵抗素子10への電圧印加が終了した後も、電荷蓄積層15内の蓄積電荷により、磁気抵抗素子10に電位を印加した状態が保持される。つまり、記録層13のキュリー温度Tcが変化し、強磁性状態から常磁性状態に相転移させた状態が保持され、記録層13のスピンが消失する。これにより、磁気抵抗素子10は、スピン単層状態となる。
[3−3]読み出し動作
図12(b)を用いて、磁気抵抗素子10に記録されたデータを読み出す方法について説明する。
図12(b)に示すように、例えば、A,B側を0V、C,D側を10Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、印加された電圧により、A側からC,D側に隙間25aを通って電子が流れ、B側からC,D側に隙間25bを通って電子が流れる。つまり、読み出し時、電荷蓄積層15には電流は流れない。
このような読み出し動作では、参照層11及び記録層13のスピンの向きが同じである平行状態の場合は、低抵抗状態となる。一方、電荷蓄積層15に電荷が溜まり、記録層13のスピンが消失し、スピン単層になっている場合は、高抵抗状態となる。この抵抗差を検出することにより、データが記録されているか否かを判別することができる。
尚、読み出し時、電流を流す方向は反対でもよい。つまり、C,D側からA側に隙間25aを通って電子を流し、C,D側からB側に隙間25bを通って電子を流してもよい。
[3−4]消去動作
図13を用いて、磁気抵抗素子10に記録されたデータを消去する方法について説明する。
図13(a)に示すように、消去例1の場合、例えば、A,B側を20V、C,D側を0Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、電荷蓄積層15の電荷は、印加電圧によるポテンシャル・バリアの変化により、電荷蓄積層15に隣接する絶縁層20,21を通って放出される。
図13(b)に示すように、消去例2の場合、例えば、A側を20V、B,C,D側を0Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、電荷蓄積層15の電荷は、印加電圧によるポテンシャル・バリアの変化により、電荷蓄積層15に隣接する絶縁層20を通って放出される。
このように、電荷蓄積層15の電荷が放出されると、記録層13のキュリー温度Tcがデバイス動作温度以上になり、強磁性状態に戻る。
[3−5]磁性リセット動作
図14を用いて、磁気抵抗素子10の記録層13の磁化方向をリセットする方法について説明する。
図14(a)に示すように、磁性リセット時に平行磁化配置にする場合、例えば、A,B側を20V、C,D側を0Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、印加された電圧により、C,D側からA側に隙間25aを通って電子が流れ、C,D側からB側に隙間25bを通って電子が流れる。これにより、記録層13の磁化方向が参照層11の磁化方向に揃えられ、記録層13及び参照層11の磁化が平行配列になる。
図14(b)に示すように、磁性リセット時に反平行磁化配置にする場合、例えば、A,B側を0V、C,D側を20Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、印加された電圧により、A側からC,D側に隙間25aを通って電子が流れ、B側からC,D側に隙間25bを通って電子が流れる。これにより、記録層13の磁化が参照層11の磁化と反対方向に向けられ、記録層13及び参照層11の磁化が反平行配列になる。
尚、上述した消去例2のように、消去動作時にA−B間に電流が一方向で流れる場合、その電流により発生した磁場印加により、記録層13の磁化を一方向に揃えることも可能である。この場合は、磁性リセット動作は省略してもよい。
[3−6]メモリセルの構造
図15を用いて、本実施形態の磁気抵抗素子10を含むメモリセルMCの構造について説明する。
図15に示すように、半導体基板1上にゲート電極2が形成され、このゲート電極2の両側にソース/ドレイン拡散層3a,3bが形成される。一方のソース/ドレイン拡散層3aには、コンタクトを介して配線4が接続され、他方のソース/ドレイン拡散層3bには、コンタクト22を介して磁気抵抗素子10が接続され、さらにコンタクト23を介して配線5が接続されている。また、配線17には、配線6が接続されている。
[3−7]効果
上記第2実施形態によれば、上記第1実施形態と同様の効果を得ることができる。
さらに、第2実施形態では、読み出し時に、電流を電荷蓄積層15に流れないように、書き込み時と異なる方向に流す。これにより、読み出し動作中に電荷蓄積層15の電荷量が変化することを防止できる。さらに、電荷蓄積層15を分離する絶縁層14,20,21にストレスがかかることを抑制でき、電荷蓄積層15の電荷保持力を向上することができる。
[4]第3実施形態
第3実施形態は、上記第2実施形態と同様、読み出し時と書き込み時の電流を異なる方向に流すために、電荷蓄積層15を半導体基板1内に埋め込んだ例である。
[4−1]磁気抵抗素子の構造
図16を用いて、第3実施形態に係る磁気抵抗素子10について説明する。
図16に示すように、第3実施形態の磁気抵抗素子10は、半導体基板1内に溝9を形成し、この溝9内に絶縁層24を介して電荷蓄積層15が埋め込まれている。半導体基板1及び電荷蓄積層15上には、絶縁層14、記録層13、非磁性層12、参照層11、絶縁層19、配線17が順に積層されている。この絶縁層14、記録層13、非磁性層12、参照層11、絶縁層19及び配線17からなる積層部は、電荷蓄積層15より大きく形成されている。記録層13の膜面に対して水平な方向の長さは、電荷蓄積層15の長さより長く、積層部の下端部には、記録層13と電荷蓄積層15とが対向しない隙間25a,25bが形成されている。
[4−2]書き込み動作
図17(a)を用いて、磁気抵抗素子10にデータを書き込む方法について説明する。
図17(a)に示すように、書き込み動作時、磁気抵抗素子10において、例えば、A,C側を0V、B側を10Vにセットし、磁気抵抗素子10に電圧を印加する。印加された電圧により、B側からA側に電流が流れ、逆にA側からB側に電子の流れが生じる。また、印加された電圧により、第1絶縁層14を介して電荷蓄積層15に接する記録層13のキュリー温度Tcが変化し、かつ、磁気抵抗素子10を流れているトンネル電流の一部が電荷蓄積層15に蓄積される。
そして、磁気抵抗素子10への電圧印加が終了した後も、電荷蓄積層15内の蓄積電荷により、磁気抵抗素子10に電位を印加した状態が保持される。つまり、記録層13のキュリー温度Tcが変化し、強磁性状態から常磁性状態に相転移させた状態が保持され、記録層13のスピンが消失する。これにより、磁気抵抗素子10は、スピン単層状態となる。
[4−3]読み出し動作
図17(b)を用いて、磁気抵抗素子10に記録されたデータを読み出す方法について説明する。
図17(b)に示すように、例えば、A,B側を0V、C側を10Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、印加された電圧により、A,B側からC側に隙間25a,25bを通って電子が流れる。つまり、読み出し時、電荷蓄積層15には電流は流れない。
このような読み出し動作では、参照層11及び記録層13のスピンの向きが同じである平行状態の場合は、低抵抗状態となる。一方、電荷蓄積層15に電荷が溜まり、記録層13のスピンが消失し、スピン単層になっている場合は、高抵抗状態となる。この抵抗差を検出することにより、データが記録されているか否かを判別することができる。
尚、読み出し時、電流を流す方向は反対でもよい。つまり、C側からA,B側に隙間25a,25bを通って電子を流してもよい。
[4−4]消去動作
図18を用いて、磁気抵抗素子10に記録されたデータを消去する方法について説明する。
図18(a)に示すように、消去例1の場合、例えば、A,B側を20V、C側を0Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、電荷蓄積層15の電荷は、印加電圧によるポテンシャル・バリアの変化により、電荷蓄積層15に隣接する絶縁層24を通って放出される。
図18(b)に示すように、消去例2の場合、例えば、A側を20V、B,C側を0Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、電荷蓄積層15の電荷は、印加電圧によるポテンシャル・バリアの変化により、電荷蓄積層15に隣接する絶縁層24を通って放出される。
このように、電荷蓄積層15の電荷が放出されると、記録層13のキュリー温度Tcがデバイス動作温度以上になり、強磁性状態に戻る。
[4−5]磁性リセット動作
図19を用いて、磁気抵抗素子10の記録層13の磁化方向をリセットする方法について説明する。
図19(a)に示すように、磁性リセット時に平行磁化配置にする場合、例えば、A,B側を20V、C側を0Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、印加された電圧により、C側からA,B側に隙間25a,25bを通って電子が流れる。これにより、記録層13の磁化方向が揃えられ、記録層13及び参照層11の磁化が平行配列になる。
図19(b)に示すように、磁性リセット時に反平行磁化配置にする場合、例えば、A,B側を0V、C側を20Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、印加された電圧により、A,B側からC側に隙間25a,25bを通って電子が流れる。これにより、記録層13の磁化方向が揃えられ、記録層13及び参照層11の磁化が反平行配列になる。
尚、上述した消去例2のように、消去動作時にA−B間に電流が一方向で流れる場合、その電流により発生した磁場印加により、記録層13の磁化を一方向に揃えることも可能である。この場合は、磁性リセット動作は省略してもよい。
[4−6]メモリセルの構造
図20を用いて、本実施形態の磁気抵抗素子10を含むメモリセルMCの構造について説明する。
図20に示すように、半導体基板1上にゲート電極2が形成され、このゲート電極2の両側にソース/ドレイン拡散層3a,3bが形成される。一方のソース/ドレイン拡散層3aには、コンタクトを介して配線4aが接続され、他方のソース/ドレイン拡散層3bには、コンタクトを介して配線4bが接続されている。さらに、半導体基板1内に溝9が形成され、この溝9内に絶縁層24を介して電荷蓄積層15が埋め込まれている。ここで、溝9は、ソース/ドレイン拡散層3bを貫通するように形成され、電荷蓄積層15の底面は、ソース/ドレイン拡散層3bの底面よりも下方に位置している。半導体基板1及び電荷蓄積層15上には、絶縁層14、記録層13、非磁性層12、参照層11、絶縁層19、配線17が順に積層されている。
[4−7]効果
上記第3実施形態によれば、上記第1及び第2実施形態と同様の効果を得ることができる。
さらに、第3実施形態では、電荷蓄積層15を半導体基板11内に形成している。これにより、小さなスペースに比較的大きな電荷量を溜め易い構造を作ることが容易になる、比較的大きな電流を流すことも可能なので、高速記録が容易になる、膜の積層数を減らすことができ、また素子全体のアスペクト比を小さくできる等の効果も得られる。
[5]第4実施形態
第4実施形態は、第3実施形態の変形例であり、SOI基板を用いている。
[5−1]磁気抵抗素子の構造
図21を用いて、第4実施形態に係る磁気抵抗素子10について説明する。
図21に示すように、第4実施形態では、半導体基板1a及び半導体層1bに挟まれた埋め込み絶縁層8で構成されたSOI基板を用いる。半導体層1b内には、埋め込み絶縁膜8の表面を露出する溝9が形成され、この溝9内に絶縁層24を介して電荷蓄積層15が埋め込まれている。
半導体層1b及び電荷蓄積層15上には、絶縁層14、記録層13、非磁性層12、参照層11、絶縁層19、配線17が順に積層されている。この絶縁層14、記録層13、非磁性層12、参照層11、絶縁層19及び配線17からなる積層部は、電荷蓄積層15より大きく形成されている。記録層13の膜面に対して水平な方向の長さは、電荷蓄積層15の長さより長く、積層部の下端部には、記録層13と電荷蓄積層15とが対向しない隙間25a,25bが形成されている。
[5−2]書き込み動作
図22(a)を用いて、磁気抵抗素子10にデータを書き込む方法について説明する。
図22(a)に示すように、書き込み動作時、磁気抵抗素子10において、例えば、A,C側を0V、B側を10Vにセットし、磁気抵抗素子10に電圧を印加する。印加された電圧により、B側からA側に電流が流れ、逆にA側からB側に電子の流れが生じる。また、印加された電圧により、第1絶縁層14を介して電荷蓄積層15に接する記録層13のキュリー温度Tcが変化し、かつ、磁気抵抗素子10を流れているトンネル電流の一部が電荷蓄積層15に蓄積される。
そして、磁気抵抗素子10への電圧印加が終了した後も、電荷蓄積層15内の蓄積電荷により、磁気抵抗素子10に電位を印加した状態が保持される。つまり、記録層13のキュリー温度Tcが変化し、強磁性状態から常磁性状態に相転移させた状態が保持され、記録層13のスピンが消失する。これにより、磁気抵抗素子10は、スピン単層状態となる。
[5−3]読み出し動作
図22(b)を用いて、磁気抵抗素子10に記録されたデータを読み出す方法について説明する。
図22(b)に示すように、例えば、A,B側を0V、C側を10Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、印加された電圧により、A,B側からC側に隙間25a,25bを通って電子が流れる。つまり、読み出し時、電荷蓄積層15には電流は流れない。
このような読み出し動作では、参照層11及び記録層13のスピンの向きが同じである平行状態の場合は、低抵抗状態となる。一方、電荷蓄積層15に電荷が溜まり、記録層13のスピンが消失し、スピン単層になっている場合は、高抵抗状態となる。この抵抗差を検出することにより、データが記録されているか否かを判別することができる。
尚、読み出し時、電流を流す方向は反対でもよい。つまり、C側からA,B側に隙間25a,25bを通って電子を流してもよい。
[5−4]消去動作
図23を用いて、磁気抵抗素子10に記録されたデータを消去する方法について説明する。
図23(a)に示すように、消去例1の場合、例えば、A,B側を20V、C側を0Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、電荷蓄積層15の電荷は、印加電圧によるポテンシャル・バリアの変化により、電荷蓄積層15に隣接する絶縁層24を通って放出される。
図23(b)に示すように、消去例2の場合、例えば、A側を20V、B,C側を0Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、電荷蓄積層15の電荷は、印加電圧によるポテンシャル・バリアの変化により、電荷蓄積層15に隣接する絶縁層24を通って放出される。
このように、電荷蓄積層15の電荷が放出されると、記録層13のキュリー温度Tcがデバイス動作温度以上になり、強磁性状態に戻る。
[5−5]磁性リセット動作
図24を用いて、磁気抵抗素子10の記録層13の磁化方向をリセットする方法について説明する。
図24(a)に示すように、磁性リセット時に平行磁化配置にする場合、例えば、A,B側を20V、C側を0Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、印加された電圧により、C側からA,B側に隙間25a,25bを通って電子が流れる。これにより、記録層13の磁化方向が揃えられ、記録層13及び参照層11の磁化が平行配列になる。
図24(b)に示すように、磁性リセット時に反平行磁化配置にする場合、例えば、A,B側を0V、C側を20Vにセットし、磁気抵抗素子10に電圧を印加する。これにより、印加された電圧により、A,B側からC側に隙間25a,25bを通って電子が流れる。これにより、記録層13の磁化方向が揃えられ、記録層13及び参照層11の磁化が反平行配列になる。
尚、上述した消去例2のように、消去動作時にA−B間に電流が一方向で流れる場合、その電流により発生した磁場印加により、記録層13の磁化を一方向に揃えることも可能である。この場合は、磁性リセット動作は省略してもよい。
[5−6]メモリセルの構造
図25を用いて、本実施形態の磁気抵抗素子10を含むメモリセルMCの構造について説明する。
図25に示すように、半導体基板1上にゲート電極2が形成され、このゲート電極2の両側にソース/ドレイン拡散層3a,3bが形成される。一方のソース/ドレイン拡散層3aには、コンタクトを介して配線4aが接続され、他方のソース/ドレイン拡散層3bには、コンタクトを介して配線4bが接続されている。さらに、ソース/ドレイン拡散層3b内に埋め込み絶縁層8を露出する溝9が形成され、この溝9内に絶縁層24を介して電荷蓄積層15が埋め込まれている。半導体基板1及び電荷蓄積層15上には、絶縁層14、記録層13、非磁性層12、参照層11、絶縁層19、配線17が順に積層されている。
[5−7]効果
上記第4実施形態によれば、上記第1乃至第3実施形態と同様の効果を得ることができる。
さらに、第4実施形態では、SOI基板を用いており、電荷蓄積層15の下に埋め込み絶縁層8が設けられている。このため、書き込み動作時に、電流が電荷蓄積層15の下を通ることを防止でき、電荷蓄積層15内により効率的に電荷を溜めることができる。
[6]その他の実施形態
上記各実施形態の磁気抵抗素子10は、種々変更可能である。参照層11は、1つの材料系から構成される1つの層で構成されることに限定されず、複数層の磁性層を用いて形成してもよい。例えば、図26(a)及び(b)に示すように、参照層11が第1参照層11Aと第2参照層11Bの2層で構成されてもよい。尚、図26(a)及び(b)では、消去動作を示しており、矢印は、消去時における電子流方向を示している。
また、上記各実施形態では、電荷蓄積層15に電子を蓄積させる例を説明したが、電荷蓄積層15に正孔を蓄積させてもよい。つまり、拡散層の多数キャリア(主になるキャリア)が電子ではなく、正孔の場合(アクセプタを拡散した場合)は、正孔を電荷蓄積層15に注入及び放出することになる。尚、正孔の場合は、上記各実施形態で説明した電流の向きは反対になる。
[7]磁気抵抗素子の適用例
上記各実施形態に係る磁気抵抗素子10の適用例について説明する。
ここでは、磁気メモリとしての磁気ランダムアクセスメモリ(magnetic random access memory:MRAM)及びプローブメモリ(probe memory)の例と、リコンフィギャブル(re-configurable)なロジック回路を実現するためのスピンFET(field effect transistor)の例について述べる。
尚、以下で説明する書き込み動作は、電流方向を適宜変更し、上述した消去動作、磁性リセット動作に適用することも可能である。
[7−1]磁気ランダムアクセスメモリ
上記各実施形態に係る磁気抵抗素子10を磁気ランダムアクセスメモリに適用するに当たっては、メモリセルアレイの種類又は構造に制限を受けることはない。以下では、スピン注入書き込み方式等で用いられる1トランジスタ−1MTJ(magneto tunnel junction)タイプを代表例とする。
[7−1−1]回路構造
図27は、上記各実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの回路構造を示している。
メモリセルアレイ31は、アレイ状に配置される複数のメモリセルMC1,MC2,MC3,MC4から構成される。メモリセルMC1,MC2,MC3,MC4は、それぞれ、直列接続された磁気抵抗素子10とMOSトランジスタTRとから構成される。
MOSトランジスタTRのゲートは、ワード線WL(i),WL(i+1)に接続される。ワード線WL(i),WL(i+1)は、X方向に延び、その一端は、ロウ選択スイッチとしてのMOSトランジスタRSWを経由して、ワード線ドライバ32に接続される。
MOSトランジスタRSWのゲートには、読み出し/書き込み時に、メモリセルアレイ31の1つのロウを選択するためのロウ選択信号RSL(i),RSL(i+1)が入力される。
ワード線ドライバ32は、選択された1つのロウ内のワード線をドライブする。例えば、ワード線WL(i)が選択される場合、ワード線WL(i)の電位を“H”にし、ワード線WL(i)に接続されるMOSトランジスタTRをオンにする。
メモリセルMC1,MC2,MC3,MC4を構成する磁気抵抗素子10の一端は、ビット線BLu(j),BLu(j+1)に接続される。
ビット線BLu(j),BLu(j+1)は、X方向に交差するY方向に延び、その一端は、カラム選択スイッチとしてのMOSトランジスタCSWuを経由して、ビット線ドライバ/シンカー33に接続される。
MOSトランジスタCSWuのゲートには、読み出し/書き込み時に、メモリセルアレイ31の1つのカラムを選択するためのカラム選択信号CSLu(j),CSLu(j+1)が入力される。
メモリセルMC1,MC2,MC3,MC4を構成するMOSトランジスタTRの一端は、ビット線BLd(j),BLd(j+1)に接続される。
ビット線BLd(j),BLd(j+1)は、Y方向に延び、その一端は、カラム選択スイッチとしてのMOSトランジスタCSWdを経由して、ビット線ドライバ/シンカー34に接続される。
MOSトランジスタCSWdのゲートには、書き込み時に、メモリセルアレイ31の1つのカラムを選択するためのカラム選択信号CSLd(j),CSLd(j+1)が入力される。
また、ビット線BLd(j),BLd(j+1)の一端は、カラム選択スイッチとしてのMOSトランジスタCSWrを経由して、共通読み出し線RLに接続され、共通読み出し線RLは、センスアンプS/Aに接続される。
MOSトランジスタCSWrのゲートには、読み出し時に、メモリセルアレイ31の1つのカラムを選択するためのカラム選択信号CSLr(j),CSLr(j+1)が入力される。
センスアンプS/Aは、参照電位Vrefに基づいて、選択されたメモリセルMC内の磁気抵抗素子10のデータ値を判定し、これを出力信号DATAとして出力する。
ここで、ビット線ドライバ/シンカー33,34は、選択された1つのカラム内のビット線に書き込み/消去電流IP/Eを流すために設けられる。
磁気抵抗素子10の磁化状態がスピン単層のときを例えば“1”とし、スピン積層(反平行)のときを例えば“0”とアサイン(assign)する。
メモリセルMC1に“1”を書き込む場合、ロウ選択信号RSL(i)を“H”にし、ワード線WL(i)を“H”にして、メモリセルMC1内のMOSトランジスタTRをオンにする。
また、カラム選択信号CSLu(j),CSLd(j)を“H”にし、ビット線ドライバ/シンカー33から、メモリセルMC1を経由して、ビット線ドライバ/シンカー34に向かう書き込み/消去電流IP/Eを流す。この時、メモリセルMC1内の磁気抵抗素子10では、電荷蓄積層15の蓄積電荷により記録層13のスピンが消失し、スピン単層となる。これにより、“1”が書き込まれる。
また、メモリセルMC1に“0”を書き込む場合、同様に、ロウ選択信号RSL(i)を“H”にし、ワード線WL(i)を“H”にして、メモリセルMC1内のMOSトランジスタTRをオンにする。
また、カラム選択信号CSLu(j),CSLd(j)を“H”にし、ビット線ドライバ/シンカー34から、メモリセルMC1を経由して、ビット線ドライバ/シンカー33に向かう書き込み/消去電流IP/Eを流す。この時、メモリセルMC1内の磁気抵抗素子10では、電荷蓄積層15内の電荷が放出され、スピン偏極された電子により磁化状態が反平行となる。これにより、“0”が書き込まれる。
読み出しに関しては、例えば、センスアンプS/Aとビット線ドライバ/シンカー33を用いて実行する。
例えば、メモリセルMC1のデータを読み出す場合、ロウ選択信号RSL(i)を“H”にし、ワード線WL(i)を“H”にして、メモリセルMC1内のMOSトランジスタTRをオンにする。
また、カラム選択信号CSLu(j)を“H”にし、ビット線BLu(j)をビット線ドライバ/シンカー33に電気的に接続し、カラム選択信号CSLr(j)を“H”にし、ビット線BLd(j)をセンスアンプS/Aに電気的に接続する。
ビット線ドライバ/シンカー33は、例えば、ビット線BLu(j)の一端を接地点に接続し、センスアンプS/Aは、メモリセルMC1に読み出し電流を供給する。センスアンプS/Aは、読み出し電流がメモリセルMC1内の磁気抵抗素子10に流れるときの抵抗値を検出し、それに記憶されたデータ値を判定する。
[7−1−2]デバイス構造
図28乃至図31は、図27のメモリセルMC1,MC2,MC3,MC4のデバイス構造の例を示している。
メモリセルは、MOSトランジスタTRと上記各実施形態に係る磁気抵抗素子(磁気抵抗効果素子)10とから構成される。
MOSトランジスタTRは、半導体基板41上に形成される。MOSトランジスタTRのゲート電極は、ワード線WL(i)としてX方向(紙面に直交する方向)に延びる。
MOSトランジスタTRの2つのソース/ドレイン拡散層の一方は、下部ビット線BLd(j)に接続され、他方は、磁気抵抗素子10の一端(下面)に接続される。磁気抵抗素子10の他端(上面)は、上部ビット線BLu(j)に接続される。
上部ビット線BLu(j)及び下部ビット線BLd(j)は、それぞれY方向に延びる。
磁気抵抗素子10は、半導体基板41側から、例えば、参照層11、非磁性層12、記録層13、第1絶縁層14、電荷蓄積層15、第2絶縁層16の順序で積層される。尚、磁気抵抗素子10については、この積層順が逆になった構造でもよい。
このようなデバイス構造のメモリセルにおいて、図28に示すように、“1”−書き込み時には、図27のビット線ドライバ/シンカー33内の電流源から、上部ビット線BLu(j)→磁気抵抗素子10→下部ビット線BLd(j)という経路を経て、接地点に向かって書き込み/消去電流IP/Eを流す。
この時、磁気抵抗素子10の内部では、電子流は、参照層11から記録層13に向かって流れ、電荷蓄積層15に電荷が蓄積される。これにより、記録層13のスピンが消失し、スピン単層状態となる。
また、図29に示すように、“0”−書き込み時には、図27のビット線ドライバ/シンカー34内の電流源から、下部ビット線BLd(j)→磁気抵抗素子10→上部ビット線BLu(j)という経路を経て、接地点に向かって書き込み/消去電流IP/Eを流す。
この時、磁気抵抗素子10の内部では、電子流は、記録層13から参照層11に向かって流れ、電荷蓄積層15内の電荷が放出される。また、電子流を記録層13から参照層11に向かって流すことで、記録層13の磁化は、参照層11の磁化に対して反平行状態になる。
読み出し時には、図30及び図31に示すように、例えば、センスアンプS/Aから磁気抵抗素子10を経由して接地点に向かって読み出し電流Irを流す。読み出し電流Irが磁気抵抗素子10に流れるとき、センスアンプS/Aの入力電位は、磁気抵抗素子10の状態によって変化する。
例えば、図30に示すように、磁気抵抗素子10に“1”−データが記憶されているとき、磁気抵抗素子10の抵抗値は、小さくなっており(スピン単層状態)、センスアンプS/Aの入力電位は、参照電位Vrefよりも低くなる。
従って、センスアンプS/Aは、出力信号DATAとして“1”を出力する。
また、図31に示すように、磁気抵抗素子10に“0”−データが記憶されているとき、磁気抵抗素子10の抵抗値は、大きくなっており(反平行状態)、センスアンプS/Aの入力電位は、参照電位Vrefよりも高くなる。
従って、センスアンプS/Aは、出力信号DATAとして“0”を出力する。
尚、本例では、読み出し電流Irの向きは、下部ビット線BLd(j)から上部ビット線BLu(j)に向かう方向であるが、これと逆向き、即ち、上部ビット線BLu(j)から下部ビット線BLd(j)に向かう方向にしてもよい。また、読み出し方法については、本例とは異なる方法を採用してもよい。
読み出し電流Irの値は、読み出し時におけるディスターブを抑制するため、書き込み/消去電流IP/Eの値よりも十分に小さくする。具体的には、読み出し電流Irの値は、磁化反転の臨界電流Icよりも小さくすればよい。
本例では、磁気抵抗素子10の磁化状態がスピン単層のときを“1”とし、反平行のときを“0”とアサインしたが、その逆であってもよい。また、磁気抵抗素子10の磁化状態がスピン単層のときを“1”とし、平行のときを“0”とアサインしてもよいし、その逆であってもよい。
読み出しに関しては、MR(magneto-resistive)比を大きくして高信号出力を得るために、トンネルバリア層を、高抵抗材料、例えば、アルミナや、MgO等の絶縁材料から構成するのが好ましい。
また、このようなトンネルバリア層に代えて、絶縁材料に設けられた多数のホール内にCuや磁性体等を埋め込んだCPP−CPP−MR材料又はナノコンタクトMR材料を、記録層13と参照層11との間の非磁性層12として採用すれば、読み出しに関しては、さらに好都合である。
メモリセルを構成するMOSトランジスタTRは、選択スイッチとしての機能を有していれば、バイポーラトランジスタ、ダイオード等の素子に代えても問題はない。
[7−1−3]磁気抵抗素子のレイアウト
磁気抵抗素子10のレイアウトについては、メモリセルアレイの構造との関連も含め、様々なタイプを想定できる。
図28乃至図31のメモリセルアレイは、メモリセルが1つのトランジスタと1つの磁気抵抗素子とから構成される1トランジスタ−1MTJタイプである。この場合、1つのメモリセルに対して、独立した1つの磁気抵抗素子10が割り当てられる。
これに対し、図32に示すように、1トランジスタ−1MTJタイプのメモリセルアレイにおいて、磁気抵抗素子10を、非磁性材料により分離された複数の磁性粒子(多結晶構造)の集合体から構成し、全てのメモリセルの磁気抵抗素子10を一体化してもよい。
この場合、磁気抵抗素子10は、半導体基板41の上部にベタに形成されるため、製造プロセスが簡略化され、製造コストの低下を実現できる。
このような構造においても、磁気抵抗素子10は、複数の磁性粒子の集合体からなり、磁性粒子ごとに磁化方向を決定できるため、プラグa,bの間の領域の磁化のみを選択的に変えることが可能である。
従って、磁気メモリとしての機能は、図28乃至図31の構造の磁気メモリと何ら変わることはない。
図33乃至図35のメモリセルアレイは、クロスポイントタイプである。
図33の構造では、図28乃至図31の構造と同様に、1つのメモリセルに対して、独立した1つの磁気抵抗素子10が割り当てられる。
また、図34の構造では、ビット線BL(j),BL(j+1)の直下に、ビット線BL(j),BL(j+1)に沿うように磁気抵抗素子10がレイアウトされる。この場合、磁気抵抗素子10は、ビット線BL(j),BL(j+1)の加工と同時に加工されるため、製造プロセスが簡略化され、製造コストの低下を実現できる。
図35の構造では、磁気抵抗素子10は、ワード線WL(i),BL(i+1)とビット線BL(j),BL(j+1)との間の領域にベタに形成される。この場合、磁気抵抗素子10の加工を省略することができるため、製造プロセスが簡略化され、製造コストの低下を実現できる。
図34及び図35の構造においても、磁気抵抗素子10は、複数の磁性粒子の集合体からなり、磁性粒子ごとに磁化方向を決定できるため、ワード線WL(i),BL(i+1)とビット線BL(j),BL(j+1)との交差部の磁化のみを選択的に変えることが可能である。
従って、磁気メモリとしての機能は、図33乃至図35の全てのクロスポイントタイプ磁気メモリにおいて同じである。
[7−2]プローブメモリ
プローブメモリは、現在のメモリに比べて記録密度を飛躍的に向上できる可能性を持つ次世代メモリである。
プローブメモリは、記録媒体の上部に、例えば、カンチレバー状のプローブを有し、記録媒体とプローブとの位置関係を制御することでアクセス動作を行う。特に、MEMS(micro electro mechanical systems)技術を使えば、半導体チップ上に、記録媒体とプローブを混載することも可能であり、事実、ミリピード(Millipede)等、具体的なものも提案されている。
上記各実施形態における磁気抵抗素子10をこのようなプローブメモリの記録媒体として使用すれば、プローブメモリの実用化に貢献できる。
[7−2−1]基本構造
図36は、プローブメモリの基本構造を示している。
絶縁基板51上には、導電層52が形成され、導電層52上には、アレイ状に上記各実施形態に係る複数の磁気抵抗素子10が配置される。各々の磁気抵抗素子10は、例えば、参照層11、非磁性層12、記録層13、第1絶縁層14、電荷蓄積層15、第2絶縁層16、配線18からなる積層構造を有する。複数の磁気抵抗素子10の間のスペースは、絶縁層56により満たされる。
このような磁気抵抗素子10のアレイは、「パターンド(patterned)媒体」と称される。
パターンド媒体上には、例えば、カンチレバー状のプローブ57が配置される。プローブ57の形状については、特に、制限されることはなく、針状等であってもよいが、カンチレバー状にする場合には、例えば、MEMS技術により半導体チップ上にプローブを作り込む場合に有利である。
プローブ57の位置は、位置制御装置58により制御される。例えば、位置制御装置58は、プローブ57を2次元(x,y)又は3次元(x,y,z)で駆動し、これによりアクセス動作を行う。プローブ57は、パターンド媒体の上面に常に接触していてもよいし、常に一定距離だけ離れていてもよい。
読み出し/書き込み回路59は、読み出し時に、読み出し電流を磁気抵抗素子10に流し、磁気抵抗素子10に記憶されたデータを読み出す。また、読み出し/書き込み回路59は、書き込み時に、書き込みデータに応じた向きの書き込み/消去電流を磁気抵抗素子10に流し、磁気抵抗素子10の磁化状態を制御する。
このようなプローブメモリにおいて、“1”−書き込み時には、位置制御装置58は、アドレス信号に基づいて、パターンド媒体とプローブ57との相対的位置を決定し、読み出し/書き込み回路59は、導電層52からプローブ57に向かう方向に書き込み/消去電流IP/Eを流す。
この時、磁気抵抗素子10の内部では、電子流は、記録層13から参照層11に向かって流れるため、記録層13の磁化は、参照層11の磁化に対して反平行になる。
また、“0”−書き込み時には、位置制御装置58は、アドレス信号に基づいて、パターンド媒体とプローブ57との相対的位置を決定し、読み出し/書き込み回路59は、プローブ57から導電層52に向かう方向に書き込み/消去電流IP/Eを流す。
この時、磁気抵抗素子10の内部では、電子流は、参照層11から記録層13に向かって流れる。この際、電荷蓄積層15の蓄積電荷により、記録層13のスピンは消失し、スピン単層状態となる。
読み出し時には、位置制御装置58は、アドレス信号に基づいて、パターンド媒体とプローブ57との相対的位置を決定し、読み出し/書き込み回路59は、磁気抵抗素子10に読み出し電流Irを供給する。
読み出し電流Irの向きについては制約されることはないが、読み出し電流Irの値については、読み出し時におけるディスターブを抑制するため、書き込み/消去電流IP/Eの値よりも十分に小さくする。具体的には、読み出し電流Irの値は、磁化反転の臨界電流Icよりも小さくする。
尚、本例では、磁気抵抗素子10の磁化状態が反平行のときを“1”とし、スピン単層のときを“0”とアサインしたが、その逆であってもよい。また、磁気抵抗素子10の磁化状態が平行のときを“1”とし、スピン単層のときを“0”とアサインしてもよいし、その逆であってもよい。
読み出しに関しては、MR比を大きくして高信号出力を得るために、非磁性層12をトンネルバリア層(例えば、アルミナや、MgO等の絶縁材料)とするのが好ましい。
また、このようなトンネルバリア層に代えて、絶縁材料に設けられた多数のホール内にCuや磁性体等を埋め込んだCPP−CPP−MR材料又はナノコンタクトMR材料を、記録層13と参照層11との間の非磁性層12として採用すれば、読み出しに関しては、さらに好都合である。
ここで、図36の例では、パターンド媒体の位置を固定し、位置制御装置58によりプローブ57の位置を制御するシステムになっているが、パターンド媒体とプローブ57との相対的位置の制御が可能であれば、プローブ57及び絶縁基板51のどちらを駆動しても構わない。
例えば、図37に示すように、位置制御装置58A,58Bにより、パターンド媒体とプローブとの相対的位置を制御することもできる。
又はドディスクドライブのように、絶縁基板51を回転させ、プローブ57を直線的に駆動することによりアクセス動作を行ってもよい。
図38及び図39は、図36のプローブメモリの変形例である。
図38のプローブメモリは、参照層11と非磁性層12を全ての磁気抵抗素子10で共有している。この場合、参照層11と非磁性層12は、導電層52上にベタに形成され、記録層13から上の積層をパターニングすればよいため、製造プロセスの簡易化と素子特性の向上を実現できる。
図39のプローブメモリは、パターンド媒体の上面を保護層60により覆っている。保護層60は、例えば、極薄の絶縁体から構成される。この場合、プローブ57が磁気抵抗素子10に直に接触することがないため、磁気抵抗素子10の信頼性と読み出し/書き込み回数の向上を実現できる。
尚、保護層60の代わりに、プローブ57を磁気抵抗素子10から一定距離だけ離し、プローブ57と磁気抵抗素子10との間にスペースを設けてもよい。また、保護層60を設けると共に、プローブ57を保護層60から一定距離だけ離すようにしてもよい。
[7−2−2]マルチプローブ構造
高記録密度化に適したマルチプローブ構造のプローブメモリの例について説明する。
図40は、上記各実施形態に係るプローブメモリの回路構造を示している。
ブロックBK11,・・・BKijは、マトリックス状に配置される。ブロックBK11,・・・BKijは、それぞれ、物理的に分離されていてもよいし、一体化されていてもよい。ブロックBK11,・・・BKijの各々は、例えば、図35に示すように、複数の磁気抵抗素子からなるパターンド媒体から構成される。
ブロックBK11,・・・BKijが、全体として32個×32個のマトリックス状に配置され、ブロックBK11,・・・BKijの各々が、32個×32個の磁気抵抗素子から構成される場合、1つのブロックの記憶容量としては、1キロビット、プローブメモリとしては、1メガビットの記憶容量となる。
プローブ57は、ブロックBK11,・・・BKijと同様にマトリックス状に配置され、プローブ57とブロックBKijとが一対一に対応する。
プローブ57は、MOSトランジスタTRを経由して、ビット線BLu(1),・・・BLu(j)に接続される。
MOSトランジスタTRのゲートは、ワード線WL(1),・・・WL(i)に接続される。ワード線WL(1),・・・WL(i)は、X方向に延び、その一端は、ロウ選択スイッチとしてのMOSトランジスタRSWを経由して、ワード線ドライバ32に接続される。
MOSトランジスタRSWのゲートには、読み出し/書き込み時に、ブロックBK11,・・・BKijの1つを選択するためのロウ選択信号RSL(1),・・・RSL(i)が入力される。
ワード線ドライバ32は、選択された1つのロウ内のワード線をドライブする。例えば、ワード線WL(1)が選択される場合、ワード線WL(1)の電位を“H”にし、ワード線WL(1)に接続されるMOSトランジスタTRをオンにする。
ビット線BLu(1),・・・BLu(j)は、Y方向に延び、その一端は、カラム選択スイッチとしてのMOSトランジスタCSWuを経由して、ビット線ドライバ/シンカー33に接続される。
MOSトランジスタCSWuのゲートには、読み出し/書き込み時に、ブロックBK11,・・・BKijの1つを選択するためのカラム選択信号CSLu(1),・・・CSLu(j)が入力される。
ブロックBK11,・・・BKijの一端(図38の導電層52に相当)は、ビット線BLd(1),・・・BLd(j)に接続される。
ビット線BLd(1),・・・BLd(j)は、Y方向に延び、その一端は、カラム選択スイッチとしてのMOSトランジスタCSWdを経由して、ビット線ドライバ/シンカー34に接続される。
MOSトランジスタCSWdのゲートには、書き込み時に、ブロックBK11,・・・BKijの1つを選択するためのカラム選択信号CSLd(1),・・・CSLd(j)が入力される。
また、ビット線BLd(1),・・・BLd(j)の一端は、カラム選択スイッチとしてのMOSトランジスタCSWrを経由して、共通読み出し線RLに接続され、共通読み出し線RLは、センスアンプS/Aに接続される。
MOSトランジスタCSWrのゲートには、読み出し時に、ブロックBK11,・・・BKijの1つを選択するためのカラム選択信号CSLr(1),・・・CSLr(j)が入力される。
センスアンプS/Aは、参照電位Vrefに基づいて、選択されたブロックBKij内の選択された磁気抵抗素子のデータ値を判定し、これを出力信号DATAとして出力する。
ここで、ビット線ドライバ/シンカー33,34は、選択された1つのブロックBKij内の選択された磁気抵抗素子に書き込み/消去電流IP/Eを流すために設けられる。
磁気抵抗素子の磁化状態が反平行のときを“1”とし、スピン単層のときを“0”とアサインする。
ブロックBK11内の磁気抵抗素子に“1”を書き込む場合、ロウ選択信号RSL(1)を“H”にし、ワード線WL(1)を“H”にして、ブロックBK11に対応するMOSトランジスタTRをオンにする。
また、カラム選択信号CSLu(1),CSLd(1)を“H”にし、ビット線ドライバ/シンカー33から、ブロックBK11内の磁気抵抗素子を経由して、ビット線ドライバ/シンカー34に向かう書き込み/消去電流IP/Eを流す。この時、ブロックBK11内の磁気抵抗素子の磁化状態はスピン単層となり、“1”が書き込まれる。
ブロックBK11内の磁気抵抗素子に“0”を書き込む場合、ロウ選択信号RSL(1)を“H”にし、ワード線WL(1)を“H”にして、ブロックBK11に対応するMOSトランジスタTRをオンにする。
また、カラム選択信号CSLu(1),CSLd(1)を“H”にし、ビット線ドライバ/シンカー34から、ブロックBK11内の磁気抵抗素子を経由して、ビット線ドライバ/シンカー33に向かう書き込み/消去電流IP/Eを流す。この時、ブロックBK11内の磁気抵抗素子の磁化状態は反平行となり、“0”が書き込まれる。
読み出しに関しては、例えば、センスアンプS/Aとビット線ドライバ/シンカー33を用いて実行する。
例えば、ブロックBK11内の磁気抵抗素子のデータを読み出す場合、ロウ選択信号RSL(1)を“H”にし、ワード線WL(1)を“H”にして、ブロックBK11に対応するMOSトランジスタTRをオンにする。
また、カラム選択信号CSLu(1)を“H”にし、ビット線BLu(1)をビット線ドライバ/シンカー33に電気的に接続し、カラム選択信号CSLr(1)を“H”にし、ビット線BLd(1)をセンスアンプS/Aに電気的に接続する。
ビット線ドライバ/シンカー33は、例えば、ビット線BLu(1)の一端を接地点に接続し、センスアンプS/Aは、ブロックBK11内の磁気抵抗素子に読み出し電流を供給する。センスアンプS/Aは、読み出し電流が磁気抵抗素子に流れるときの抵抗値を検出し、それに記憶されたデータ値を判定する。
図41は、マルチプローブ構造のプローブメモリのデバイス構造の一例を示している。
このプローブメモリでは、半導体チップ61の中央部に記録媒体としてのパターンド媒体がベタに形成され、かつ、パターンド媒体が複数のブロックBKに区分けされている。複数のブロックBK上には、複数のブロックBKに対応して複数のプローブ57が配置される。
半導体チップ61の周辺部には、例えば、図36の位置制御装置58が形成されるサーボ領域62と、図36の読み出し/書き込み回路59が形成される周辺回路領域63とが設けられる。
このデバイス構造は、半導体チップ61上に、図36に示す全てのシステムを搭載している。このような半導体デバイスは、MEMS技術を使うことにより可能となる。
[7−3]スピンFET
上記各実施形態に係る磁気抵抗素子10は、スピンFETに適用することも可能である。
スピンFETは、それ自体を磁気メモリのメモリセルとして使用できると共に、リコンフィギャブル(re-configurable)なロジック回路の構成要素として注目されている。
図42は、スピンFETのデバイス構造の一例を示している。
半導体基板70内には、強磁性層から構成されるソース/ドレイン領域が形成される。ソース/ドレイン領域の一つは、磁化方向が変化する記録層(F)13であり、他の一つは、参照層(P)11である。参照層11の磁化は、反強磁性層(A)75により固着される。
半導体基板70と記録層13との間及び半導体基板70と参照層11との間には、非磁性層(トンネルバリア層)12Aが形成される。また、記録層13と参照層11との間のチャネル領域上には、ゲート絶縁層71を介してゲート電極72が形成される。
記録層13上には、絶縁層14,16に挟まれた電荷蓄積層15が形成される。
反強磁性層75上及び絶縁層16上には、それぞれソース/ドレイン電極73,74が形成される。
ソース/ドレイン電極73は、書き込み/消去電流を発生させるためのドライバ/シンカー、即ち、PチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1に接続される。
同様に、ソース/ドレイン電極74は、書き込み/消去電流を発生させるためのドライバ/シンカー、即ち、PチャネルMOSトランジスタP2及びNチャネルMOSトランジスタN2に接続される。
このような構造のスピンFETにおいて、データ書き込みは、ゲート電極72に書き込みゲート電圧Wを与え、ソース/ドレイン領域としての記録層13のスピンを変更することにより行う。
書き込みデータの値は、書き込み/消去電流の向きにより決定され、書き込み/消去電流の向きは、制御信号A,B,C,DによるPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1,N2のオン/オフにより制御される。
例えば、ソース/ドレイン領域(記録層及び参照層)11,13の磁化状態を反平行にするときは、書き込み/消去電流をPチャネルMOSトランジスタP1からNチャネルMOSトランジスタN2に向かって流す。この時、電子流は、記録層13から参照層11に向かって流れるため、記録層13の磁化方向は、参照層11の磁化方向とは反対向きになる。
また、ソース/ドレイン領域の一方(記録層)13の磁化を消失させるときは、書き込み/消去電流をPチャネルMOSトランジスタP2からNチャネルMOSトランジスタN1に向かって流す。この時、電子流は、参照層11から記録層13に向かって流れ、電荷蓄積層15に電荷が蓄積される。これにより、記録層13の磁化が消失し、スピン単層状態となる。
尚、本例では、トンネルバリアタイプスピンFETについて説明したが、スピンFETは、トンネルバリア層12Aを有しないショットキーバリアタイプであっても構わない。
以上、上記[7]では、上記各実施形態に係る磁気抵抗素子10の3つの適用例について説明したが、上記各実施形態に係る磁気抵抗素子10は、これら以外のスピンエレクトロニクスデバイスにも適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。