WO2019131147A1 - 積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法 - Google Patents

積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法 Download PDF

Info

Publication number
WO2019131147A1
WO2019131147A1 PCT/JP2018/045742 JP2018045742W WO2019131147A1 WO 2019131147 A1 WO2019131147 A1 WO 2019131147A1 JP 2018045742 W JP2018045742 W JP 2018045742W WO 2019131147 A1 WO2019131147 A1 WO 2019131147A1
Authority
WO
WIPO (PCT)
Prior art keywords
product
fixed
variable
elements
input product
Prior art date
Application number
PCT/JP2018/045742
Other languages
English (en)
French (fr)
Inventor
竜雄 柴田
Original Assignee
Tdk株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tdk株式会社 filed Critical Tdk株式会社
Priority to JP2019562961A priority Critical patent/JP6773239B2/ja
Priority to US16/758,883 priority patent/US11449742B2/en
Priority to CN201880084232.6A priority patent/CN111512312B/zh
Publication of WO2019131147A1 publication Critical patent/WO2019131147A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/3001—Arithmetic instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G06N3/084—Backpropagation, e.g. using gradient descent
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
    • G06F2207/4802—Special implementations
    • G06F2207/4818—Threshold devices
    • G06F2207/4824—Neural networks

Definitions

  • the present invention relates to a product-sum calculator, a neuromorphic device, and a method of using the product-sum calculator.
  • Priority is claimed on Japanese Patent Application No. 2017-254662, filed Dec. 28, 2017, the content of which is incorporated herein by reference.
  • Non-Patent Document 1 an optimized learning scheme for grayscale image recognition in RRAM-based analog neuromorphic systems is known (see, for example, Non-Patent Document 1).
  • This document states that an analog neuromorphic system is developed on the basis of an assembled resistive switching memory array.
  • a novel training scheme is proposed to optimize the performance of analog systems by exploiting segmented synapse behavior.
  • this scheme is applied to grayscale image recognition.
  • research is underway to realize a neural network that mimics the nervous system using an array of resistance change elements.
  • the neuromorphic device performs a product-sum operation of adding weights from the previous stage to the next stage.
  • Non-Patent Document 1 does not discuss how to configure a bias term element.
  • the bias term element fails, the performance of the neural network may be significantly reduced. This is because, in general, the "weight" sets a value for each particular combination, while the bias term is used to bias the value across the layer.
  • the present invention when applied to a neural network, is a product-sum operation unit, a neuromorphic device, and a product capable of suppressing the performance deterioration of the neural network at the time of failure of the bias term element.
  • An object of the present invention is to provide a method of using a summing operator.
  • a product-sum operation unit includes a product operation unit and a sum operation unit, and the product operation unit includes a plurality of variable input product operation elements and a plurality of fixed input product operation elements.
  • Each of the plurality of variable input product operation elements and the plurality of fixed input product operation elements is a variable resistance element, and a variable input for inputting variable signals to the plurality of variable input product operation elements
  • a fixed input unit for inputting a signal determined for the plurality of fixed input product operation elements in synchronization with the variable signal
  • the sum operation unit including the plurality of variable input product operations
  • An output detector is provided for detecting the sum of the output from the element and the output from the plurality of fixed input product arithmetic elements.
  • the plurality of fixed input product operation elements may have a function of breaking when a failure that an output current increases occurs.
  • variable resistance element may have a write terminal, a common terminal, and a read terminal.
  • variable resistance element is a magnetoresistive element exhibiting a magnetoresistive effect
  • the magnetoresistive element has a magnetization free layer having a domain wall and a fixed magnetization direction. And the nonmagnetic layer sandwiched between the magnetization free layer and the magnetization fixed layer.
  • the product operation unit further includes another variable input product operation element and another fixed input product operation element, and the other variable input product operation element And each of the other fixed input product operation elements is the variable resistance element, the variable input unit inputs the variable signal to the other variable input product operation element, and the fixed input unit Synchronizes the variable signal with the variable signal to the other fixed input product operation element and inputs the output from the other variable input product operation element and the sum operation unit It may further comprise another output detector for detecting the sum of outputs from other fixed input product operation elements.
  • One aspect of the present invention is a neuromorphic device comprising the product-sum operation unit.
  • One embodiment of the present invention is a method of using the product-sum calculator, wherein the product-sum calculator further includes a fault diagnosis unit, and the variable input unit is the one for the plurality of variable input product calculators.
  • the output detector is configured to receive the plurality of fixed input products in a state where the variable signal is not input and the fixed input unit inputs the determined signal to the plurality of fixed input product operation elements.
  • the product-sum calculator further includes a relearning unit, and the malfunctioning product calculator is included in the plurality of fixed input product calculators.
  • the relearning unit resets the resistance value of a product operation element other than the faulty product operation element among the plurality of fixed input product operation elements. It may further include a relearning step.
  • FIG. 3 It is a figure which shows an example of a part of structure of the product-sum calculator of 1st Embodiment. It is a perspective view showing an example of a resistance change element applicable as a variable input product operation element of a product-sum operation unit of a 1st embodiment. It is a perspective view showing the 1st example of a resistance change element applicable as a fixed input product operation element of a product-sum operation unit of a 1st embodiment. It is a figure for demonstrating the change of the output current from the magnetoresistive effect element via the read-out terminal shown in FIG. 3, etc. It is a perspective view showing the 2nd example of a resistance change element applicable as a fixed input product operation element of a product-sum operation unit of a 1st embodiment.
  • FIG. 9 is a diagram for describing an example where resetting of the resistance value of the product calculator for fixed input is performed in step S33 of FIG. 8. It is a figure which shows an example of a part of structure of the product-sum calculator of 2nd Embodiment.
  • FIG. 1 is a view showing an example of the configuration of part of the product-sum operation unit 1 of the first embodiment.
  • the product-sum operation unit 1 according to the first embodiment includes a product operation unit 10, a sum operation unit 11, and an input unit 12.
  • the product calculation unit 10 includes a column 10A and a column 10B.
  • the input unit 12 includes variable input units 121A and 121B and fixed input units 122A and 122B.
  • the product calculation unit 10 includes two columns 10A and 10B, but in another example, the product calculation unit 10 includes three or more arbitrary number of columns 10A, 10B,. You may have.
  • the column 10A includes variable input product operation elements 10A1A and 10A1B and fixed input product operation elements 10A2A and 10A2B.
  • the column 10B includes variable input product operation elements 10B1A and 10B1B and fixed input product operation elements 10B2A and 10B2B.
  • FIG. 1 the example shown in FIG.
  • the column 10A includes two variable input product operation elements 10A1A and 10A1B and two fixed input product operation elements 10A2A and 10A2B, and the column 10B includes two variable input product operation elements 10B1A, although 10B1B and two fixed input product operation elements 10B2A and 10B2B are provided, in another example, the column 10A includes an arbitrary number (more than one) of variable input product operation elements other than 2 and The column 10B includes an arbitrary number (more specifically, plural) of fixed-input product arithmetic elements than two, and an arbitrary number (more than plural) of variable-input product arithmetic elements and two other than two. An arbitrary number (more specifically, a plurality) of fixed input product operation elements may be provided.
  • each of the plurality of variable input product operation elements 10A1A, 10A1B, 10B1A, 10B1B and the plurality of fixed input product operation elements 10A2A, 10A2B, 10B2A, 10B2B has a read terminal, a write terminal, and It is a resistance change element provided with a common terminal.
  • the read terminals of the variable input product arithmetic elements 10A1A and 10B1A are connected to the line L11.
  • the line L11 is connected to a variable input unit 121A that inputs variable signals to the variable input product operation elements 10A1A and 10B1A.
  • the write terminals of the variable input product arithmetic elements 10A1A and 10B1A are connected to the line L12.
  • the read terminals of the variable input product arithmetic elements 10A1B and 10B1B are connected to the line L21.
  • the line L21 is connected to a variable input unit 121B that inputs variable signals to the variable input product arithmetic elements 10A1B and 10B1B.
  • the write terminals of the variable input product arithmetic elements 10A1B and 10B1B are connected to the line L22.
  • the read terminals of the fixed input product arithmetic elements 10A2A and 10B2A are connected to the line L31.
  • the line L31 is connected to a fixed input unit 122A which inputs a fixed signal which is a signal determined for the fixed input product arithmetic elements 10A2A and 10B2A.
  • the write terminals of the fixed input product arithmetic elements 10A2A and 10B2A are connected to the line L32.
  • the read terminals of the fixed input product arithmetic elements 10A2B and 10B2B are connected to the line L41.
  • the line L41 is connected to a fixed input unit 122B which inputs a fixed signal which is a signal determined for the fixed input product arithmetic elements 10A2B and 10B2B.
  • the write terminals of the fixed input product arithmetic elements 10A2B and 10B2B are connected to the line L42.
  • the fixed signals input to the fixed input product operation elements 10A2A, 10A2B, 10B2A and 10B2B are synchronized with the variable signals input to the variable input product operation elements 10A1A, 10A1B, 10B1A and 10B1B.
  • the common terminals of the variable input product operation elements 10A1A and 10A1B and the fixed input product operation elements 10A2A and 10A2B are connected to the line M1.
  • the common terminals of the variable input product operation elements 10B1A and 10B1B and the fixed input product operation elements 10B2A and 10B2B are connected to the line M2.
  • the sum calculation unit 11 includes output detectors 11A and 11B.
  • the output detector 11A detects the total value of the outputs from the variable input product operation elements 10A1A and 10A1B and the outputs from the fixed input product operation elements 10A2A and 10A2B.
  • the output detector 11B detects the total value of the outputs from the variable input product operation elements 10B1A and 10B1B and the outputs from the fixed input product operation elements 10B2A and 10B2B.
  • the output detector 11A is disposed on the line M1.
  • the output detector 11B is disposed on the line M2.
  • the output detector 11A detects output current values from the variable input product operation elements 10A1A and 10A1B and the fixed input product operation elements 10A2A and 10A2B, and the output detector 11B for variable input The output current values from the product operation elements 10B1A and 10B1B and the fixed input product operation elements 10B2A and 10B2B are detected.
  • the output detector 11A detects the outputs of the variable input product operation elements 10A1A and 10A1B and the fixed input product operation elements 10A2A and 10A2B as electric charges, and the output detector 11B detects the variable input product operation elements
  • the outputs of 10B1A, 10B1B and fixed input product operation elements 10B2A, 10B2B may be detected as charges.
  • the variable resistance element used as the product calculation element in the present invention is an element that changes its electrical resistance reversibly with respect to external stimuli (current, voltage, magnetic field, etc.).
  • a resistance change element for example, a resistance change memory (RRAM) element, a phase change memory (PCRAM) element, an anisotropic magnetoresistance effect (AMR) element, a tunnel magnetoresistance effect (TMR) element, a giant magnetoresistance effect ( GMR) elements and the like.
  • FIG. 2 is a perspective view showing an example of a variable resistance element applicable as the variable input product operation elements 10A1A, 10A1B, 10B1A and 10B1B of the product-sum operation unit 1 according to the first embodiment.
  • the variable resistance element is the magnetoresistive element A that exhibits the magnetoresistive effect.
  • the magnetoresistive element A has a magnetization free layer A1 having a domain wall DW, a magnetization fixed layer A2 in which the magnetization direction is fixed, and a nonmagnetic layer A3.
  • the nonmagnetic layer A3 is sandwiched between the magnetization free layer A1 and the magnetization fixed layer A2.
  • the magnetization free layer A1 has a first region A11 on one side of the domain wall DW and a second region A12 on the other side of the domain wall DW.
  • a write terminal AA is provided in the first area A11.
  • a common terminal AB is provided in the second area A12.
  • the magnetization fixed layer A2 is provided with a read terminal AC.
  • the moving amount (moving distance) of the domain wall DW can be variably controlled by adjusting the magnitude and time of the write current flowing between the write terminal AA and the common terminal AB.
  • the magnitude and time of the write current can also be set, for example, by the number of pulses or the pulse width to determine the amount of movement (moving distance) of the domain wall DW.
  • the magnetization fixed layer A2 is a layer in which the magnetization is oriented in a first direction (for example, leftward in FIG. 2) and fixed.
  • that the magnetization is fixed means that the magnetization direction does not change (the magnetization is fixed) before and after the writing using the write current.
  • the magnetization fixed layer A2 is an in-plane magnetization film whose magnetization has in-plane magnetic anisotropy (in-plane magnetization easy axis).
  • the magnetization fixed layer A2 is not limited to the in-plane magnetization film, and may be a perpendicular magnetization film having perpendicular magnetic anisotropy (perpendicular magnetization easy axis).
  • the magnetization fixed layer A2 When the magnetization fixed layer A2 is an in-plane magnetization film, the magnetization fixed layer A2 has a high MR ratio (the rate of change in magnetoresistance), is less susceptible to spin transfer torque (STT) at the time of reading, and can increase the reading voltage.
  • STT spin transfer torque
  • a known material can be used for the magnetization fixed layer A2.
  • a metal selected from the group consisting of Cr, Mn, Co, Fe and Ni, and an alloy exhibiting one or more of these metals and exhibiting ferromagnetism can be used.
  • an alloy containing these metals and one or more elements of B, C, and N can also be used.
  • Co-Fe and Co-Fe-B can be mentioned.
  • a Heusler alloy such as Co 2 FeSi can also be used for the magnetization fixed layer A2.
  • the Heusler alloy contains an intermetallic compound having a chemical composition of X 2 YZ, X is a transition metal element or noble metal element of Co, Fe, Ni, or Cu group on the periodic table, and Y is Mn, V , A transition metal of Cr or Ti group and can also take an element species of X, and Z is a typical element of Group III to V.
  • Co 2 FeSi, Co 2 MnSi, Co 2 Mn 1-a Fe a Al b Si 1-b and the like can be mentioned.
  • the magnetization fixed layer A2 may be a synthetic structure comprising a ferromagnetic layer or a nonmagnetic layer, or a synthetic structure comprising an antiferromagnetic layer, a ferromagnetic layer or a nonmagnetic layer. In the latter, the magnetization direction of the magnetization fixed layer A2 is strongly held by the antiferromagnetic layer in the synthetic structure. Therefore, the magnetization of the magnetization fixed layer A2 is less likely to be affected by the outside.
  • the magnetization fixed layer A2 In order to orient the magnetization of the magnetization fixed layer A2 in the XY plane (make the magnetization fixed layer A2 an in-plane magnetization film), it is preferable to use, for example, NiFe. On the other hand, in the case of orienting the magnetization of the magnetization fixed layer A2 in the Z direction (making the magnetization fixed layer A2 a perpendicular magnetization film), it is preferable to use, for example, a Co / Ni laminated film, a Co / Pt laminated film or the like.
  • the magnetization fixed layer A2 may be [Co (0.24 nm) / Pt (0.16 nm)] 6 / Ru (0.9 nm) / [Pt (0.16 nm) / Co (0.16 nm)] 4 / Ta If 0.2 nm) / FeB (1.0 nm), then it becomes a perpendicular magnetization film.
  • the nonmagnetic layer A3 is provided on the lower surface of the magnetization fixed layer A2.
  • the magnetoresistive element A reads out a change in the magnetization state of the magnetization free layer A1 with respect to the magnetization fixed layer A2 as a change in resistance value via the nonmagnetic layer A3. That is, the magnetization fixed layer A2, the nonmagnetic layer A3 and the magnetization free layer A1 function as the magnetoresistance effect element A, and when the nonmagnetic layer A3 is made of an insulator, it has a configuration similar to a tunnel magnetoresistance (TMR) element. When the nonmagnetic layer 2 is made of metal, the structure is similar to a giant magnetoresistive (GMR) element.
  • GMR giant magnetoresistive
  • the nonmagnetic layer A3 As a material of the nonmagnetic layer A3, a known material that can be used for the nonmagnetic layer of the magnetoresistive element A can be used.
  • the nonmagnetic layer A3 is made of an insulator (in the case of a tunnel barrier layer)
  • the material is Al 2 O 3 , SiO 2 , MgO, MgAl 2 O 4 , ZnAl 2 O 4 , MgGa 2 O 4 , ZnGa 2 O 4 , MgIn 2 O 4 , ZnIn 2 O 4 , and multilayer films or mixed composition films of these materials can be used.
  • materials in which a part of Al, Si and Mg is substituted by Zn, Be and the like can also be used.
  • MgO and MgAl 2 O 4 are materials that can realize coherent tunneling, and therefore, the magnetoresistance ratio (MR ratio) can be made large.
  • the nonmagnetic layer 2 is made of metal, Cu, Al, Ag or the like can be used as the material.
  • the nonmagnetic layer A3 is an insulator (in the case of a tunnel barrier layer)
  • its thickness is, for example, 2.5 nm or more.
  • the magnetization free layer A1 corresponds to the domain wall drive layer of the domain wall drive (moving) MRAM.
  • the magnetization free layer A1 is made of a ferromagnetic material, and the direction of magnetization in the inside is reversible.
  • the magnetization free layer A1 has a first region A11 in which the magnetization is oriented in a second direction opposite to the magnetization fixed layer A2, a second region A12 in which the magnetization is oriented in the same direction as the first direction, and these regions And a domain wall DW forming an interface of The magnetization directions of the first area A11 and the second area A12 are opposite to each other across the domain wall DW.
  • the domain wall DW moves by changing the composition ratio of the first area A11 and the second area A12 in the magnetization free layer A1.
  • a known material can be used as the material of the magnetization free layer A1, and in particular, a soft magnetic material can be applied.
  • a metal selected from the group consisting of Cr, Mn, Co, Fe and Ni, an alloy containing one or more of these metals, these metals and one or more elements of B, C, and N An alloy etc. contained can be used.
  • Co--Fe, Co--Fe--B, and Ni--Fe are listed as the material of the magnetization free layer A1.
  • a material having a small saturation magnetization can also be used as the material of the magnetization free layer A1.
  • a material with small saturation magnetization such as (MnGa) As, (InFe) As, or a Co / Tb multilayer film or GdFeCo is used
  • the domain wall DW of the magnetization free layer A1 can be driven with a small current density.
  • these materials are used, the driving speed of the domain wall DW is reduced.
  • the driving speed of the domain wall DW is high, and the domain wall DW operates at a speed of 100 m / sec or more. That is, the domain wall DW moves a distance of 1 ⁇ m with a pulse of 10 nsec. Therefore, when moving the magnetization free layer A1 in the device in an analog manner, measures such as applying a minute pulse using an expensive semiconductor circuit or making the magnetization free layer sufficiently long at the expense of integration are necessary. It will be necessary. On the other hand, in the case of a material having a slow driving speed of the domain wall DW, an analog memory can be formed even when a sufficiently long pulse current is applied or the length of the magnetization free layer A1 is short.
  • the magnetization free layer A1 is a perpendicular magnetization film
  • a perpendicular magnetization film selected from the group consisting of a Co / Pt multilayer film, a Co / Pd multilayer film, and a CoCrPt alloy film is preferable.
  • the length of the magnetization free layer A1 extending in the longitudinal direction is preferably 60 nm or more. If it is less than 60 nm, it is likely to be a single magnetic domain, and the domain wall DW is not easily formed in the magnetization free layer A1.
  • the thickness of the magnetization free layer A1 is not particularly limited as long as it functions as a domain wall driving layer, but can be, for example, 2 nm to 60 nm.
  • the thickness of the magnetization free layer A1 is 60 nm or more, the possibility of forming a domain wall in the stacking direction increases. However, whether or not the domain wall is formed in the stacking direction depends on the balance with the shape anisotropy of the magnetization free layer A1. If the thickness of the magnetization free layer A1 is less than 60 nm, it is unlikely that the domain wall DW can be produced.
  • the magnetization free layer A1 may have a domain wall pinning portion for stopping the movement of the domain wall DW on the side surface of the layer. For example, when the unevenness, groove, swelling, constriction, notch or the like is provided at the position where the movement of the domain wall DW of the magnetization free layer A1 is to be stopped, the movement of the domain wall can be stopped (pinned). If the domain wall pinning portion is provided, the domain wall can not be moved further if a current equal to or higher than the threshold is supplied, and the output signal is not analog but is easily converted into multiple values.
  • the domain wall DW can be held more stably by forming the domain wall pinning portions at predetermined distances, enabling stable multi-level recording, and more stable multi-leveled output Allows to read out the signal.
  • the first direction same as the magnetization of the first region A11
  • a second magnetization supply layer A5 having a magnetization in the second direction that is the same as the magnetization of the second region A12.
  • materials of the first magnetization supply layer A4 and the second magnetization supply layer A5 the same materials as the ferromagnetic materials usable for the magnetization fixed layer A2 can be used.
  • the first magnetization supply layer A4 and the second magnetization supply layer A5 are used as layers in which the magnetization is fixed at both ends of the magnetization free layer A1.
  • a spin-orbit torque (SOT) wire may be used which contacts the magnetization free layer A1 and extends in a direction intersecting with the longitudinal direction of the magnetization free layer A1 for one or both of them.
  • the spin orbit torque wiring is made of a material in which a pure spin current is generated by the spin Hall effect when current flows.
  • the first magnetization supply layer A4 and the second magnetization supply layer A5 are used as layers in which the magnetization is fixed to both ends of the magnetization free layer A1.
  • a magnetic field application wire which is electrically insulated from the magnetization free layer A1 and extends in a direction intersecting with the magnetization free layer A1 in one or both of them.
  • the end portions of the magnetization free layer A1 are opposite to each other in the in-plane magnetization direction according to the direction of the current supplied to the magnetic field application wiring.
  • the magnetization of one of the in-plane magnetization directions can be supplied.
  • one of the perpendicular magnetization directions opposite to each other is applied to the end portion of the magnetization free layer A1 according to the direction of the current supplied to the magnetic field application wiring.
  • the magnetization in one perpendicular magnetization direction can be supplied.
  • the first magnetization supply layer A4 and the second magnetization supply layer A5 are used as layers in which the magnetization is fixed to both ends of the magnetization free layer A1.
  • a voltage application terminal connected to the magnetization free layer A1 via the insulating layer may be used for either or both.
  • part of the magnetization is oriented in a direction perpendicular to the magnetization direction of the magnetization free layer A1 when the voltage is applied, and when the voltage application stops, the magnetization free layer A1 Magnetization is oriented in a first direction or in a second direction opposite thereto. Whether magnetization oriented in this orthogonal direction falls in the first direction or in the second direction opposite to it is equal probability, and the timing, frequency, and period of applying the pulse voltage are adjusted to adjust A portion can be oriented from the first direction to the second direction.
  • a magnetic coupling layer may be provided between the magnetization free layer A1 and the nonmagnetic layer A3.
  • the magnetic coupling layer is a layer to which the magnetization state of the magnetization free layer A1 is transferred.
  • the main function of the magnetization free layer A1 is to drive the domain wall, and it is not always possible to select a material suitable for the magnetoresistive effect generated through the magnetization fixed layer A1 and the nonmagnetic layer A2.
  • a ferromagnetic material having a BCC structure is preferable for the magnetization fixed layer A1 and the magnetic coupling layer in order to cause a coherent tunneling effect using the nonmagnetic layer A2.
  • a large output can be obtained when a material having a composition of Co—Fe—B is prepared by sputtering as the material of the magnetization fixed layer A1 and the magnetic coupling layer.
  • FIG. 3 is a perspective view showing a first example of variable resistance elements applicable as the fixed input product operation elements 10A2A, 10A2B, 10B2A and 10B2B of the product-sum operation unit 1 according to the first embodiment.
  • the variable resistance element is the magnetoresistive element A that exhibits the magnetoresistive effect.
  • the magnetoresistive element A has a magnetization free layer A1 having a domain wall DW, a magnetization fixed layer A2 in which the magnetization direction is fixed, and a nonmagnetic layer A3.
  • the nonmagnetic layer A3 is sandwiched between the magnetization free layer A1 and the magnetization fixed layer A2.
  • the magnetization free layer A1 has a first region A11 on one side of the domain wall DW and a second region A12 on the other side of the domain wall DW.
  • a write terminal AA is provided in the first area A11.
  • a common terminal AB is provided in the second area A12.
  • the magnetization fixed layer A2 is provided with a read terminal AC.
  • the read terminal AC includes a fuse portion AC1 and wiring portions AC2 and AC3 disposed on both sides of the fuse portion AC1.
  • the output current is in the order of the wiring portion AC2, the fuse portion AC1, and the wiring portion AC3 (that is, upward in FIG. 3)
  • the current flows through AC1 and the wiring portions AC2 and AC3, or flows through the fuse portion AC1 and the wiring portions AC2 and AC3 in the order of the wiring portion AC3, the fuse portion AC1, and the wiring portion AC2 (that is, downward in FIG. 3).
  • the cross-sectional area of the fuse portion AC1 perpendicular to the direction in which the output current flows is set smaller than the cross-sectional area of the wiring portions AC2 and AC3 perpendicular to the direction in which the output current flows. That is, the fuse portion AC1 is configured to be more easily broken than the wiring portions AC2 and AC3. In the example shown in FIG. 3, the fuse portion AC1 is configured to be more easily disconnected than the wiring portions AC2 and AC3 by making the cross sectional area of the fuse portion AC1 smaller than the cross sectional area of the wiring portions AC2 and AC3.
  • the fuse portion AC1 may be configured to be more easily disconnected than the wiring portions AC2 and AC3 by forming the fuse portion AC1 in a meander type or in a mesh shape.
  • the fuse part AC1 may be more easily disconnected than the wiring parts AC2 and AC3.
  • the fuse part AC1 is disposed closer to the read terminal AC (upper side in FIG. 3) than the magnetization fixed layer A2. Therefore, it is possible to suppress the possibility that the influence of the disconnection of the fuse portion AC1 reaches the side of the write terminal AA.
  • the fixed input product calculation elements 10A2A, 10A2B, 10B2A, and 10B2B have a function of breaking when a failure that an output current increases occurs.
  • FIG. 4 is a diagram for explaining the change of the output current from the magnetoresistive element A via the read terminal AC shown in FIG.
  • the vertical axis represents the output current from the magnetoresistive element A via the read terminal AC.
  • the horizontal axis indicates the state (the magnitude of the resistance value) of the magnetoresistive element A.
  • the output current from the magnetoresistive element A via the read terminal AC has a value I1.
  • I1 the output current from the magnetoresistive element A via the read terminal AC
  • FIG. 5 is a perspective view showing a second example of the variable resistance element applicable as the fixed input product operation elements 10A2A, 10A2B, 10B2A and 10B2B of the product-sum operation unit 1 according to the first embodiment.
  • the variable resistance element is the magnetoresistive element A that exhibits the magnetoresistive effect.
  • the common terminal AB includes a fuse portion AB1 and wiring portions AB2 and AB3 disposed on both sides of the fuse portion AB1.
  • the output current from the magnetoresistive element A is output through the common terminal AB
  • the output current is in the order of the wiring portion AB2, the fuse portion AB1, and the wiring portion AB3 (that is, the fuse portion in FIG. 5).
  • the current flows through AB1 and the wiring portions AB2 and AB3, or flows through the fuse portion AB1 and the wiring portions AB2 and AB3 in the order of the wiring portion AB3, the fuse portion AB1 and the wiring portion AB2 (that is, leftward in FIG. 5).
  • the cross-sectional area of the fuse portion AB1 perpendicular to the direction in which the output current flows is set smaller than the cross-sectional area of the wiring portions AB2 and AB3 perpendicular to the direction in which the output current flows. That is, the fuse portion AB1 is configured to be more easily disconnected than the wiring portions AB2 and AB3. In the example shown in FIG. 5, the fuse portion AB1 is configured to be more easily disconnected than the wire portions AB2 and AB3 by making the cross-sectional area of the fuse portion AB1 smaller than the cross-sectional area of the wire portions AB2 and AB3.
  • the fuse portion AB1 may be configured to be more easily disconnected than the wiring portions AB2 and AB3 by forming the fuse portion AB1 in a meander type or in a mesh shape. In still another example, by setting the melting point of the material of the fuse portion AB1 lower than the melting point of the materials of the wiring portions AB2 and AB3, the fuse portion AB1 may be more easily broken than the wiring portions AB2 and AB3.
  • the fixed input product computing elements 10A2A, 10A2B, 10B2A, 10B2B (the magnetoresistance effect element A) Have the function of breaking the wire.
  • FIG. 6 is a view showing an application example of the product-sum operation unit 1 of the first embodiment, and is a view showing an application example to a network called a multilayer perceptron 3-3-3.
  • FIG. 7 is a diagram showing an example of the entire configuration of the product-sum operation unit 1 of the first embodiment.
  • the product-sum operation unit 1 of the first embodiment is applied to the neuromorphic device 100.
  • the neuromorphic device 100 includes an input layer 101, a hidden layer 102, an output layer 103, the product-sum calculator 1 of the first embodiment, and the product-sum calculator 2.
  • the product-sum operation unit 1 according to the first embodiment includes a plurality of (three) variable input product operation elements and a plurality (two) fixed input product operation elements.
  • the product-sum operation unit 2 has a plurality (three) of variable input product operation elements and one fixed input product operation element.
  • the input layer 101 includes, for example, five nodes 101A, 101B, 101C, 101D, and 101E. Among these, the nodes 101A and 101B correspond to the fixed input unit shown in FIG.
  • the hidden layer 102 comprises, for example, four nodes 102A, 102B, 102C, 102D. Among these, the node 102A is set to 1.
  • the output layer 103 includes, for example, three nodes 103A, 103B, and 103C.
  • the product-sum operation unit 1 is disposed between the input layer 101 and the hidden layer 102, and includes four nodes 101A, 101B, 101C, and 101D of the input layer 101, and three nodes 102A, 102B, and 102C of the hidden layer 102, and Connect In the product-sum operation unit 1 shown in FIG. 1, between the nodes 101A and 101B of the input layer 101 and the nodes 102B to 102D of the hidden layer 102, respectively, the product operator for fixed input as shown in FIG. 10A2A or the like, and each node of the hidden layer 102 outputs a sum of a value obtained by multiplying the input signal by a weight and a bias (hereinafter, referred to as a constant “b1”).
  • the product-sum operation unit 2 is disposed between the hidden layer 102 and the output layer 103.
  • the product-sum operation unit 2 includes a plurality (three) of variable-input product operation elements, the number of fixed-input product operation elements is not a plurality (one), so it is not the product-sum operation device of the present invention.
  • the hidden layer 102 uses, for example, an activation function (eg, a sigmoid function).
  • the inventors of the present invention have found that it is possible to improve the discrimination performance of a neural network by inserting a bias term when performing product-sum operation in a neural network device in earnest research.
  • the present inventor has found that, in a product-sum operation unit in which variable resistance elements are used as a plurality of product operation elements, a product operation element for fixed input may be used to express a bias term.
  • the inventor of the present invention has determined that the failure performance of the fixed input product operation element representing the bias term is higher than the effect that the failure of the variable input product operation element representing the weight exerts on the discrimination performance of the neural network.
  • the inventor of the present invention provides a plurality of fixed input product operation elements representing bias terms in one column so that the discrimination performance of the neural network is completely when one fixed input product operation element fails. It has been found that the loss can be prevented, and the degradation of the discrimination performance of the neural network can be suppressed.
  • the column 10A is provided with a plurality of fixed input product operation elements 10A2A, 10A2B, and the column 10B is provided with a plurality of fixed inputs.
  • Product operation elements 10B2A and 10B2B are provided.
  • the product-sum operation unit 1 according to the first embodiment includes a failure diagnosis unit 13.
  • the present inventor has made it possible to perform neural learning by performing relearning even when one of the plurality of fixed input product computing elements provided in one column has a malfunction in the fixed input product computing element. It has been found that the discrimination performance of the network can be recovered.
  • the product-sum operation unit 1 according to the first embodiment is provided with the relearning unit 14 as shown in FIG.
  • FIG. 8 is a flowchart showing an example of processing executed by the product-sum operation unit 1 of the first embodiment shown in FIGS. 1 and 7.
  • the product-sum operation unit 1 executes a learning step S10, a failure diagnosis step S20, and a relearning step S30 (relearning step).
  • the learning step S10 includes step S11.
  • the failure diagnosis step S20 includes steps S21 to S24. Steps S31 to S33 are included in the relearning step S30.
  • known back propagation learning is performed.
  • the product-sum operation unit 1 sets the resistance values of the fixed input product operation elements 10A2A and 10A2B that express the bias terms of the column 10A.
  • the failure diagnosis unit 13 of the product-sum operation unit 1 executes the failure diagnosis step S20. Specifically, in step S21, the product-sum operation unit 1 turns off the input of the variable signal from the variable input unit 121A to the variable input product operation element 10A1A (and the variable input product operation element 10B1A). That is, the variable signal from the variable input unit 121A is not input to the variable input product arithmetic operation element 10A1A. In step S21, the product-sum operation unit 1 turns off the input of the variable signal from the variable input unit 121B to the variable input product operation element 10A1B (and the variable input product operation element 10B1B).
  • step S21 the product-sum operation unit 1 turns on the input of the fixed signal from the fixed input unit 122A to the fixed input product operation element 10A2A (and the fixed input product operation element 10B2A). That is, a fixed signal is input from the fixed input unit 122A to the fixed input product operation element 10A2A.
  • step S21 the product-sum operation unit 1 turns on the input of the fixed signal from the fixed input unit 122B to the fixed input product operation element 10A2B (and the fixed input product operation element 10B2B). That is, a fixed signal is input from the fixed input unit 122B to the fixed input product operation element 10A2B.
  • step S22 output detection step
  • the output detector 11A detects the total value of the outputs from the variable input product operation elements 10A1A and 10A1B and the outputs from the fixed input product operation elements 10A2A and 10A2B.
  • the variable signal from the variable input unit 121A is not input to the variable input product arithmetic device 10A1A
  • the variable signal from the variable input device 121B is not input to the variable input product arithmetic device 10A1B. Therefore, the outputs from the variable input product operation elements 10A1A and 10A1B are zero.
  • step S22 output detection step
  • the variable input units 121A and 121B do not input variable signals to the variable input product operation elements 10A1A and 10A1B
  • the fixed input units 122A and 122B are products for fixed input
  • the output detector 11A detects the total value of the outputs from the fixed input product operation elements 10A2A and 10A2B while the fixed signals are input to the operation elements 10A2A and 10A2B.
  • step S23 the fault diagnosis unit 13 includes the faulty fixed input product operation element based on the detection value of the output detector 11A in the fixed input product operation elements 10A2A and 10A2B. Diagnose whether or not. If the faulty fixed input product computing element is not included in the fixed input product computing elements 10A2A and 10A2B, the process returns to step S21. On the other hand, if the malfunctioning fixed input product arithmetic element is included in the fixed input product arithmetic elements 10A2A and 10A2B, the process proceeds to step S24.
  • step S24 the product-sum operation unit 1 specifies the faulty fixed input product operating element out of the fixed input product operating elements 10A2A and 10A2B.
  • the variable input units 121A and 121B input variable signals to the variable input product operation elements 10A1A and 10A1B in order to diagnose whether the fixed input product operation element 10A2A is broken or not.
  • the fixed input unit 122B does not input the fixed signal to the fixed input product operation element 10A2B, and the fixed input unit 122A inputs the fixed signal to the fixed input product operation element 10A2A
  • the output detector 11A detects the output from the fixed input product operation element 10A2A.
  • the failure diagnosis unit 13 diagnoses whether or not the fixed input product arithmetic operation element 10A2A is broken based on the detection value of the output detector 11A.
  • the variable input units 121A and 121B are variable with respect to the variable input product operation elements 10A1A and 10A1B.
  • the output detector 11A detects the output from the fixed input product operation element 10A2B.
  • the failure diagnosis unit 13 diagnoses whether or not the fixed input product arithmetic element 10A2B is broken based on the detection value of the output detector 11A.
  • the relearning unit 14 of the product-sum operation unit 1 executes a relearning step S30 (relearning step).
  • a relearning step S30 for example, known back propagation learning is performed.
  • the relearning unit 14 determines whether or not the fixed input product arithmetic operation element 10A2A has a failure based on the diagnosis result in step S24 described above. If the fixed input product arithmetic element 10A2A is out of order, the process proceeds to step S32. On the other hand, if the fixed input product arithmetic operation element 10A2B is out of order, the process proceeds to step S33.
  • step S32 the relearning unit 14 resets the resistance value of the fixed input product operation element 10A2B so that the bias term of the column 10A is expressed only by the fixed input product operation element 10A2B. That is, in step S32, the relearning unit 14 recalculates the resistance value of the fixed input product operation element 10A2B other than the defective fixed input product operation element 10A2A among the fixed input product operation elements 10A2A and 10A2B. Make settings.
  • step S33 the relearning unit 14 resets the resistance value of the fixed input product operation element 10A2A such that the bias term of the column 10A is expressed only by the fixed input product operation element 10A2A. That is, in step S33, the relearning unit 14 recalculates the resistance value of the fixed input product operation element 10A2A other than the defective fixed input product operation element 10A2B among the fixed input product operation elements 10A2A and 10A2B. Make settings.
  • FIG. 9 is a diagram for explaining an example in which the resistance value of the fixed input product arithmetic operation element 10A2A is reset in step S33 of FIG. Specifically, FIG. 9A shows a state before the fixed input product arithmetic operation element 10A2B breaks down. FIG. 9B shows a state after the fixed input product operation element 10A2B has failed and the resistance value of the fixed input product operation element 10A2A has been reset.
  • the weight a in the case where the product-sum operation unit 1 of the first embodiment is applied to a neural network is the resistance of the variable input product operation elements 10A1A and 10A1B. Set by value.
  • the bias term b1 is set by the resistance values of the fixed input product operation elements 10A2A and 10A2B.
  • the relearning unit 14 resets the resistance value of the fixed input product operation element 10A2A.
  • the bias term b2 is set only by the resistance value of the product calculator 10A2A for fixed input. That is, in the example shown in FIGS. 9A and 9B, at the time of failure of the fixed input product operation element 10A2B, one of the fixed input product operation elements 10A2A and 10A2B other than the fixed input product operation element 10A2B The bias term b2 redistributed to the fixed input product arithmetic element 10A2A is set.
  • variable input product operation elements 10A2A and 10A2B to which signals determined in synchronization with variable signals input to variable input product operation elements 10A1A and 10A1B are input. Functions as a bias term.
  • a product-sum calculator that does not use the fixed input product calculators 10A2A and 10A2B as elements for bias terms is applied to a neural network The discrimination performance of the neural network can be improved more than in the case.
  • the product-sum operation unit 1 of the first embodiment shown in FIG. 1 includes the product operation unit 10 and the sum operation unit 11.
  • the product calculating unit 10 includes a plurality of variable input product operating elements 10A1A and 10A1B and a plurality of fixed input product operating elements 10A2A and 10A2B.
  • Each of the plurality of variable input product operation elements 10A1A and 10A1B and the plurality of fixed input product operation elements 10A2A and 10A2B is a resistance change element.
  • the product-sum operation unit 1 according to the first embodiment includes variable input sections 121A and 121B for inputting variable signals to the plurality of variable input product operation elements 10A1A, 10A1B, ..., and a plurality of fixed input product operations.
  • the sum operation unit 11 includes an output detector 11A that detects a total value of outputs from the plurality of variable input product operation elements 10A1A and 10A1B and outputs from the plurality of fixed input product operation elements 10A2A and 10A2B. Therefore, when the product-sum operation unit 1 of the first embodiment is applied to a neural network, the performance deterioration of the neural network at the time of failure of one of the fixed input product operation elements 10A2A and 10A2B which are elements for bias terms It can be suppressed.
  • the plurality of fixed input product operation elements 10A2A and 10A2B are disconnected when a failure that increases the output current occurs (that is, the resistance value Becomes infinite)).
  • Each of the plurality of variable input product operation elements 10A1A and 10A1B and the plurality of fixed input product operation elements 10A2A and 10A2B has a write terminal AA, a common terminal AB, and a read terminal AC, and has a magnetoresistive effect. Is a magnetoresistive element A.
  • the magnetoresistive element A includes a magnetization free layer A1 having a domain wall DW, a magnetization fixed layer A2 in which the magnetization direction is fixed, and a nonmagnetic layer A3 sandwiched between the magnetization free layer A1 and the magnetization fixed layer A2.
  • the resistance values at the time of normal operation and the failure time in detail, the output current becomes large and disconnection occurs as the plurality of fixed input product operation elements 10A2A and 10A2B
  • An element having a large difference from the resistance value at the time of failure is used.
  • the fixed input is higher than when the element having a small difference between the resistance value at the normal operation time and the resistance value at the failure time is used as the product operation element for fixed input. It is possible to suppress the performance degradation of the neural network when one of the product operation elements 10A2A and 10A2B fails.
  • variable input units 121A and 121B perform variable signals to the plurality of variable input product operation elements 10A1A and 10A1B.
  • the output detector 11A includes a plurality of fixed input product operation elements in a state in which the fixed input units 122A and 122B input fixed signals to the plurality of fixed input product operation elements 10A2A and 10A2B. The output from 10A2A and 10A2B is detected.
  • the fault diagnosis unit 13 detects the plurality of fixed input product operation elements 10A2A and 10A2B detected at the time of output detection. On the basis of the output, it is diagnosed whether or not the faulty fixed input product operation element is included in the plurality of fixed input product operation elements 10A2A and 10A2B. Therefore, according to the product-sum operation unit 1 of the first embodiment, the performance of the neural network at the time of failure of one of the fixed input product operation elements 10A2A and 10A2B compared to the case where such output inspection and diagnosis are not performed. It is possible to suppress the decrease.
  • the relearning unit 14 when using the product-sum operation unit 1 of the first embodiment (specifically, at the time of relearning) And the relearning unit 14 resets the resistance value of the fixed input product operation element other than the faulty fixed input product operation element among the plurality of fixed input product operation elements 10A2A and 10A2B. . Therefore, according to the product-sum operation unit 1 of the first embodiment, the performance deterioration of the neural network at the time of failure of one of the fixed input product operation elements 10A2A and 10A2B is more than that when such relearning is not performed. It can be suppressed.
  • Second Embodiment (Variable resistance element is a general variable resistance)
  • a second embodiment of the product-sum operation unit of the present invention will be described.
  • the product-sum operation unit 1 of the second embodiment is configured in the same manner as the product-sum operation unit 1 of the first embodiment described above except for the points described later. Therefore, according to the product-sum calculator 1 of the second embodiment, the same effects as those of the product-sum calculator 1 of the first embodiment described above can be obtained except for the points described later.
  • FIG. 10 is a diagram showing an example of a part of the product-sum calculator 1 according to the second embodiment.
  • the variable input product operation elements 10A1A, 10A1B, 10B1A, 10B1B and the fixed input product operation elements 10A2A, 10A2B, 10B2A, 10B2B are configured by magnetoresistance effect elements.
  • variable input product operation elements 10A1A, 10A1B, 10B1A, 10B1B and fixed input product operation elements 10A2A, 10A2B, 10B2A, 10B2B are general resistance change elements (variable resistance It consists of).
  • each of variable input product operation elements 10A1A, 10A1B, 10B1A, 10B1B and fixed input product operation elements 10A2A, 10A2B, 10B2A, 10B2B is a read terminal, a write terminal
  • each of the variable input product operation elements 10A1A, 10A1B, 10B1A, 10B1B and the fixed input product operation elements 10A2A, 10A2B, 10B2A, 10B2B have the first terminal. And a second terminal.
  • the first terminals of the variable input product arithmetic elements 10A1A and 10B1A are connected to the line L11.
  • First terminals of variable input product arithmetic elements 10A1B and 10B1B are connected to line L21.
  • the first terminals of the fixed input product arithmetic elements 10A2A and 10B2A are connected to the line L31.
  • the first terminals of the fixed input product arithmetic elements 10A2B and 10B2B are connected to the line L41.
  • the fixed signals input to the fixed input product operation elements 10A2A, 10A2B, 10B2A and 10B2B are input to the variable input product operation elements 10A1A, 10A1B, 10B1A and 10B1B. Synchronized to a variable signal.
  • the second terminals of the variable input product operation elements 10A1A and 10A1B and the fixed input product operation elements 10A2A and 10A2B are connected to the line M1.
  • the second terminals of the variable input product operation elements 10B1A and 10B1B and the fixed input product operation elements 10B2A and 10B2B are connected to the line M2.
  • the sum operation unit 11 includes an output detector 11A that detects a total value of outputs from variable input product operation elements 10A1A and 10A1B and fixed input product operation elements 10A2A and 10A2B, and variable input product operation elements
  • An output detector 11B is provided for detecting the total value of the outputs from the second terminals of 10B1A, 10B1B and fixed input product operation elements 10B2A, 10B2B.
  • the fixed input product calculation elements 10A2A, 10A2B, 10B2A, and 10B2B are disconnected when a failure that increases the output current occurs, for example, by having a fuse portion (not shown) or the like. It has a function.
  • the fixed input product calculation elements 10A2A, 10A2B, 10B2A, and 10B2B shown in FIG. 10 may not have the function of breaking when a failure that increases the output current occurs.
  • a program for realizing the function of each device (for example, the product-sum operation unit 1) according to the embodiment described above is recorded in a computer readable recording medium (storage medium) and recorded in this recording medium
  • the processing may be performed by loading the executed program into a computer system and executing it.
  • the “computer system” may include hardware such as an operating system (OS: Operating System) or a peripheral device.
  • the “computer readable recording medium” is a flexible disk, a magneto-optical disk, a ROM (Read Only Memory), a writable nonvolatile memory such as a flash memory, a portable medium such as a DVD (Digital Versatile Disc), A storage device such as a hard disk built into a computer system.
  • the recording medium may be, for example, a recording medium for temporarily recording data.
  • the “computer-readable recording medium” is a volatile memory (for example, DRAM (for example, DRAM (for example) (DRAM) in a server or client when a program is transmitted via a network such as the Internet or a communication line such as a telephone line).
  • Dynamic Random Access Memory includes those that hold a program for a certain period of time.
  • the above program may be transmitted from a computer system in which the program is stored in a storage device or the like to another computer system via a transmission medium or by transmission waves in the transmission medium.
  • the "transmission medium” for transmitting the program is a medium having a function of transmitting information, such as a network (communication network) such as the Internet or a communication line (communication line) such as a telephone line.
  • the above program may be for realizing a part of the functions described above.
  • the above program may be a so-called difference file (difference program) that can realize the above-described functions in combination with a program already recorded in the computer system.
  • a processor such as a CPU (Central Processing Unit) reads and executes a program stored in a memory.
  • CPU Central Processing Unit
  • fixed input product operation element 10A2B fixed input product operation element 10B: column 10B1A: variable input product operation element 10B1B: variable input product operation element 10B2A: fixed input product operation element 10B2B: fixed input product operation element 11 sum arithmetic unit 11A output detector 11B output detector 12 input unit 121A variable input unit 121B variable input unit 122A fixed input unit 122B fixed input unit 13 fault Diagnosis unit 14 14 Re-learning unit 100 Neuromorphic device 101 Input layer 101 A, 101 B, 101 C, 101 D Node 102 102 Hidden layer 10 A, 102B, 102C ... node, 103 ... output layer, 103A, 103B, 103C ... node, A ...
  • magnetoresistance effect element AA ... writing terminal, AB ... common terminal, AC ... reading terminal, A1 ... magnetization free layer, A11 ... 1st area, A12 ... second area, A2 ... magnetization fixed layer, A3 ... nonmagnetic layer, DW ... domain wall, L11 ... line, L12 ... line, L21 ... line, L22 ... line, L31 ... line, L32 ... line , L41 ... line, L42 ... line, M1 ... line, M2 ... line

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Computing Systems (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Molecular Biology (AREA)
  • General Health & Medical Sciences (AREA)
  • Evolutionary Computation (AREA)
  • Data Mining & Analysis (AREA)
  • Computational Linguistics (AREA)
  • Artificial Intelligence (AREA)
  • Neurology (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

ニューラルネットワークに適用される場合に、バイアス項用素子の故障時のニューラルネットワークの性能低下を抑制することができる積和演算器を提供する。　積和演算器（１）は、積演算部（１０）と、和演算部（１１）とを備え、積演算部（１０）は、複数の可変入力用積演算素子（１０Ａ１Ａ）、（１０Ａ１Ｂ）と、複数の固定入力用積演算素子（１０Ａ２Ａ）、（１０Ａ２Ｂ）とを備える。複数の可変入力用積演算素子（１０Ａ１Ａ）、（１０Ａ１Ｂ）および複数の固定入力用積演算素子（１０Ａ２Ａ）、（１０Ａ２Ｂ）のそれぞれは、抵抗変化素子である。積和演算器（１）は、複数の可変入力用積演算素子に対して可変信号を入力する可変入力部（１２１Ａ）、（１２１Ｂ）と、複数の固定入力用積演算素子（１０Ａ２Ａ）、（１０Ａ２Ｂ）に対して定められた信号を上記可変信号に同期させて入力する固定入力部（１２２Ａ）、（１２２Ｂ）とを備える。和演算部（１１）は、複数の可変入力用積演算素子（１０Ａ１Ａ）、（１０Ａ１Ｂ）からの出力および複数の固定入力用積演算素子（１０Ａ２Ａ）、（１０Ａ２Ｂ）からの出力の合計値を検出する出力検出器（１１Ａ）を備える。

Description

積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法
　本発明は、積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法に関する。本願は、２０１７年１２月２８日に、日本に出願された特願２０１７－２５４６６２号に基づき優先権を主張し、その内容をここに援用する。
　従来から、ＲＲＡＭ（登録商標）ベースアナログニューロモーフィックシステムにおけるグレースケール画像認識のための最適化された学習スキームが知られている（例えば非特許文献１参照）。この文献には、アナログニューロモーフィックシステムが、組み立てられた抵抗スイッチングメモリアレイを基礎として開発される旨が記載されている。この文献では、新規なトレーニングスキームが、セグメント化されたシナプスの挙動を利用することによって、アナログシステムの性能を最適化するために提案される。また、この文献では、このスキームが、グレースケール画像認識に対して適用される。
　また、神経系を模倣したニューラルネットワークを抵抗変化素子のアレイを用いて実現する研究が進められている。ニューロモーフィックデバイス（ＮＭＤ）では、前段から次の段へとウエイトをかけて足し合わせる積和演算を行う。そこで、連続的に抵抗が変化する抵抗変化素子を複数組み合わせ、それぞれの抵抗値を重みとして入力信号に対する積演算を行い、そこから出力される電流の総和をとることで和演算を行う様々なタイプの積和演算器、およびそれを利用したＮＭＤの開発がすすめられている。
　ニューラルネットワークで広く用いられる多層パーセプトロンでは、入力層、１つ以上の隠れ層、出力層からなり、各層はそれぞれが適切な重み（結合の強さ）とバイアス項で結び付けられている（例えば、非特許文献２参照）。
国際公開第２０１７／１８３５７３号
Zhe Chen他著、「ＲＲＡＭベースアナログニューロモーフィックシステムにおけるグレースケール画像認識のための最適化された学習スキーム（OptimizedLearning Scheme for Grayscale Image Recognition in a RRAM Based Analog Neuromorphic System）」、２０１５年、ＩＥＥＥ、ｐ．１７．７．１－ｐ．１７．７．４ Sebastian Raschka 著、「Python機械学習プログラミング」、インプレス、ｐ．３２８－３３０
　ところで、非特許文献１には、バイアス項用素子をどのように構成すべきかについて検討されていない。バイアス項用素子の構成によっては、バイアス項用素子が故障した場合に、ニューラルネットワークの性能が大きく低下してしまうおそれがある。これは一般的に「重み」は特定の結合ごとに値を設定するのに対し、バイアス項は、その層全体の値を偏らせるために用いられるからである。
　上述した問題点に鑑み、本発明は、ニューラルネットワークに適用される場合に、バイアス項用素子の故障時のニューラルネットワークの性能低下を抑制することができる積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法を提供することを目的とする。
　本発明の一態様の積和演算器は、積演算部と、和演算部とを備え、前記積演算部は、複数の可変入力用積演算素子と、複数の固定入力用積演算素子とを備え、前記複数の可変入力用積演算素子および前記複数の固定入力用積演算素子のそれぞれは、抵抗変化素子であり、前記複数の可変入力用積演算素子に対して可変信号を入力する可変入力部と、前記複数の固定入力用積演算素子に対して定められた信号を前記可変信号に同期させて入力する固定入力部とを備え、前記和演算部は、前記複数の可変入力用積演算素子からの出力および前記複数の固定入力用積演算素子からの出力の合計値を検出する出力検出器を備える。
　本発明の一態様の積和演算器では、前記複数の固定入力用積演算素子は、出力電流が増加する故障が発生した場合に断線する機能を有してもよい。
　本発明の一態様の積和演算器では、前記抵抗変化素子は、書き込み端子と、共通端子と、読み出し端子とを有してもよい。
　本発明の一態様の積和演算器では、前記抵抗変化素子は、磁気抵抗効果を示す磁気抵抗効果素子であり、前記磁気抵抗効果素子は、磁壁を有する磁化自由層と、磁化方向が固定された磁化固定層と、前記磁化自由層と前記磁化固定層とに挟まれた非磁性層とを有してもよい。
　本発明の一態様の積和演算器では、前記積演算部は、他の可変入力用積演算素子と、他の固定入力用積演算素子とをさらに備え、前記他の可変入力用積演算素子および前記他の固定入力用積演算素子のそれぞれは、前記抵抗変化素子であり、前記可変入力部は、前記他の可変入力用積演算素子に対して前記可変信号を入力し、前記固定入力部は、前記他の固定入力用積演算素子に対して前記定められた信号を前記可変信号に同期させて入力し、前記和演算部は、前記他の可変入力用積演算素子からの出力および前記他の固定入力用積演算素子からの出力の合計値を検出する他の出力検出器をさらに備えてもよい。
　本発明の一態様は、前記積和演算器を備えるニューロモーフィックデバイスである。
　本発明の一態様は、前記積和演算器の使用方法であって、前記積和演算器は故障診断部をさらに備え、前記可変入力部が前記複数の可変入力用積演算素子に対して前記可変信号を入力しない状態、かつ、前記固定入力部が前記複数の固定入力用積演算素子に対して前記定められた信号を入力する状態で、前記出力検出器が、前記複数の固定入力用積演算素子からの出力を検出する出力検出工程と、前記故障診断部が、前記出力検出工程において検出された前記複数の固定入力用積演算素子からの出力に基づいて、故障している積演算素子が前記複数の固定入力用積演算素子に含まれるか否かを診断する診断工程とを含む、積和演算器の使用方法である。
　本発明の一態様の積和演算器の使用方法では、前記積和演算器は再学習部をさらに備え、前記故障している積演算素子が前記複数の固定入力用積演算素子に含まれると前記故障診断部が診断した場合に、前記再学習部が、前記複数の固定入力用積演算素子のうちの、前記故障している積演算素子以外の積演算素子の抵抗値の再設定を行う再学習工程をさらに含んでもよい。
　本発明によれば、ニューラルネットワークに適用される場合に、バイアス項用素子の故障時のニューラルネットワークの性能低下を抑制することができる積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法を提供することができる。
第１実施形態の積和演算器の一部の構成の一例を示す図である。 第１実施形態の積和演算器の可変入力用積演算素子として適用可能な抵抗変化素子の一例を示す斜視図である。 第１実施形態の積和演算器の固定入力用積演算素子として適用可能な抵抗変化素子の第１例を示す斜視図である。 図３に示す読み出し端子を介する磁気抵抗効果素子からの出力電流の変化などを説明するための図である。 第１実施形態の積和演算器の固定入力用積演算素子として適用可能な抵抗変化素子の第２例を示す斜視図である。 第１実施形態の積和演算器の適用例を示す図である。 第１実施形態の積和演算器の全体構成の一例を示す図である。 図１および図７に示す第１実施形態の積和演算器によって実行される処理の一例を示すフローチャートである。 図８のステップＳ３３における固定入力用積演算素子の抵抗値の再設定が行われる例を説明するための図である。 第２実施形態の積和演算器の一部の構成の一例を示す図である。
　以下、図面を参照し、本発明の積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法の実施形態について説明する。
＜第１実施形態＞（抵抗変化素子が磁気抵抗効果素子）
　図１は第１実施形態の積和演算器１の一部の構成の一例を示す図である。
　図１に示す例では、第１実施形態の積和演算器１が、積演算部１０と、和演算部１１と、入力部１２とを備えている。積演算部１０は、カラム１０Ａと、カラム１０Ｂとを備えている。入力部１２は、可変入力部１２１Ａ、１２１Ｂと、固定入力部１２２Ａ、１２２Ｂとを備えている。
　図１に示す例では、積演算部１０が、２つのカラム１０Ａ、１０Ｂを備えているが、他の例では、積演算部１０が、３以上の任意の数のカラム１０Ａ、１０Ｂ、…を備えていてもよい。
　図１に示す例では、カラム１０Ａが、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂと、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂとを備えている。カラム１０Ｂが、可変入力用積演算素子１０Ｂ１Ａ、１０Ｂ１Ｂと、固定入力用積演算素子１０Ｂ２Ａ、１０Ｂ２Ｂとを備えている。
　図１に示す例では、カラム１０Ａが２つの可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂと２つの固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂとを備え、カラム１０Ｂが２つの可変入力用積演算素子１０Ｂ１Ａ、１０Ｂ１Ｂと２つの固定入力用積演算素子１０Ｂ２Ａ、１０Ｂ２Ｂとを備えているが、他の例では、カラム１０Ａが、２以外の任意の数（詳細には、複数）の可変入力用積演算素子と２以外の任意の数（詳細には、複数）の固定入力用積演算素子とを備え、カラム１０Ｂが、２以外の任意の数（詳細には、複数）の可変入力用積演算素子と２以外の任意の数（詳細には、複数）の固定入力用積演算素子を備えてもよい。
　図１に示す例では、複数の可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂ、１０Ｂ１Ａ、１０Ｂ１Ｂおよび複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂ、１０Ｂ２Ａ、１０Ｂ２Ｂのそれぞれは、読み出し端子と、書き込み端子と、共通端子とを備える抵抗変化素子である。
　可変入力用積演算素子１０Ａ１Ａ、１０Ｂ１Ａの読み出し端子は、ラインＬ１１に接続されている。ラインＬ１１は、可変入力用積演算素子１０Ａ１Ａ、１０Ｂ１Ａに対して可変信号を入力する可変入力部１２１Ａに接続されている。可変入力用積演算素子１０Ａ１Ａ、１０Ｂ１Ａの書き込み端子は、ラインＬ１２に接続されている。
　可変入力用積演算素子１０Ａ１Ｂ、１０Ｂ１Ｂの読み出し端子は、ラインＬ２１に接続されている。ラインＬ２１は、可変入力用積演算素子１０Ａ１Ｂ、１０Ｂ１Ｂに対して可変信号を入力する可変入力部１２１Ｂに接続されている。可変入力用積演算素子１０Ａ１Ｂ、１０Ｂ１Ｂの書き込み端子は、ラインＬ２２に接続されている。
　固定入力用積演算素子１０Ａ２Ａ、１０Ｂ２Ａの読み出し端子は、ラインＬ３１に接続されている。ラインＬ３１は、固定入力用積演算素子１０Ａ２Ａ、１０Ｂ２Ａに対して定められた信号である固定信号を入力する固定入力部１２２Ａに接続されている。固定入力用積演算素子１０Ａ２Ａ、１０Ｂ２Ａの書き込み端子は、ラインＬ３２に接続されている。
　固定入力用積演算素子１０Ａ２Ｂ、１０Ｂ２Ｂの読み出し端子は、ラインＬ４１に接続されている。ラインＬ４１は、固定入力用積演算素子１０Ａ２Ｂ、１０Ｂ２Ｂに対して定められた信号である固定信号を入力する固定入力部１２２Ｂに接続されている。固定入力用積演算素子１０Ａ２Ｂ、１０Ｂ２Ｂの書き込み端子は、ラインＬ４２に接続されている。
　固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂ、１０Ｂ２Ａ、１０Ｂ２Ｂに対して入力される固定信号は、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂ、１０Ｂ１Ａ、１０Ｂ１Ｂに対して入力される可変信号に同期させられる。
　可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂおよび固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂの共通端子は、ラインＭ１に接続されている。可変入力用積演算素子１０Ｂ１Ａ、１０Ｂ１Ｂおよび固定入力用積演算素子１０Ｂ２Ａ、１０Ｂ２Ｂの共通端子は、ラインＭ２に接続されている。
　和演算部１１は、出力検出器１１Ａ、１１Ｂを備えている。出力検出器１１Ａは、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂからの出力および固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂからの出力の合計値を検出する。出力検出器１１Ｂは、可変入力用積演算素子１０Ｂ１Ａ、１０Ｂ１Ｂからの出力および固定入力用積演算素子１０Ｂ２Ａ、１０Ｂ２Ｂからの出力の合計値を検出する。出力検出器１１ＡはラインＭ１に配置されている。出力検出器１１ＢはラインＭ２に配置されている。
　図１に示す例では、出力検出器１１Ａが、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂおよび固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂからの出力電流値を検出し、出力検出器１１Ｂが、可変入力用積演算素子１０Ｂ１Ａ、１０Ｂ１Ｂおよび固定入力用積演算素子１０Ｂ２Ａ、１０Ｂ２Ｂからの出力電流値を検出する。他の例では、出力検出器１１Ａが、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂおよび固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂの出力を電荷として検出し、出力検出器１１Ｂが、可変入力用積演算素子１０Ｂ１Ａ、１０Ｂ１Ｂおよび固定入力用積演算素子１０Ｂ２Ａ、１０Ｂ２Ｂの出力を電荷として検出してもよい。
　本発明において積演算素子として用いられる抵抗変化素子は、外部からの刺激（電流、電圧、磁場など）に対して可逆的に電気抵抗が変化する素子である。かかる抵抗変化素子としては例えば、抵抗変化型メモリ（ＲＲＡＭ）素子、相変化メモリ（ＰＣＲＡＭ）素子、異方性磁気抵抗効果（ＡＭＲ）素子、トンネル磁気抵抗効果（ＴＭＲ）素子、巨大磁気抵抗効果（ＧＭＲ）素子などが挙げられる。
　図２は第１実施形態の積和演算器１の可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂ、１０Ｂ１Ａ、１０Ｂ１Ｂとして適用可能な抵抗変化素子の一例を示す斜視図である。
　図２に示す例では、抵抗変化素子が、磁気抵抗効果を示す磁気抵抗効果素子Ａである。
　磁気抵抗効果素子Ａは、磁壁ＤＷを有する磁化自由層Ａ１と、磁化方向が固定された磁化固定層Ａ２と、非磁性層Ａ３とを有する。非磁性層Ａ３は、磁化自由層Ａ１と磁化固定層Ａ２とに挟まれている。磁化自由層Ａ１は、磁壁ＤＷの一方の側に第１領域Ａ１１を有し、磁壁ＤＷの他方の側に第２領域Ａ１２を有する。第１領域Ａ１１には、書き込み端子ＡＡが設けられている。第２領域Ａ１２には、共通端子ＡＢが設けられている。磁化固定層Ａ２には、読み出し端子ＡＣが設けられている。
　磁壁ＤＷの移動量（移動距離）は、書き込み端子ＡＡと共通端子ＡＢとの間に流す書き込み電流の大きさ、時間を調整することによって可変に制御することができる。書き込み電流の大きさ、時間は例えば、パルス数あるいはパルス幅によって磁壁ＤＷの移動量（移動距離）を設定することもできる。磁壁ＤＷの駆動（移動）によって磁化固定層Ａ２と磁化自由層Ａ１のそれぞれの磁化方向が平行な（あるいは反平行な）部分の面積が連続的に変化すると、磁化方向が平行な部分の面積率と磁化方向が反平行な部分の面積率との比が連続的に変化し、磁気抵抗効果素子において線形に近い抵抗変化が得られる。
　また、データの読み出しは、読み出し端子ＡＣと共通端子ＡＢとの間に電流を流して、磁化方向が平行な部分の面積率と磁化方向が反平行な部分の面積率との比に応じた抵抗を検出することで行うことができる（例えば、特許文献１参照）。
［磁化固定層Ａ２］
　磁化固定層Ａ２は、磁化が第１の方向（例えば図２の左向き）に配向し、固定された層である。ここで、磁化が固定されるとは、書き込み電流を用いた書き込み前後において磁化方向が変化しない（磁化が固定されている）ことを意味する。
　図２に示す例では、磁化固定層Ａ２は磁化が面内磁気異方性（面内磁化容易軸）を有する面内磁化膜である。磁化固定層Ａ２は、面内磁化膜に限られず、垂直磁気異方性（垂直磁化容易軸）を有する垂直磁化膜であってもよい。
　磁化固定層Ａ２が面内磁化膜であると、高いＭＲ比（磁気抵抗変化率）を有し、読み込み時にスピントランスファートルク（ＳＴＴ）による影響を受けにくく、読み取り電圧を大きくできる。一方、素子を微小化したい場合には磁気異方性が大きく、反磁界が小さい、垂直磁化膜を用いることが好ましい。
　磁化固定層Ａ２には、公知の材料を用いることができる。例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属及びこれらの金属を１種以上含み強磁性を示す合金を用いることができる。またこれらの金属と、Ｂ、Ｃ、及びＮのうちの１種以上の元素とを含む合金を用いることもできる。具体的には、Ｃｏ－ＦｅやＣｏ－Ｆｅ－Ｂが挙げられる。
　また磁化固定層Ａ２には、Ｃｏ２ＦｅＳｉなどのホイスラー合金を用いることもできる。ホイスラー合金は、Ｘ２ＹＺの化学組成をもつ金属間化合物を含み、Ｘは、周期表上でＣｏ、Ｆｅ、Ｎｉ、あるいはＣｕ族の遷移金属元素または貴金属元素であり、Ｙは、Ｍｎ、Ｖ、ＣｒあるいはＴｉ族の遷移金属でありＸの元素種をとることもでき、Ｚは、ＩＩＩ族からＶ族の典型元素である。例えば、Ｃｏ２ＦｅＳｉ、Ｃｏ２ＭｎＳｉやＣｏ２Ｍｎ１－ａＦｅａＡｌｂＳｉ１－ｂなどが挙げられる。
　また磁化固定層Ａ２は強磁性層、非磁性層から成るシンセティック構造、あるいは反強磁性層、強磁性層、非磁性層から成るシンセティック構造であってもよい。後者においてはシンセティック構造において磁化固定層Ａ２の磁化方向は反強磁性層によって強く保持される。そのため、磁化固定層Ａ２の磁化が外部からの影響を受けにくくなる。
　磁化固定層Ａ２の磁化をＸＹ面内に配向させる（磁化固定層Ａ２を面内磁化膜にする）場合は、例えば、ＮｉＦｅを用いることが好ましい。一方で磁化固定層Ａ２の磁化をＺ方向に配向させる（磁化固定層Ａ２を垂直磁化膜にする）場合は、例えば、Ｃｏ／Ｎｉ積層膜、Ｃｏ／Ｐｔ積層膜等を用いることが好ましい。例えば、磁化固定層Ａ２を［Ｃｏ（０．２４ｎｍ）／Ｐｔ（０．１６ｎｍ）］６／Ｒｕ（０．９ｎｍ）／［Ｐｔ（０．１６ｎｍ）／Ｃｏ（０．１６ｎｍ）］４／Ｔａ（０．２ｎｍ）／ＦｅＢ（１．０ｎｍ）とすると、垂直磁化膜となる。
［非磁性層Ａ３］
　非磁性層Ａ３は、磁化固定層Ａ２の下面に設けられている。磁気抵抗効果素子Ａは、非磁性層Ａ３を介して磁化固定層Ａ２に対する磁化自由層Ａ１の磁化状態の変化を抵抗値変化として読み出す。すなわち、磁化固定層Ａ２、非磁性層Ａ３及び磁化自由層Ａ１は磁気抵抗効果素子Ａとして機能し、非磁性層Ａ３が絶縁体からなる場合はトンネル磁気抵抗（ＴＭＲ）素子と似た構成であり、非磁性層２が金属からなる場合は巨大磁気抵抗効果（ＧＭＲ）素子と似た構成である。
　非磁性層Ａ３の材料としては、磁気抵抗効果素子Ａの非磁性層に用いることができる公知の材料を用いることができる。非磁性層Ａ３が絶縁体からなる場合（トンネルバリア層である場合）、その材料としてＡｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、ＭｇＡｌ２Ｏ４、ＺｎＡｌ２Ｏ４、ＭｇＧａ２Ｏ４、ＺｎＧａ２Ｏ４、ＭｇＩｎ２Ｏ４、ＺｎＩｎ２Ｏ４、及び、これらの材料の多層膜や混合組成膜等を用いることができる。またこれらの他にも、Ａｌ、Ｓｉ、Ｍｇの一部が、Ｚｎ、Ｂｅ等に置換された材料等も用いることができる。これらの中でも、ＭｇＯやＭｇＡｌ２Ｏ４はコヒーレントトンネルが実現できる材料であるため、磁気抵抗比（ＭＲ比）を大きくとることができる。一方で、非磁性層２が金属からなる場合は、その材料としてＣｕ、Ａｌ、Ａｇ等を用いることができる。
　非磁性層Ａ３が絶縁体からなる場合（トンネルバリア層である場合）、その厚みは、例えば２．５ｎｍ以上である。
［磁化自由層Ａ１］
　磁化自由層Ａ１は磁壁駆動型（移動型）ＭＲＡＭの磁壁駆動層に相当する。
　磁化自由層Ａ１は強磁性体材料からなり、その内部の磁化の向きは反転可能である。磁化自由層Ａ１は、磁化が磁化固定層Ａ２と逆向きの第２の方向に配向した第１領域Ａ１１と、磁化が第１の方向と同じ向きに配向した第２領域Ａ１２と、これらの領域の界面をなす磁壁ＤＷとを有する。磁壁ＤＷを挟んで第１領域Ａ１１と第２領域Ａ１２の磁化の向きは反対である。磁壁ＤＷは、磁化自由層Ａ１における第１領域Ａ１１と第２領域Ａ１２の構成比率が変化することで移動する。
　磁化自由層Ａ１の材料には、公知の材料を用いることができ、特に軟磁性材料を適用できる。例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属、これらの金属を１種以上含む合金、これらの金属とＢ、Ｃ、及びＮのうちの１種以上の元素とが含まれる合金等を用いることができる。具体的には、Ｃｏ－Ｆｅ、Ｃｏ－Ｆｅ－Ｂ、Ｎｉ－Ｆｅが、磁化自由層Ａ１の材料として挙げられる。
　磁化自由層Ａ１の材料には、飽和磁化が小さい材料を用いることもできる。例えば、（ＭｎＧａ）Ａｓや（ＩｎＦｅ）Ａｓ、あるいはＣｏ／Ｔｂ多層膜やＧｄＦｅＣｏのように飽和磁化が小さい材料を用いると、小さい電流密度で磁化自由層Ａ１の磁壁ＤＷを駆動させることができる。また、これらの材料を用いると、磁壁ＤＷの駆動速度が遅くなる。
　ＮｉＦｅのような磁気異方性が弱い材料は、磁壁ＤＷの駆動速度が速く、１００ｍ／ｓｅｃ以上の速度で磁壁ＤＷが動作する。つまり、磁壁ＤＷは１０ｎｓｅｃのパルスで、１μｍの距離を移動する。したがって、磁化自由層Ａ１を素子内でアナログ的に動かす場合には、高価な半導体回路を用いて微小なパルスを印加するか、集積度を犠牲にして磁化自由層を十分長くするなどの対応が必要となる。これに対し、磁壁ＤＷの駆動速度が遅い材料の場合には、十分長いパルス電流を印加する場合や磁化自由層Ａ１の長さが短い場合でも、アナログメモリを形成することが可能である。
　磁化自由層Ａ１を垂直磁化膜とする場合、Ｃｏ／Ｐｔ多層膜、Ｃｏ／Ｐｄ多層膜、及びＣｏＣｒＰｔ合金膜からなる群から選択された垂直磁化膜が好ましい。また、Ｍｎ３Ｘ（Ｘ＝Ｇａ，Ｇｅ）の垂直磁化膜やＣｏ／Ｎｉなどの多層膜による垂直磁化膜を用いることもできる。これらの材料は磁壁駆動のための電流密度が小さくても磁壁ＤＷを駆動させることが可能である。
　磁化自由層Ａ１が長手方向に延在する長さは６０ｎｍ以上であることが好ましい。６０ｎｍ未満では単磁区になりやすく、磁化自由層Ａ１内に磁壁ＤＷが形成されにくい。
　磁化自由層Ａ１の厚さは磁壁駆動層として機能する限り、特に制限はないが、例えば、２ｎｍ～６０ｎｍとすることができる。磁化自由層Ａ１の厚さが６０ｎｍ以上になると、積層方向に磁壁が形成される可能性が高まる。ただし、積層方向に磁壁が形成されるか否かは、磁化自由層Ａ１の形状異方性とのバランスによって生じる。磁化自由層Ａ１の厚さが６０ｎｍ未満であれば、磁壁ＤＷができることは考えにくい。
　磁化自由層Ａ１は、層の側面に磁壁ＤＷの移動を止める磁壁ピン止め部を有してもよい。例えば、磁化自由層Ａ１の磁壁ＤＷの移動を止めたい位置に、凹凸、溝、膨らみ、くびれ、切り欠きなどを設けると、磁壁の移動を止める（ピンする）ことができる。磁壁ピン止め部を有すると、閾値以上の電流を流さないとそれ以上磁壁が移動しない構成とすることができ、出力信号をアナログ的ではなく、多値化し易くなる。
　例えば、磁壁ピン止め部を所定の距離ごとに形成することにより、磁壁ＤＷをより安定的に保持することができ、安定的な多値記録を可能にし、より安定的に多値化された出力信号を読み出すことを可能にする。
　図２に示す例では、磁壁ＤＷを形成するために、磁化自由層Ａ１のうち、平面視において磁化固定層Ａ２に重ならない両端部のそれぞれに、第１領域Ａ１１の磁化と同じ第１の方向の磁化を有する第１磁化供給層Ａ４、及び、第２領域Ａ１２の磁化と同じ第２の方向の磁化を有する第２磁化供給層Ａ５を有する。
　第１磁化供給層Ａ４及び第２磁化供給層Ａ５の材料としては、磁化固定層Ａ２に使える強磁性材料と同じ材料を用いることができる。
　図２に示す例では、磁壁ＤＷを形成するために、磁化自由層Ａ１の両端部のいずれにも磁化が固定された層として第１磁化供給層Ａ４及び第２磁化供給層Ａ５を用いたが、いずれか一方又は両方に、磁化自由層Ａ１に接すると共に磁化自由層Ａ１の長手方向に対して交差する方向に延在するスピン軌道トルク（ＳＯＴ）配線を用いてもよい。スピン軌道トルク配線は、電流が流れるとスピンホール効果によって純スピン流が生成される材料からなるものである。
　かかる構成を有することにより、磁化が固定された層としての磁化供給層を設置することがなくても、スピン軌道トルク配線の両端に電流を流すことにより磁化自由層Ａ１に磁壁を導入することができ、また、スピン軌道トルク配線を介して磁化自由層Ａ１に電流を流すことで、磁壁を移動させることができる。
　また、図２に示す例では、磁壁ＤＷを形成するために、磁化自由層Ａ１の両端部のいずれにも磁化が固定された層として第１磁化供給層Ａ４及び第２磁化供給層Ａ５を用いたが、いずれか一方又は両方に、磁化自由層Ａ１と電気的に絶縁されていると共に、磁化自由層Ａ１に対して交差する方向に延在する磁場印加配線を用いてもよい。磁場印加配線に電流を流すことによりアンペールの法則により磁場が発生する。磁場印加配線に流す電流の向きによって、発生する磁場の向きを逆向きにすることができる。そのため、磁化自由層Ａ１の端部に面内磁化を供給可能に配置することによって、磁場印加配線に流す電流の向きに応じて磁化自由層Ａ１の端部に互いに逆向きの面内磁化方向のうちの一方の面内磁化方向の磁化を供給することができる。また、磁化自由層Ａ１の端部に垂直磁化を供給可能に配置することによって、磁場印加配線に流す電流の向きに応じて磁化自由層Ａ１の端部に互いに逆向きの垂直磁化方向のうちの一方の垂直磁化方向の磁化を供給することができる。
　また、図２に示す例では、磁壁ＤＷを形成するために、磁化自由層Ａ１の両端部のいずれにも磁化が固定された層として第１磁化供給層Ａ４及び第２磁化供給層Ａ５を用いたが、いずれか一方又は両方に、磁化自由層Ａ１に絶縁層を介して接続された電圧印加端子を用いてもよい。磁化固定層Ａ２と電圧印加端子との間に電圧を印加すると、磁化自由層Ａ１の磁化の一部が電圧の影響を受ける。例えば、電圧印加端子から電圧をパルスで印加すると磁化の一部は、電圧印加時には磁化自由層Ａ１の磁化の方向に対して直交する方向に配向し、電圧印加が止まったタイミングでは磁化自由層Ａ１の磁化は第１の方向か又はその逆方向の第２の方向に配向する。この直交する方向に配向した磁化が第１の方向か又はその逆方向の第２の方向に倒れるかは等確率であり、パルス電圧を印加するタイミング、回数、周期を調整することで、磁化の一部を第１の方向から第２の方向に配向させることができる。
　磁化自由層Ａ１と非磁性層Ａ３の間に磁気結合層を設置してもよい。磁気結合層とは、磁化自由層Ａ１の磁化状態を転写する層である。磁化自由層Ａ１の主たる機能は磁壁を駆動させるための層であり、磁化固定層Ａ１と非磁性層Ａ２を介して生じる磁気抵抗効果に適した材料を選択できるとは限らない。一般的に、非磁性層Ａ２を用いたコヒーレントトンネル効果を生じさせるためには、磁化固定層Ａ１や磁気結合層はＢＣＣ構造の強磁性材料が良いことが知られている。特に、磁化固定層Ａ１や磁気結合層の材料として、Ｃｏ－Ｆｅ－Ｂの組成の材料がスパッタによって作成した際に大きな出力が得られることが知られている。
　図３は第１実施形態の積和演算器１の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂ、１０Ｂ２Ａ、１０Ｂ２Ｂとして適用可能な抵抗変化素子の第１例を示す斜視図である。
　図３に示す例では、抵抗変化素子が、磁気抵抗効果を示す磁気抵抗効果素子Ａである。
　磁気抵抗効果素子Ａは、磁壁ＤＷを有する磁化自由層Ａ１と、磁化方向が固定された磁化固定層Ａ２と、非磁性層Ａ３とを有する。非磁性層Ａ３は、磁化自由層Ａ１と磁化固定層Ａ２とに挟まれている。磁化自由層Ａ１は、磁壁ＤＷの一方の側に第１領域Ａ１１を有し、磁壁ＤＷの他方の側に第２領域Ａ１２を有する。第１領域Ａ１１には、書き込み端子ＡＡが設けられている。第２領域Ａ１２には、共通端子ＡＢが設けられている。磁化固定層Ａ２には、読み出し端子ＡＣが設けられている。
　図３に示す例では、読み出し端子ＡＣが、フューズ部ＡＣ１と、フューズ部ＡＣ１の両側に配置された配線部ＡＣ２、ＡＣ３とを備えている。磁気抵抗効果素子Ａからの出力電流が読み出し端子ＡＣを介して出力される場合、出力電流は、配線部ＡＣ２、フューズ部ＡＣ１、配線部ＡＣ３の順（つまり、図３の上向き）に、フューズ部ＡＣ１と配線部ＡＣ２、ＡＣ３とを流れるか、あるいは、配線部ＡＣ３、フューズ部ＡＣ１、配線部ＡＣ２の順（つまり、図３の下向き）に、フューズ部ＡＣ１と配線部ＡＣ２、ＡＣ３とを流れる。
　図３に示す例では、出力電流が流れる方向に垂直なフューズ部ＡＣ１の断面積は、出力電流が流れる方向に垂直な配線部ＡＣ２、ＡＣ３の断面積よりも小さく設定されている。
つまり、フューズ部ＡＣ１は、配線部ＡＣ２、ＡＣ３よりも断線しやすく構成されている。
　図３に示す例では、フューズ部ＡＣ１の断面積を配線部ＡＣ２、ＡＣ３の断面積よりも小さくすることによって、フューズ部ＡＣ１が、配線部ＡＣ２、ＡＣ３よりも断線しやすく構成されているが、他の例では、フューズ部ＡＣ１をミアンダ型に形成したり、網目状に形成したりすることによって、フューズ部ＡＣ１を配線部ＡＣ２、ＡＣ３よりも断線しやすく構成してもよい。
　さらに他の例では、フューズ部ＡＣ１の材料の融点を配線部ＡＣ２、ＡＣ３の材料の融点よりも低くすることによって、フューズ部ＡＣ１を配線部ＡＣ２、ＡＣ３よりも断線しやすく構成してもよい。
　また、図３に示す例では、フューズ部ＡＣ１は、磁化固定層Ａ２よりも読み出し端子ＡＣの側（図３の上側）に配置されている。そのため、フューズ部ＡＣ１の断線の影響が書き込み端子ＡＡの側におよんでしまうおそれを抑制することができる。
　つまり、図３に示す例では、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂ、１０Ｂ２Ａ、１０Ｂ２Ｂ（磁気抵抗効果素子Ａ）は、出力電流が増加する故障が発生した場合に断線する機能を有する。
　図４は図３に示す読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流の変化などを説明するための図である。図４において、縦軸は、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流を示す。横軸は、磁気抵抗効果素子Ａの状態（抵抗値の大きさ）を示す。
　磁気抵抗効果素子Ａの正常動作時であって、磁気抵抗効果素子Ａの抵抗値が最も高い時には、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が最小値Ｍｉｎになる。
　磁気抵抗効果素子Ａの正常動作時には、磁気抵抗効果素子Ａの抵抗値が低くなるに従って、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が大きくなる。
　磁気抵抗効果素子Ａの正常動作時であって、磁気抵抗効果素子Ａの抵抗値が最も低い時には、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が最大値Ｍａｘになる。
　図４に示す例では、磁気抵抗効果素子Ａの正常動作時に、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が値Ｉ１になる。
　読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が増加する故障が磁気抵抗効果素子Ａに発生すると、図４の上向きの矢印で示すように、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が増加する。
　図４に示す例では、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が値Ｉ２まで増加すると、磁気抵抗効果素子Ａの読み出し端子ＡＣのフューズ部ＡＣ１が断線する。その結果、図４の下向きの矢印で示すように、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が、値Ｉ３まで減少する（詳細には、ゼロまで減少する）。
　つまり、図４に示す例では、フューズ部ＡＣ１が断線した後における読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流は、磁気抵抗効果素子Ａの正常動作時における読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流よりも減少する。
　図５は第１実施形態の積和演算器１の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂ、１０Ｂ２Ａ、１０Ｂ２Ｂとして適用可能な抵抗変化素子の第２例を示す斜視図である。
　図５に示す例では、図３に示す例と同様に、抵抗変化素子が、磁気抵抗効果を示す磁気抵抗効果素子Ａである。
　図５に示す例では、図３に示す例とは異なり、共通端子ＡＢが、フューズ部ＡＢ１と、フューズ部ＡＢ１の両側に配置された配線部ＡＢ２、ＡＢ３とを備えている。磁気抵抗効果素子Ａからの出力電流が共通端子ＡＢを介して出力される場合、出力電流は、配線部ＡＢ２、フューズ部ＡＢ１、配線部ＡＢ３の順（つまり、図５の右向き）に、フューズ部ＡＢ１と配線部ＡＢ２、ＡＢ３とを流れるか、あるいは、配線部ＡＢ３、フューズ部ＡＢ１、配線部ＡＢ２の順（つまり、図５の左向き）に、フューズ部ＡＢ１と配線部ＡＢ２、ＡＢ３とを流れる。
　図５に示す例では、出力電流が流れる方向に垂直なフューズ部ＡＢ１の断面積は、出力電流が流れる方向に垂直な配線部ＡＢ２、ＡＢ３の断面積よりも小さく設定されている。
つまり、フューズ部ＡＢ１は、配線部ＡＢ２、ＡＢ３よりも断線しやすく構成されている。
　図５に示す例では、フューズ部ＡＢ１の断面積を配線部ＡＢ２、ＡＢ３の断面積よりも小さくすることによって、フューズ部ＡＢ１が、配線部ＡＢ２、ＡＢ３よりも断線しやすく構成されているが、他の例では、フューズ部ＡＢ１をミアンダ型に形成したり、網目状に形成したりすることによって、フューズ部ＡＢ１を配線部ＡＢ２、ＡＢ３よりも断線しやすく構成してもよい。
　さらに他の例では、フューズ部ＡＢ１の材料の融点を配線部ＡＢ２、ＡＢ３の材料の融点よりも低くすることによって、フューズ部ＡＢ１を配線部ＡＢ２、ＡＢ３よりも断線しやすく構成してもよい。
　つまり、図５に示す例では、図３に示す例と同様に、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂ、１０Ｂ２Ａ、１０Ｂ２Ｂ（磁気抵抗効果素子Ａ）は、出力電流が増加する故障が発生した場合に断線する機能を有する。
　図６は第１実施形態の積和演算器１の適用例を示す図であり、３－３－３の多層パーセプトロンと呼ばれるネットワークへの適用例を示す図である。図７は第１実施形態の積和演算器１の全体構成の一例を示す図である。
　図６に示す例では、第１実施形態の積和演算器１が、ニューロモーフィックデバイス１００に適用されている。ニューロモーフィックデバイス１００は、入力層１０１と、隠れ層１０２と、出力層１０３と、第１実施形態の積和演算器１と、積和演算器２とを備えている。第１実施形態の積和演算器１は、複数（３個）の可変入力用積演算素子と複数（２個）の固定入力用積演算素子とを有する。一方、積和演算器２は、複数（３個）の可変入力用積演算素子と１個の固定入力用積演算素子とを有する。
　入力層１０１は、例えば５つのノード１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ、１０１Ｅを備えている。このうち、ノード１０１Ａ及び１０１Ｂは図１に示す固定入力部に相当し、１に設定されている。隠れ層１０２は、例えば４つのノード１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄを備えている。このうち、ノード１０２Ａは１に設定されている。出力層１０３は、例えば３つのノード１０３Ａ、１０３Ｂ、１０３Ｃを備えている。
　積和演算器１は、入力層１０１と隠れ層１０２との間に配置され、入力層１０１の４つのノード１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄと、隠れ層１０２の３つのノード１０２Ａ、１０２Ｂ、１０２Ｃとを接続する。図１に示す積和演算器１において、入力層１０１のノード１０１Ａ及び１０１Ｂのそれぞれと隠れ層１０２の各ノード１０２Ｂ～１０２Ｄのそれぞれとの間は、図１に示すような固定入力用積演算子１０Ａ２Ａ等で接続されており、隠れ層１０２の各ノードにおいては、入力信号に重みが乗算された値とバイアス（以下、定数「ｂ１」とする）との和が出力される。
　隠れ層１０２と出力層１０３との間には、積和演算器２が配置されている。なお、積和演算器２は、複数（３個）の可変入力用積演算素子を備えるが、固定入力用積演算素子が複数ではない（１個）ので、本発明の積和演算器ではない。
　隠れ層１０２は、例えば活性化関数（例えばシグモイド関数）を使用する。
　本発明者は、鋭意研究において、ニューラルネットワークデバイスにおいて、積和演算を行う際にバイアス項を入れることによってニューラルネットワークの判別性能を向上できることを見い出した。
　詳細には、本発明者は、複数の積演算素子として抵抗変化素子が用いられる積和演算器では、バイアス項を表現するために固定入力用積演算素子を用いればよいことを見い出した。
　また、本発明者は、重みを表現する可変入力用積演算素子の故障がニューラルネットワークの判別性能に与える影響よりも、バイアス項を表現する固定入力用積演算素子の故障がニューラルネットワークの判別性能に与える影響の方が大きくなることを見い出した。
　これは一般的に「重み」は特定の結合ごとに値を設定するのに対し、バイアス項は、その層全体の値を偏らせるために用いられるからである。故障したバイアス項の積演算素子（抵抗変化素子）に電流が集中して大量に流れることによって、他の積演算素子の重み（他の積演算素子からの電流）が回路上で見えなくなるおそれがある。
　また、本発明者は、バイアス項を表現する複数の固定入力用積演算素子を１つのカラムに設けることによって、１つの固定入力用積演算素子が故障した場合にニューラルネットワークの判別性能が完全に失われることを防ぐことができ、ニューラルネットワークの判別性能の低下を抑制できることを見い出した。
　その点に鑑み、第１実施形態の積和演算器１では、図１に示すように、カラム１０Ａに複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂが設けられると共に、カラム１０Ｂに複数の固定入力用積演算素子１０Ｂ２Ａ、１０Ｂ２Ｂが設けられている。また、第１実施形態の積和演算器１は、図７に示すように、故障診断部１３を備えている。
　また、本発明者は、１つのカラムに備えられている複数の固定入力用積演算素子のうちの１つの固定入力用積演算素子が故障した場合であっても、再学習を行うことによってニューラルネットワークの判別性能を回復できることを見い出した。
　その点に鑑み、第１実施形態の積和演算器１は、図７に示すように、再学習部１４を備えている。
　図８は図１および図７に示す第１実施形態の積和演算器１によって実行される処理の一例を示すフローチャートである。
　図８に示す例では、積和演算器１が、学習ステップＳ１０と、故障診断ステップＳ２０と、再学習ステップＳ３０（再学習工程）とを実行する。学習ステップＳ１０には、ステップＳ１１が含まれる。故障診断ステップＳ２０には、ステップＳ２１～Ｓ２４が含まれる。再学習ステップＳ３０には、ステップＳ３１～Ｓ３３が含まれる。
　学習ステップＳ１０では、例えば公知のバックプロパゲーション学習が行われる。詳細には、ステップＳ１１では、積和演算器１が、カラム１０Ａのバイアス項を表現する固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂの抵抗値を設定する。
　次いで、積和演算器１の故障診断部１３が、故障診断ステップＳ２０を実行する。詳細には、ステップＳ２１では、積和演算器１が、可変入力部１２１Ａから可変入力用積演算素子１０Ａ１Ａ（および可変入力用積演算素子１０Ｂ１Ａ）への可変信号の入力をオフにする。つまり、可変入力用積演算素子１０Ａ１Ａには、可変入力部１２１Ａからの可変信号が入力されなくなる。
　また、ステップＳ２１では、積和演算器１が、可変入力部１２１Ｂから可変入力用積演算素子１０Ａ１Ｂ（および可変入力用積演算素子１０Ｂ１Ｂ）への可変信号の入力をオフにする。つまり、可変入力用積演算素子１０Ａ１Ｂには、可変入力部１２１Ｂからの可変信号が入力されなくなる。
　また、ステップＳ２１では、積和演算器１が、固定入力部１２２Ａから固定入力用積演算素子１０Ａ２Ａ（および固定入力用積演算素子１０Ｂ２Ａ）への固定信号の入力をオンにする。つまり、固定入力用積演算素子１０Ａ２Ａには、固定信号が固定入力部１２２Ａから入力される。
　また、ステップＳ２１では、積和演算器１が、固定入力部１２２Ｂから固定入力用積演算素子１０Ａ２Ｂ（および固定入力用積演算素子１０Ｂ２Ｂ）への固定信号の入力をオンにする。つまり、固定入力用積演算素子１０Ａ２Ｂには、固定信号が固定入力部１２２Ｂから入力される。
　次いで、ステップＳ２２（出力検出工程）では、出力検出器１１Ａが、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂからの出力および固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂからの出力の合計値を検出する。上述したように、可変入力用積演算素子１０Ａ１Ａには、可変入力部１２１Ａからの可変信号が入力されず、可変入力用積演算素子１０Ａ１Ｂには、可変入力部１２１Ｂからの可変信号が入力されない。そのため、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂからの出力はゼロである。
　つまり、ステップＳ２２（出力検出工程）では、可変入力部１２１Ａ、１２１Ｂが可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂに対して可変信号を入力しない状態、かつ、固定入力部１２２Ａ、１２２Ｂが固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂに対して固定信号を入力する状態で、出力検出器１１Ａが、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂからの出力の合計値を検出する。
　次いで、ステップＳ２３（診断工程）では、故障診断部１３が、出力検出器１１Ａの検出値に基づいて、故障している固定入力用積演算素子が固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂに含まれるか否かを診断する。故障している固定入力用積演算素子が固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂに含まれない場合には、ステップＳ２１に戻る。
　一方、故障している固定入力用積演算素子が固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂに含まれる場合には、ステップＳ２４に進む。
　ステップＳ２４では、積和演算器１が、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂのうちの故障している固定入力用積演算素子を特定する。
　ステップＳ２４においては、固定入力用積演算素子１０Ａ２Ａが故障しているか否かを診断するために、例えば、可変入力部１２１Ａ、１２１Ｂが可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂに対して可変信号を入力しない状態、かつ、固定入力部１２２Ｂが固定入力用積演算素子１０Ａ２Ｂに対して固定信号を入力しない状態、かつ、固定入力部１２２Ａが固定入力用積演算素子１０Ａ２Ａに対して固定信号を入力する状態で、出力検出器１１Ａが、固定入力用積演算素子１０Ａ２Ａからの出力を検出する。また、故障診断部１３は、出力検出器１１Ａの検出値に基づいて、固定入力用積演算素子１０Ａ２Ａが故障しているか否かを診断する。
　同様に、ステップＳ２４においては、固定入力用積演算素子１０Ａ２Ｂが故障しているか否かを診断するために、例えば、可変入力部１２１Ａ、１２１Ｂが可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂに対して可変信号を入力しない状態、かつ、固定入力部１２２Ａが固定入力用積演算素子１０Ａ２Ａに対して固定信号を入力しない状態、かつ、固定入力部１２２Ｂが固定入力用積演算素子１０Ａ２Ｂに対して固定信号を入力する状態で、出力検出器１１Ａが、固定入力用積演算素子１０Ａ２Ｂからの出力を検出する。また、故障診断部１３は、出力検出器１１Ａの検出値に基づいて、固定入力用積演算素子１０Ａ２Ｂが故障しているか否かを診断する。
　次いで、積和演算器１の再学習部１４が、再学習ステップＳ３０（再学習工程）を実行する。再学習ステップＳ３０では、例えば公知のバックプロパゲーション学習が行われる。詳細には、ステップＳ３１では、再学習部１４は、上述したステップＳ２４の診断結果に基づいて、固定入力用積演算素子１０Ａ２Ａが故障しているか否かを判定する。固定入力用積演算素子１０Ａ２Ａが故障している場合には、ステップＳ３２に進む。一方、固定入力用積演算素子１０Ａ２Ｂが故障している場合には、ステップＳ３３に進む。
　ステップＳ３２では、再学習部１４が、カラム１０Ａのバイアス項が固定入力用積演算素子１０Ａ２Ｂのみによって表現されるように、固定入力用積演算素子１０Ａ２Ｂの抵抗値を再設定する。
　つまり、ステップＳ３２では、再学習部１４が、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂのうちの、故障している固定入力用積演算素子１０Ａ２Ａ以外の固定入力用積演算素子１０Ａ２Ｂの抵抗値の再設定を行う。
　ステップＳ３３では、再学習部１４が、カラム１０Ａのバイアス項が固定入力用積演算素子１０Ａ２Ａのみによって表現されるように、固定入力用積演算素子１０Ａ２Ａの抵抗値を再設定する。
　つまり、ステップＳ３３では、再学習部１４が、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂのうちの、故障している固定入力用積演算素子１０Ａ２Ｂ以外の固定入力用積演算素子１０Ａ２Ａの抵抗値の再設定を行う。
　図９は、図８のステップＳ３３における固定入力用積演算素子１０Ａ２Ａの抵抗値の再設定が行われる例を説明するための図である。詳細には、図９（Ａ）は固定入力用積演算素子１０Ａ２Ｂが故障する前の状態を示している。図９（Ｂ）は固定入力用積演算素子１０Ａ２Ｂが故障し、固定入力用積演算素子１０Ａ２Ａの抵抗値の再設定が行われた後の状態を示している。
　図９（Ａ）および図９（Ｂ）に示す例では、第１実施形態の積和演算器１がニューラルネットワークに適用される場合における重みａが、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂの抵抗値によって設定される。固定入力用積演算素子１０Ａ２Ｂが故障する前においては、図９（Ａ）に示すように、バイアス項ｂ１が、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂの抵抗値によって設定される。固定入力用積演算素子１０Ａ２Ｂが故障した後には、上述したステップＳ３３において、再学習部１４によって固定入力用積演算素子１０Ａ２Ａの抵抗値の再設定が行われる。その結果、図９（Ｂ）に示すように、バイアス項ｂ２が、固定入力用積演算素子１０Ａ２Ａの抵抗値のみによって設定される。つまり、図９（Ａ）および図９（Ｂ）に示す例では、固定入力用積演算素子１０Ａ２Ｂの故障時に、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂのうちの、固定入力用積演算素子１０Ａ２Ｂ以外の固定入力用積演算素子１０Ａ２Ａに再分配されたバイアス項ｂ２が設定される。
　つまり、第１実施形態の積和演算器１では、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂに入力される可変信号に同期して定められた信号が入力される固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂが、バイアス項として機能する。第１実施形態の積和演算器１がニューラルネットワークに適用される場合には、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂがバイアス項用素子として用いられない積和演算器がニューラルネットワークに適用される場合よりも、ニューラルネットワークの判別性能を向上させることができる。
　上述したように、例えば図１に示す第１実施形態の積和演算器１は、積演算部１０と、和演算部１１とを備える。積演算部１０は、複数の可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂと、複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂとを備える。複数の可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂおよび複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂのそれぞれは、抵抗変化素子である。また、第１実施形態の積和演算器１は、複数の可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂ、…に対して可変信号を入力する可変入力部１２１Ａ、１２１Ｂと、複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂに対して定められた信号を可変信号に同期させて入力する固定入力部１２２Ａ、１２２Ｂとを備える。和演算部１１は、複数の可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂからの出力および複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂからの出力の合計値を検出する出力検出器１１Ａを備える。
　そのため、第１実施形態の積和演算器１がニューラルネットワークに適用される場合には、バイアス項用素子である固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂの一方の故障時におけるニューラルネットワークの性能低下を抑制することができる。
　また、第１実施形態の積和演算器１では、上述したように、複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂは、出力電流が増加する故障が発生した場合に断線する（つまり、抵抗値が無限大になる）機能を有する。また、複数の可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂおよび複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂのそれぞれは、書き込み端子ＡＡと、共通端子ＡＢと、読み出し端子ＡＣとを有し、磁気抵抗効果を示す磁気抵抗効果素子Ａである。また、磁気抵抗効果素子Ａは、磁壁ＤＷを有する磁化自由層Ａ１と、磁化方向が固定された磁化固定層Ａ２と、磁化自由層Ａ１と磁化固定層Ａ２とに挟まれた非磁性層Ａ３とを有する。
　つまり、第１実施形態の積和演算器１では、複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂとして、正常動作時における抵抗値と、故障時（詳細には、出力電流が大きくなって断線する故障時）における抵抗値との差が大きい素子が用いられる。
　そのため、第１実施形態の積和演算器１によれば、正常動作時における抵抗値と故障時における抵抗値との差が小さい素子が固定入力用積演算素子として用いられる場合よりも、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂの一方の故障時におけるニューラルネットワークの性能低下を抑制することができる。
　また、第１実施形態の積和演算器１の使用時（詳細には、出力検査時）には、可変入力部１２１Ａ、１２１Ｂが複数の可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂに対して可変信号を入力しない状態、かつ、固定入力部１２２Ａ、１２２Ｂが複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂに対して固定信号を入力する状態で、出力検出器１１Ａが、複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂからの出力を検出する。
　また、第１実施形態の積和演算器１の使用時（詳細には、診断時）には、故障診断部１３が、出力検出時に検出された複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂからの出力に基づいて、故障している固定入力用積演算素子が複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂに含まれるか否かを診断する。
　そのため、第１実施形態の積和演算器１によれば、そのような出力検査および診断が行われない場合よりも、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂの一方の故障時におけるニューラルネットワークの性能低下を抑制することができる。
　また、故障している固定入力用積演算素子が複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂに含まれる場合、第１実施形態の積和演算器１の使用時（詳細には、再学習時）に、再学習部１４が、複数の固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂのうちの、故障している固定入力用積演算素子以外の固定入力用積演算素子の抵抗値の再設定を行う。
　そのため、第１実施形態の積和演算器１によれば、そのような再学習が行われない場合よりも、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂの一方の故障時におけるニューラルネットワークの性能低下を抑制することができる。
＜第２実施形態＞（抵抗変化素子が一般的な可変抵抗）
　以下、本発明の積和演算器の第２実施形態について説明する。
　第２実施形態の積和演算器１は、後述する点を除き、上述した第１実施形態の積和演算器１と同様に構成されている。従って、第２実施形態の積和演算器１によれば、後述する点を除き、上述した第１実施形態の積和演算器１と同様の効果を奏することができる。
　図１０は第２実施形態の積和演算器１の一部の構成の一例を示す図である。
　第１実施形態の積和演算器１では、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂ、１０Ｂ１Ａ、１０Ｂ１Ｂおよび固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂ、１０Ｂ２Ａ、１０Ｂ２Ｂが磁気抵抗効果素子によって構成されているが、第２実施形態の積和演算器１では、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂ、１０Ｂ１Ａ、１０Ｂ１Ｂおよび固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂ、１０Ｂ２Ａ、１０Ｂ２Ｂが一般的な抵抗変化素子（可変抵抗）によって構成されている。
　詳細には、図１に示す例では、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂ、１０Ｂ１Ａ、１０Ｂ１Ｂおよび固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂ、１０Ｂ２Ａ、１０Ｂ２Ｂのそれぞれが、読み出し端子と、書き込み端子と、共通端子とを備えているが、図１０に示す例では、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂ、１０Ｂ１Ａ、１０Ｂ１Ｂおよび固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂ、１０Ｂ２Ａ、１０Ｂ２Ｂのそれぞれが、第１端子と、第２端子とを備えている。
　図１０に示す例では、可変入力用積演算素子１０Ａ１Ａ、１０Ｂ１Ａの第１端子は、ラインＬ１１に接続されている。可変入力用積演算素子１０Ａ１Ｂ、１０Ｂ１Ｂの第１端子は、ラインＬ２１に接続されている。固定入力用積演算素子１０Ａ２Ａ、１０Ｂ２Ａの第１端子は、ラインＬ３１に接続されている。固定入力用積演算素子１０Ａ２Ｂ、１０Ｂ２Ｂの第１端子は、ラインＬ４１に接続されている。
　図１０に示す例においても、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂ、１０Ｂ２Ａ、１０Ｂ２Ｂに対して入力される固定信号は、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂ、１０Ｂ１Ａ、１０Ｂ１Ｂに対して入力される可変信号に同期させられる。
　図１０に示す例では、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂおよび固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂの第２端子は、ラインＭ１に接続されている。可変入力用積演算素子１０Ｂ１Ａ、１０Ｂ１Ｂおよび固定入力用積演算素子１０Ｂ２Ａ、１０Ｂ２Ｂの第２端子は、ラインＭ２に接続されている。
　和演算部１１は、可変入力用積演算素子１０Ａ１Ａ、１０Ａ１Ｂおよび固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂの第２端子からの出力の合計値を検出する出力検出器１１Ａと、可変入力用積演算素子１０Ｂ１Ａ、１０Ｂ１Ｂおよび固定入力用積演算素子１０Ｂ２Ａ、１０Ｂ２Ｂの第２端子からの出力の合計値を検出する出力検出器１１Ｂとを備えている。
　図１０に示す例においても、固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂ、１０Ｂ２Ａ、１０Ｂ２Ｂは、例えばフューズ部（図示せず）などを有することによって、出力電流が増加する故障が発生した場合に断線する機能を有する。
　他の例では、図１０に示す固定入力用積演算素子１０Ａ２Ａ、１０Ａ２Ｂ、１０Ｂ２Ａ、１０Ｂ２Ｂは、出力電流が増加する故障が発生した場合に断線する機能を有さなくてもよい。
　以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。上述した各実施形態に記載の構成を組み合わせてもよい。
　例えば、以上に示した実施形態に係る各装置（例えば、積和演算器１）の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体（記憶媒体）に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより、処理を行ってもよい。
　なお、ここでいう「コンピュータシステム」とは、オペレーティング・システム（ＯＳ：Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）あるいは周辺機器等のハードウェアを含むものであってもよい。
　また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。また、記録媒体としては、例えば、一時的にデータを記録する記録媒体であってもよい。
　さらに、「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークあるいは電話回線等の通信回線を介してプログラムが送信された場合のサーバあるいはクライアントとなるコンピュータシステム内部の揮発性メモリ（例えばＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ））のように、一定時間プログラムを保持しているものも含むものとする。
　また、上記のプログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）あるいは電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。
　また、上記のプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、上記のプログラムは、前述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
　コンピュータでは、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などのプロセッサがメモリに記憶されたプログラムを読み出して実行する。
１…積和演算器、２…積和演算器、１０…積演算部、１０Ａ…カラム、１０Ａ１Ａ…可変入力用積演算素子、１０Ａ１Ｂ…可変入力用積演算素子、１０Ａ２Ａ…固定入力用積演算素子、１０Ａ２Ｂ…固定入力用積演算素子、１０Ｂ…カラム、１０Ｂ１Ａ…可変入力用積演算素子、１０Ｂ１Ｂ…可変入力用積演算素子、１０Ｂ２Ａ…固定入力用積演算素子、１０Ｂ２Ｂ…固定入力用積演算素子、１１…和演算部、１１Ａ…出力検出器、１１Ｂ…出力検出器、１２…入力部、１２１Ａ…可変入力部、１２１Ｂ…可変入力部、１２２Ａ…固定入力部、１２２Ｂ…固定入力部、１３…故障診断部、１４…再学習部、１００…ニューロモーフィックデバイス、１０１…入力層、１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ…ノード、１０２…隠れ層、１０２Ａ、１０２Ｂ、１０２Ｃ…ノード、１０３…出力層、１０３Ａ、１０３Ｂ、１０３Ｃ…ノード、Ａ…磁気抵抗効果素子、ＡＡ…書き込み端子、ＡＢ…共通端子、ＡＣ…読み出し端子、Ａ１…磁化自由層、Ａ１１…第１領域、Ａ１２…第２領域、Ａ２…磁化固定層、Ａ３…非磁性層、ＤＷ…磁壁、Ｌ１１…ライン、Ｌ１２…ライン、Ｌ２１…ライン、Ｌ２２…ライン、Ｌ３１…ライン、Ｌ３２…ライン、Ｌ４１…ライン、Ｌ４２…ライン、Ｍ１…ライン、Ｍ２…ライン

Claims (8)

  1. 　積演算部と、和演算部とを備え、
    　前記積演算部は、複数の可変入力用積演算素子と、複数の固定入力用積演算素子とを備え、
    　前記複数の可変入力用積演算素子および前記複数の固定入力用積演算素子のそれぞれは、抵抗変化素子であり、
    　前記複数の可変入力用積演算素子に対して可変信号を入力する可変入力部と、
    　前記複数の固定入力用積演算素子に対して定められた信号を前記可変信号に同期させて入力する固定入力部とを備え、
    　前記和演算部は、前記複数の可変入力用積演算素子からの出力および前記複数の固定入力用積演算素子からの出力の合計値を検出する出力検出器を備える、
    　積和演算器。
  2. 　前記複数の固定入力用積演算素子は、出力電流が増加する故障が発生した場合に断線する機能を有する、
    　請求項１に記載の積和演算器。
  3. 　前記抵抗変化素子は、書き込み端子と、共通端子と、読み出し端子とを有する、
    　請求項１または請求項２に記載の積和演算器。
  4. 　前記抵抗変化素子は、磁気抵抗効果を示す磁気抵抗効果素子であり、
    　前記磁気抵抗効果素子は、
    　磁壁を有する磁化自由層と、
    　磁化方向が固定された磁化固定層と、
    　前記磁化自由層と前記磁化固定層とに挟まれた非磁性層とを有する、
    　請求項１または請求項２に記載の積和演算器。
  5. 　前記積演算部は、他の可変入力用積演算素子と、他の固定入力用積演算素子とをさらに備え、
    　前記他の可変入力用積演算素子および前記他の固定入力用積演算素子のそれぞれは、前記抵抗変化素子であり、
    　前記可変入力部は、前記他の可変入力用積演算素子に対して前記可変信号を入力し、
    　前記固定入力部は、前記他の固定入力用積演算素子に対して前記定められた信号を前記可変信号に同期させて入力し、
    　前記和演算部は、前記他の可変入力用積演算素子からの出力および前記他の固定入力用積演算素子からの出力の合計値を検出する他の出力検出器をさらに備える、
    　請求項１から請求項４のいずれか一項に記載の積和演算器。
  6. 　請求項１から請求項５のいずれか一項に記載の積和演算器を備えるニューロモーフィックデバイス。
  7. 　請求項１から請求項５のいずれか一項に記載の積和演算器の使用方法であって、
    　前記積和演算器は故障診断部をさらに備え、
    　前記可変入力部が前記複数の可変入力用積演算素子に対して前記可変信号を入力しない状態、かつ、前記固定入力部が前記複数の固定入力用積演算素子に対して前記定められた信号を入力する状態で、前記出力検出器が、前記複数の固定入力用積演算素子からの出力を検出する出力検出工程と、
    　前記故障診断部が、前記出力検出工程において検出された前記複数の固定入力用積演算素子からの出力に基づいて、故障している積演算素子が前記複数の固定入力用積演算素子に含まれるか否かを診断する診断工程とを含む、
    　積和演算器の使用方法。
  8. 　前記積和演算器は再学習部をさらに備え、
    　前記故障している積演算素子が前記複数の固定入力用積演算素子に含まれると前記故障診断部が診断した場合に、前記再学習部が、前記複数の固定入力用積演算素子のうちの、前記故障している積演算素子以外の積演算素子の抵抗値の再設定を行う再学習工程をさらに含む、
    　請求項７に記載の積和演算器の使用方法。
PCT/JP2018/045742 2017-12-28 2018-12-12 積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法 WO2019131147A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2019562961A JP6773239B2 (ja) 2017-12-28 2018-12-12 積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法
US16/758,883 US11449742B2 (en) 2017-12-28 2018-12-12 Product-sum operation device, neuromorphic device, and method for using product-sum operation device
CN201880084232.6A CN111512312B (zh) 2017-12-28 2018-12-12 积和运算器、神经形态器件及积和运算器的使用方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017254662 2017-12-28
JP2017-254662 2017-12-28

Publications (1)

Publication Number Publication Date
WO2019131147A1 true WO2019131147A1 (ja) 2019-07-04

Family

ID=67063532

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/045742 WO2019131147A1 (ja) 2017-12-28 2018-12-12 積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法

Country Status (4)

Country Link
US (1) US11449742B2 (ja)
JP (1) JP6773239B2 (ja)
CN (1) CN111512312B (ja)
WO (1) WO2019131147A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022269660A1 (ja) * 2021-06-21 2022-12-29 Tdk株式会社 駆動回路、アレイ回路、及びニューロモーフィックデバイス

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114724598B (zh) * 2022-03-04 2024-09-10 华中科技大学 一种基于自旋轨道耦合的感存算一体结构及其操作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0520294A (ja) * 1991-07-17 1993-01-29 Fujitsu Ltd ニユーラルネツトワーク型情報処理装置
JP2009282782A (ja) * 2008-05-22 2009-12-03 Sharp Corp 抵抗変化型可変抵抗素子を備えた積演算装置、及び積和演算装置、これらの装置を各ニューロン素子に備えるニューラルネットワーク、並びに積演算方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068603A (en) * 1987-10-07 1991-11-26 Xilinx, Inc. Structure and method for producing mask-programmed integrated circuits which are pin compatible substitutes for memory-configured logic arrays
JPH0634248B2 (ja) * 1989-12-16 1994-05-02 三菱電機株式会社 半導体神経回路網
JP2001078435A (ja) * 1999-07-08 2001-03-23 Tdk Corp 電流制御型半導体スイッチング素子を使用した電力変換装置におけるスイッチング素子の駆動装置
US8540493B2 (en) * 2003-12-08 2013-09-24 Sta-Rite Industries, Llc Pump control system and method
WO2013108299A1 (ja) * 2012-01-20 2013-07-25 パナソニック株式会社 ニューラルネットワーク回路の学習方法
WO2017183573A1 (ja) 2016-04-21 2017-10-26 Tdk株式会社 磁壁利用型アナログメモリ素子および磁壁利用型アナログメモリ
CN109923550B (zh) 2016-08-19 2022-11-15 索尼公司 乘数累加器
WO2019131141A1 (ja) * 2017-12-28 2019-07-04 Tdk株式会社 積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0520294A (ja) * 1991-07-17 1993-01-29 Fujitsu Ltd ニユーラルネツトワーク型情報処理装置
JP2009282782A (ja) * 2008-05-22 2009-12-03 Sharp Corp 抵抗変化型可変抵抗素子を備えた積演算装置、及び積和演算装置、これらの装置を各ニューロン素子に備えるニューラルネットワーク、並びに積演算方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022269660A1 (ja) * 2021-06-21 2022-12-29 Tdk株式会社 駆動回路、アレイ回路、及びニューロモーフィックデバイス

Also Published As

Publication number Publication date
CN111512312A (zh) 2020-08-07
US11449742B2 (en) 2022-09-20
CN111512312B (zh) 2023-08-18
JPWO2019131147A1 (ja) 2020-09-24
US20200342298A1 (en) 2020-10-29
JP6773239B2 (ja) 2020-10-21

Similar Documents

Publication Publication Date Title
JP6721136B2 (ja) 積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法
US10453523B2 (en) Magnetic wall utilization-analog memory element and magnetic wall utilization analog memory
JPWO2018189964A1 (ja) 磁壁利用型アナログメモリ素子、磁壁利用型アナログメモリ、不揮発性ロジック回路及び磁気ニューロ素子
JP7013839B2 (ja) 磁壁利用型アナログメモリ、不揮発性ロジック回路及び磁気ニューロ素子
KR20030009094A (ko) 자기 메모리 셀
JP6747610B2 (ja) 積和演算器、ニューロモーフィックデバイスおよび積和演算器の故障判断方法
WO2019131147A1 (ja) 積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法
JP6819843B1 (ja) 磁気記録アレイ、ニューロモルフィックデバイスおよび磁気記録アレイの制御方法
US11797829B2 (en) Product-sum operation device, neuromorphic device, and method for using product-sum operation device
WO2019131142A1 (ja) 積和演算器、ニューロモルフィックデバイスおよび積和演算器の使用方法
US7474569B2 (en) Two-element magnetic memory cell
US20220238796A1 (en) Magnetic memory device and operation method thereof
JP2007305823A (ja) 磁気抵抗効果素子を用いたメモリおよびその駆動方法
JPH10177783A (ja) 磁気メモリ素子、この磁気メモリ素子の情報記録方法および情報記憶装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18894806

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2019562961

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18894806

Country of ref document: EP

Kind code of ref document: A1