JPH07501669A - フィールドプログラマブルゲートアレイの事前プログラミングテスト - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 フィールドプログラマブルゲートアレイの事前プログラミングテスト 発明の背景 この発明は一般に集積回路装置のテストの分野に関し、より特定的に、ユーザー プログラマブルまたはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）のテ ストに関する。

フィールドプログラマブルゲートアレイ（ＦＰＧＡ）では、トランジスタ、論理 ブロックおよび入出力回路間の接続はこの型の集積回路のユーザによって行なわ れる。トランジスタ、論理ブロックおよび入出力回路はさまざまな点でお互いに 交差または隣接するラインセグメントに接続される。これらの点の大半には、ア ンチヒユーズとして知られるプログラマブル素子が所望されればラインセグメン ト間を接続するように配置される。

未プログラム状態では、各アンチヒユーズはハイインピーダンス、つまり「開放 」状態のままである。プログラムされると、アンチヒユーズはローインピーダン ス、つまり「閉鎖」状態になる。ＦＰＧＡのアンチヒユーズはユーザによって選 択的にプログラムされ、特定のアプリケーションのためにＦＰＧＡのトランジス タ、論理ブロックおよび入出力回路間の所望される相互接続を行なう。この態様 で、ＦＰＧＡは特定のアプリケーションのために構成される。

そのラインセグメントおよびアンチヒユーズを含むＦＰＧＡのさまざまな素子の 機能性をチェックするために、そのプログラミングに先立ってＦＰＧＡをテスト することカ（非常に望ましい。これまて、ＦＰＧＡのテストのための要求を満た す場合、特別のテストトランジスタおよび回路力（集積回路に加えられた。これ らを加えることにより典型ロタに既に複雑で混み合った集積回路なるものに対し て複雑さおよびスペース要件を増すことになった。

典型的なＦＰＧＡ集積回路は特定のプログラミングピンを存し、それにより大き な電圧がアンチヒユーズのプログラミングのために回路に与えられる。この発明 のＦＰＧＡては、人出力バッファ回路にはＩＥＥＥ　１１４９．１のテスト規格 に従うテスト信号のためのシリアルスキャンノくスが備えられる。アンチヒユー ズのプログラミング中、１１４９．１シリアルスキヤンノくスの信号はプログラ ミング回路のための制御信号になり、配線セグメントをアトルス指定し、プログ ラミング電圧か特定のピンを介して与えられる間、プログラムされるべき特定の アンチヒユーズを特定する。

この発明に従って、シリアルスキャンノ（スの信号；こよって制御されるプログ ラミング回路および特定のプログラミングピンは、アンチヒユーズのプログラミ ングに先立ってＦＰＧＡをテストするための経路を与えるため（＝使用される。

この態様で、この発明は最小の数の付加的なトランジスタおよび回路て、ＦＰＧ Ａの素子および機能をテストするという目標を達成することができる。

発明の概要 この発明は前記集積回路への電気的経路およびそれからの電気的経路を与えるた めの複数個の端子を有する集積回路を与える。この集積回路はまた機能ユニット のアレイおよび機能ユニットに接続された複数個のラインセグメントを存する。

プログラマブル素子は２つのラインセグメント間に配置される。これらの素子は この２つのラインセグメント間のプログラミング電圧によってプログラム可能で ある。この集積回路はラインセグメントの各々に接続され、アドレス信号に応答 して、選択されたラインセグメントを電源または端子の１つに接続するためのア ドレス回路を有する。これらのユニットはあるユニットに接続されたラインセグ メントを選択し、ラインセグメントを介してそのユニットをモニタすることによ ってテストできる。アドレス回路はまたそれらの間に素子を存するラインセグメ ントを選択することによって素子をプログラムすることが可能である。このよう に、アドレス回路はプログラマブル素子をプログラミングするために、かつアレ イのユニットをテストするために使用され得る。

機能ユニットのアレイはメモリおよび論理機能のために構成され得る連続直列ト ランジスタおよび回路ブロックを含む。

テストにはまたこれらの機能ユニットの各々の機能性のテスト、およびさまざま なラインセグメントの電気的連続性のテストが含まれる。

集積回路はまた人力／出力バッファ回路のさまざまな動作パラメータを設定する ようにプログラマブルである入力／出力バッファ回路を有する。この発明は、プ ログラミングに先立ってテストを行なうために、制御信号を伝えて入力／出力バ ッファ回路のさまざまな動作パラメータを一時的に設定する集積回路をテストす るために通常使用されるシリアルスキャンパスを組込む。

この集積回路は集積回路のための所望されるクロックネットワーク経路を設定ま たは規定するようにプログラマブルであるクロック回路を有する。シリアルスキ ャンパスでは、クロック回路はさまざまなネットワーククロック経路がプログラ ミングに先立ってテストされ得るようにシリアルスキャンパス上の信号によって 一時的に設定される。このクロックネットワークテストては、プログラミングの ために使用されるアドレス回路もまた使用される。

この発明はまた高速テスト装置を必要とすることなく集積回路のプロセス評価テ ストを与える。プログラマブル素子のほんの一部が直列のインバータを形成する ためにプログラムされる。リングオシレータループは入力／出力バッファ回路お よびプログラムされた直列のインバータを介するシリアルスキャンパスで形成さ れる。プログラムされたインバータ直列を自身でテストする場合よりはるかに遅 い速度で動作するカウンタはプロセス評価をするのに十分である。

このように、この発明はこれらの特徴および以下に明らかになる他の特徴を与え る。

図面の簡単な説明 この発明の詳細な理解は以下の図面を参照しながら具体的な実施例の説明を精読 することによって得られる。

図１はこの発明を実現化するＦＰＧＡ集積回路の一般的な上面図である。

図２は図１の集積回路のコアアレイの一般的な上面図である。

図３は図２のコアアレイのＣ３Ｔ行の詳細な図である。

図４は図２のコアアレイのラッチ／論理ブロック（ＬＬＢ）の論理回路図である 。

図５はコアアレイにおいてどのようにＬＬＢがお互いに対して配列されるかを示 す。

図６Ａから図６Ｃは配線セグメントのグリッドにおけるプログラミング電圧の異 なった組合わせを例示的に示す。

図７はコアアレイの配線セグメントのＸ、Ｙアドレシングを例示的に示す。

図８はＦＰＧＡのコアアレイの各配線セグメントのためのプログラミング回路の 一般的な配列を示す。

図９はＣ３Ｔ行の４タイルセクシヨンの配線セグメント、そのプログラミンググ リッド、所与の±Ｙアドレスのための±Ｙ制御線の表である。

図１０はコアアレイのＣ３Ｔ行のトランジスタのだめの分離ｌ・ランジスタ回路 を詳細に示す。

図１１は図１のＩ１０セクションにおける入力／出力バッフ７回路の論理回路図 である。

図１２は図１のＩ１０セクションの入力／出力バッファ回路とコアアレイとの一 般的な接続を例示する。

図１３は図１１の入力／出力バッファ回路のプログラミングユニットの論理回路 図である。

図１４ＡはＦＰＧＡ集積回路のクロックネットワークの一般図であり、図１４Ｂ は図ＩＩの入力／出力バッファ回路と図１４Ａのさまざまなりロック回路との間 の一般的なシリアルスキャンパス接続を示す。

図１５は図１４Ａの入力クロックイネーブル回路の論理回路図である。

図１６Ａはプログラミングトランジスタを介する＋プログラミング回路ッ）・と Ｖｐｐプログラミングピンとの間の接続を示し、図１６Ｂはテスト中＋プログラ ミンググリッドかローになることを可能にする回路を示し、図１６Ｃはテスト中 −プログラミンググリッドかノ１イになることを可能にする回路を示す。

図１７はＣ３Ｔ行のＰＭＯＳトランジスタの例示的なグループを示す。

図１８Ａ−図１８Ｄは図１７のＰＭＯ３Ｉ−ランジスタをテストするための連続 ステップを示す。

図１９はＦＰＧＡのクロックネットワークのテストにおけるコアアレイを介する 典型的な信号経路である。

図２０はＦＰＧＡのクロックネットワークのテストにおける周辺の典型的な信号 経路である。

図２１はＦＰＧＡを製造するために使用されるプロセスを評価するために使用さ れる論理ゲート信号経路を例示する。

図２２は図２１に示される信号経路にインバータを形成するためのＣ３Ｔ行の接 続を示す。

好ましい実施例の説明 この発明に従うＦＰＧＡのさまざまなテスト動作を理解するために、ＦＰＧＡの さまざまなの部分を理解することは非常に有用である。したがって、ＦＰＧＡお よびその部分の構成の説明を以下に行なう。しかしながら、ここに記載されるテ スト動作の多くはＦＰＧＡに加えて他のアプリケーションを有することか理解さ れなければならない。

ＦＰＧＡの構成 この発明に従うフィールドプログラマブルゲートアレイ（ＦＰＧＡ）集積回路の 上面図か図１に示される。この図はＦＰＧＡの一般的な構成レイアウトを示す。

半導体基板１０の上に、ＦＰＧＡは中央コアアレイセクション１１を有シ、この セクションは連続直列トランジスタ（Ｃ３Ｔ）、ラッチ／論理ブロック（Ｌ　Ｌ 　Ｂ）およびユーザのアプリケ−ジョン用のためのトランジスタおよびブロック を構成するようにプログラムされるアンチヒユーズを含む。

コアアレイセクション１１を取囲んで、プログラミングセクション１２があり、 ここには４つの別個の区域が示され、これらの区域はコアアレイ１１のアンチヒ ユーズをプログラムするための回路を含む。このセクション１２にはアンチヒユ ーズをプログラムするためにアレイ１１の特殊プログラミング電圧、っまりＶＰ ＰおよびＶｓ！ｌを制御するための回路が含まれる。このプログラミングセクシ ョン１２の外側には制御セクション１３があり、このセクションもまた４つの別 個の区域として示され、かつ選択されたアンチヒユーズをプログラムする際に配 線セグメントをアドレス指定し、かつテストするために使用される制御回路を含 む。

最後に、入力／出力セクション１４が基板１０の周辺に置かれる。セクション１ ４は外部からＦＰＧＡ内部への信号を受信し、ＦＰＧＡの内部から外部への信号 を駆動するための入力および出力回路を含む。

アンチヒユーズはＦＰＧＡ集積回路の２つの導電層の間に置かれるプログラマブ ル素子である。この発明で考慮されるアンチヒユーズのタイプは未プログラム状 態で数ギガオームの高抵抗を有し、プログラム状態でたとえば１００−１５０オ ームの低抵抗を有する。未プログラム状態のアンチヒユーズは２ｆＦ以下の非常 に低い寄生容量を有する。

この発明で有用なアンチヒユーズの具体的な例は、アモルファスシリコンからな る構造であり、この構造は金属１層とポリシリコン層との間の正常なコンタクト に適合する。

この構造は１９８９年６月３日にＢ、　Ｒｏｅｓｎｅｒに付与された米国特許第 ４．７９６，０７４号に開示される。別の有用なアンチヒユーズ構造は集積回路 の任意の２つの金属配線層間に形成される。この構造は［フィールドプログラマ ブルゲートアレイで使用するための改良されたアンチヒユーズ回路構造およびそ の製造方法（ＡＮ　［ＭＰＲＯＶＥＤ　ＡＮＴＩＦＵＳＥ　ＣＩＲＣＵＩＴ　５ ＴＲＵＣＴＵＲＥ　ＦＯＲＬＩＳＥ　ＩＮ　Ａ　ＦＩＥＬＤ　ＰＲＯＧＲＡＭＭ ＡＢＬＥ　ＧＡＴＥ　ＡＲＲＡＹＡＮＤ　ＭＥＴＨＯＤ　ＯＦ　ＭＡＮＵＦＡＣ ＴＵＲＥ　ＴＨＥＲＥＯＦ　）と題され、１９９１年１月１７日にＭ、Ｒ，１０ １ｚｗ１０１ｚ他により出願され、この発明の瞳受入に請渡された米国特許出願 連続番号第０７／６４２゜６１７号に開示される。

レイ１１は水平Ｃ３Ｔ行１５およびＬＬＢ行１６を有し、これらはその間の水平 配線チャネル１７と交互に配置される。Ｃ３Ｔ行１５は標準駆動から高駆動イン バータ、多入力ＮＡＮＤゲートおよびＮＯＲゲートからより複雑なＡｏｌ　（Ａ ＮＤ−オアーインバート）セルに至る種々の論理セルを実現化するために使用さ れる。これらの行１５はまたマルチプレクサベースの論理セルも実現化すること が可能である。しかしながら、隣接するＬＬＢ行１６は、その各々が行１６の垂 直線によって示される予め構成された論理ブロックの行を含み、このようなセル を実現化するのにより効率的である。

行１５および１６は水平および垂直配線セグメントである。セグメントの多くの 交点にはアンチヒユーズか配置され、アンチヒユーズはプログラムされると交差 セグメントを電気的に一体接続する。これらのアンチヒユーズはＣ８Ｔ行１５お よびチャネル１７の配線セグメントの交点に大半か配置される。Ｃ３Ｔ行１５は 所望の論理セルに柔軟に構成でき、チャネル１７は要求されるセル間接続を構成 し得る。

このようにセル機能および回路接続は適当なアンチヒユーズ素子をプログラムす ることによって規定され、この素子は交差する水平配線セグメントと垂直配線セ グメントとの間に低抵抗の接続を形成する。Ｃ３Ｔ行１５およびＬＬＢ行１６は 論理的にかつ相互接続的に構成可能であり、現在のＦＰＧＡて可能なほとんどす べての組合わせ論理または記憶論理セルを実現化することか可能である。これに ついて以下により詳細に論しる。

配線チャネルおよび垂直経路指定 説明のために、いくつかの言葉をここて定義する。「列」という言葉はＣ３Ｔ行 １５の対向する対のトランジスタ、つまりＰＭＯ３およびＮＭＯＳ）ランジスタ によって占有される幅を有するコアアレイ１１の垂直片を示すために使用される 。「タイル」という言葉はＣ３Ｔ行１５の列のその部分のことをいう。

大まかにいうと、配線チャネル１７はＣ３Ｔ行１５およびＬＬＢ行Ｉ６の構成セ ル間の水平方向の接続を与えるために使用される。Ｃ３Ｔ行１５およびＬＬＢｆ ｆ１６と重ねて配置されるチャネル１７は異なったセグメント長さの水平セグメ ント配線トラックを含む。これらの水平配線トラックセグメントは８列の最小長 さからアレイ１１の全幅までばらつきがある。異なったセグメント長さは異なっ た目的を果たし、チャネル１７の利用性を高める。たとえば、最小の８列にわた る水平トラックセグメントは、主にＬＬＢ行１６のラッチ／論理ブロックへのフ ィードバック接続を与えるために使用され、以下に説明されるようにブロックを ラッチ、フリップフロップおよびＲＡＭセルに構成する。各チャネル１７にはま たユーザーのアプリケーションでグローバルクロック信号、グローバルイネーブ ルまたはリセット信号もしくは他の任意の高いファンアウト信号としても使用さ れ得るクロック線が含まれる。クロックは以下により完全に論じられるように、 アレイ１１の各チャネルＩ７の両側に沿うドライバ回路から駆動される。

チャネル１７の水平セグメントに垂直配線セグメントが交差し、Ｃ３Ｔ行１５お よびＬＬＢ行１６の回路ノード間　′の垂直接続に対処する。この特許出願の図 面では２つの線の交差点のところに四角によって示されるアンチヒューズ素子は 、チャネル１７の水平および垂直配線セグメントの交差点に配置される。各チャ ネル１７はほとんどすべての交差点にアンチヒユーズを有する水平および垂直配 線セグメントのグリッドである。

３つのタイプの垂直配線がコアアレイ１１で使用される。

第１のタイプはＰＭＯＳまたはＮＭＯ３）ランジスタゲートに接続されたセグメ ントまたはラッチセグメントによって形成される。どちらも図３を参照して以下 により詳細に説明される。この型の垂直セグメントは隣接するチャネル１７の水 平配線セグメントからＣ３Ｔ行１６またはＬＬＢ行１５のセルへのルートを形成 する。

第２のタイプの垂直配線は垂直シェブロンである。図２に例示されるように、こ れらの垂直配線セグメント３１の各々は４つのＣＳ７行１５および中間のＬＬＢ 行１６にわたる。シェブロン３１はＣ３Ｔ行１５上で始まりかつ終わる。「シェ ブロン」という言葉が使用されるのは、これらの配線セグメントか垂直シェブロ ン３１が始まりかつ終わる行１５において斜め方向ワイヤ部（または半シェブロ ン）を有するからである。斜め方向のワイヤ部は水平方向に５つのタイルにわた る。各垂直シェブロンの中央垂直部は３つの配線チャネル１７および２つの行１ ５を通過する。

図２に象徴的に示されるように、各垂直シェブロン３Ｉは斜め方向の端部に沿っ て行１５の垂直セグメントにアンチヒユーズを介して接続されるか、またはチャ ネル１７および行１５を通過するセグメント３１の中央部に沿ってアンチヒユー ズを介してチャネル１７および行１５の水平セグ　′メントに接続され得る。通 過の際、行１５の水平セグメントは実際は斜めであることに注意されたい。

Ｃ３Ｔ行１５に関して以下に論じられる図３もまた、垂直シェブロン３１がどの ようにコアアレイ１１にマツピングされるかを示す。このパターンは規則正しく 、水平方向には４タイルごとに、垂直方向には行１５ごとに繰返す。

完全な垂直シェブロンは２タイルごとに存在し、斜めセグメントは各タイルに存 在する。２つの垂直シェブロンが２つのＣ３Ｔタイルごとに貫通し、異なった行 で終わる。

第３のタイプの垂直配線セグメントはロングラインである。ロングラインはコア アレイの頂上から底までの長い距離延在し、主に長い垂直接続を与える。一般に これらの配線セグメントはコアアレイ高さの全距離、１／２の距離またはｌ／３ 　（２／３）の距離だけ延在する。ロングラインは１本の長い線が２タイルごと にＣ３Ｔ行１５を通過するように水平方向に間隔を開けて設けられる。これらの ラインセグメントは長い距離にわたって信号を経路指定するために使用されるこ とか意図されるので軽負荷である。ロングラインを駆動するための主な手段は標 準または高駆動イＣ３Ｔ行Ｉ５はほとんど一致する性能でのＦＰＧＡの構成可能 性を提供する。ＮＡＮＤ、ＮＯＲ，ＡＮＤ、ＯＲおよびインバータなとの小さな 論理ゲートはＣ３Ｔ行１５において効率的に構成される。行Ｉ５のトランジスタ の各々はそのソース／ドレインおよびゲート電極に接続された配線セグメントを 有する。他の配線セグメントはコアアレイの異なった部分を走る。これらの配線 セグメントのすべてはお互いと交差し、アンチヒユーズがこれらの交差セグメン トの間に置かれる。選択されたアンチヒユーズをプログラムすることにより、Ｃ Ｓ７行１５のトランジスタは所望されたブロックに構成され得る。

図３はＣ３Ｔ行１５の一部および関連の配線セグメントの配列を示す。各行１５ は２列の連続直列トランジスタを含み、一方の列はＮＭＯＳトランジスタから形 成され、他方はＰＭＯ３Ｉ−ランジスタから形成される。図面では、ＰＭＯＳト ランジスタはＭＯＳトランジスタ記号のゲート上の円によって示される。さらに 、図３において１つのＣ８Ｔトランジスタのソース／ドレインの別のトランジス タのソース／トレインとの共通化は、それらのトランジスタのソース／ドレイン を接続する二重線によって示される。

４つのＮＭＯ３）ランジスタ２ＯＡ−２０Ｄおよび４つのＰＭＯＳ　ｌ−ランジ スタ２１Ａ−２１Ｄが示される。これらのトランジスタ２０Ａ−２０Ｄおよび２ １Ａ−２１Ｄはそのソース／トレインによって図面には示されていない行１５の 他のトランジスタに接続されることが理解されるはずである。

ＮＭＯ３）ランジスタ２０Ａ−２０Ｄのゲートの各々はＮゲート配線セグメント ２２Ａ−２２Ｄに接続される。対応して、Ｐゲート配線セグメント２３Ａ−２３ ＤはそれぞれＰトランジスタ２＋Ａ−２１Ｄのゲートの各々に接続される。これ らの配線セグメント２２Ａ−２２Ｄおよび２３Ａ−２３Ｄは、−列に並んだＣ５ Ｔ）ラへラスタ２０八−２０Ｄおよび２１Ａ−２１Ｄに対して、直交または垂直 に走っている。

配線セグメント２４Ａ−２４Ｄおよび２５Ａ−２５Ｄもまた、ＮＭＯ３およびＰ ＭＯＳトランジスタ２０Ａ−２０Ｄおよび２１Ａ−２１Ｄのそれぞれのソース／ ドレイン（ＳＤ）に接続される。例示および参照符号を付ける目的のために、図 ３では各ＭＯＳトランジスタ２０Ａ−２０Ｄおよび２１Ａ−２１Ｄの右側のソー ス／ドレインがそのトランジスタに関連付けられる。各ＮＭＯＳトランジスタ２ ０Ａ−２０Ｄは各ＮＭＯＳトランジスタのソース／ドレインにそれぞれ接続され たＮ　ＳＤ配線セグメント２４Ａ−２４Ｄを有し、各ＰＭＯＳ　）−ランジスタ ２１Ａ−２１Ｄは各ＰＭＯ３）ランシスタのソース／ドレインにそれぞれ接続さ れたＰ　ＳＤ配線セグメント２５Ａ−２５Ｄを有する。

これらのＳＤ配線セグメント２４Ａ−２４Ｄおよび２５Ａ−２５Ｄもまた垂直に 走っている。すべてのＰゲートおよびＰ　ＳＤ上セグメント２Ａ−２２Ｄおよび ２４Ａ−２４Ｄは、各Ｃ３Ｔ行１５の長さに沿って走るＶ　ｃｃ電源線に接続さ れ得る。同様に、すべてのＮゲートおよびＮ　ＳＤ上セグメント３Ａ−２３Ｄお よび２５Ａ−２５Ｄは、各Ｃ８Ｔ行１５の長さに沿って走るｖ８．電源線２９に 接続され得る。いくつかのＣＭＯ３集積回路におけるように、ＶＣＣは＋３．５ ボルトであり、Ｖｓ８は接地、つまりＯボルトであるが、他の電圧も使用され得 る。

すべてのＰゲートセグメント２２Ａ−２２Ｄおよびラッチセグメント３３−３６ は、以下に論じられるＬＬＢ４０の入力および出力端子に接続されており、上の チャネル１７まで延び、チャネルのすへての配線セグメントに接続される。

配線セグメント３０および３１のアレイは斜めに走っている。これらのセグメン トの半分は前に説明された垂直シェブロン３１であり、セル間経路指定のために 使用される。

残りの半分はセル間経路指定のための局所シェブロン３０である。局所シェブロ ン３０は水平方向にＣ３Ｔ行１５の９つのタイルにわたる。水平方向に２つのタ イルごとに１つの局所シェブロン３０かある。垂直シェブロン３１は水平方向に ５つのタイルにわたり、各タイルごとに垂直シェブロン３１の１つの斜め部分が ある。局所および垂直シェブロン３０および３１はＰゲート配線セグメント２２ Ａ−２２Ｄ、Ｐ　ＳＤ上セグメント４Ａ−２４Ｄ、上下のＣ８Ｔ行からの垂直シ ェブロン３１の垂直セクションおよびラッチセグメントに交差する。ラッチセグ メントはＰゲートセグメントとともにＣ３Ｔ行１５からＬＬＢ行１６を介して上 のチャネル１７に走る配線セグメントである。図３では、それぞれ（データ）Ｏ ＵＴ、（データ）ＩＮ、ＣＬＫ（クロック）およびＦＢ（フィードバック）と符 号が付けられたラッチセグメント３３．３４．３５および３６が示される。遠い セル間接続に対して以前に説明された垂直配線ロングライン３２もまた示される 。

シェブロン３０および３１はまたＰＭＯ３）ランジスタ２０Ａ−２０ＤおよびＮ ＭＯ８）ランジスタ２１Ａ−２１Ｄにかかり、水平方向にＮ　ＳＤ上セグメント ５Ａ−２５Ｄのうちの２つにわたる。シェブロン３０および３１の長さはＮ５Ｍ Ｏ３側よりＰＭＯ３ｌ＝ランジスタ側のほうが長く、その理由は論じられる特定 の実施例についてシェブロン３０および３１はＰ側では金属から形成され、Ｎ側 ではより高抵抗のポリシリコンから形成されるからである。

局所および垂直シェブロン３０および３１がなくても、真向かいのＮ　ＳＤ上セ グメント５Ａ−２５ＤおよびＰＳＤセグメント２４Ａ−２４Ｄはまた特殊なＳＤ クロスオーバセグメント２６Ｂおよび２６Ｄと一体にされ得る。これらのセグメ ント２６Ｂおよび２６Ｄは、主にインバータおよびパスゲート回路を実現化する ために使用される。

Ｎゲートセグメント２３Ａ−２３ＤおよびＰゲートセグメント２２Ａ−２２Ｄも また特殊なゲートクロスオーバセグメント２７Δ−２７Ｄを有し、これらは真向 かいのゲートセグメントも接続するだけでなく、すぐ左側または右側のゲートセ グメントをも接続し得る。真向かいのゲートセグメント２２Ａ−２２Ｄおよび２ ３Ａ−２３Ｄに接続されたゲートセグメントクロスオーバセグメント２７Ａ−２ ７Ｄは、はとんどすべての構成論理セルに対する信号入力線としてＮゲートセグ メント２３Ａ−２３Ｄを接続するための主要な手段である。すぐ右側または左側 のゲートセグメントに接続されたクロスオーバセグメント２７Ａ−２７Ｄは、典 型的には行１５のマルチプレクサベースのブロックを実現化するために使用され るが、以下に論じられるＬＬＢはそのようなマルチプレクサベースのセルをより よく実現化するかもしれない。

Ｃ３Ｔ行Ｉ５に構成される論理セルは、行１５の中間のトランジスタを適切な接 続によってＶ　ＣＣおよびＶ　ｓ　ｓの電源線に接続することによってお互いに 分離され得る。ＰＭＯＳトランジスタについては、ゲート電極はＶ　ＣＣに接続 される。ＰＭＯＳトランジスタは実効的にオンしないようにされ、そのトランジ スタのソース／ドレインを介して電流は何も流れない。分離トランジスタの両側 に論理セルを形成するＰＭＯＳトランジスタは他方から電気的に分離される。

同様に、Ｃ３Ｔ行１５のＮＭＯＳトランジスタのゲート電極はＶ□に接続されて トランジスタかオンしないようにする。このトランジスタは両側に構成論理セル を形成するＮＭＯ３）ランジスタ間の効果的な分離となる。

図３八に示されるように、コアアレイ１１の左側の境界には２つの垂直導電線が あり、これらの線はＣ３Ｔ行１５の各々のＰＭＯ３＋・ランジスタの最も左側の ソース／ドレイン領域のすべてとＮＭＯ３）ランジスタの最も左のソース／ドレ イン領域のすべてをそれぞれ接続する。これらの垂直導電線ならびに最も左側の ＰＭＯ３およびＮＭＯ８Ｃ８Ｔトランジスタはプロセス評価テストで使用され、 それについては後に説明する。

Ｃ３Ｔがとのように論理回路に接続され得るかについての例は、［フィールドプ ログラマブルゲートアレイ（Ａ　Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａ ｔｅ　Ａｒｒａｙ　）　Ｊ　と題され、Ｌａｕｒｅｎｃｅ　Ｈ，Ｃｏｏｋｅ　お よびＤａｖｉｄ　Ｍａｒｐｌｅにより１９９１年３月１８日に出願され、本願の 鐘受入に請渡された米国特許出願連続番号第０７／６７１．２２２号で示される 。

行１６のラッチ／論理プロｙ’）（ＬＬＢ）４０ｆ；！、ＣＳ１行１５の構成回 路より効率的に、ラッチ、フリップフロップ、ＥＸＣＬＵＳ　ｎＥ−ＮＯＲ（Ｘ ＮＯＲ）論理ゲート、加算器およびマルチプレクサなどのマルチプレクサ内蔵セ ルを実現化することか可能である。一方、これらのＬＬＢ４０はまたＮＡＮＤま たはＮＯＲ論理回路のような単純な論理ゲートにも構成され得るか、しかしなが ら、これらはＣ３Ｔ行１５のそのような構成論理セルに比へて効率的てない。加 えて、ＬＬＢ行１６は、Ｃ３Ｔ行１５を何も使用せずに、適度に寸法法めされた スタティックＲＡＭブロックにアセンブリされ得る。

図４はＬＬＢ行Ｉ６の各ラッチ／論理ブロック（ＬＬＢ）４０の論理回路図であ る。点線のボックス内に示されるＬＬＢ４０は、さまざまな配線セグメントに接 続される。

ＬＬＢ４０はすぐ下のＣ３Ｔ行１５からのＯＵＴ、ＩＮ。

ＣＬＫおよびＦＢクラッチグメント３３−３６、ならびにグローバルな水平およ び垂直線に接続される。水平線はリードセレクト線５６、相補レディセレクトロ ー線５７、ライトセレクト線５８、テストロ−線５９およびプログラミング線６ ０である。垂直線はカラムセレクト線５４およびリード／ライト　（データ）線 ５５である。ＬＬＢ４０および行１６にのみ関連して、これらの線５４−６０は ＬＬＢ４０を一般的なコアアレイ１１とは別に考慮され得るアレイに構成する。

ＬＬＢ４０アレイの例示は図５に示される。

ＬＬＢ４０かそのラッチセグメント３３−３６の接続によってどのように構成さ れるかに依存して、個々のＬＬＢ４０は上に論じられるさまざまな論理セルとし て、またはスタティックＲＡＭセルとして機能し、この場合線５４−６０は高速 動作のためにＲＡＭセルアレイを配線する。異なった論理ブロックおよびスタテ ィックＲＡＭセルを構成するラッチセグメント３３−３６のための異なった接続 の組合わせの例は、「フィールドプログラマブルゲートアレイ」と題され、上に 示した特許出願において示される。この特許出願におけるＬＬＢのための特別の 回路は図４の回路とはいくぶん違っているが、ＬＬＢの柔軟性および構成可能性 の要点を例示している。

各ＬＬＢ４０は４列の幅であり、図３の垂直ラッチセグメント３３−３６、つま り、ＣＬＫ、ＩＮ、ＦＢおよヒＯＵＴに接続される入力および出力端子を存する 。高速でかつ最小のスキューでＬＬＢ４０をクロックするために、ＬＬＢ４０の ＣＬ　Ｋセグメントは直接、つまり１つのアンチヒユーズのみをプログラムする ことによって、チャネル１７のクロック線に接続され得る。低スキュー高性能タ イミング信号がＣ３Ｔ行１５の構成セルで必要とされる場合には、クロック線は またＣ３Ｔ行１５から任意のＰゲートセグメントに直接接続され得る。チャネル クロック線はまた、アレイの任意のセグメントに間接的に接続されてもよい。

ＬＬＢ４０がスタティックＲＡＭセルに構成された場合、ＬＬＢアレイはメモリ アレイになる。このアレイのリード／ライト線５５は、ＲＡＭアレイのビット線 であり、ライトおよびリード動作のためにデータ信号をメモリセルへおよびそれ から伝える。ワード線として動作し、リードセレクトおよびリードセレクトバー 線５６および５７はリード動作制御信号を伝え、ライトセレクト線５８はライト 動作制御信号を伝える。すへてのＲＡＭアレイにおけるように、メモリセルはメ モリセルの列の選択、つまりビット線選択、およびメモリセルの行の選択、つま りワード線選択によって選択される。

プログラミング回路 所望の接続をしてＦＰＧＡをプログラムするために、アンチヒユーズは論理セル を構成し、ＦＰＧＡの内部をセル間接続するために使用される。上述のように、 Ｃ３Ｔ行１５のトランジスタおよびＬＬＢ行１６のＬＬＢ４０は配線セグメント に接続される。これらの配線セグメントはその交点て配線セグメント間のアンチ ヒユーズと交差する。このように選択されたアンチヒユーズは所望される電気接 続を形成し、配線セグメント、Ｃ３Ｔ）ランジスタおよびＬＬＢを所望されたセ ルに構成し、セル間接続を形成するようにプログラムされる。

プログラミングトランジスタおよびプログラミングブリット ２つの交差する配線セグメントを接続するために、２つの配線セグメントは同時 にかつ独立してアドレス指定されなけれはならない。一方の配線セグメントはプ ログラミング電圧Ｖｐｐ、つまり＋１０ボルトに駆動され、他方の配線セグメン トはプログラミング電圧Ｖ３３、つまりＯポルトまたは接地に駆動される。２つ のセグメントの交点のアンチヒユーズにかかる２つのプログラミング電圧間の差 がアンチヒユーズをプログラムする。

一般に、コアアレイ１１のすべての配線セグメントはプログラミングの目的のた めに大きなトランジスタに接続される。各配線セグメントはＰＭＯ３およびＮＭ ＯＳトランジスタに接続されることが望ましいが、バイポーラトランジスタはこ の発明のＦＰＧＡのたとえばＢ　ｉ　ＣＭＯ３実現化例において使用され得る。

ＰＭＯＳプログラミングトランジスタは、十のアドレス回路に接続され、プログ ラミングの間配線セグメントをＶ　ｐ　ｐに駆動し、ＮＭＯＳプログラミングト ランジスタは、−のアドレス回路に接続され、プログラミングの間セグメントを Ｖ　Ｓ　Ｓに駆動する。

任意の配線セグメントをＶ□またはＶ８ｓに駆動する能力はコアアレイｌのアン チヒユーズをプログラミングする規則および順序を単純化し、ユーザのアプリケ ーションに必要とされる多くの接続を正しく行なう。配線セグメントが何らかの プログラミング電圧に制限されれば、プログラミング規則および順序にさらに複 雑さが加わる。一方、プログラミングトランジスタは、大きな素子であるので、 集積回路の基板上で多くのスペースを占める。以下に説明される実施例は、省ス ペースとプログラミング規則および順序の単純さとの間のプログラミングトラン ジスタの数のバランスを示す。

十、つまりＶ　ＰＰアドレス回路および−、っまりＶ　ｓ　ｓアドレス回路は２ つの独立した回路である。＋のアドレス回路およびＰＭＯＳプログラミングトラ ンジスタを介して、＋のアドレス指定された配線セグメントは、プログラミング 中ＦＰＧＡ集積回路の（プログラミング中±１０ボルトに保持された）■２．ビ ンに接続することによって、ＶＰＰに駆動される。−のアドレス回路およびＮＭ ＯＳプログラミングトランジスタを介して、−のアドレス指定された配線セグメ ントは（プログラミング中接地に保持された）ｖｓｌｌピンに接続することによ ってＶ　ｓ　ｍに駆動される。アドレス指定されていない配線セグメントはＶ　 ｐ　ｐとｖＩｌ、との中間の＋５ボルトのプリチャージ電圧のままにされる。図 ６Ａ−図６Ｂは配線セグメントおよびアンチヒユーズの例示的なグリッドを用い てこれを例示する。

＋および−プログラミングアドレス回路の各々は２つの部分に分離される。プロ グラミングアドレス回路の一方の部分は、Ｃ３Ｔ行１５の４タイルグループの配 線セグメントに接続されたプログラミングトランジスタのバンクにまでアドレス 信号をデコードする。このように、これらのアドレス信号は、十のアドレス回路 に対しては＋Ｘ、＋Ｙによって表わされ、−のアドレス回路に対しては−Ｘ、　 −Ｙによって表わされ、Ｖ　ＰＰプログラミング電圧に対してＰＭＯＳプログラ ミングトランジスタのバンク（およびその配線セグメント）を選択し、Ｖ　１１ 　ｇプログラミング電圧に対してＮＭＯＳプログラミングトランジスタのバンク （およびその配線セグメント）を選択する。これは図７に例示的に示される。＋ Ｘ、十Ｙアドレス信号により選択されるものの中から特定のＰＭＯＳプログラミ ングトランジスタを選択し、−ｘ、−ｙアドレス信号によって選択されるものの 巾からＮＭＯＳプログラミングトランジスタを選択することは、プログラミング アドレス回路の第２の部分によって実行され、この部分はＰＭＯＳプログラミン グトランジスタのうちの１つだけをＶ　ｐ　ｐに接続し、ＮＭｏ５トランジスタ のうちの１つだけをｖｌＨに接続する。

図８に一般的な形で例示されるように、各配線セグメント７６および７７はＰＭ ＯＳプログラミングトランジスタ７１およびＮＭＯＰプログラミングトランジス タ７ｏに接続される。十および−アドレスデコードはプログラミングトランジス タのソースおよびゲートの双方で起こる。ＰＭＯＳプログラミングトランジスタ については、十ｘ、　＋ｙアドレス信号かゲートのためにデコードされる。ＮＭ ＯＳプログラミングトランジスタについては、−Ｘ、−Ｙアドレス信号がそのゲ ートのためにデコードされる。プログラミングトランジスタのソース上の＋およ び−アドレスデコードのために、各ＰＭＯＳプログラミングトランジスタ７Ｉの ソースノードは＋プログラミンググリッド７９のうちの１つに接続される。同様 に、ＮＭＯＳプログラミングトランジスタ７０のソースノードは一プログラミン ググリッド７８のうちの１つに接続される。

各プログラミンググリッド７８．７９はすべてのＣ３Ｔ行１５を水平に走る金属 線から形成される。各グリッドは垂直に規則正しく交差接続される。任意のプロ グラミングトランジスタのソースノードと、グリッドがｖＰＰおよびＶ３３プロ グラミング電圧に接続されるアレイ１１のエツジとの間の実効金属抵抗を最小限 にするために、水平線だけではなくグリッドか使用される。この態様で、アレイ １１のとんなアンチヒユーズにも十分な電力が与えられ、アンチヒユーズをプロ グラムすることができる。

プログラミンググリッドは集積回路上のＶＰＰおよびｖ、。

電源ピンに直接接続されない。グリッドおよびビン間にはアレイ１１の周辺に分 布された多くの大きなトランジスタがある。これらの周辺プログラミングトラン ジスタは図８のトランジスタ７２および７３によって表わされ、図８のアンチヒ ユーズ７５によって表されるあるアンチヒユーズのプログラミング中、１つの＋ プログラミンググリッド７９のみがＶＰＰに駆動され、１つの一プログラミング グリッド７８のみがＶ　ｓｓに駆動されるように接続される。

残りのプログラミンググリッドは中間電圧Ｖ　Ｄ　Ｔ、つまり＋５ボルトのまま にされ、この電圧は選択されたアンチヒユーズのプログラミングに先立つプリチ ャージ動作によって得られる。プリチャージ動作では、＋および一プログラミン ググリットのすへては＋５ボルトに設定され、プログラミングトランジスタのす へてはターンオンされ、次にターンオフされる。配線セグメントのすべては＋５ ボルトでフローティング状態のままにされる。

上述のように、＋Ｘ、＋Ｙおよび−Ｘ、−Ｙ信号はプログラミングトランジスタ ７０および７１のゲートをアドレス指定し、そのうちの１つは所望される配線セ グメントに接続される。所望される配線セグメントは所望されるセグメントに接 続されたプログラミングトランジスタに接続されるグリッドの選択によって選択 される。＋Ｘ、＋Ｙおよび−Ｘ、−Ｙアドレシングは図７に例示的に示されるＰ ＭＯ３またはＮＭＯＳプログラミングトランジスタのバンクを選択する。＋Ｘ、 ＋Ｙおよび−Ｘ、−Ｙアドレシングは１つのＣ３Ｔ行１５内の４タイルグループ の配線セグメントおよびそのプログラミングトランジスタを選択するために使用 される。この＋Ｘ、十Ｙおよび−ｘ、−ｙアドレシングは、アレイ１１のすべて の４タイル列が１つの＋Ｘプログラミング制御線および１つの−Ｘプログラミン グ制御線を有し、すべての行１５が４つの＋Ｙプログラミング制御線および４つ −Ｙプログラミング制陣線を有するようなものである。４対の＋Ｘ、十Ｙ１プロ グラミング制御線、＋Ｘ、＋Ｙ２プログラミング制御線、十Ｘ、＋Ｙ３プログラ ミング制御線および＋Ｘ、＋Ｙ４プログラミング制御線は各々ＮＡＮＤを取られ 、各４行Ｙおよび４タイル列Ｘのための局所＋プログラミング制御信号を発生す る。各局所＋プログラミング制御信号はＰＭＯＳプログラミングトランジスタの バンクのゲートに送られ、その１つはプログラミング中Ｖ□に駆動される＋プロ グラミンググリッドに接続されるソースノードを有する。

同様に、対の−Ｘ、−Ｙｌプログラミング制御線、−Ｘ、−Ｙ２プログラミング 制御線、−Ｘ、−Ｙ３プログラミング制御線および−Ｘ、−Ｙ４プログラミング 制御線は各々ＮＯＲを取られ、各４行Ｙおよび４タイル列Ｘのための局所−プロ グラミング制御信号を発生する。各局所−制御信号はＮＭＯＳプログラミングト ランジスタのバンクのゲート電極に送られ、その１つはプログラミング中ｖＩｌ ｓに駆動されるープログラミンググリッドに接続されるソースノードを有する。

この実施例は５つの＋プログラミンググリッドおよび６つの一プログラミンググ リッドを有する。＋Ｘ、＋Ｙ１、＋Ｘ、＋Ｙ２、＋Ｘ、＋Ｙ３、＋Ｘ、＋Ｙ４の 各々のＮＡＮＤ論理機能は、５つのＰＭＯＳプログラミングトランジスタのバン クのゲート電極に対して５つの＋プログラミング制御信号を発生し、−Ｘ、−Ｙ ｌ、−Ｘ、−Ｙ２、−Ｘ、−Ｙ３、および−Ｘ、−Ｙ４の各々のＮＯＲ論理機能 は、６つのＮＭＯＳプログラミングトランジスタのバンクのゲート電極に対して ６つの一プログラミング制御信号を発生する。図９は配線セグメントの４タイル グループの各配線セグメントの所与の±Ｘアドレスに対するそのプログラミング グリッドおよびその±Ｙ制陣線への接続を示す。各Ｐゲート、Ｐ　ＳＤ配線セグ メントおよびラッチセグメント（ＩＮ、ＣＬＫＢ、ＯＵＴおよびＦＢ）はＮＭＯ Ｓプログラミングトランジスタに接続されるが、ＰＭＯＳプログラミングトラン ジスタには接続されない。逆に、各ＮゲートおよびＮ　ＳＤ配線セグメントはＰ ＭＯＳプログラミングトランジスタに接続されるが、ＮＭＯ３ｈランジスタには 接続されない。図９のテーブルはこのように各４タイルグループに対して２０の ＰＭＯＳプログラミングトランジスタおよび２４のＮＭＯＳプログラミングトラ ンジスタを示す。

実際には１６のＮＭＯＳプログラミングトランジスタしかない。チャネル１７の 配線トラックセグメントＴｌ−Ｔ８に接続される８つのＮＭＯ３）ランジスタは 以下に説明される小さなテストトランジスタである。これらのトランジスタはプ ログラミングのためには使用されない。トラックセグメントＴＩ−Ｔ８はＰＭＯ Ｓプログラミングトランジスタによってプログラムされる。

基板スペースかあまり重要でない場合には、より多くのプログラミンググリッド およびトランジスタを加えてもよい。上述の特許出願では、４タイルグループの 各配線セグメントはＰＭＯＳおよびＮＭＯＳプログラミングトランジスタに接続 される。８つの＋プログラミンググリッドおよび８つの一プログラミンググリッ ドならびに各±Ｘ、±ＹＮＯＲおよびＮＡＮＤ論理機能が８つのプログラミング トランジスタのバンクに接続される。その結果各４タイルグループに対して３２ のＰＭＯＳプログラミングトランジスタおよび３２のＮＭＯＳプログラミングト ランジスタとなる。

図３に示されるように、デコード論理ゲートおよびプログラミングトランジスタ は４タイルグループで上部デコード論理ブロック８０と下部デコード論理ブロッ ク８１とに分けられる。上部および下部デコード論理ブロック８０および８１は 図８のトランジスタ７０および７１によって示されるプログラミングトランジス タを含み、ブロック８０および８１からの配線はプログラミングトランジスタ７ ０および７１からＣ３Ｔ行Ｉ５のタイルの配線セグメントへの接続である。デコ ード論理ブロック８０および８１はまた８つの水平＋Ｙｌから＋Ｙ４および−Ｙ ｌから−Ｙ４プログラミング制御線を含む。垂直の＋Ｘおよび−Ｘアドレス線は 図示されていない。この構造はアレイ１１の各Ｃ３Ｔ行Ｉ５を横切る４タイルご とに繰返される。水平の＋および一プログラミンググリッドはグリッドブロック ８２によって表される。

上部デコード論理ブロック８０は４タイルグループの上部分の配線セグメントの プログラミング電圧を処理する。

配線セグメントは上部ＬＬＢ４０に対するラッチセグメント（およびテストのた めの上部チャネル１７の水平配線トラックＴＩ−Ｔ８）を含む。下部デコード論 理ブロック８１は４タイルグループの下半分の配線セグメントに対するプログラ ミング電圧を処理する。配線セグメントはまたＣ３Ｔ行１５の下のチャネル１７ の水平配線トラックＴＩ−Ｔ８を含む。このようにＮチャネルプログラミングテ ーブルの水平配線トラック（ＴＩ−Ｔ８）は、図９のＰチャネルプログラミング テーブルの同一の水平配線トラック（ＴＩ−Ｔ８）ではない。

図３はまたプログラミングアドレス回路によって占有されるスペースを最小にす るための、ＦＰＧＡのコアアレイ１１と周辺１４との間のプログラミング機能の 分布を例示する。集積回路の周辺では、周辺プログラミングトランジスタは選択 された＋および一プログラミンググリッドのためのアドレスをデコードする。デ コードの残りはＣＳＴ行１５のデコード論理ブロック８ｏ、８１によって実行さ れる。もちろん、プログラミングアドレス回路は設計されている特定のＦＰＧＡ のさまざまな制限に依存して別々に構成されてもよい。

ＣＳＴ行分離回路 上述のプログラミング回路の他に、Ｃ３Ｔ行１５のトランジスタのゲートはＣ３ Ｔ行分離回路に接続される。これらの回路はＣ３Ｔ行！５のＰＭＯＳおよびＮＭ Ｏ３）ランジスタのターンオフを確実にするために使用され、アンチヒユーズの プログラミング中に不要の電流経路が発生することを妨げる。理想的には、前述 の中間電圧プリチャージ動作に加えて、Ｃ３Ｔ行１５のＰＭＯＳおよびＮＭＯ３ Ｉ−ランジスタのゲート電極はプログラミング中１方向または別方向に高い電圧 、つまりＶ、およびｖｏにプリチャージされ、トランジスタのターンオフを確実 にする。しかしながら、リーク電流をもたらすプロセス欠陥は理想的な動作を問 題のあるものにしてしまうことがある。以下に説明される分離回路はプログラミ ング中のＣ３Ｔ行１５の選択されたトランジスタによる分離を確実にする。

図３に関連して前に論じられたゲート配線セグメント２３Ａ−２３Ｄに加えて、 （Ｃ３Ｔ行１５の４タイルグループの１つの繰返しサイクルにおける）各ＰＭＯ ３）ランジスタ２１Ａ−２１Ｄの各ゲートもまた、図１Ｏに示されるように、２ つの直列接続されたＰＭＯ３トランジスタ３０ＩＡ−３０１Ｄおよび３１１Ａ− ３１１Ｄを介してＶ　ｏ　ｂビンに接続される。ｖ、ｂビンはプログラミング中 割の高い正の電源を与える。第１のＰＭＯ３）ランジスタ３０１Ａ−３０１Ｄの ドレインはトランジスタ２１Ａ−２１Ｄのそれぞれのゲートに接続され、ゲート は行Ｐゲート分離制御線３０２ｉ　（ｉは任意のｉ番目の行を示す）に接続され 、ソースは第２のＰＭＯＳトランジスタ３１１Ａ−３１１Ｄのドレインにそれぞ れ接続される。第２のＰＭＯＳトランジスタ３１１Ａ−３１１Ｄのゲートは対応 の列分離制御線３０２Ａ−３０２Ｄに接続され、ソースはＶ　ａ　ｂピンに接続 される。ＰＭＯ３）ランジスタ３０１Ａ−３０１Ｄおよび３１１Ａ−３１１Ｄが どちらもイネーブルされると、Ｃ３Ｔ行１５のＰＭＯ３Ｉ−ランジスタ２１Ａ− ２１Ｄのゲートはプログラミング中Ｖ　ｅ　ｂ　ｓつまり＋１０ボルトであり、 トランジスタ２１Ａ−２１Ｄはターンオフされる。このトランジスタを介して電 流は何も流れない。

類似の態様で、Ｃ３Ｔ行１５のＮＭｏ５トランジスタ２０Ａ−２０Ｄの各ゲート もまたＣ３Ｔ行分離回路に接続される。各ＮＭＯ３）ランジスタ２ＯＡ−２０Ｄ のゲートは第１のＮＭＯＳトランジスタ３００Ａ−３００Ｄ（７）ドレインにそ れぞれ接続される。ＮＭｏ５トランジスタ３００Ａ−３００Ｄのゲートは行Ｎゲ ート分離制御線３０４　ｉに接続され、ソースは第２のＮＭＯ３）ランジスタ３ １０Ａ−３１０Ｄのドレインにそれぞれ接続される。第２ＯＮＭＯＳトランジス タ３１０Ａ−３１０Ｄのゲートは対応の列ゲート分離制御線３０２Ａ−３０２Ｄ に接続され、ソースはＶｏビンに接続される。

列分離制御線３０２Ａ−３０２Ｄ、行Ｎゲート分離制御線３０３１および行Ｎゲ ート分離制御線３０４　ｉは、トランジスタ３０１Ａ−３０１Ｄ、３００Ａ−３ ００Ｄ、３１１Ａ−３１１Ｄおよび３１０Ａ−３１０Ｄをイネーブルし、かつデ ィスエーブルするデコード回路に接続される。列分離制御線３０２Ａ−３０２Ｄ の各々上の信号は、コアアレイ１１の各列のＰＭＯ３）ランジスタ３１１Ａ−３ １１ＤかＮＭＯＳトランジスタ３１０Ａ−３１０Ｄのいずれかをイネーブルする 。行Ｐゲート分離制御線３０３１の各々上の信号はアレイのｉ番目の行のＰＭＯ ３）ランジスタ３゜ＩＡ−３０１Ｄをイネーブルする。行Ｎゲート分離制御線３ ０４１の各々上の信号はアレイのｉ番目の行のＮＭＯＳトランジスタ３００Ａお よび３００Ｄをイネーブルする。

これらの列および行制御線上の信号を送ることによって、Ｃ３Ｔ行１５の交点の トランジスタはターンオフされ分離を確実にする。

プログラミング規則および順序 ＦＰＧＡをプログラミングするために、アンチヒユーズはＣ３Ｔ）ランジスタお よびＬＬＢを接続して構成セルにし、それらセルを接続して所望されるデジタル 論理回路を作成するようにプログラムされる。アンチヒユーズをプログラムする ための規則および順序はこの発明の範囲を越えるものであるが、上述の米国特許 出願連続番号第０７／６７１．２２２号に開示される。

入力／出力セクション ＦＰＧＡ集積回路の入力／出力セクション１４は、図１２に例示されるように半 導体基板ＩＯの周辺に複数個の入力／出カバソファ回路１０１を含み、その回路 図は図１１に示される。回路１０１はこの発明に従うテスト動作の理解のために 詳細に説明される。非常に類似した入力／出力バッファ回路およびその動作の他 の局面は、「テスト能力を有するプログラマブル入力／出力バッファ回路（ＰＲ ＯＧＲＡＭＭＡＢＬＥ　ＩＮＰＵＴｌｏＵＴＰｔＪＴ　ＢＵＦＦＥＲＣＩＲＣＵ ＩＴ　ＷＩＴＨＴＥＳＴ　ＣＡＰＡＢＩＬＩＴＹ　）Ｊ　と題され、Ｃｈｒｉｓ ｔｏｐｈｅｒ　Ｅ、Ｐｈ１ｌｌｉｐｓ他により１９９１年６月２１日に出願され 、この発明の誼受入に譲渡された米国特許出願連続番号第０７／７１８．６６７ 号において説明される。

各人力／出力バッフ７回路１０１は出力バッファとして作用し、データ信号を集 積回路の残り（内部）から外部に伝え、また人力バッファとして作用し、データ 信号を外部から周辺制御セクション１３の中間回路を介してＦＰＧＡのコアアレ イ１１に伝えることができる。制御セクション１３のそのような回路は集積回路 設計者の理解の範囲内である。

入力／出力バッファ回路はまたＩＥＥＥ規格１１４９゜１の下で動作する。図１ ２のバッファ回路１０１間の矢印によって例示的に示されるように、この動作モ ードのバッファ回路はシリアルスキャンチェーンでお互いの間で信号を伝える。

これらシリアルスキャンチェーン信号はＩＥＥＥ１１４９．１テスト規格に基づ くテストデータ信号である。この発明のＦＰＧＡにおいては、信号はまた集積回 路をプログラムするためにも使用される。

バッファ回路１０１は、図１１に示されるように、プログラミングユニット１５ ０およびデコーダ１５１で一般に構成され、ユニット１５０、出力ドライバ段１ １０およびマルチプレクサ、フリップフロップ、ラッチおよび第２のマルチプレ クサの組合わせである３つのセルをプログラムする。

プログラミングユニット１５０はユニット１５０がら生じるさまざまな制御線を 設定するようにプログラムされるアンチヒユーズを含む。プログラミングユニッ ト１５０は入力／出力バッファ回路からの出力信号の動作特性を設定し、入力／ 出力バッファ回路への入力信号のさまざまな動作特性を処理するために使用され 得る。一旦プログラムされると、ユニット１５０は回路１０１の出力モード動作 、出力駆動電流およびスルーレート、コアアレイ１１からの出力データ信号のイ ネーブル化、マルチプレクサ１４３の動作、およびアサートされていない出力段 ＋１０の出力状態を選択するように制御信号を設定する。ユニット１５０はまた マルチプレクサ１３０および１４０を介して読出すことが可能な情報をストアす ることができ、コアアレイｌｌのある配線セグメントおよび線上の信号レベルを 設定することが可能である。

プログラミングユニット１５０からの制御線はラッチ１５６のイネーブル端子に 接続された制御線１７５を含み、このラッチは線１６４上でコアアレイ１１から データアウトイネーブル信号を受信する。ラッチ１５６は第２のイネーブル端子 を有し、この端子は論理１’Ｎ、Ｖｃｃに永久的に設定され、その結果ラッチ１ ５６は線１７５上の制御信号によってのみイネーブルされる。ラッチ１５６の出 力端子はマルチプレクサ１２３の入力端子に接続され、マルチプレクサ１２３の 出力端子は線１２４によって出力ドライバ段１１０のイネーブル端子に接続され る。イネーブルされると、出力ドライバ段１１０は線１３４上の信号をマルチプ レクサ１３３から端子１１１へ伝える。

ディスエーブルされると、段１１ｏはハイインピーダンス状態におかれる。さら に、制御線１７７の設定に応答して、出力ドライバ段１１０は「オーブンソース 」または「オーブンドレイン」モード、っまりロジックハイ／ハイインピーダン スまたはロジックロー／ハイインピーダンスのいずれかに設定され得る。

出力データ信号はコアアレイ１１からデータアウト線１３５上に伝えられる。線 １３５は２つのイネーブル端子を有するラッチ１５４の入力端子に接続され、こ の２つのイネーブル端子はどちらもラッチ１５４をイネーブルするためにハイで なければならない。第１の端子はプログラミングユニット１５０から制御線１７ ２に接続される。第２の端子はコアアレイ１１から線１３９に接続される。これ ら２つの線１７２および１３９によりラッチ１５４およびデータアウト機能がテ ストされる。

データアウト信号およびデータアウトイネーブル信号双方のラッチが時間法めさ れてもよい。以下に説明されるように、制御線１７２および１７５はプログラミ ングユニット１５０を走るクロック線２０４に接続されるようにプログラムされ 得る。

その出力動作において、出力ドライバ段１１０は線１３４上の信号をマルチプレ クサ＋３３から入力／出力端子１１１、つまり集積回路の入力／出力ボンディン グパッドに伝える。マルチプレクサ＋３３による選択に依存して、線１３４上の 信号はラッチ１５４を介するデータアウト線１３５上のデータ信号であってもよ いし、ラッチ１３２からの信号であってもよい。ＮＡＮＤゲート１５７を介する 線１７０上の制御信号は、出力駆動電流か特定の値に設定されるように線１６０ 上の信号を出力段１１０に設定する。

ＮＡＮＤゲート１５５を介する線１７１上の制御信号は、出力段１１０がより高 い出力電流を発生するように線ＩＧｌ上の制御信号を発生する。より大きな出力 電流でも制御信号の組合わせて可能である。プログラミングユニッｌ−１５０は また制御線１７６によって出力ドライバ段１１０のスルーレートを制御する。

バッファ回路＋０１のセルはＩＥＥＥＩ１４９．１規格に基づく信号および入出 力動作のための信号を処理するように配置される。バッファ回路１０１の第１の セル、つまりマルチプレクサ−フリップフロップ−ラッチ−マルチプレクサ組合 わせ、はその出力端子がフリップフロップ１２１の入力端子に接続される４対ｌ マルチプレクサ１２０を存する。フリップフロップ１２１の出力端子はラッチ１ ２２の入力端子に接続され、その出力端子は２対ｌマルチプレクサ１２３の入力 端子に接続される。マルチプレクサ１２３の出力端子は線＋２４によって出力段 ＋１０の入力端子に接続される。

マルチプレクサ１２０の４つの入力端子は線１６４、論理１’Ｎ状態発生器、こ こではＶｃｃの電源、集積回路の内部のノードに接続される線１２８、および第 ２のセル、つまり以下に説明されるマルチプレクサ−フリップフロップ−ラッチ −マルチプレクサ組合わせに属するラッチ１３１の出力端子に接続される線１２ ６に接続される。マルチプレクサ１２０はまた制御線＋８０Ａおよび１８０Ｂ（ ３つのセレクトデータデータレジスタ制御線の２つ）に接続され、４つの入力端 子のうちどれが選択されるがを決定する。

フリップフロップ１２１は２つのクロックされた制御線１８１Ａおよび１８１Ｂ （クロックデータ制御線）に接続され、これらは通常相補的な態様で動作する。

後述されるように、クロックされた制御線１８１Ａおよび１８１Ｂはまたパスス ルーモードを含む他のモードでも動作可能であり、このパススルーモードでは信 号はフリップフロップ１２１の入力端子から出力端子へ直接通過する。ラッチ１ ２２の入力端子に加えて、フリップフロップ＋２１の出力端子は２対ｌマルチプ レクサ１５９の入力端子に接続される。

ラッチ１２２はまた制御線ｌ８２（更新レジスタ制御線）にも接続される。

ラッチ１２２の出力端子に加えて、第１の組合わせの２対１マルチプレクサ１２ ３はラッチ１５６の出力端子および制御線１８３（出力モード制御線）に接続さ れ、それを介して選択信号が送られる。

同様に、第２のセルはその出力端子がフリップフロップ１３１の入力端子に接続 された４対ｌマルチプレクサ１３０を有する。フリップフロップ１３１の出力端 子は線１２９によりマルチプレクサ１５９の第２の入力端子に接続され、かつラ ッチ１３２の入力端子に接続され、これは２対ｌマルチプレクサ１３３の入力端 子に接続された出力端子を有する。マルチプレクサ１３３の出力端子は線１３４ により出力段１１０の入力端子に接続される。

マルチプレクサ１３０の４つの入力端子はラッチ１５４の出力端子、制御線１７ ３、集積回路の内部のノードに接続された線１３８および第３の組合わせに属す るフリップフロップ１４１の出力端子に接続された線１３６に接続される。マル チプレクサ１２０と同様に、マルチプレクサ１３０は制御線１８０Ａおよび１８ ０Ｂに接続される。

フリップフロップ１３１は第１の組合わせのフリップフロップ＋２１と同様に制 御線１８１Ａおよび１８１Ｂに接続される。同様に、ラッチ１３２はラッチ１２ ２および２対ｌマルチプレクサ＋３３と同じく制御線１８２に接続される。マル チプレクサ１３３はまたマルチプレクサ１２３と同じくラッチ１５４の出力端子 および制御線１８３に接続される。

第３のセルは他の２つのセルとはいくぶん異なっている。

第１の２つのセルの他のマルチプレクサと同しく、第３のセルの４対１マルチプ レクサ１４０の出力端子はフリップフロップ１４１に接続され、その出力端子は ラッチ１４２の入力端子に接続される。ラッチ１４２の出力端子はプログラマブ ル２対１マルチプレクサ１４３の入力端子に接続される。マルチプレクサ１４０ の４つの入力端子は集積回路のシステム論理に至るデータ入力線１４５、プログ ラミングユニット１５０からの制御線１７４、集積回路の内部のノードからの線 １４８、および線１４６に接続される。

マルチプレクサ１２０および１３０の場合のように、マルチプレクサ１４０は入 力端子の選択のために制御線＋８ＯＡおよび１８０Ｂに接続される。同様に、フ リップフロップ１４１は制御線１８１Ａおよび１８１Ｂに接続され、ラッチ１４ ２は制御線１８２に接続される。

マルチプレクサ１４３はマルチプレクサ１２３および１３３とは異なる。マルチ プレクサ１４３の出力端子は出力ドライバ段＋１０ではなく、線１４５によって 集積回路の内部に接続される。マルチプレクサ１４３の１つの入力端子はラッチ １４２の出力端子に接続されるか、第２の入力端子は線１４４によって入力／出 力端子１１１に接続される。マルチプレクサ１４３は制御線１８４（入力モード 制御線）に接続され、この線はマルチプレクサ１４３をハイインピーダンス状態 にする信号を伝える。マルチプレクサ１４３はまた制御線１６２および１６３に も接続される。

インバータ１５２を介する制御線１６２上の信号は、端子Ｉ１１に接続された入 力端子か選択されるか、ラッチ１４２に接続された入力端子か選択されるかを決 定する。端子ＩＩＩか選択されれば、線１６３上の制御信号はマルチプレクサ１ ４３がＴＴＬ　（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ　Ｌｏｇｉｃ　 ）レベルで動作するか、ＣＭＯ３（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ− Ｏｘｉｄｅ−３ｅｍｉｃｏ口ｄｕｃｔｏｒ　）　トランジスタレベルで動作する かを決定する。

制御線１８０　（１８ＯＡ−１８０Ｃ）、＋８１（１８１Ａ−１８１Ｂ）、１８ ２．１８３．１８４および１８５は集積回路の制御論理から信号を伝える。この ような論理は上述のこの発明を使って、かつ特定の集積回路の要件に従って動作 するように集積回路設計の分野の当業者によって設計可能である。しかしなから 、この発明はまたＩＥＥＥ１１４９．１規格に関連して説明されている。したが って、制御論理はこの規格の仕様によって制限される。

バッファ回路＋０１は一般に各人力／出力端子ごとに同一構成で繰返される。入 力バッファ回路は前述の制御線１８０−１８５に共通接続される。さらに、マル チプレクサ１４０の入力端子に接続された、１つの人力／出力バッファ回路の線 １４６は、隣接する入力／出力バッファ回路の対応の線１１６に接続される。同 様に、第１の入力／出力バッファ回路の線１１６は第２の隣接する入力／出力バ ッファ回路の対応の線１４６に接続される。入力／出力バッファ回路１０１間の これらの接続は図１２に示される。

動作中、信号は多くの経路で図１２の入力／出力バッフ７回路を介して転送され る。入来データ信号については、端子１１１からのデータ信号は線１４４を介し てマルチプレクサ１４３へと移動する。線１８４上の制御信号によって選択され た入力モードの状態では、データ信号はマルチプレクサ１４３を介し線１４５を 介し集積回路の残りへと通る。出力データ信号は線１３５上の集積回路の内部か らラッチ１５４へと伝わり、このラッチは線１３９上の信号によってクロックさ れる。ラッチ１５４からの出力データ信号はマルチプレクサ１３３へと送られ、 このマルチプレクサは制御線１８３上の出力モード選択信号によって、出力デー タ信号を出力ドライバ段１１０に送る。ラッチＩ５４はプログラミングユニット １５０からの制御線１７２上の信号によってデータ信号を保持または通すように 設定され得ることに注意しなければんらない。

信号はまたＩＥＥＥ規格１１４９．１テストモードで入力／出力バッファ回路を 通って移動することも可能である。

このモードでは、テストデータ信号は隣接する入力／出力バッファ回路の対応の 線＋１６　（１１４９，１規格の言葉ではＴＤＯ）から線＋４６　（１１４９， １規格の言葉ではＴＤＩ）へと移動する。テストデータはマルチプレクサ１４０ 、フリップフロップ１４１およびマルチプレクサ１３０への線１３６を介するデ ータの移動により、各人力／出カハッファ回路を介してシリアルにスキャンされ 得る。そしてデータはフリップフロップ１３１および線１２６を介してマルチプ レクサ１２０へと至る。マルチプレクサ１２０から、データはフリップフロップ １２１およびマルチプレクサ１５９を介して線１１６上の次の入力／出力バッフ ァ回路へと移動する。

集積回路のテストのために、テストデータは上述のようにシリアルにスキャンさ れ、各人力／出力バッファ回路の線１４５上の集積回路のシステム論理に送られ 、集積回路によって所有され、各人力／バッファ回路の線１３５上で読出される 。所有されたテストデータは次にシリアルにスキャンアウトされ、期待テストデ ータと比較される。これらの動作はすへてＩＥＥＥ１１４９．１規格の仕様で説 明される。これらの１１４９．１テスト法の範囲を越えて、この発明は以下に論 じられるさらなるテスト動作を意図する。

信号はテスト以外の目的のために入力／出力バッファ回路を介してシリアルにス キャンされ得る。たとえば、制御信号は各制御信号が各人力／出力バッファ回路 １０１のフリップフロップ１２１，１３１および１４１に入るまで上述のシリア ルスキャンパスに沿って伝達されてもよい。ラッチ１２２．１３２および＋４２ は線１２７．１３７および１４７上の信号をそれぞれコアアレイ１１に伝えるよ うにイネーブルされる。これらの制御信号、十Ｘ、＋Ｙおよび−Ｘ、−Ｙアドレ ス信号はデコード論理に与えられ、プログラミングのためにアレイの配線セグメ ント、ひいては交差プログラマブル素子をアドレス指定する。

データであってもなくても信号はマルチプレクサ１４３および線１４５を介して 端子１１１から入力／出力バッファ回路が受けることがてきることに留意された い。線１４５から、信号はマルチプレクサ１４０によって受信され、フリップフ ロップ１４１にストアされる。ここから、信号はテストデータ信号について説明 されるようにシリアルにスキャンされる。

入力／出力バッフ７回路はまた他の経路でも信号を受信し得る。線１２８、＋３ ８および１４８は集積回路のシステム論理のさまざまなノードに接続される。制 御線１８０Ａおよび１８０Ｂ上の適当な信号により、これらのノードの論理状態 はマルチプレクサ１２０．１３０および１４０を介して読出される。これらの信 号はＩＥＥＥ規格テストデータについて述へられたようにシリアルにスキャンア ウトされてもよいし、入力／出力バッファ回路の各々のフリップフロップ＋３１ 、ラッチ１３２、マルチプレクサ１３３および出力段１１０を介して順次読出さ れてもよい。集積回路設計の分野の当業者はコアアレイ１１へのそのような直接 アクセスの利点を容易に理解するはずである。

マルチプレクサ１３０および１４０の入力端子の一方は線！７３および１７４に よりプログラミングユニット１５０に接続される。制御線１８０上に適切な信号 がくると、プログラミングユニット１５０にストアされた情報のビットがフリッ プフロップ１３１および１４１にそれぞれロードされる。同時に、Ｖｃｏｔ源に 接続されたマルチプレクサ１２０の入力端子からの論理ＮＪがフリップフロップ １２１にロードされる。プログラミングユニット１５０の２つの記憶場所はＩＥ ＥＥテスト仕様で規定されるレジスタの一部である。各人力／出力バッファ回路 は識別コードレジスタ、ユーザコードレジスタおよびユーザテストレジスタを含 むレジスタの２ビット部分を含む。さらに、２つの記憶場所は製造コードレジス タのような他のレジスタのために使用され得る。

プログラミングユニット１５０はまた制御線２５１によってコアアレイ１１にも 接続される。入力／出力バッファ回路１０１の場所に依存して、線２５１はコア アレイ１１の配線セグメントに接続され、線２５１をロジックハイまたはローに 設定することによってそのセグメントを電気的に塞いでもよい。線２５１はまた ＬＬＢ４０のアレイに接続されたＲ／Ｗデータ線５５の一方にも接続され得る。

線２５１をロジックハイまたはローに設定することにより、線２５＋に接続され たＬＬＢ４０はメモリまたは論理動作のために構成される。

入力／出力バッファ回路のプログラミングはユニット１５０の特定のプログラマ ブル素子をアドレス指定するデコーダ１５１を介して行なわれる。４つの制御線 １８６（１８６Ａ−１８６Ｄ）から、デコーダ１５１はユニット１５０をプログ ラムするための１／１２選択を行なう。制御線１８６は制御レジスタから出て、 入力／出力バッファ回路１０１のすべてをグローバルに通過し、プログラミング 情報が順次ロードされる。特定の入力／出力バッファ回路ｌＯ１の選択は１１４ ９．１シリアルスキヤンチエーンで行なわれる。イネーブル信号が特定の回路１ ０１のフリップフロップ１４１に順次スキャンされプログラムされる。制御線１ ８２上の信号により、イネーブル信号はラッチ１４２で捉えられる。ラッチ１４ ２の出力端子から、信号は線１４７によりデコーダ１５１のイネーブル入力端子 に伝えられる。

図１３はプログラミングユニット１５０の詳細を例示する。ユニット１５０の出 力端子には制御線１６９−１７９および２５１の参照番号が付けられ、これらに 出力端子の各々が図１１に示されるように接続される。出力端子１６９−１７９ および２５１の各々は数本のプログラミング線２３０−２３９．２４９および２ ５２のうちの１つにそれぞれ接続される。線２３０−２３９．２４９および２５ ２の各々はそれぞれＮＭＯＳトランジスタ２６０−２６９．２５９および２５６ のソース／ドレインに接続される。トランジスタの他方のソース／ドレインは接 地に接続される。

トランジスタのゲートはデコーダ１５１がらの１２のアドレス線に接続される。

線２３０−２３９．２４９および２５２の各々はまたそれぞれＮＭＯＳ）ランジ スタ１９０−１９９．２０９および２５３のソース／ドレインにも接続され、こ れらトランジスタの他方のソース／ドレインはプリチャージプログラミング線２ ００に接続される。トランジスタ１９０−１９９．２０９および２５３の各々の ゲートはプリチャージ制御線２０１に共通接続される。

２つの制御線２０２．２０３および３つのクロック線２０４Ａ−２０４Ｃが線２ ３０−２３９．２４９および２５２の各々と交差している。各プログラミング線 ２３０−２３９および２５２と制御線２０２との交点には、アンチヒユーズ２１ ０−２１９．２５９および２５４が設けられる。

アンチヒユーズ２２０−２２９．２６９および２５５は各プログラミング線２３ ０−２３９．２４９および２５２ならびに制御線２０３の交点に配置される。プ ログラミング線２３２はまたそのクロック線２０４Ａ−２０４Ｃとの交点にアン チヒユーズ２４１−２４３を有し、プログラミング線２３５はクロック線２０４ Ａ−２０４Ｃとの交点にアンチヒユーズ２４４−２４６を存する。

ユニット１５０のプログラミングは２３０−２３９．２４９および２５２（なら びに端子１７０−１７９．１６９および２５１ならびにその制御線）を、通常は 論理ハイの状態である制御線２０２、通常は論理ロー状態である制御線２０３、 および異なったタイミング信号を伝えるクロック線２０４Ａ−２０４Ｃに接続す ることによって行なわれる。導電線と制御またはクロック線との間の交点のアン チヒユーズをプログラムすることによって接続が行なわれる。

アンチヒユーズのプログラミングはまずすべてのプログラミング線２３０−２３ ９．２４９および２５２をプリチャージ状態にすることによって行なわれる。制 御線２０１上の信号を介して、すべてのトランジスタ１９０−１９９．２０９お よび２５３はターンオンされ、線２３０−２３９．２４９および２５２をプリチ ャージ制御線２００に接続する。線２００は＋５ボルトであり、すべての線２３ ０−２３９．２４９および２５２をこの電圧にチャージする。このように、トラ ンジスタ１９０−１９９．２０９および２５３はターンオフされる。

選択されたアンチヒユーズ、たとえばアンチヒユーズ２２７をプログラムするた めに、大きな電圧、この場合はｌＯボルトの電圧が目標のアンチヒユーズに与え られる。デコーダ１５１の動作を通して、トランジスタ１８７はターンオンされ 線２３７を接地する。同時に、他のデコーダ回路を介して、制御線２０３は＋ｌ Ｏボルトの特殊プログラミング電圧まで上げられる。（デコーダ回路およびプロ グラミング電圧を発生するための回路は図面には示されていない。集積回路設計 の分野の当業者であればデコーダおよびプログラミング電圧回路を設計すること を知っているであろう。）１０ボルトの電圧がアンチヒユーズ２２７に与えられ た状態で、このアンチヒユーズはプログラムされ、線２３７はローの論理状態の 制御線２０３に接続される。

他の線２３０−２３６．２３８−２３９．２４９および２５２が＋５ボルトの中 間電圧にプリチャージされた状態で、これらの線の交点にあるアンチヒユーズは １０ボルトの大きなプログラミング電圧を経験しないので、未プログラム状態の ままである。この態様で、制御線２３０−２３９．２４９および２５２はハイの 論理状態、つまり制御線２０２への接続状態か、またはローの論理状態、つまり 制御線２０３への接続状態に設定される。

導電線２３２および２３５はまたアンチヒユーズ２４１−２４６をプログラムす ることによってクロック信号線２０４Ａ−２０４Ｃに接続され得る。これらのア ンチヒユーズは上述と同じ態様でプログラムされる。しかしながら、この場合、 クロック線２０４Ａ−２０４Ｃはプログラミング電圧まで上げられる。

プログラミングユニット１５０は入力／出力バッファ回路１０１の動作を設定す ることが可能である。たとえば、制御線１６９はアンチヒユーズ２６９をプログ ラムすることによってローに設定され得る。アンチヒユーズ２４４−２４６の１ つをプログラムすることにより、制御線１７５は出力ドライバ段１１０か周期的 にイネーブルされるようにクロック信号を伝える。端子１１１は周期的にローに され、そうてなければ端子Ｉ１１はオーブン回路の一部である。出力ドライバ段 ＋１０はアンチヒユーズ２１５または２２５をプログラムして、制御線１７５を ハイまたはローに設定することにより、完全にイネーブルまたはディスエーブル され得ることに留意されたい。

クロックグリッド 動作のタイミングのために、ＦＰＧＡはタイミング信号に対する多くのオプショ ンを有する。以下に説明されるように、ＦＰＧＡは図１４Ａに示されるように、 ユーザの特定のアプリケーションに対しグローバルクロック信号、グローバルイ ネーブルまたはリセット信号もしくは他のとんなハイファンアウト信号でも柔軟 に与えるクロックネットワークを有する。クロックネットワークは集積回路ダイ の周辺に置かれた数個のプログラマブルクロック回路によって設定される。これ らのクロック回路は１１４９．１シリアルスキヤンパスにあり、入力／出力バッ ファ回路１０１と同様に、シリアルスキャニングによってクロック回路に転送さ れる制御信号によってプログラムされ、これについては図１４Ｂに例示的に示さ れる。

図１４Ａに例示的に示されるように、２対の入力クロックパッド１１２Ａ−１１ ２Ｂおよび１１２ｃｍ１１２Ｄは各対か集積回路の両側に配置されており、外部 からのタイミング信号を受信することができる。各入力クロックパッド１１２Ａ −１１２Ｄは対応の入力クロックイネーブル回路＋０５Ａ−１０５Ｄに接続され る。プログラムされた制御信号に応答して、各入力クロツクイネーブル回路１０ ５Ａ−１０５Ｄは対応の入力パッド１１２Ａ−１１２Ｄ上の信号をバッファし、 それをクロックネットワークの残りに送るか、または入力パッド上の信号をデー タ信号として処理する。その場合、入来信号はシュミットトリガ回路によって条 件決めされ、クロックネットワークとは別のデータ経路に送られる。上述の特許 出願、米国特許出願連続番号第０７／７１８．６６７号は入力／出力バッフ７回 路を開示し、この回路ではシュミットトリガ回路が入来信号を条件決めするため に使用され得る。

入力クロックイネーブル回路１０５Ａおよび１０５Ｂから、入力クロック選択回 路１０６Ａおよびｌ０６Ｂは、真または反転のいずれかの形式で、４つのクロッ ク線２０６上にパッド１１２Ａおよび１１２Ｂからのクロック信号のプログラマ ブルな選択を与える。加えて、入力クロック選択回路１０６Ａ−１０６Ｂはそれ ぞれ入力端子１１４Ａおよび１１４Ｂを有し、これらは垂直ロングラインおよび 水平チャネルトラックセグメントのようなコアアレイ配線セグメントに接続され る。入力端子１１４Ａおよび１１４Ｂは既にコアアレイ１１の一部にあるクロッ ク信号がアレイ１１の他の部分に移動するための道を与える。

同様に、入力クロックイネーブル回路１０５Ｃおよび１０５Ｄを介して、入力ク ロック選択回路１０６ｃおよび１０６Ｄは、真かまたは反転のいずれかの形式で の４つのクロック線２０８上へのパッド１１２ｃおよび１１２Ｄからのクロック 信号のプログラマブル選択を実現する。入力クロック選択回路１０６Ｃ−１０６ Ｄはまたそれぞれ入力端子１１４ｃおよび１１４Ｄを有し、これらの端子はコア アレイ配線セグメントに接続され、アレイ１１の一部がらアレイ１１の他の部分 へのクロック信号経路を選択的に与える。

２組の４つのクロック線２０５および２０６はコアアレイ１１の周囲を取り囲む 。２つのプログラマブルクロックバッファ回路１０８Ａおよび１０８Ｂはクロッ ク線２０５および２０６からの選択された信号を各チャネル１７を走るトラック セグメント２０７上に協働的に駆動し、コアアレイ１１にタイミング信号を与え る。２つのバッファ回路１０８Ａおよび１０８Ｂは、コアアレイ１１のクロック 信号が両側から同時に駆動され伝搬遅延を最小限にするように協働的に動作する 。

クロック信号はまたリングクロック線２０４によって集積回路ダイの周囲に設け られ、これらのリングクロック線２０４は集積回路の周辺を走っている。これら のクロック線２０４　（２０４Ａ−２０４Ｃ）上の信号はたとえば入力／出力バ ッファ回路１０１のための動作を時間法めする。

リングクロック線２０４Ａはダイの周囲を完全に取り囲む様に走っている。他の 線２０４Ｂおよび２０４Ｃは周辺の２つの隣接する辺に沿う２対のＬ字形状のラ インセグメントによって形成される。１対の各り字形状のラインセグメントは他 方のラインセグメント対によってその周囲に沿って連続的に延ばされる。各対の 位置はラインセグメント対の空いた角および閉じた角が一致しないように９０’ 回転される。このように周辺の各辺には３つのクロック線２゜４Ａ−２０４Ｃが ある。

これらのリングクロック線２０４Ａ−２０４Ｃは選択的に数個の源から駆動され てもよい。リングクロック線２゜４Ａはクロック人力パッド１１２Ａ−１１２Ｄ 上の信号によって駆動され得る。リングクロックトライバ回路１０７Ａおよび１ ０７Ｂのプログラミングにより、パッド１１２Ａおよび１１２Ｂからの信号がク ロック線２０８上に置かれるかどうかか決定され、リングクロックトライバ回路 １０７Ｃおよび１０７Ｄのプログラミングにより、パッド１１２Ｃおよび１１２ Ｄからの信号がクロック線２０９上に置かれるかどうかが決定される。回路１０ ８Ａおよびｌ０８Ｂのプログラミングはリングクロック線２０４Ａに対する線２ ０８または２０９からの信号を選択する。

分割されたリングクロック線２０４Ｂおよび２０４Ｃはプログラマブルリングク ロックドライバ回路１０７Ａ−１０７Ｄによって駆動され、その各々はそのそれ ぞれの入力クロツクパッドｌｌ２Ａ−１１２Ｄから１つの入力クロック信号を、 かつ入力端子１１３Ａ−１１３Ｄから第２の入力クロック信号をそれぞれ受取る 。人力クロツク選択回路１０６Ａ−１０６Ｄのための入力端子＋１４Ａ−１１４ Ｄのように、端子１１３Ａ−１１３Ｄは垂直ロングラインおよび水平チャネルト ラックセグメントのような配線セグメントにプログラミングにより接続され、コ アアレイ１１の信号をリングクロック線２０４Ｂおよび２０４Ｃに経路指定する 。集積回路の周辺の動作はコアアレイ１１の動作と容易に時間合わせされ得る。

図１５は入力クロックイネーブル回路１０５Ａ−１０５Ｄを詳細に示す。この回 路は入力／出力バッファ回路ｌＯ１に与えられたのと同じシリアルスキャンパス 用の素子の多くを有する。したがって、同じ参照番号がマルチプレクサ１２０． １３０および１４０、フリップフロップ１２１゜１３１および１４１などに使用 される。図１５の修正された素子は人力／出力バッフ７回路１０１の素子と同じ 態様で動作し、かつ同じ機能を果たすので、同じ参照番号がｒＡＪの文字を付け て使用される。たとえば、図１５のプログラミングユニット１５０Ａは図１１の プログラミングユニット１５０と同じ態様で動作し、同じ機能を存する。

同じことか図１５のデコーダユニット１５１Ａにも当てはまる。したがって、プ ログラミングユニット１５０Ａは入力／出力バッファ回路１０１のプログラミン グユニット１５０と同じ方法でプログラムされる。プログラミング信号が制御線 １８６上で送られ、イネーブル信号は１１４９゜１シリアルスキヤンパスに沿っ てプログラミング（または事前プログラミングテスト）の目標とされた回路に送 られ図１５の回路は３人カマルチブレクサ（およびデコーダ回路）１４３Ａを有 する。マルチプレクサ＋４３Ａの入力端子の１つはクロック入力バッド１１２（ １１２Ａ−１１２Ｄ）に接続される。もう１つの入力端子はラッチ１４２Ａの相 補出力端子に接続される。プログラミングユニット１５０Ａからの制御信号に応 答して、マルチプレクサ１４３Ａは２つの入力端子のいずれかから２つの出力端 子のいずれかへの信号を選択することが可能である。一方の出力端子は入力クロ ック選択回路１０６　（１０６Ａ−１０６Ｄ）およびリングクロックトライバ回 路１０７（１０７Ａ−１０７Ｄ）に接続される。第２の出力端子は線１４５Ａに よってマルチプレクサ＋４０の入力端子に接続される。

この配列によりテスト信号をシリアルスキャンパスを介してスキャンインするこ とができ、特定のテスト信号をテスト中ラッチ１４２Ａにロードすることができ る。ラッチ１４２Ａの反転テスト信号はクロック入力バッド１１２からの固定信 号であるように見える。この信号は次に入力クロック選択回路１０６およびリン グクロックトライバ回路１０７に送られる。このようにクロック信号は以下に論 じられるテスト手順の間パッド１１２Ａ−１１２Ｄに必要とされない。

入力／出力バッフ７回路１０１および入力クロックイネーブル回路１０５Ａ−１ ０５Ｄと類似の配列で、他のクロック回路１０６Ａ−１０６Ｄ、１０７Ａ−１０ ７Ｄおよび１０８Ａ−１０８Ｂは入力／出力バッファ回路１０１に対して説明さ れたのと同じ態様でプログラマブルである。すべてのクロック回路は図１４Ｂに 示されるのと同じ人力／出力バッファ回路１０１の１１４９．１シリアルスキヤ ンパスで接続される。各回路はバッファ回路１０１について説明された第１のマ ルチプレクサ−フリップフロップ−ラッチ−第２のマルチプレクサ配列を含む。

同様に、回路１０５Ａ−１０５Ｃ，１０６Ａ−１０６Ｄ、１０７Ａ−１０７Ｄ、 および１０８Ａ−１０８Ｂの各々はまた同じ型のプログラミングユニット１５０ およびその五ニットのための同じ自己プログラミング技術を含み、その結果セル はクロックネットワークのための選択された経路に従ってクロック信号を経路指 定する。

コアアレイ１１ては、様々な素子がＦＰＧＡがプログラムされる前にテストされ なければならない。これらの素子にはアレイ１１の様々な配線セグメント、Ｃ３ Ｔ行１５のトランジスタおよび行１６のＬＬＢが含まれる。この発明はコアアレ イ】１の配線セグメントをプログラムするために使用される回路に別の機能を与 える。これらのプログラミング回路、つまり、プログラミングトランジスタおよ びプログラミンググリッドもまたテストのために使用される。

テスト動作において、ｖＰＰピンは＋プログラミングアドレス回路か動作すると 、論理レベル間、つまり＋５ボルトと０ボルトとの間て駆動される。Ｖ　ｓ　ｓ ピンは接地、つまり０ボルトに保持される。これはＩＭＩ　６Ａおよび図８に象 徴的に示される。この態様で、アンチヒユーズをプログラムするために必要とさ れるより低い電圧が、以下に説明されるテスト動作のためにアレイ１１の選択さ れた場所に与えられる。第３のビン、ＶｐｂはＣ３Ｔ行１５のトランジスタのた めの分離トランジスタのテスト中に使用される。

しかしながら、接地に保持されるＶＰＰピンにもかかわらず、＋および−プログ ラミンググリッドはどちらもテスト動作てハイまたはローに駆動され得る。これ は各プログラミンググリッド、＋または−に接続される第１のプログラミングト ランジスタと反対の極性の第２のプログラミングトランジスタによって達成され る。もし第１のプログラミングトランジスタかｖＰＰビンに接続されれば、第２ のプログラミングトランジスタはＶ　ｓｓピンに接続される。逆の接続とされて もよい。

図１６８では、第１のプログラミングトランジスタはソースかＶ　ｐ　ｐに接続 され、ドレインが＋プログラミンググリッド７９の一方に接続されたＰＭＯ３Ｉ −ランジスタフ３である。第２のプログラミングトランジスタ７２Ａはソースか 接地、つまり、Ｖ　Ｂ　３ピンに接続され、ドレインがプログラミンググリッド に接続されたＮＭＯ３Ｉ−ランジスタである。トランジスタ７２Ａのゲートは、 テスト機能がイネーブルされたとき、グリッド７９がトランジスタ７３によって ハイにされ論理ｒＮにされるか、またはトランジスタ７２Ａによって論理「０」 にされ得るように、トランジスタ７３と同じアドレシング回路に接続される。

図１６Ｃは相補的な状態を例示する。第１のプログラミングトランジスタはソー スがプログラミングＶ　ｓ　ｓピンに接続され、ドレインか−プログラミンググ リッド７８に接続されたＮＭＯ３Ｉ−ランジスタフ２である。第２のプログラミ ングトランジスタ７３ＡはソースがＶｐｐビンに接続され、ドレインがプログラ ミンググリッド７８に接続されたＰＭＯ３）ランジスタである。トランジスタ７ ３Ａのゲートはトランジスタ７２と同じアドレシング回路に接続される。

テスト機能がイネーブルされた場合、トランジスタ７３Ａがハイかローのいずれ かに駆動され得るＶ　ｐ　ｐビンにグリッド７８を接続することができるか、ま たはトランジスタ７２かＶ　ｓ　ｓピンを介してグリッド７８を接地することか できる。

ＦＰＧＡの様々な部分に対するテスト手順を以下に詳細に説明する。

Ｃ３Ｔ行トランジスタ、ゲートおよびＳＤ配線セグメントＣ３Ｔ行１５のトラン ジスタのゲートおよびＳＤ配線セグメントの完全性ならびにトランジスタそれ自 体の機能性は一緒にテストされる。図１７はＣ３Ｔ行１５の４タイルグループの ＰＭＯＳトランジスタ２１Ａ−２１Ｄの代表的な切り離された行を示す。テスト は左から右に１つずつ進む。図１６のトランジスタについては、左側のトランジ スタ２１ＡのゲートならびにＳＤ配線セグメント２３ＤＤ。

２３Ａおよび２５Ａがテストされる。この説明を行なう上の約束事として、ＳＤ 配線セグメント２５ＤＤは描かれたｐＮｉｏｓｈランジスタのすぐ左側のＰＭＯ ３Ｉ−ランジスタのうちの第４のＰＭＯＳ　ｌ−ランジスタのＳＤ配線セグメン トとし、応じて参照符号をつける。

図１８Ａに示されるように、プログラミング制御線−Ｙ４および−Ｙ１は、適当 なＸ線とともに、それぞれのＮＭＯＳプログラミングトランジスタをターンオン する。ＳＤ配線セグメント２５ＤＤおよびゲート配線セグメント２３Ａは、図９ のテーブルによって示されるように、−プログラミンググリッド、つまり−ＰＲ ＯＧ　１に接続され、ＳＤ配線セグメント２５Ａは−プログラミンググリッド、 つまり−ＰＲＯＧ２に接続される。−ＰＲＯＧｌグリッドはまず論理「０」状態 に設定され、一方−ＰＲＯＧ２グリッドは論理ｒｌＪ状態に設定される。配線セ グメント２５ＤＤ。

２３Ａおよび２５ＡならびにＰＭＯＳトランジスタ２１Ａが適切に機能していれ ば、トランジスタ２１Ａはターンオンし、電流は配線セグメント２５ＤＤおよび ２５Ａを通って流れるはずである。次に−ＰＲＯＧ　ｌグリッドか論理ｒＮ状態 に設定され、一方−ＰＲＯＧ２グリッドが論理「０」状態に設定される。トラン ジスタ２１Ａはオフのままであり、配線セグメント２５ＤＤおよび２５Ａには電 流が何も流れないはずである。このテスト中、すべての他の配線セグメントは論 理「ｌ」、つまり＋５ボルトに設定され、アレイ１１の他のＰＭＯＳ　）ランジ スタをターンオフの状態に保つ。

次に、図１８Ｂに例示されるように、ＰＭＯＳトランジスタ２１Ｂが類似の態様 でテストされる。Ｃ３Ｔ行１５のＰＭＯＳトランジスタに関連づけられたすべて の他の配線セグメントが論理「ｌ」、つまり、＋５ボルトに設定され、アレイ１ １の他のＰＭＯＳトランジスタをターンオフの状態に保つ間、ＳＤ配線セグメン ト２５Ａおよびゲート配線セグメント２３Ｂは一プログラミンググリッド、つま り−ＰＲＯＧ２に接続され、ＳＤ配線セグメント２５Ｂは一プログラミンググリ ッド、つまり−ＰＲＯＧ３に接続される。

図９のテーブルはこれらの接続を示す。−ＰＲＯＧ２グリッドはまず論理「０」 状態に設定され、一方−ＰＲＯＧ３グリッドは論理「１」状態に設定される。配 線セグメント２５Ａ、２３Ｂおよび２５Ｂ１ならびにＰＭＯＳトランジスタ２１ Ｂが適切に機能していれば、トランジスタ２１Ｂはターンオンされ、配線セグメ ント２５Ａおよび２５Ｂを介して電流が流れるはずである。次に−ＰＲＯＧ２グ リッドが論理ＮＪ状態に設定され、一方−ＰＲＯＧ３グリッドが論理「０」状態 に設定される。トランジスタ２１Ｂはオフのままであり、配線セグメント２５Ａ および２５Ｂを介して電流は何も流れないはずである。

トランジスタ２１Ｃおよび２１Ｄのテストは同じ態様で連続的に続けられ、図１ ８Ｃおよび図１８Ｄによって示されるように、Ｃ８Ｔ行の次の組のＰＭＯＳトラ ンジスタへと続けられる。同じ態様で、Ｃ３Ｔ行１５のＮＭＯＳトランジスタが 連続してテストされる。しかしながら、この場合、電圧の極性は逆にされる。

±Ｙｌ−Ｙ４制御線およびプログラミンググリッド、−ＰＲＯＧｌから−ＰＲＯ Ｇ６および＋ＰＲＯＧ　１から＋ＰＲＯＧ５のこの配列と、Ｃ３Ｔ行トランジス タの段階テストとの組合わせは、各目標のトランジスタをテストするための最少 必要条件である。図９のテーブル上では、各トランジスタの段階テストは各トラ ンジスタごとに３つの配線セグメントでジグザグパターンをつくり出している。

説明された技術はアレイ中の欠陥トランジスタに正しく導く。

Ｃ８Ｔ行のトランジスタ分離 Ｃ３Ｔ行１５（７）ＰＭＯＳおよびＮＭＯ３）う：／ジスタノための分離トラン ジスタ回路の動作性もまたテストされ得る。

図１Ｏに示されるように、各Ｃ３Ｔ）ランジスタのゲートは２つの分離トランジ スタに接続される。ＰＭＯＳトランジスタ２１Ａ−２１Ｄに対しては、分離トラ ンジスタはＰＭＯＳトランジスタ３０１Ａ−３０１Ｄおよび３１１Ａ−３１１Ｄ である。ゲート配線セグメント２３Ａ−２３Ｄはこれらの分離トランジスタ３０ １Ａ−３０１Ｄおよび３１１Ａ−３１１Ｄをテストするために使用される。ＮＭ ＯＳトランジスタ２ＯＡ−２０Ｄに対しては、分離トランジスタｌ；ｔＮＭＯ３ トラ’、’）ス９３００Ａ−３００Ｄおよび３１０Ａ−３１０Ｄである。ゲート 配線セグメント２２Ａ−２２Ｄは分離トランジスタ３００Ａ−３００Ｄおよび３ １ＯＡ−３１０Ｄをテストするために使用される。

分離トランジスタのすべてがターンオンであることをテストするために、Ｃ３Ｔ 行１５から選択されたトランジスタの各対の分離トランジスタは一度にアドレス 指定される。

選択されたトランジスタのゲート配線セグメント上の結果として生じる電圧は配 線セグメントおよびｖＰＰビンのためのプログラミンググリッドを介してチェッ クされる。次のトランジスタのための分離トランジスタが同一の態様でテストさ れ、順番にテストが続けられる。

たとえば、ｉ番目のＣ３Ｔ行の分離トランジスタ３０１Ｃおよび３１１Ｃか、制 御線３０２Ｃおよび３０３ｉをローに駆動してトランジスタ３０１Ｃおよび３１ １Ｃをターンオンすることによってテストされる。このテストモードでは、Ｖ　 ｐ　ｂピンが正の電源、っまりＶ　ＣＣに設定される。プログラミング回路のア トルス回路により配線セグメント２３Ｃがそのプログラミンググリッドを介して ローに駆動されるＶ　ＰＰピンに接続される。もし分離トランジスタ３０１Ｃお よび３１１Ｃが適切に動作していれば、■、ピンでの電圧はハイになり電流がそ のピンを介して流れる。ＶＰＰビンの電圧または電流を測定することにより、分 離トランジスタがテストされる。連続的なテストがＣ３Ｔ行の左側か右側の次の ２つの分離トランジスタに対して行なわれる。

ＮＭＯ３分離トランジスタ３００Ａ−３００Ｄおよび３１０Ａ−３１０Ｄのテス トは類似の態様で行なわれる。Ｃ３Ｔ行１５の選択されたＰＭＯ３トランジスタ の１対の分離トランジスタがターンオンされた後、選択されたトランジスタ２Ｏ Ａ−２０Ｄのゲート配線セグメント２２Ａ−２２Ｄはプログラミング回路を介し てアドレス指定されてその配線セグメントに対するプログラミンググリッドを介 して■□ビンに接続される。分離トランジスタ３１０Ａ−３１０Ｄのソースは接 地されているので、ＶＰＰビンは論理「ｌ」に保持される。もし分離トランジス タが適切に機能していれば、ｖＰＰピン上の電圧はローにされ、電流がピンを通 って流れる。分離トランジスタはＶ　Ｐ　Ｐピン上の電圧または電流読取り時に よってテストされ得る。このテストは次の場所・・・へと移る。

分離トランジスタが適切にターンオフしていることをテストするために、並行テ ストが行なわれる。ＰＭＯ３分離トランジスタ３０１Ａ−３０１Ｄおよび３１１ Ａ−３１１Ｄをテストするために、たとえば１行の分離トランジスタが一度にチ ェックされる。選択された行の分離トランジスタ３０１Ａ−３０１Ｄがターンオ ンされているので、選択された行の分離トランジスタ３１１Ａ−３１１Ｄがター ンオフされる。同時に、選択された行のゲート配線セグメント２３Ａ−２３Ｄの すべてに対するプログラミングアドレス回路は配線セグメント２３Ａ−２３Ｄを 論理「０」でローに保持されるＶＰＰピンに接続する。選択された行の分離トラ ンジスタ３０１Ａ−３０１Ｄがターンオフされ、選択された行の分離トランジス タ３１１Ａ−３１１Ｄがターンオンされる。

ゲート配線セグメント２３Ａ−２３Ｄに関連のある分離トランジスタは一度に２ つターンオンされないので、ＶＰＰピンから接地への電流経路は何もないはずで ある。選択された行の分離トランジスタ３０１Ａ−３０１Ｄおよび３１１Ａ−３ １１Ｄのうちの１つ以上が適切に機能していなければ、電流がＶＰＰピンに流れ 、そのピンはハイにされる。

そのＦＰＧＡは不良である。

分離トランジスタ３００Ａ−３００Ｄおよび３１０Ａ−３１０Ｄは、ＶＰＰピン が論理用」のハイに保持されることを除いては同しようにテストされる。もし分 離トランジスタが適切にターンオフすれば、Ｖ　ｐｐルピンハイのままである。

もし分離トランジスタのいずれかが不良であれば、ＶＰＰピンは電流源となり、 そのピンはローになる。

配線セグメントの連続性テスト コアアレイ１１の配線セグメントのほとんどすべての連続性がプログラミング回 路を使ってテストされ得る。これらの配線セグメントは配線チャネル１７の水平 トラックセグメント、垂直および局所シェブロン３０および３１ならびにロング ラインセグメント３２を含む。

前に説明されたように、これらの配線セグメントの各々は＋ｘ、　十ｙアドレシ ング回路に結合されたＰＭＯＳプログラミングトランジスタ、および−Ｘ、−Ｙ アドレシング回路に結合されたＮＭＯＳプログラミングトランジスタ（またはチ ャネル１７のトラックセグメントの場合にはＮＭＯＳテストトランジスタ）に接 続される。これらのプログラミングトランジスタの各々は、図３に示されるよう に、配線セグメントの一方の端部に接続される。ＰＭＯ３およびＮＭＯＳプログ ラミングトランジスタの双方が同時にアドレス指定されると、もし配線セグメン トの完全性が損なわれなければ、アドレス指定された配線セグメントによって電 流経路か形成される。

トラックセグメントのためのＮＭＯＳテストトランジスタは大きさを除いてはＮ ＭＯＳプログラミングトランジスタと同じであることに留意されたい。各テスト トランジスタは単一のＰＭＯＳプログラミングトランジスタに接続された端部と は反対の各セグメントの端部に接続される。テストトランジスタは連続性テスト のための電流経路を与えるに十分な大きさに寸法法めされる。各テストトランジ スタはプログラミングトランジスタによって使用されるのと同しアドレス回路± Ｘ、±Ｙによってアドレス指定される。

ＮＭＯＳプログラミングトランジスタにのみ接続されたラッチセグメント３３− ３６の完全性はＬＬＢ４０上の機能性テストによってテストされる。これらのテ ストについて以下に説明する。

ＬＬＢ機能性テスト コアアレイ１１のＬＬＢ４０は１行のＬＬＢを同時にアドレス指定し、リード／ ライト線５５上の結果として生じる出力ビツト信号を並行して読取ることによっ てテストされる。ＬＬＢ４０の出力信号は周辺１４の入力／出力バッファ回路１ ０１のリード／ライト線５５を介して捉えられる。

各配線セグメント３３−３６、つまり図９に示されるｌＮ５ＣＬＫＢ、ＯＵＴお よびＦＢは唯一のプログラミンググリッドに接続される。グリッドはハイおよび ローの両方に駆動され、論理テスト信号はグローバル水平ＬＬＢ線、つまり、リ ードセレクト線５６、相補レディセレクトロー線５７、ライトセレクト線５８、 テストロ−線５９およびプログラミング線６０、ならびにグローバル垂直ＬＬＢ 線、つまりカラムセレクト線５４上に与えられるので、ＬＬＢ４０に対する入力 信号は完全にかつ独自に制御され得る。

入力信号の組合わせは垂直リード／ライト線５５上の結果として生じる出力信号 に合わせて設定され得る。この出力信号は入力／出力バッフ７回路１０１のうち の１つで捉えられる。入力／出力バッファ１０１の１１４９．１シリアルスキヤ ンチエーンを介して、これらの出力信号はシフトアウトされ、正確さが検査され る。このテストは一度に１つのＬＬＢ行進み、行内のすべてのＬＬＢ４０に対す る入力信号は同じ条件に設定され、行全体の出力信号は１１４９．１シリアルス キヤンチエーンで並列に捉えられる。この並列テストはテストの生産性を大幅に 高める。

上述のＬＬＢテストのために、リード／ライト線５５がテスト出力信号を伝える ために使用される。しかしながら、リード／ライト線５５はまた図４に示される ような入力線としても使用され得る。この場合、入力／出力バッファ回路のプロ グラミングユニット＋５０からの制御線２５１の１つは線５５に対するテスト論 理状態を設定する。入力／出力バッファ回路１０１それ自体をテストする際の下 に説明される動作によって、プログラミングユニット１５０は、線２５１および それが接続されている線５５を、テストのために一時的に論理ハイまたはローの いずれかに設定し得る。このテストを実行するために、配線セグメント３４−３ ６のための１組の入力信号、つまり、ＩＮ、ＣＬＫＢおよびＦＢ、ならびにリー ド／ライト線５５を含むグローバル水平および垂直ＬＬＢ線はＬＬＢ４０の行に 対する内部状態を確立する。内部状態はＯＵＴ配線セグメント３３、そのプログ ラミングトランジスタ、プログラミンググリッドおよびプログラミングピンＶ　 ｓ　ｓを介して各ＬＬＢ４０から読出され得る。これはその行のすべてのＬＬＢ に対して連続的に行なわれ、次の行は同じ態様でテストされる。リード／ライト 線３３がテストされるだけはなく、各ＬＬＢ４０のＯＵＴ配線セグメント３３も またテストされる。

ヒユーズストレステスト アンチヒユーズに関する重要点の１つは通常動作中不注意にプログラムしないよ うに十分なマージンを有することである。このことが起こらないことを確実にす るために、各ヒユーズは通常動作電圧より高いが、最小の予想されるプログラミ ング電圧より低い電圧を受ける。この発明のＦＰＧＡにおいて、このテスト電圧 は＋６．５ボルトである。

通常動作電圧はＯから＋５ボルトの範囲である。アンチヒユーズは８と１０ボル トとの間の電圧でプログラムする。

効率性のために、アンチヒユーズの大きなブロック（１０００から１００００） 、つまりストレスのかけられたアンチヒユーズの両側に接続された配線セグメン トがアドレス指定され、テスト電圧がアンチヒユーズに同時にかつ連続的に与え られる。１つ以上のアンチヒユーズが不良でありプログラムされると、ＶＰＰピ ンとＶｉａビンとの間に電流が生じる。この電流が検出され、不良のＦＰＧＡは 捨てられる。

これらのテストを実行することにより顧客が受取る製品の信頼性が大幅に高めら れる。

入力／出力バッファ回路 入力／出力バッファ回路１０１が入力／出力バッファ回路１０１（ならびにクロ ックセル１０５Ａ−１０５Ｄ、１０６八−１０６ＤＳ　１０７Ａ−１０７Ｄ、お よび１０８Ａ−１０８Ｂ）の間に形成されるシリアルスキャンチェーンを介して テストされる。これらのテストはＦＰＧＡがプログラムされる前に行なわれ、１ １４９．１テスト規格によって考えられるテストとは区別てきることに留意され たい。

これらのテストを実行するために、テスト制御信号が制御線１８６上に与えられ る。イネーブル信号は図ＩＩに示される各バッファ回路１０１の線１４６、マル チプレクサ１４０、フリップフロップ１４１によって初めに形成されたシリアル スキャンチェーンを通される。スキャンパスはマルチプレクサ１３０、フリップ フロップ＋３１、マルチプレクサ１２０、フリップフロップ１２１および最終的 にはマルチプレクサ＋５９を通り、線１１６を介して次のバッファ回路＋０１へ と続く。イネーブル信号が各回路＋０１のラッチ１４２によって捉えられた後、 この回路は線１８６上の制御信号によって課せられた条件に対してテストされる 。

イネーブル信号か次の回路１０１にスキャンされ、その結果同じテストがその回 路に対して実行され得る。

ユニット＋５０をプログラムする場合のように、制御線１８６Ａ−１８６Ｄから デコーダ１５１へのテスト制御信号はプログラミングユニット１５０への制御線 を設定する。

同時に、プログラミングユニット１５０のプリチャージ制御線２００は、図１３ に詳細に示されるように、ロジックハイ、つまり＋５ボルトに設定される。制御 線２０１上の信号はまた、プログラミングユニット１５０から生じる制御線なら びにプログラミング線２３０−２３９および２４９が通常ハイであるように、Ｎ ＭＯＳトランジスタ１９０−１９９および２０９をターンオンする。

プログラミング線２３０−２３９および２４９はデコーダ１５１からの線によっ てハイまたはローに設定される。

デコーダ＋５１は接地に接続されかっＮＭｏ５トランジスタ１９０−１９９およ び２０９より遥かに大きいＮＭＯＳトランジスタ２６０−２６９および２５９を 選択的にターンオンする。このサイズの違いにより、ターンオンしたトランジス タ２６０−２６９および２５９の各々はその対応するトランジスタ１９０−１９ ９および２０９に打ち勝つことができ、対応のプログラミング線２３０−２３９ および２４９をローにすることが可能である。プログラミングユニット１５０の 制御線１６９−１７９はここで入力／出力バッファ回路１０１をテストするため に設定される。

大半のプログラミングテストにおいては、制御線１８６に応答するデコーダ１５ １の動作はテストに十分である。

しかしながら、デコーダ１５１は一度に制御線１６９−１７９および２５１のう ちの１つを設定する。２つの制御線の設定を必要とする入力／出力バッファ回路 １０１の特性をテストするために、制御線１８５が使用される。ＮＡＮＤゲート １５５および１５７を使用して、制御線１８５は制御線１６０および１６１の一 方または双方がテスト中同時にターンオンされることを許容する。線１６０およ び１６１は出力段１１０から電流駆動を選択する。同様に、ＮＡＮＤゲート１５ ３を使って、制御線１８５は端子１１１からの入力信号のための論理レベルを選 択することができる一方で、他の制御線がテストのためにプログラミングユニッ ト１５０によって設定されることを許容する。

テストの読取りは端子１１１を介して実行され得る。

クロックネットワーク クロックネットワークのテストは１１４９．１テストパスを介するテスト制御信 号の最初のスキャンによって実行され、このテストパスは入力／出力バッファ回 路１０１に対して説明されたのと同じ態様でクロック回路１０５Ａ−１０５Ｃ， １０６Ａ−１０６Ｄ、１０７Ａ−１０７Ｄおよび１０８Ａ−１０８Ｂを構成する 。テスト用に構成されたクロック回路はクロックネットワークの選択された経路 上のクロック信号を経路指定する。選択された経路の完全性はクロック回路１０ ５Ａ−１０５Ｃ，１０６Ａ−１０６Ｄ、１０７Ａ−１０７Ｄおよび１０８Ａ−１ ０８Ｂの機能性でテストされる。構成テスト制御信号に加えて、１１４９゜１シ リアルスキヤンパスはまたクロックネットワークの選択された経路に送られるべ き入力クロックイネーブル回路１０５Ａ−１０５Ｄ用の入力クロックテスト信号 を伝える。

コアアレイ１１のクロックネットワークの入力クロックテスト信号はＶＰＰピン を介して読出されてもよいし、または任意にシリアルスキャンパスで捉えられ順 次読出されてもよい。

次に新しい組の制御信号がクロック信号伝搬経路を変えるためにスキャンされ、 新しい信号伝搬経路がチェックされる。この手順はすべてのクロック信号伝搬経 路がチェックされるまで繰返される。

図１９はクロック入力パッド１１２Ｂとコアアレイ１１のチャネル１７の水平ト ラックセグメントの１つとの間のクロックネットワークの例示的な選択された信 号経路を示す。入力パッド１１２Ｂを介してではなく、テストクロック信号はシ リアルスキャンチェーンを介して図１５に詳細に示される入力クロックイネーブ ル回路１０５Ｂにスキャンされる。マルチプレクサ１４０およびフリップフロッ プ１４１から、テスト信号はラッチ１４２で捉えられる。マルチプレクサ１４３ Ａはテストクロック信号をクロック入力選択回路１０６Ｂ、クロック線２０６の うちの選択された線、クロックバッファ回路１０８Ａおよび１０８Ｂを介して、 コアアレイ１１のチャネル１７の各々のトラックセグメントの１つ上に送る。

クロック回路のためのシリアルスキャンパスのテスト制御信号の他に、入力／出 力バッファ回路１０１のテスト制御信号はプログラミンググリッドおよびプログ ラミングトランジスタを介してチャネル１７の選択されたトラックセグメントを アドレス指定する。このように選択されたトラックセグメントはＶ　ＰＰビンに 接続される。外部からテストパッド１１２上て駆動されたように見えるラッチ１ ４２のテスト信号が、Ｖ　ｐｐルピン接続された電流計または電圧計のようなテ スト回路によって、Ｖｐｐピン上に現われる信号に対してチェックされる。代替 的に、入力／出力バッファ回路１０１およびクロック回路は線１２８．１３８お よび１４８を介してコアアレイの選択された配線セグメントに接続されているこ とを思い出さなければならない。選択されたトラックセグメントかこれらの線１ ２８．１３８および１４８のうちの１つに接続されていれば、トラックセグメン ト上の信号は、マルチプレクサ１２０．１３０および１４０を介して読出されて 、フリップフロップ１２１．１３１および１４１それぞれにより取込まれてもよ い。信号は遂に１１４９．１シリアルスキヤンパスに入り、読出され、ラッチ１ ４２に与えられた入力クロックテスト信号に対してテストされる。

リングクロック線２０４Ａ−２０４Ｃ上のクロック信号伝搬経路もまた同じ態様 でチェックされる。入力クロックイネーブル回路！０５Ａ−１０５Ｄから、入力 クロツク選択回路＋０６１−１０６Ｄ、クロック線２０８および２０９、ならび にクロックバッファ回路１０８Ａ−１０８８を介してリングクロック線２０４Ａ に続く選択された伝搬経路は上述と同じ方法でテストされ得る。リングクロック 線２０４ＡはＶＰ、ビンに接続されるＰＭＯＳプログラミングトラシジスタに接 続される。クロック入力パッド１１２Ａ−＋１２Ｄの１つ上のテスト信号はＶＰ Ｐピンで受取られた信号に対してチェックされ得る。

分割されたリングクロック線２０４Ｂおよび２０４Ｃに対しては、テストは僅か に複雑になる。図２０に示されるように、ＰＭＯ３およびＮＭＯＳプログラミン グトランジスタ（ならびに対応する■、およびＶ　ｓｓビン）は、ここではリン グクロック線２０４Ｃによって示されるＬ字形状の配線セグメントの各角に接続 される。各り字形状のラインセグメント対の開いた角には、２つのＬ字形状のラ インセグメントを一体接続するためのテストトランジスタがある。

分割されたリングクロック線２０４Ｂおよび２０４Ｃのうちの１つ上への経路指 定のテストの間、テストトランジスタはまた周辺の選択されたリングクロック線 ２０４Ｂまたは２０４Ｃのための完全な電気的経路を形成するようにイネーブル される。クロック入力パッド＋１２Ａ−１１２Ｄのうちの１つ上のテスト信号が ｖＰＰピンで受取られた信号に対してチェックされてもよい。

この態様で、すべての可能なりロック経路がチェックされ得る。

集積回路速度特性テスト この発明はまたＦＰＧＡ集積回路のためのプロセス評価テスト、つまり「ピニン グ」テストを与える。すべての集積回路に対して、回路の速度をテストすること が望ましい。

一般に、回路の速度が速ければ速いほど、集積回路のための製造プロセスの実施 結果は良くなる。典型的には集積回路のパッド上のテストプローブは発生された テスト信号を集積回路に送り、非常に短い時間の経過後出力信号がこのテストプ ローブによって受信される。数１０の、多分１００のｍＨｚの切換速度を有する 高価な高速テストマシンがこの時点で必要とされる。

この発明はコストのかかるテストマシンを回避するために比較的遅い切換速度を 有するテストマシンを使用するテストを提供する。

ＦＰＧＡ集積回路は、入力／出力バッファ回路１０１、入力クロックイネーブル 回路１０５Ａ−１０５Ｄ、入力クロツク選択回路１０６Ａ−１０６Ｄ、リングク ロックトライバ回路１０７Ａ−１０７Ｄ、クロックバッファ回路ｌ０８Ａ−１０ ８Ｂなどのその周辺回路を有し、これらの回路は図１４Ｂに例示されるように、 ＩＥＥＥ１１４９．１テスト規格に基づくシリアルスキャンチェーンで接続され ている。これらの回路の各々のマルチプレクサおよびフリップフロップはこれら の順次スキャンされた信号の経路にある。

ＦＰＧＡは図１４Ｂの制御線１８１Ａおよび１８１Ｂによって制御されたパスス ルーモードを有し、これによって信号は各マルチプレクサ入力端子からマルチプ レクサ出力端子を介しフリップフロップ入力端子へと通り、フリップフロップ出 力端子を出て次のマルチプレクサ−フリップフロップ組合わせへと通って行く。

実際、１１４９．１シリアルスキヤンチエーンは図２１に例示されるリングオシ レータ経路３００になり、この経路ではインバータ３２１が周辺回路のフリップ フロップから形成される。

どんなリングオシレータを使った場合にも、信号はＴＤ■入力端子およびインバ ータ３２１を介してデータ経路に送られる。ある測定された量の時間の経過後、 信号はマルチプレクサ３０１およびＴＤＯ出力端子を介して戻り、外部カウンタ ３０３に記憶される。集積回路の周りの経路は長いので、テストマシンの比較的 遅いカウンタ３０３が使用されてもよい。

しかしながら、このテストはＦＰＧＡ回路の大部分を形成するアンチヒユーズに ついては情報を何も示さない。この発明は多数のアンチヒユーズをプログラムし コアアレイ１１のＣ３Ｔ行１５のトランジスタからインバータ３２０のチェーン ３０２を形成することによってアンチヒユーズをテストする。インバータ３２０ の数はかなり小さく、コアアレイ１１の大きさに依存してほぼ１０−５０であり 、その結果コアアレイ１１の大半はユーザの利益のために未プログラム状態のま まにされる。チェーン３０２は理論的にはコアアレイ１１のどこでもプログラム され得るが、インバータ３２０のテストプログラミングは特殊な制御可能なＶ　 ｃｃおよび接地線の場所のために、アレイ１１の左端に置かれる。

コアアレイチェーン３０２は、テスト信号がここでインバータ３２１およびイン バータ３２０を通らなければならないように、周辺回路チェーン３００に加えら れる。信号が完全なループを形成し、カウンタ３０３が記憶するための時間か長 くなる。この時間の増加はカウンタ３０３によって容易に測定されるが、アンチ ヒユーズを含む回路素子によって形成されるインバータ３２０からの遅延による ものである。

図２２はＣ３Ｔ行１５の接続がインバータ３２０の１つを形成するためにとのよ うに行なわれるかを詳細に示す。

インバータ３２０を形成する配線セグメントおよびアンチヒユーズのみが示され る。

アレイ１１の左に制御可能な電源線があり、これらの線はプロセス評価テストの ためにのみ使用される。これらのテスト中、線２８Ａは正の電源電圧、つまりＶ 。Ｃに設定され、線２９Ａは接地電源に設定される。他の態様では、線２８Ａお よび２９Ａは任意のフローティング状態とされる。

図２２てわかるように、線２８Ａおよび２９ＡはＣ３Ｔ行１５に対して垂直にか つその左端を走っている。各行１５の最も左のＰＭＯ３）ランジスタ２１Ａおよ び最も左のＮＭＯ３）ランジスタ２ＯＡのソースはそれぞれ制御可能な電源線２ ８Ａおよび２９Ａに接続される。

各行１５に各インバータ３２０を形成するために、配線セグメント２７Ａは配線 セグメントの交点のアンチヒユーズをプログラムすることにより、トランジスタ ２ＯＡのＮゲート配線セグメント２２Ａに接続される。２つのトランジスタ２１ Ａおよび２ＯＡはインバータ回路を形成する。

このインバータ回路への入力信号は垂直シェブロン３■上を移動し、このシェブ ロンはセグメント２３Ａと３１との交点のプログラムされたアンチヒユーズによ りＰゲート配線セグメント２３Ａ（およびＮゲート配線セグメント２２Ａ）に接 続される。

インバータの出力信号はプログラムされたアンチヒユーズによってＳＤ配線セグ メント２５Ａおよび２４Ａに接続される垂直シェブロン３Ｉ上を移動する。この 垂直配線シェブロン３１は入力信号を上の次のＣ３Ｔ行１５の次のインバータに 伝える。図２１に示されるマルチプレクサ３゜ｌへのループを完成するための復 帰信号は図２２に示されるロングライン３２である。

トランジスタ２１Ａおよび２ＯＡによって形成されるインバータ回路を分離する ために、ＰＭＯ３）ランジスタ２１ＢおよびＮＭＯＳトランジスタ２０Ｂがター ンオフされる。トランジスタ２１ＢのＰゲート配線セグメント２３ＢはＶ　ｃ　 ｃ　を源線２８に接続され、トランジスタ２０ＢのＮゲ−ト配線セグメント２２ Ｂは図２２に示されたプログラムされたアンチヒユーズによって接地電源線２９ に接続される。電源線２８および２９は各Ｃ３Ｔ行１５を通って走っている。

このようにアンチヒユーズを含む集積回路のプロセス特性は高速テストマシンな しで達成される。ループ３０２の周りの時間の直接測定のためにこのようなマシ ンが必要とされたであろう。

上述はこの発明の好ましい実施例の完全な説明であるが、様々な代替例、変更お よび等漬物が使用され得る。この発明は上述の実施例に適切な修正を行なうこと により等しく適用可能であることは明らかである。たとえば、この発明をＣＭＯ ３技術に関連して説明してきたが、この発明はバイポーラおよびＢ１ＣＭＯＳプ ロセスを含む他の技術にも適用可能である。したかって、上述の説明は添付の請 求の範囲の境界によって規定されるこの発明の範囲を制限するものと考えられて はならない。

ＦＩＧ、１ ＦＩＧ、２゜ ４　クイルグリ　４　タイＬ−季す ノＦ７とブ　７ ＦＩＧ、６Ａ、　ＦＩＧ、６θ　ＦＩＧ、６ＣＮ　す〒χＩレフＯロア′°うξ シタ、・千ｌさ、牝ＰＲＯＧ り”／−、）”　−ＰＲＯＧ５−ＰＲＯＧ６−ＰＲＯＧＩ　−ＰＲＯＧ２　−Ｐ ＲＯＧ３−ＰＲＯＧ４豐ノ４卸ピノ４卸 ピ゛ブド　ＴＩ　Ｔ２　ＰＧＩ　ＰＤＩ　ＶＣＩ　ＦＢ−Ｙ２　Ｔ３　Ｔ４　Ｉ Ｎ　ＰＯ２ＰＯ２ＬＣＩ−Ｙ３　Ｔ５　Ｔ６　ＶＯ２ＣＬＫＢ　ＰＯ２ＰＯ３− Ｙ４　Ｔ７　Ｔ８　ＰＯ２ＬＣ２０１ＪＴ　ＰＧ４Ｐ−７で浴ルフＯログ°ラミ ータ、・才！ＩＩ！、全。

ＲＯＧ フ゛す１．７Ｆ＋ＰＲＯＧＩ　＋ＰＲＯＧＺ　ΦＰＲＯＧＢ　＋ＰＲＯＧ４　＋ ＰＲＯＧ５十Ｙ２　Ｔ４　ＮＧ２　ＮＤ２　ＬＣＩ　Ｔ３＋Ｙ３　Ｔ５　Ｔ６　 ＮＧ３　ＮＤ３　ＶＣＩ＋Ｙ４　ＮＤ４　Ｔ７　Ｔ８　ＮＧ４　ＬＣ２Ｆｌとプ 　９゜ Ｆ／６．ｌｏ ＦＩＧ　／２゜ ＦＩＧ　／４Ａ。

≦２ ＦＩＧ、１６８ ＦＩＧ　／６Ｃ ＦＩＧ、　／７ ＦＩＧ、　１ＢＡ ＦＩＧ、１８Ｂ。

ＦＩＧ、　１８ｃ ＦＩＧ、／８０゜ ＦＩＧ、２０゜ ＦＩＧ　２１゜ ＦＩＧ、２２゜ フロントページの続き （７２）発明者　フィリップス、クリストファー・イーアメリカ合衆国、９５１ ３５　カリフォルニア州、サン・ホーゼイ、リトルワース・ウェイ、４１７９ （７２）発明者　アレン、ウィリアム・ジェイアメリカ合衆国、９５０１４　カ リフォルニア州、クパーティノ、ロックウッド・ドライブ、１０１２０

Claims (31)

【特許請求の範囲】
1. １．集積回路であって、前記集積回路へのおよびそれからの電気的経路を与える ための複数個の端子を有し、前記集積回路は 機能ユニットのアレイと、 前記機能ユニットに接続された複数個のラインセグメントと、 プログラマブル素子とを含み、各プログラマブル素子は２つのラインセグメント 間に置かれ、かつ前記２つのラインセグメントにかけられたプログラミング電圧 によってプログラム可能であり、 前記ラインセグメントの各々に接続され、アドレス信号に応答して選択されたラ インセグメントを前記端子の１つに接続し、前記ユニットが前記ユニットに接続 されたラインセグメントを選択することによってテストされかっ前記ラインセグ メントを介してモニタされ、かつ前記素子がその間に該素子を有する選択された ラインセグメントによってプログラムされ得るようにする手段を含み、それによ って前記選択的に接続する手段は前記ユニットをテストし前記プログラマブル素 子をプログラムするために使用され得る、集積回路。
2. ２．前記機能素子は連続直列トランジスタを含む、請求項１に記載の集積回路。
3. ３．前記機能素子は回路ブロックを含む、請求項１に記載の集積回路。
4. ４．前記択一接続手段は 前記アレイに実質的にわたる複数個のグリッドと、各ラインセグメントと前記グ リッドの少なくとも１つとの間、および各グリッドと前記端子の少なくとも１つ との間に接続されたプログラミング回路とを含み、前記プログラミング回路は前 記アドレス信号に応答して選択されたラインセグメントを前記１つの端子に接続 する、請求項１に記載の集積回路。
5. ５．前記プログラミング回路は 複数個の論理ゲートを含み、各論理ゲートは前記アドレス信号に応答して出力信 号を発生し、 復数個のプログラミングトランジスタを含み、各ラインセグメントおよび前記グ リッドの少なくとも１つはその間に接続された第１のプログラミングトランジス タを有し、各グリッドおよび前記端子の少なくとも１つはその間に接続された第 ２のプログラミングトランジスタを有し、各プログラミングトランジスタは前記 論理ゲートの１つの前記出力信号に応答する、請求項４に記載の集積回路。
6. ６．前記第１のプログラミングトランジスタは第１のプログラミングトランジス タのバンクを含み、バンクの各トランジスタはお互いに近接するラインセグメン トに接続され、前記論理ゲートの１つの出力信号に応答する、請求項５に記載の 集積回路。
7. ７．前記グリッドは第１の組のグリッドおよび第２の組のグリッドを含み、前記 プログラミング回路は第１のプログラミング回路および第２のプログラミング回 路を含み、前記第１のプログラミング回路は前記ラインセグメントの少なくとも 幾つかと前記第１の組のグリッドとの間、および各第１の組のグリッドと前記端 子の第１のものとの間に接続され、前記第２のプログラミング回路は前記ライン セグメントの少なくとも幾つかと前記第２の組のグリッドとの間、および各第２ の組のグリッドと前記端子の第２のものとの間に接続される、請求項５に記載の 集積回路。
8. ８．前記第１のプログラミング回路は前記ラインセグメントのすべてと前記第１ の組のグリッドとの間に接続され、前記第２のプログラミング回路は前記ライン セグメントのすべてと前記第２の組のグリッドとの間に接続される、請求項７に 記載の集積回路。
9. ９．前記第１のプログラミング回路は前記端子の前記第１のものが第２の電源よ り正の第１の電源に接続されてプログラミングのために前記端子の前記第２のも のに接続される、請求項７に記載の集積回路。
10. １０．前記第１のプログラミング回路は第１の複数個の論理ゲートを含み、各論 理ゲートは前記アドレス信号に応答して出力信号を発生し、複数個のＰＭＯＳプ ログラミングトランジスタを含み、前記ラインセグメントの少なくとも幾つかお よび前記第１の組のグリッドの１つはその間に接続された第１のＰＭＯＳプログ ラミングトランジスタを有し、各第１の組のグリッドおよび前記端子の前記第１ のものはその間に接続された第２のＰＭＯＳプログラミングトランジスタを有し 、各ＰＭＯＳプログラミングトランジスタは前記第１の複数個の論理ゲートのう ちの１つの前記出力信号に応答し、前記第２のプログラミング回路は 第２の復数個の論理ゲートを含み、各論理ゲートは前記アドレス信号に応答して 出力信号を発生し、複数個のＮＭＯＳプログラミングトランジスタを含み、前記 ラインセグメントの少なくとも幾つかおよび前記第２の組のグリッドの１つはそ の間に接続された第１のＮＭＯＳプログラミングトランジスタを有し、各第２の 組のグリッドおよび前記端子の前記第２のものはその間に接続された第２のＮＭ ＯＳプログラミングトランジスタを有し、各ＮＭＯＳプログラミングトランジス タは前記第２の複数個の論理ゲートのうちの１つの前記出力信号に応答する、請 求項８に記載の集積回路。
11. １１．各第１の組のグリッドと前記端子の前記第２のものとの間に接続されたＮ ＭＯＳトランジスタと、各第２の組のグリッドと前記端子の前記第１のものとの 間に接続されたＰＭＯＳトランジスタとをさらに含み、それによってグリッドの 前記第１の組は前記端子の前記第２のものに接続され、グリッドの前記第２のも のは前記端子の前記第１のものに接続され得る、請求項１０に記載の集積回路。
12. １２．集積回路であって、前記集積回路へのおよびそれからの電気的経路を与え るための複数個の端子を有し、前記集積回路は ＮＭＯＳトランジスタのアレイを含み、各ＮＭＯＳトランジスタは第１のソース ／ドレイン、第２のソース／ドレインおよびゲートを有し、 各ＮＭＯＳトランジスタの前記ソース／ドレインおよびゲートに接続された複数 個のラインセグメントと、前記ラインセグメントの各々に接続され、各ＭＯＳト ランジスタのソース／ドレインおよびゲートに接続されたラインセグメントをア ドレス信号に応答して前記端子のうちの１つに選択的に接続するための手段とを 含み、それによって各ＭＯＳトランジスタの動作および前記ＭＯＳトランジスタ へのラインセグメント接続の連続性がテストされ得る、集積回路。
13. １３．前記ＭＯＳトランジスタは連続直列トランジスタを含む、請求項１２に記 載の集積回路。
14. １４．前記選択的に接続する手段は 実質的に前記アレイにわたる複数個のグリッドと、各ラインセグメントと前記グ リッドのうちの少なくとも１つとの間、および各グリッドと前記端子の少なくと も１つとの間に接続された回路とを含み、前記回路は前記アドレス信号に応答し て選択されたラインセグメントを前記１つの端子に接続する、請求項１３に記載 の集積回路。
15. １５．前記回路は 複数個の論理ゲートを含み、各論理ゲートは前記アドレス信号に応答して出力信 号を発生し、 複数個のトランジスタを含み、各ラインセグメントおよび前記グリッドの少なく とも１つはその間に接続された第１のトランジスタを有し、各グリッドおよび前 記端子のうちの少なくとも１つはその間に接続された第２のトランジスタを有し 、各トランジスタは前記論理ゲートのうちの１つの前記出力信号に応答する、請 求項１４に記載の集積回路。
16. １６．前記第１のトランジスタは第１のトランジスタのバンクを備え、バンクの 各トランジスタはお互いに近接するラインセグメントに接続されかっ前記論理ゲ ートのうちの１つの出力信号に応答する、請求項１５に記載の集積回路。
17. １７．バンクの各トランジスタはお互いに近接する前記ラインセグメントの１つ と前記グリッドの異なるものとの間に接続される、請求項１６に記載の集積回路 。
18. １８．各連続直列ＭＯＳトランジスタはラインセグメントが接続される第１のソ ース／ドレイン、第２のソース／ドレインおよびゲートを有し、前記第１のソー ス／ドレインに接続されたラインセグメントは第１の論理ゲートに応答して第１ の第１のトランジスタによって第１のグリッドに接続され、前記ゲートに接続さ れたラインセグメントは第２の論理ゲートに応答して第２の第１のトランジスタ によって前記第１のグリッドに接続され、さらに前記第２のソース／ドレインに 接続されたラインセグメントは前記第２の論理ゲートに応答して第３の第１のト ランジスタによって第２のグリッドに接続される、請求項１７に記載の集積回路 。
19. １９．前記ＭＯＳトランジスタのアレイは連続直列ＰＭＯＳトランジスタのアレ イと連続直列ＮＭＯＳトランジスタのアレイとを含み、 前記グリッドは 第１の組のグリッドと第２の組のグリッドとを含み、前記プログラミング回路は 前記ＰＭＯＳトランジスタの前記第１および第２のソース／ドレインならびにゲ ートに接続された前記ラインセグメントと前記第１の組のグリッドとの間、およ び各第１の組のグリッドと前記端子のうちの第１のものとの間に接続された第１ の回路と、 前記ＮＭＯＳトランジスタの前記第１および第２のソース／ドレインならびにゲ ートに接続された前記ラインセグメントと前記第２の組のグリッドとの間、およ び各第２の組のグリッドと前記端子のうちの第２のものとの間に接続された第２ の回路とを含む、請求項１５に記載の集積回路。
20. ２０．前記第１の回路は 第１の復数個の論理ゲートを含み、各論理ゲートは前記アドレス信号に応答して 出力信号を発生し、複数個のＰＭＯＳトランジスタを含み、各ラインセグメント および第１の組のグリッドはその間に接続された第１のＰＭＯＳトランジスタを 有し、各第１の組のグリッドおよび前記端子の前記第１のものはその間に接続さ れた第２のＰＭＯＳトランジスタを有し、各トランジスタは前記第１の複数個の 論理ゲートのうちの１つの前記出力信号に応答し、 前記第２の回路は 第２の複数個の論理ゲートを含み、各論理ゲートは前記アドレス信号に応答して 出力信号を発生し、複数個のＮＭＯＳトランジスタを含み、各ラインセグメント および第２の組のグリッドはその間に接続された第１のＮＭＯＳトランジスタを 有し、各第２の組のグリッドおよび前記端子の前記第２のものはその間に接続さ れた第２のＮＭＯＳトランジスタを有し、各ＮＭＯＳトランジスタは前記第２の 複数個の論理ゲートのうちの１つの前記出力信号に応答す る、請求項１９に記載の集積回路。
21. ２１．集積回路であって 前記集積回路へのおよびそれからの電気的経路を与えるための複数個の端子と、 １組のラインセグメントを含む複数個の導電線とを含み、各ラインセグメントは 第１のノードと前記第１のノードから位置をずらされた第２のノードとを有し、 各ラインセグメントの前記第１および第２のノードに接続され、アドレス信号に 応答して、選択されたラインセグメントの第１のノードを第１の電源に接続し、 前記選択されたラインセグメントの第２のノードを第２の電源に接続するための 手段を含み、 それによって前記第１および第２のノード間の前記選択されたラインセグメント の連続性がテストされ得る、集積回路。
22. ２２．各ラインセグメントは第１および第２の端部を有し、前記第１のノードは ほぼ前記第１の端部のところにあり、前記第２のノードはほぼ前記第２のノード のところにある、請求項２１に記載の集積回路。
23. ２３．集積回路であって 回路ブロックのアレイを含み、前記回路ブロックは論理またはメモリ機能として プログラマブルであり、前記回路ブロックのアレイがメモリ機能用にプログラム された場合機能的に相互接続されるように前記ブロックの各々に接続された複数 個の導電線と、 前記ブロックの各々に接続された複数個のラインセグメントと、 プログラマブル素子とを含み、各プログラマブル素子は２つのラインセグメント 間に置かれ、かつ前記２つのラインセグメントに接続された回路ブロックをプロ グラムするように前記２つのラインセグメントにかかるプログラミング電圧によ ってプログラマブルであり、前記ラインセグメントの各々に接続されアドレス信 号に応答して選択されたラインセグメント上に選択された信号を与え、前記選択 されたラインセグメントに接続された回路ブロックをテストするための手段と、 さらに前記導電線を介して前記テストされたブロックをモニタするための手段と を含み、 それによって前記導電線は前記回路ブロックをテストし、前記回路ブロックを相 互接続するために使用される、集積回路。
24. ２４．前記導電線はメモリ機能用にプログラムされた前記回路ブロックのための データ信号を読込みかつ書出すための線を含む、請求項２３に記載の集積回路。
25. ２５．複数個の入力／出力回路ブロックを有する集積回路であって、前記入力／ 出力回路ブロックは前記集積回路をテストするために信号を伝えるためのシリア ルスキャンパスによって相互接続され、前記集積回路は選択的にクロック信号を 伝えるための複数個の導電線と、前記シリアルスキャンパスによって前記入力／ 出力バッファ回路に相互接続された少なくとも１つのクロック回路ブロックとを 含み、前記クロック回路ブロックは前記シリアルスキャンパス上の信号に応答し て前記クロック信号を伝えるために前記導電線を選択し、 それによって前記シリアルスキャンパスの信号は前記クロック回路を制御するた めに使用される、集積回路。
26. ２６．集積回路であって 集積回路のために信号を受信し、かつ前記集積回路から信号を送るための複数個 の第１の外部端子と、前記第１の外部端子に接続された複数個の回路ブロックと を含み、前記回路ブロックは前記第１の端子から前記信号を受取り、かつ前記第 １の外部端子へ前記信号を送り、前記入力／出力回路ブロックは前記集積回路を テストするために信号を伝えるためのシリアルスキャンパスによって相互接続さ れ、さらに クロック信号を選択的に伝えるための複数個の導電線を有するクロックネットワ ークを備え、 前記回路ブロックのうちの少なくとも１つは前記第１の外部端子の１つからクロ ック信号を受取り、かつ前記クロックネットワークに送るようにされ、前記１つ の回路ブロックは前記シリアルスキャンパスによって前記回路ブロックと相互接 続され、前記クロック回路ブロックは前記シリアルスキャンパスから前記クロッ クネットワークへ信号を選択的に送り、 それによって前記クロックネットワークは前記シリアルスキャンパスからの前記 信号によってテストされ得る、集積回路。
27. ２７．前記導電線の各々に接続され、導電線を前記回路ブロックのうちの１つに 選択的に接続するための手段をさらに含み、前記回路ブロックは前記導電線から 前記シリアルスキャンパスへ信号を選択的に送り、それによって前記クロックネ ットワークは前記シリアルスキャンバスから前記導電線を介して前記シリアルス キャンパスへと戻る信号によってテストされ得る、請求項２６に記載の集積回路 。
28. ２８．前記導電線の各々に接続され、導電線を第２の外部端子に選択的に接続す るための手段をさらに含み、それによって前記クロックネットワークは前記シリ アルスキャンパスから前記導電線を介し前記第２の外部端子へと伝搬する信号に よってテストされ得る、請求項２６に記載の集積回路。
29. ２９．集積回路であって 第１の伝搬時間を有する第１のリングオシレータ回路と、第２の伝搬時間を有す る第２のリングオシレータ回路とを含み、前記第２の伝搬時間は前記第１の伝搬 時間より小さく、 前記第２のリングオシレータ回路を前記第１のリングオシレータ回路に直列に接 続するための手段とを含み、それによって前記第２のオシレータ回路の伝搬時間 は前記第１のオシレータ回路を介する伝搬時間をテストするのに十分な速度を有 するテストマシンによってテストされ得る、集積回路。
30. ３０．前記第１のオシレータ回路は第１のプロセスによって形成される素子を有 し、前記第２のオシレータ回路は前記第１のプロセスとは異なる第２のプロセス によって形成される素子を有し、それによって前記第２のプロセスはテストされ かつ評価され得る、請求項２９に記載の集積回路。
31. ３１．前記第２のプロセスによって形成される前記素子はアンチヒューズを含む 、請求項３０に記載の集積回路。