JP2008251716A - 半導体装置およびその検査方法 - Google Patents

Abstract

【課題】内部電源回路がアナログ回路およびロジック回路の電源を供給する構成であり、パッケージ組立品（完成品）において、アナログ回路の消費電流の影響を受けずに、ロジック回路の静止電流を検査可能である半導体装置を提供する。
【解決手段】電源入力端子８と、外部から電源入力端子に供給された電圧を所定の電圧に変換する内部電源回路４と、内部電源回路４の出力側に接続されたアナログ回路５と、内部電源回路４の出力側に接続された内部電源出力端子９と、ロジック回路電源入力端子１０と、ロジック回路電源入力端子１０に接続されたロジック回路６と、内部電源出力端子９とロジック回路電源入力端子１０とを接続する端子間配線３ａとを備える。
【選択図】図１

Description

本発明は、同一の内部電源回路からの出力を電源電圧供給源とするロジック回路とアナログ回路とを有し、ロジック回路の静止電流を検査可能な構成を有する半導体装置およびその半導体装置の検査方法に関する。

従来のアナログ回路とデジタル回路とを有する半導体装置には、内部電源出力パッド、アナログ部電源パッド、およびロジック部電源パッドを有し、パッケージに組立てる時に、３つのパッドから１つの端子（ピンと接続されているパッケージ内部のリード）にワイヤーを張り接続する構成のものがある。この半導体装置の静止電流の検査（静止電流が規格内であるか否かの検査）は、パッケージに組立てる前（ワイヤー接続前）のウエハー状態（ペレット状態）において、アナログ回路と比較し消費電流が小さいロジック回路の消費電流を計測することにより行う。この方法により、狭い規格幅で不良品を高確率で取り除くことができる。

なお、パッケージに組立てた後でもロジック回路の消費電流を検査できるように、内部電源出力パッドとアナログ回路入力パッドとロジック回路入力パッドを３つの端子として個別に引き出し、半導体装置外部で接続する構成にすることができる。しかし、この構成では、１端子で構成していたものを複数の端子に分けることによりＥＳＤ耐量が悪化する可能性がある。

さらに、３つの端子に接続される回路は全て同電位になるように設計されているが、外部接続が外れ、あるいは端子ごとに条件設定が行われる検査工程においてノイズや印加タイミングのずれにより、３つの端子間に電圧が発生し半導体装置が破壊されるおそれがある。このため、電源回路パッドとアナログ回路入力パッドとロジック回路入力パッドは３つのパッドに分けパッケージに組立てる時に３つのパッドから１つの端子にワイヤーを張り１端子化する必要がある。

上記のような半導体集積回路の検査方法（例えば、特許文献１参照）について、図７を参照しながら説明する。図６は、上記従来の半導体装置２２０の構成を示す平面図である。半導体チップ２００ａは、内部電源回路２０２と、アナログ回路２０３と、論理回路（ロジック回路）２０４とを有する。内部電源回路２０２には、外部電源入力パッド２０５と、内部電源出力パッド２０６とが接続されている。アナログ回路２０３には、アナログ部電源パッド２０７が接続され、ロジック回路２０４には、ロジック部電源パッド２０８が接続されている。リードフレーム２０１は、外部電源端子２０９と、内部電源端子２１０とを有している。

外部電源端子２０９と外部電源入力パッド２０５はワイヤーにより接続され、内部電源回路２０２に電圧が供給される。内部電源回路２０２は、供給された電圧を所定の電圧に変換する。内部電源出力パッド２０６は、内部電源端子２１０にワイヤーにより接続され、内部電源回路２０２で変換された電圧が内部電源端子２１０に供給される。内部電源端子２１０は、またロジック部電源パッド２０８およびアナログ部電源パッド２０７とワイヤーにより接続され、内部電源回路２０２により変換された電圧がロジック回路２０４およびアナログ回路２０３に供給される。

以上のような半導体装置２２０において、パッケージ組立て前（端子とパッドのワイヤーボンディング前）に、ロジック部電源パッド２０８に流れる消費電流を計測することにより、狭い規格幅のロジック回路２０４の静止電流の検査を、アナログ回路２０３の影響を受けずに行うことができる。

また、半導体装置の別の静止電流の検査方法としては、ロジック回路２０４以外の全回路を未動作（消費電流が流れない状態）にし、同時にアナログ回路２０３からロジック回路２０４を制御する複数の信号線（図示せず）を用いて、外部より条件設定（電圧印加）を行って消費電流を計測する。このように静止電流の検査を行うことにより、アナログ回路２０３の影響を受けずにロジック回路２０４のみの検査を行うことができる。

また、図７は、図６とは構成が異なる半導体装置において、リードフレーム（図示せず）にワイヤーボンディングされる前の半導体チップ２００ｂを示したブロック図である。半導体チップ２００ｂは、図６に示した半導体チップ２００ａのロジック部電源パッド２０８、アナログ部電源パッド２０７および内部電源出力パッド２０６がそれぞれワイヤーにより接続された構成である。半導体チップ２００ｂにおけるロジック回路２０４のリードフレームにワイヤーボンディングされる前のウエハー検査（ペレット検査）は、ロジック回路２０４に新たに端子を設けるか、テストパッド（ウエハー検査時に外部から電圧を印加するための半導体チップ上に設けられたコンタクト部）を設け、電圧を印加して、消費電流を計測して行われる。
特開平６−８５０３０号公報

しかしながら、図６に示す従来の検査方法では、ワイヤーボンディング後のパッケージ組立品（完成品）では内部電源出力パッド２０６とアナログ部電源パッド２０７とロジック部電源パッド２０８は内部電源端子２１０にワイヤーボンディングされているため、ロジック回路２０４のみの静止電流を測定することが困難である。

このため、ウエハー上（ペレット上）での検査は実施しても、その後のパッケージ組立品（完成品）に至るまでの諸工程で、例えば、組立て応力や検査工程におけるダメージあるいはＥＳＤによるダメージ等により不良品が発生しても、不良品を検出できない。

また、上記従来の別の検査方法では、ロジック回路２０４以外の全回路を未動作にする必要があり、さらに信号線により条件設定するための端子や端子周辺回路が増加するなどしてコストが高くなる。また、ロジック回路２０４以外の全回路に消費電流が流れない状態にすることは回路構成上も困難であり、ロジック回路２０４以外に未動作にしたアナログ回路２０３において、リーク電流が流れるなどしてロジック回路２０４の静止電流を精度良く計測することは困難である。

また、図７に示す半導体装置２００ｂの検査は、新たにパッドあるいは端子を設けるため、コストがかかり、検査精度を上げることが困難である。

本発明は、内部電源回路がアナログ回路およびロジック回路に電源を供給する構成であり、パッケージ組立品（完成品）において、アナログ回路の消費電流の影響を受けずに、ロジック回路の静止電流を検査可能である半導体装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体装置は、電源入力端子と、外部から前記電源入力端子に供給された電圧を所定の電圧に変換する内部電源回路と、前記内部電源回路の出力側に接続されたアナログ回路と、前記内部電源回路の出力側に接続された内部電源出力端子と、ロジック回路電源入力端子と、前記ロジック回路電源入力端子に接続されたロジック回路と、前記内部電源出力端子と前記ロジック回路電源入力端子とを接続する端子間配線とを備える。

また、本発明の半導体装置の検査方法は、上記記載の半導体装置の検査方法において、前記内部電源出力端子と前記ロジック回路電源入力端子とが前記端子間配線により接続されていない状態で、前記ロジック回路電源入力端子に前記半導体装置の外部から電圧を供給し、前記ロジック回路電源入力端子に流れ込む静止電流を計測することにより、良否を判断する。

本発明によれば、内部電源回路が半導体チップ内部においてアナログ回路に電源を供給すると共に、内部電源回路に接続された端子から半導体チップの外部を経由して、ロジック回路に電源を供給する構成であることにより、パッケージ組立品において、アナログ回路の消費電流の影響を受けずに、ロジック回路の静止電流を検査可能である半導体装置を提供することができる。

本発明の半導体装置において、前記内部電源回路の出力側と前記ロジック回路の電源入力側とを接続し、かつ、ＥＳＤ保護回路が挿入接続された構成にすることもできる。この構成により、内部電源出力端子とロジック回路電源入力端子間に一定以上の電圧が掛かると電流が流れるため、内部電源出力端子とロジック回路電源入力端子とを設けることによるＥＳＤ耐量の悪化を軽減することができる。

また、前記ＥＳＤ保護回路は、互いに逆向きに並列にダイオードが配置された構成にすることもできる。

また、前記端子間配線は、一方が接地されたキャパシタが接続されている構成にすることもできる。

また、前記電源入力端子または前記内部電源回路の出力側の少なくとも一方の電圧が所定の電圧以下であれば、前記ロジック回路をリセットする不足電圧保護回路と、クロック信号を生成する発振器と、外部からクロック信号を入力するためのクロック入力端子と、前記発振器が生成したクロック信号と、前記クロック入力端子を介して入力されたクロック信号のどちらか一方を前記ロジック回路のクロック信号として選択するセレクタとを有する構成にすることもできる。

また、前記セレクタは、前記クロック入力端子を介して入力されたクロック信号が前記ロジック回路のクロック信号として用いられている状態である時に、前記発振器の動作を停止させる構成にすることもできる。

また、前記内部電源出力端子と前記ロジック回路電源入力端子が共通の端子として形成されている構成にすることもできる。

また、前記端子間配線には、フィルタが形成されている構成にすることもできる。この構成により、ロジック回路からアナログ回路へのクロックノイズが軽減される。

また、前記フィルタは、コイルまたは抵抗を有し、前記コイルまたは抵抗と前記ロジック回路電源入力端子との間に一方が接地されたキャパシタを有する構成にすることもできる。

また、本発明の半導体装置の検査方法において、前記不足電圧保護回路により前記ロジック回路をリセットさせ、上記記載の半導体装置の検査を行ってもよい。

また、前記電源入力端子の電圧を前記所定電圧以下に設定することで、前記不足電圧保護回路により前記ロジック回路をリセットさせてもよい。

また、上記記載の半導体装置の検査方法であって、前記クロック入力端子を介して前記ロジック回路にクロック信号を入力して前記ロジック回路の各ゲートの論理状態設定し、前記ロジック回路電源入力端子に流れ込む静止電流を計測することにより、良否を判断してもよい。

また、さらに、前記ロジック回路の各ゲートの論理状態変更し、前記ロジック回路電源入力端子に流れ込む静止電流を計測してもよい。

また、さらに、前記ロジック回路をリセットさせた状態で前記ロジック回路電源入力端子に流れ込む静止電流を計測してもよい。

また、本発明の電動機は、前記ロジック回路の出力信号駆動能力を増大させるレベルシフト部駆動回路を有する上記記載の半導体装置と、前記レベルシフト部駆動回路からの出力信号を高電圧信号に変換するレベルシフト部と、モータ部と、前記レベルシフト部からの出力信号により駆動され前記モータ部を駆動するパワーＭＯＳＦＥＴ部とを備え、前記半導体装置、前記レベルシフト部およびパワーＭＯＳＦＥＴ部は、同一基板上に形成されている。

以下、本発明の実施の形態に係る半導体装置およびその検査方法について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置１ａの構成を示すブロック図である。半導体装置１ａは、半導体チップ２と、端子間配線３ａとを有する。

半導体チップ２に配置された電源入力端子８は、外部電源３１に接続されている。内部電源回路４は、電源入力端子８を介して、外部電源３１から電圧が供給され、供給された電圧を所定電圧に変換し、半導体装置１ａの各部および外部回路３２に供給する。不足電圧保護回路７は、信号ライン２５を介して電源入力端子８に接続され、また信号線２１を介して内部電源回路４の出力側に接続されている。不足電圧保護回路７は、電源入力端子８および内部電源回路４から出力される電圧それぞれが一定の高さ（例えば、アナログ回路５が動作可能な最低電圧、ロジック回路６が動作可能な最低電圧）未満であるか否かを判断する。電圧が一定の高さ未満であれば、不足電圧保護回路７は、リセットライン２２を介してロジック回路６に、ロジック回路６をリセットさせるための信号を入力する。

アナログ回路５は、信号線２１により内部電源回路４から電力の供給を受ける。また、アナログ回路５は、電源入力端子８（図では配線を省略）から電力の供給を受けることも可能である。半導体チップ２に配置された内部電源出力端子９は、信号線２１により、内部電源回路４の出力側と接続されている。更に、半導体チップ２に配置されたロジック回路電源入力端子１０は、ロジック回路６に接続されている。また、ロジック回路６は、リセットされると、例えばアナログ回路５の出力を規制する。端子間配線３ａは、内部電源出力端子９とロジック回路電源入力端子１０とを接続する。キャパシタ１５は、一方が端子間配線３ａに接続され、他方が接地され、端子間配線３ａに流れる電流のノイズの除去および発振の防止する。外部回路３２は、内部電源出力端子９に接続され、電力の供給を受ける。

バイパスライン２４は、半導体チップ２に配置され内部電源出力端子９とロジック回路電源入力端子１０とを接続している。バイパスライン２４には、互いに逆向きに並列したダイオード１３、１４が配置されている。通常動作時において、内部電源出力端子９とロジック回路電源入力端子１０は、端子間配線３ａにより短絡され、ダイオード１３、１４の端子間電圧は順方向ダイオード電圧に達しないため、バイパスライン２４には電流は流れない。内部電源出力端子９とロジック回路電源入力端子１０の間に、ダイオード１３、１４の順方向ダイオード電圧以上の電圧が掛かると、バイパスライン２４に電流が流れて、内部電源出力端子９とロジック回路電源入力端子１０の間に一定以上の電圧が掛からない。

セレクタ切換入力端子１１には、外部からの制御信号が入力される。発振器５２は、セレクタ切換入力端子１１からの制御信号に従い、ロジック回路６のクロック信号を生成する。生成されクロック信号は、信号ライン２７、２６を介してロジック回路６に入力される。クロック入力端子１２は、外部からロジック回路６のクロック信号を入力するための端子である。また、クロック入力端子１２に入力される信号により、ロジック回路６の論理状態を設定することができる。セレクタ回路５１は、セレクタ切換入力端子１１からの入力信号に従い、発振器５２のクロック信号あるいはクロック入力端子１２に入力された外部クロック信号のどちらかを、ロジック回路６に供給する。セレクタ回路５１がクロック入力端子１２からの外部クロック信号をロジック回路６に供給する場合に、発振器５２が発振を停止するように構成されていてもよい。発振器５２が停止することにより、発振器５２から諸回路へのノイズが軽減される。

ロジック回路６は、集積回路特にＣＭＯＳ回路のように消費電流がアナログ回路５より小さい回路である。ロジック回路６は、ロジック回路電源入力端子１０を介して内部電源回路４から供給された電圧およびセレクタ回路５１により供給されたクロック信号を用いて動作する。また、ロジック回路６は、不足電圧保護回路７からリセットライン２２を介して供給された信号によりリセットされる。ロジック回路６は、アナログ回路５と複数の制御ライン２３により接続され、制御信号を生成し、アナログ回路５を制御する。また、ロジック回路６は、制御ライン２３によりアナログ回路５から制御される場合もある。

外部電源３１と電源入力端子８との間に電流計３３が配される。また、内部電源出力端子９とロジック回路電源入力端子１０を接続する端子間配線３ａに電流計３４が配される。電流計３３、３４は、ロジック回路６とその他回路の静止電流の検査時に設定され、通常使用時には必要ない。

つぎに、不足電圧保護回路７によるロジック回路６のリセット制御について詳細に説明する。図２および図３において、（ａ）は外部電源３１の出力電圧を示し、（ｂ）は内部電源回路４の出力電圧を示し、（ｃ）は不足電圧保護回路７の出力電圧を示すグラフであり、横軸は時刻を示す。図２は、外部電源３１の出力電圧の立ち上がりが内部電源回路４の出力電圧の立ち上がりより遅い場合のグラフであり、図３は、外部電源３１の出力電圧の立ち上がりが内部電源回路４の出力電圧の立ち上がりより速い場合のグラフである。

図中のＶａ、Ｖｂは、それぞれアナログ回路５が動作可能となる最小電圧よりも高く設定された電圧、ロジック回路６が動作可能となる最小電圧よりも高く設定された電圧を示す。不足電圧保護回路７の出力の電圧は、Ｌ（Ｌｏｗ）状態（電圧が低い状態）とＨ（Ｈｉｇｈ）状態（電圧が高い状態）の２つの状態を有し、Ｌ状態は、ロジック回路６をリセットする論理である。

図２に示すように、外部電源３１の出力電圧の立ち上がりが内部電源回路４の出力電圧の立ち上がりより遅い場合は、内部電源回路４の出力電圧がＶｂに達した後に、外部電源３１の出力電圧がＶａに達する。このため、アナログ回路５、ロジック回路６ともに動作可能となった状態、つまり内部電源回路４の出力電圧がＶａに達した時点でリセットを解除すればよい。

一方、図３に示すように、外部電源３１の出力電圧の立ち上がりが内部電源回路４の出力電圧の立ち上がりより速い場合は、外部電源３１の出力電圧がＶａに達した後に、内部電源回路４の出力電圧がＶｂに達する。このため、アナログ回路５、ロジック回路６ともに動作可能となった状態、つまり外部電源３１の出力電圧がＶｂに達した時点でリセットを解除すればよい。

以上、外部電源３１が立ち上がり時について説明したが、外部電源３１が立ち下がり時についても同様に考えることができる。

以下、半導体装置１ａの動作について説明する。まず、半導体装置１ａの通常使用時の動作について説明する。

外部電源３１から内部電源回路４に電圧が供給され、内部電源回路４は供給された電圧を所定の電圧に変換し、出力する。出力された電圧は、アナログ回路５、不足電圧保護回路７および端子間配線３ａを介してロジック回路６に供給される。

不足電圧保護回路７は、外部電源３１の電圧および内部電源回路４の電圧が所定の電圧未満であるか判断する。少なくともどちらかの電圧が所定の電圧未満であれば、ロジック回路６をリセットする。アナログ回路５は、内部電源回路４から供給された電圧に基づいて動作する。

セレクタ切換入力端子１１からの入力信号により、発振器５２はクロック信号を生成し、ロジック回路６に入力する。ロジック回路６は、端子間配線３ａを介して入力された電圧およびクロック信号を用いて制御信号を生成し、アナログ回路５を制御する。

次に、半導体装置１ａの検査状態における動作について説明する。半導体装置１ａを動作させ、電流計３３、３４の電流値を読み取ることによりロジック回路６の静止電流の検査を行い半導体装置１ａの良否を判断することができる。

電流計３３の電流値を読むことにより、半導体装置１ａの消費電流（厳密には外部回路３２の消費電流も含まれる）を計測することができる。また、電流計３４の電流値を読むことにより、アナログ回路５の消費電流よりも極めて小さく狭い検査規格幅で精度良く検査する必要があるロジック回路６のみの静止電流を計測することができる。ここで言う静止電流とは、ロジック回路６の全ゲート出力論理が固定された状態でのロジック回路６の電源からのリーク電流を意味する。ロジック回路６の全ゲート出力の状態を不足電圧保護回路７によりリセットをかけた状態か、あるいは、セレクタ切換入力端子１１により発振器５２からの出力信号ではなくクロック入力端子１２によりロジック回路６の全ゲート出力の論理をある状態に設定し、電流計３３、３４により消費電流を計測することにより、静止電流を検査することができる。

また、ここでは、静止電流について述べたが、ロジック回路６を発振器５２あるいはクロック入力端子１２からのクロック信号入力により全ゲート出力論理を固定状態ではなく動作状態（全ゲート出力論理が変化している状態）にし、ロジック回路６の消費電流を測定して、不良品を取り除くこともできる。また、ロジック回路６としては、静止電流が小さい回路であることが前提であり、厳しく不良の発生を管理する必要がある回路のみをロジック回路６として構成してもよい。残りの内部電源回路４の信号線２１で駆動する全ての回路をアナログ回路５（静止電流を厳しく検査する必要がないロジック回路も含む）として設定することもできる。同様にロジック回路６として、静止電流が小さく厳しく不良の発生を管理する必要があるアナログ回路を含めることもできる。

なお、内部電源出力端子９とロジック回路電源入力端子１０とが端子間配線３ａにより接続されていない状態（端子間配線３ａの形成前の状態）で、ロジック回路電源入力端子１０に外部から直接電圧を印加し、ロジック回路電源入力端子１０に流れる消費電流を計測することにより、ロジック回路６の静止電流を検査してもよい。

ロジック回路６の静止電流を高精度で検査するためには、ロジック回路６内部の全ゲートについて各ゲートがＨ状態の場合とＬ状態の場合について（各ゲート出力論理状態の組合せ方は無関係）静止電流を検査する必要がある。

まず、外部電源３１の電圧をアナログ回路５が動作可能な電圧から動作可能な最低電圧よりも下げることにより、不足電圧保護回路７がリセットライン２２を通じロジック回路６にリセットをかける。この状態で、ロジック回路６の静止電流リークの有無を検査する。これにより、全ゲートに対してＨ状態とＬ状態の一方の状態を検査することができる。

つぎに、セレクタ切換入力端子１１に信号を入力して、クロック入力端子１２に信号を入力してロジック回路６を制御可能な状態にする。クロック入力端子１２から制御信号を入力することにより、ロジック回路６の各ゲートをリセットがかけられた場合の論理状態と反対の状態にすることができる。ロジック回路６の各ゲートをリセットが掛けられた状態と反対の状態にして、静止電流のリークの有無を検査する。実際には、リセットされた論理状態と反対の状態にロジック回路６を制御することは困難であり、ロジック回路６の各ゲート出力の論理状態を変化させながら複数回にわたり静止電流のリークの有無を検査する。

なお、以上の説明は、半導体装置１ａに内部電源出力端子９とロジック回路電源入力端子１０を設けた場合であるが、本発明は、この構成に限定されない。例えば、半導体チップ上に信号線２１が出力されるパッド（半導体チップとパッケージ端子をワイヤー接続する上での半導体チップ上のコンタクト部）とロジック回路６の電源が接続されたパッドとを個別に設け、パッケージ内の１端子のリード（半導体チップとパッケージ端子をワイヤー接続する上でのパッケージ端子としてのコンタクト部）にそれぞれワイヤーで接続した構成にすることもできる。この構成の場合、パッケージ組立品においてはロジック回路６の静止電流は検査できないが、ウエハー状態（ペレット状態）においては検査が可能となる。

半導体装置１ａは、内部電源出力端子９とロジック回路電源入力端子１０とを有することにより、パッケージ組立品（完成品）化された段階においても、ロジック回路６の静止電流を検査可能である。しかし、従来例のパッケージ組立品では１端子で構成していたものを内部電源出力端子９とロジック回路電源入力端子１０の２端子に分けることでＥＳＤ（静電気放電）耐量が悪化する可能性がある。これに対して、本実施の形態に係る半導体装置１ａによれば、ＥＳＤにより、内部電源出力端子９とロジック回路電源入力端子１０間に所定以上の電圧が生じた場合には、バイパスライン２４に電流が流れる。そのため、ロジック回路電源入力端子１０あるいは内部電源出力端子９に、プラス／マイナス両方のＥＳＤが印加された場合でも、アナログ回路５とロジック回路６の間に耐圧破壊が生じる電圧が掛からない。従って、ロジック回路電源入力端子１０および内部電源出力端子９の２端子に分ける前の従来の半導体装置からＥＳＤ耐量から悪化しない。

また、アナログ回路５の電圧とロジック回路６の電圧は、端子間配線３ａにより内部電源出力端子９とロジック回路電源入力端子１０が接続されることにより、同電位となる。しかし、端子間配線３ａの接続前や端子間配線３ａが外された状態では、アナログ回路５とロジック回路６の間に電圧が生じ、アナログ回路５とロジック回路６間の制御ライン２３や他の回路間でも耐圧破壊の可能性がある。

しかし、実施の形態に係る半導体装置１ａでは、内部電源出力端子９とロジック回路電源入力端子１０間に所定以上の電圧が生じた場合には、バイパスライン２４に電流が流れる。そのため、アナログ回路５とロジック回路６との間に耐圧破壊が生じる電圧が掛からない。特に、検査工程（ロジック回路６の静止電流の検査等）において、端子間配線３ａが外され、ロジック回路電源入力端子１０に外部から電圧が印加されるような場合に、外部印加装置からのノイズや印加タイミングのずれで内部電源出力端子９とロジック回路電源入力端子１０間に大きな電圧が掛かることを防止することができる。

なお、パッケージ組立品（完成品）での諸検査工程の極力、最後にロジック回路６の静止電流を検査すると、他の検査項目を検査時にロジック回路６がダメージを受けて破壊された不良品も取り除くことができる。

以上のように、本発明の実施の形態１に係る半導体装置１ａは、パッケージ組立品（完成品）においてロジック回路６にリセットをかけた状態でのロジック回路６の静止電流およびロジック回路６内の各ゲート出力が異なる状態でのロジック回路６の静止電流を検査することができる。また、半導体装置１ａ内部において、内部電源出力端子９とロジック回路電源入力端子１０間は、双方向にダイオード１３、１４を有するバイパスライン２４により接続されているため、内部電源出力端子９やロジック回路電源入力端子１０のＥＳＤ耐量の悪化や耐圧破壊を防止することができる。

（実施の形態２）
図４は、本発明の実施の形態２に係る半導体装置１ｂの構成を示すブロック図である。半導体装置１ｂの、実施の形態１に係る半導体装置１ａと同様の構成要素については、同一の符号を付して説明を省略する。端子間配線３ｂは、内部電源出力端子９とロジック回路電源入力端子１０とを接続している。端子間配線３ｂには、コイル１６が配置され、コイル１６のそれぞれ内部電源出力端子９側、ロジック回路電源入力端子１０側には、一端が接地されたキャパシタ１５、１７が配置されている。

半導体装置１ｂの通常動作時において、ロジック回路６には、発振器５２からクロック信号が入力される。実施の形態１の半導体装置１ａ（および従来の半導体装置）では、クロック信号がロジック回路６の電源入力にクロックノイズとしてのり、さらに、端子間配線３ａを介してアナログ回路５の信号にのり、アナログ回路５の信号の特性精度に異常をきたすおそれがある。本実施の形態においては、端子間配線３ｂにフィルタが構成されているので、ロジック回路電源入力端子１０から内部電源出力端子９へのクロックノイズを軽減することができる。

また、キャパシタ１７により、ロジック回路電源入力端子１０の電圧の変動を軽減でき、さらに内部電源出力端子９からロジック回路電源入力端子１０へのノイズを軽減することができる。

端子間配線３ｂは、フィルタを構成するため、過渡状態時に内部電源出力端子９とロジック回路電源入力端子１０間に大きな電圧が発生し、ロジック回路電源入力端子１０の電圧が内部電源出力端子９の電圧より低下する場合がある。この場合、バイパスライン２４に電流が流れ、過渡状態に内部電源出力端子９とロジック電源入力端子１０間の電圧が小さくなり、ロジック回路電源入力端子１０の電圧がロジック回路６の動作可能な最低電圧よりも低くならない。

また、外部電源３１をオフ時にキャパシタ１７などにより、内部電源出力端子９の電圧がロジック回路電源入力端子１０の電圧よりも低下した場合は、バイパスライン２４のダイオード１４に電流が流れる。従って、内部電源出力端子９とロジック回路電源入力端子１０との電圧差が小さくなり、ロジック回路６が耐圧破壊することが防止される。

以上のように、本実施の形態に係る半導体装置１ｂは、内部電源出力端子９とロジック回路電源入力端子１０間を、コイル１６、およびキャパシタ１７を有する端子間配線３ｂで接続する構成である。この構成により、ロジック回路６からアナログ回路５（不足電圧保護回路７含む）へのクロックノイズを軽減することができる。また、過渡時に端子間配線３ｂにより生じる内部電源出力端子９とロジック回路電源入力端子１０の間の電圧差は、バイパスライン２４により低減される。

なお、コイル１６の代わりに抵抗を用いてもフィルタを構成し、クロックノイズを軽減することができる。

（実施の形態３）
図５は、本発明の実施の形態３に係る半導体装置１ｃを有する三相電動機１００の構成を示すブロック図である。本実施の形態に係る半導体装置１ｃは、実施の形態２に係る半導体装置１ｂの構成をより具体的に示したものであり、半導体装置１ｂと同一の構成要素については、同一の符号を付して説明を省略する。半導体装置１ｃは、モータ部９１を制御する。

三相電動機１００は、半導体装置１ｃと、外部電源３１と、外部回路３２と、信号生成部４１と、直流電圧生成部６１と、レベルシフト部７１と、モータ部９１を動作させるためのパワーＭＯＳＦＥＴ部８１と、モータ部９１とを有する。

直流電圧生成部６１は、交流電圧を直流電圧に変換し、直流電圧をレベルシフト部７１およびパワーＭＯＳＦＥＴ部８１に供給する。直流電圧生成部６１は、例えば、交流電源６２の電圧の実効値が１００Ｖの時は約１４１Ｖ、２００Ｖの時は約２８２Ｖの直流電圧を出力する。交流電源６２は、キャパシタ６３と、４端子の整流ダイオード６５およびコイル６４とが並列に接続されている。整流ダイオード６５の他の１端子は、接地され、他のもう一端には抵抗６６が接続されて外部に直流電圧が出力される。抵抗６６の出力側には、一端が接地されたキャパシタ６７が接続されている。

信号生成部４１は、クロック生成部４２と、切換信号生成部４３と、回転速度指令部４４と、回転位置検出部４５と、異常状態検出部４６とを有している。信号生成部４１は、操作者からの指令およびモータ部９１の状態を示す信号を半導体装置１ｃに入力する。クロック生成部４２は、検査時におけるロジック回路６のクロック信号を生成し、クロック入力端子１２を介してクロック信号をセレクタ回路５１に入力する。切換信号生成部４３は、セレクタ回路５１が発振器５２からのクロック信号かクロック生成部４２からのクロック信号のどちらかをロジック回路６に供給するかを指示する信号を生成する。

回転速度指令部４４は、モータ部９１の回転速度を指定する信号を生成し、ＰＷＭ信号発生回路５４に入力する。回転位置検出部４５は、モータ部９１の回転位置を検出し、検出結果をホール信号入力コンパレータ５５に入力する。異常状態検出部４６は、三相電動機１００内の異常を検出し、検出結果を諸保護回路５６に入力する。

外部電源３１は、半導体装置１ｃおよびレベルシフト部７１に電圧を供給する。内部電源回路４（バンドギャップ回路）は、供給された電圧を複数の規定の高さに変換する。電圧変換された電圧は、信号ライン２８を介して、レベルシフト部駆動回路５７以外のアナログ回路５に供給される。また、内部電源回路４（バンドギャップ回路）において信号ライン２８と異なる電圧に変換された信号線２１の電圧は、アナログ回路５（レベルシフト部駆動回路５７を含む）、不足電圧保護回路７、外部回路３２および端子間配線３ｂを経由しロジック回路６に供給される。

アナログ回路５は、信号生成部４１からの信号をロジック回路６が処理可能なように信号変換を行い、レベルシフト部駆動回路５７は、ロジック回路６が処理した信号をレベルシフト部７１が動作可能なように、信号変換を行う。ＰＷＭ信号発生回路５４は、三角波発生回路５３からの三角波信号と回転速度指令部４４からの出力信号をコンパレータで比較し、ＰＷＭ信号を生成し、ロジック回路６に入力する。

ホール信号入力コンパレータ５５は、回転位置検出部４５から入力された信号（Ｕ相、Ｖ相、Ｗ相の信号）をパルスに変換して、ロジック回路６に入力する。諸保護回路５６は、異常状態検出部４６が異常を検出した時あるいは、パワーＭＯＳＦＥＴ部８１に過電流が流れ過電流検出用抵抗９２の端子間電圧が上昇した時に、異常状態や過電流状態を解除するような（保護回路を動作させるような）信号をロジック回路６に入力する。

ロジック回路６からはレベルシフト部駆動回路５７に各相ごとのパルス信号が送られ、レベルシフト部駆動回路５７からはレベルシフト部７１を駆動する信号が出力される。

レベルシフト部７１は、Ｕ相レベルシフト回路７３と、Ｖ相レベルシフト回路７４と、Ｗ相レベルシフト回路７５とを有するレベルシフト回路７２を備えている。レベルシフト回路７２は、直流電圧生成部６１からの電圧を用いて、各相ごとに、半導体装置１ｃのレベルシフト部駆動回路５７から入力された低電圧のパルス信号を高電圧のパルス信号に変換する。ここで、低電圧のパルス信号は、Ｈ状態の電圧が内部電源回路４の出力電圧に近い電圧であり、高電圧のパルス信号は、Ｈ状態の電圧が直流電圧生成部６１の出力電圧に近い電圧である。変換された高電圧のパルス信号は、パワーＭＯＳＦＥＴ部８１に入力される。

パワーＭＯＳＦＥＴ部８１は、第１ＭＯＳＦＥＴ８２、８４、８６と第２ＭＯＳＦＥＴ８３、８５、８７がそれぞれ接続されている。第１ＭＯＳＦＥＴ８２、８４、８６の第２ＭＯＳＦＥＴ８３、８５、８７に接続されていない端子は、直流電圧生成部６１と接続されている。また、第２ＭＯＳＦＥＴ８３、８５、８７の第１ＭＯＳＦＥＴ８２、８４、８６に接続されていない端子は、過電流検出用抵抗９２を介して接地されている。第１ＭＯＳＦＥＴ８２、８４、８６と第２ＭＯＳＦＥＴ８３、８５、８７との接点は、それぞれモータ部９１のＵ相、Ｖ相、Ｗ相に接続されている。

以上のように、半導体装置１ｃにより駆動されるレベルシフト部７１およびパワーＭＯＳＦＥＴ部８１が直流電圧生成部６１の電圧により駆動する構成では、半導体装置１ｃのロジック回路６に不良があると、レベルシフト部７１、パワーＭＯＳＦＥＴ部８１、モータ部９１が激しく破壊されるおそれがある。さらに、激しく破壊されるが故に他のデバイス等への２次的な破壊を引き起こすおそれがある。

例えば、半導体装置１ｃから異常な信号が送られ、パワーＭＯＳＦＥＴ部８１において、第１ＭＯＳＦＥＴ８２および第２ＭＯＳＦＥＴ８３が同時にオンとなる状態が一瞬でもあれば、パワーＭＯＳＦＥＴ部８１は電流能力が高く電源電圧も高いために、激しく破壊される。このため、半導体装置１ｃのロジック回路６における不良は高精度かつ高確率で取り除く必要がある。その一環としてロジック回路６の高精度な静止電流の検査が重要であり、さらに、より高確率に不良を取り除くため組立品に対しての静止電流の検査が重要である。これら静止電流の検査は、実施の形態２において示した方法を用いることができる。

また、上述のように、レベルシフト部７１、パワーＭＯＳＦＥＴ部８１に高電圧のパルスが発生し、大きな電流が流れる構成では、配線等を通じアナログ回路５内の電圧にノイズがのり、諸アナログ特性の精度に異常をきたすおそれがある。また、アナログ回路５やロジック回路６がノイズにより一瞬誤動作することにより、レベルシフト部７１やパワーＭＯＳＦＥＴ部８１やモータ部９１が前述のように激しく破壊されるおそれがある。

例えば、諸保護回路５６のコンパレータ基準電圧を信号線２１の電圧をもとにしている場合、信号線２１にノイズがのるとコンパレータ基準電圧にもノイズがのるため、諸保護回路５６が設定された基準値からシフトした状態で、入力電圧を比較処理することになる。端子間配線３ｂに構成されたフィルタは、ロジック回路６からアナログ回路５へ、あるいは、アナログ回路５からロジック回路６へのノイズを低減するものである。しかし、端子間配線３ｂにより、レベルシフト部７１およびパワーＭＯＳＦＥＴ部８１からロジック回路６に入力されたノイズがアナログ回路５へ伝わることおよび、レベルシフト部７１およびパワーＭＯＳＦＥＴ部８１からアナログ回路５にのったノイズがロジック回路６に伝わることも低減することができる。

また、レベルシフト部７１およびパワーＭＯＳＦＥＴ部８１からのノイズにより、アナログ回路５とロジック回路６との間に電圧差が発生し（コイル１６がない実施の形態１に示す端子間配線３ａを接続した場合であっても基板上の配線インピーダンスや半導体装置のワイヤーのインピーダンスなどが高いとノイズで電位差を発生する）、耐圧破壊や特性異常を発生しやすくなることも考えられる。この場合、バイパスライン２４に電流が流れることにより、アナログ回路５とロジック回路６の間に大きな電圧差が発生せず、電動機の品質が向上する。

また、室外で使用されるような場合、外的要因など（水滴やゴミなど）により、さらにノイズが発生し、伝わりやすくなる。このような場合でも、同様にバイパスライン２４に電流が流れることにより、アナログ回路５とロジック回路６の間に大きな電圧差が発生せず、電動機の品質が向上する。

また、半導体装置１ｃは、高電圧で駆動され大きな電流が流れることで発熱量が大きいレベルシフト部７１、パワーＭＯＳＦＥＴ部８１と同一基板上で隣接して（更に実際にはモータ部９１も近くに配置されている場合がある）配置されてもよい。特に、半導体装置１ｃ、レベルシフト部７１、パワーＭＯＳＦＥＴ部８１がモータ内の同一基板上に実装されるなどの放熱しにくい環境下にある場合、半導体装置１ｃの周囲温度は非常に高い温度になる。このため、半導体装置１ｃは、非常に高い温度でも正常動作するような品質が必要になる。したがって、高温時においてロジック回路６に異常が発生するような不良品を高精度で取り除く必要がある。

上述した静止電流の検査を、ウエハー状態でも組立品（完成品）状態でも高温条件下で行うことができる。このため、ウエハー検査と組立品検査の片方の検査は高温条件下で、もう片方の検査は常温条件下で検査することにより、検査回数を増加させることなく、異なる環境温度での静止電流の検査を実施でき、コストを低く抑えることができる。

また、室外で使用される用途のような場合は、使用される地域により環境温度が大きく異なるため、高温環境下のみならず、低温環境下でもロジック回路６の静止電流を検査する必要がある。本実施の形態の検査方法において、常温条件下の検査を低温条件下で行うことにより、検査回数を増加させることなく検査を行うことができる。

なお、従来のようなロジック回路６以外の全回路を未動作状態にし、同時にアナログ回路５からロジック回路６を制御する複数の制御ライン２３に外部より条件設定（電圧入力）を行って静止電流を検査するような方法では、高温環境下ではアナログ回路５のリーク電流が大きくなる。したがって、ロジック回路６の静止電流を狭い規格幅で精度良く検査することはできなくなる。本実施の形態に係る検査方法では、環境温度に係らず精度の良いロジック回路６の静止電流の検査が可能である。

本発明の半導体装置は、アナログ回路とロジック回路の混成回路において、ロジック回路の静止電流の検査を高精度で行うことができ、環境温度や外部要因に対する耐性など厳しい品質が求められる用途のモータ制御用ＩＣ等に利用可能である。

本発明の実施の形態１に係る半導体装置の構成を示すブロック図 同上半導体装置の（ａ）外部電源の電圧と、（ｂ）内部電源回路の出力電圧と、（ｃ）不足電圧保護回路の出力電圧を示す図 同上半導体装置の（ａ）外部電源の電圧と、（ｂ）内部電源回路の出力電圧と、（ｃ）不足電圧保護回路の出力電圧を示す図 本発明の実施の形態２に係る半導体装置の構成を示すブロック図 本発明の実施の形態３に係る電動機の構成を示すブロック図 従来の半導体装置の構成を示すブロック図 従来の半導体装置の構成を示すブロック図

符号の説明

１ａ、１ｂ、１ｃ 半導体装置
２ 半導体チップ
３ａ、３ｂ 端子間配線
４ 内部電源回路
５ アナログ回路
６ ロジック回路
７ 不足電圧保護回路
８ 電源入力端子
９ 内部電源出力端子
１０ ロジック回路電源入力端子
１１ セレクタ切換入力端子
１２ クロック入力端子
１３、１４ ダイオード
１５、１７、６３、６７ キャパシタ
１６、６４ コイル
２１ 信号線
２２ リセットライン
２３ 制御ライン
２４ バイパスライン
２５、２６、２７、２８ 信号ライン
３１ 外部電源
３２ 外部回路
３３、３４ 電流計
４１ 信号生成部
４２ クロック生成部
４３ 切換信号生成部
４４ 回転速度指令部
４５ 回転位置検出部
４６ 異常状態検出部
５１ セレクタ回路
５２ 発振器
５３ 三角波発生回路
５４ ＰＷＭ信号発生回路
５５ ホール信号入力コンパレータ
５６ 諸保護回路
５７ レベルシフト部駆動回路
６１ 直流電圧生成部
６２ 交流電源
６５ 整流ダイオード
６６ 抵抗
７１ レベルシフト部
７２ レベルシフト回路
７３ Ｕ相レベルシフト回路
７４ Ｖ相レベルシフト回路
７５ Ｗ相レベルシフト回路
８１ パワーＭＯＳＦＥＴ部
８２、８４、８６ 第１ＭＯＳＦＥＴ
８３、８５、８７ 第２ＭＯＳＦＥＴ
９１ モータ部
９２ 過電流検出用抵抗
１００ 三相電動機

Claims (17)

1. 電源入力端子と、
   外部から前記電源入力端子に供給された電圧を所定の電圧に変換する内部電源回路と、
   前記内部電源回路の出力側に接続されたアナログ回路と、
   前記内部電源回路の出力側に接続された内部電源出力端子と、
   ロジック回路電源入力端子と、
   前記ロジック回路電源入力端子に接続されたロジック回路と、
   前記内部電源出力端子と前記ロジック回路電源入力端子とを接続する端子間配線とを備えた半導体装置。
2. 前記内部電源回路の出力側と前記ロジック回路の電源入力側とを接続し、かつ、ＥＳＤ保護回路が挿入接続された請求項１記載の半導体装置。
3. 前記ＥＳＤ保護回路は、互いに逆向きに並列にダイオードが配置された請求項２記載の半導体装置。
4. 前記端子間配線は、一方が接地されたキャパシタが接続されている請求項１または２記載の半導体装置。
5. 前記電源入力端子または前記内部電源回路の出力側の少なくとも一方の電圧が所定の電圧以下であれば、前記ロジック回路をリセットする不足電圧保護回路と、
   クロック信号を生成する発振器と、
   外部からクロック信号を入力するためのクロック入力端子と、
   前記発振器が生成したクロック信号と、前記クロック入力端子を介して入力されたクロック信号のどちらか一方を前記ロジック回路のクロック信号として選択するセレクタとを有する請求項１〜３のいずれか一項に記載の半導体装置。
6. 前記セレクタは、前記クロック入力端子を介して入力されたクロック信号が前記ロジック回路のクロック信号として用いられている状態である時に、前記発振器の動作を停止させる請求項４記載の半導体装置。
7. 前記内部電源出力端子と前記ロジック回路電源入力端子が共通の端子として形成されている請求項１、５および６のいずれか一項に記載の半導体装置。
8. 前記端子間配線には、フィルタが形成されている請求項１〜６のいずれか一項に記載の半導体装置。
9. 前記フィルタは、コイルまたは抵抗を有し、前記コイルまたは抵抗と前記ロジック回路電源入力端子との間に一方が接地されたキャパシタを有する請求項８記載の半導体装置。
10. 請求項１〜４のいずれか一項に記載の半導体装置の検査方法において、
    前記内部電源出力端子と前記ロジック回路電源入力端子とが前記端子間配線により接続されていない状態で、
    前記ロジック回路電源入力端子に前記半導体装置の外部から電圧を供給し、前記ロジック回路電源入力端子に流れ込む静止電流を計測することにより、良否を判断する半導体装置の検査方法。
11. 請求項５〜９のいずれか一項に記載の半導体装置の検査方法において、
    前記内部電源出力端子と前記ロジック回路電源入力端子とが前記端子間配線により接続されていない状態で、
    前記ロジック回路電源入力端子に前記半導体装置の外部から電圧を供給し、前記ロジック回路電源入力端子に流れ込む静止電流を計測することにより、良否を判断する半導体装置の検査方法。
12. 前記不足電圧保護回路により前記ロジック回路をリセットさせ、
    請求項１１記載の半導体装置の検査を行う半導体装置の検査方法。
13. 前記電源入力端子の電圧を前記所定電圧以下に設定することで、前記不足電圧保護回路により前記ロジック回路をリセットさせる請求項１２記載の半導体装置の検査方法。
14. 請求項５〜９のいずれか一項に記載の半導体装置の検査方法において、
    前記クロック入力端子を介して前記ロジック回路にクロック信号を入力して前記ロジック回路の各ゲートの論理状態設定し、前記ロジック回路電源入力端子に流れ込む静止電流を計測することにより、良否を判断する半導体装置の検査方法。
15. さらに、前記ロジック回路の各ゲートの論理状態変更し、前記ロジック回路電源入力端子に流れ込む静止電流を計測する請求項１４に記載の半導体装置の検査方法。
16. さらに、前記ロジック回路をリセットさせた状態で前記ロジック回路電源入力端子に流れ込む静止電流を計測する請求項１４または１５に記載の半導体装置の検査方法。
17. 前記ロジック回路の出力信号駆動能力を増大させるレベルシフト部駆動回路を有する請求項１〜９のいずれか一項に記載の半導体装置と、
    前記レベルシフト部駆動回路からの出力信号を高電圧信号に変換するレベルシフト部と、
    モータ部と、
    前記レベルシフト部からの出力信号により駆動され前記モータ部を駆動するパワーＭＯＳＦＥＴ部とを備え、
    前記半導体装置、前記レベルシフト部およびパワーＭＯＳＦＥＴ部は、同一基板上に形成されている電動機。

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