JP3129486B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3129486B2 JP3129486B2 JP03295747A JP29574791A JP3129486B2 JP 3129486 B2 JP3129486 B2 JP 3129486B2 JP 03295747 A JP03295747 A JP 03295747A JP 29574791 A JP29574791 A JP 29574791A JP 3129486 B2 JP3129486 B2 JP 3129486B2
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- Japan
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- layer
- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の改良に
関し、特に、寄生容量の低減を図ったものである。
関し、特に、寄生容量の低減を図ったものである。
【０００２】
【従来の技術】図３は従来の半導体装置の構成を示す断
面図、図４は図３に示す半導体装置の等価回路図であ
り、これは、入力端子ＤIN及び出力端子ＤOUT 間を、駆
動回路１と、コンデンサＣとを介して接続する回路を構
成している。即ち、電源ＶDDにバイアスされたＮ型の半
導体基板２上には、ＬＯＣＯＳ酸化膜３を介して第１の
ポリシリコン層４が形成されるとともに、その第１のポ
リシリコン層４上に、層間酸化膜５を介して、第２のポ
リシリコン層６が形成され、さらに、第２のポリシリコ
ン層６が、層間絶縁膜７及びパッシベーション膜８で覆
われていて、第１のポリシリコン層４と第２のポリシリ
コン層６との間で、コンデンサＣを構成している。
面図、図４は図３に示す半導体装置の等価回路図であ
り、これは、入力端子ＤIN及び出力端子ＤOUT 間を、駆
動回路１と、コンデンサＣとを介して接続する回路を構
成している。即ち、電源ＶDDにバイアスされたＮ型の半
導体基板２上には、ＬＯＣＯＳ酸化膜３を介して第１の
ポリシリコン層４が形成されるとともに、その第１のポ
リシリコン層４上に、層間酸化膜５を介して、第２のポ
リシリコン層６が形成され、さらに、第２のポリシリコ
ン層６が、層間絶縁膜７及びパッシベーション膜８で覆
われていて、第１のポリシリコン層４と第２のポリシリ
コン層６との間で、コンデンサＣを構成している。
【０００３】そして、第１のポリシリコン層４が、電源
ＶDDと接地との間を、ＭＯＳトランジスタ１ａ及びＭＯ
Ｓトランジスタと定電圧源より構成される電流源１ｂを
介して接続してなる駆動回路１の出力側であるＭＯＳト
ランジスタ１ａ及び電流源１ｂ間に導通するとともに、
ＭＯＳトランジスタ１ａのゲートが入力端子ＤINに導通
し、さらに、第２のポリシリコン層６が出力端子ＤOUT
に導通している。
ＶDDと接地との間を、ＭＯＳトランジスタ１ａ及びＭＯ
Ｓトランジスタと定電圧源より構成される電流源１ｂを
介して接続してなる駆動回路１の出力側であるＭＯＳト
ランジスタ１ａ及び電流源１ｂ間に導通するとともに、
ＭＯＳトランジスタ１ａのゲートが入力端子ＤINに導通
し、さらに、第２のポリシリコン層６が出力端子ＤOUT
に導通している。
【０００４】一方、ＬＯＣＯＳ酸化膜３の下側には、接
地側にバイアスされた低濃度のＰ型拡散層９が形成され
ている。なお、Ｐ型拡散層９の上部は、高濃度のＰ型拡
散層となっていて、この部分が、チャネルストッパ９ａ
を形成している。
地側にバイアスされた低濃度のＰ型拡散層９が形成され
ている。なお、Ｐ型拡散層９の上部は、高濃度のＰ型拡
散層となっていて、この部分が、チャネルストッパ９ａ
を形成している。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、第１のポリシリコン層４とＰ型拡散層
９との間のＬＯＣＯＳ酸化膜３に、寄生容量ＣP が形成
されてしまうため、回路の動作速度が遅くなるという問
題点がある。このような問題点に対して、従来は、例え
ばＬＯＣＯＳ酸化膜３を極力厚くすることにより、寄生
容量ＣP の容量を小さくして対処していたが、寄生容量
ＣP の影響は依然として残っており、回路の高速動作の
妨げとなっていた。
ような構成では、第１のポリシリコン層４とＰ型拡散層
９との間のＬＯＣＯＳ酸化膜３に、寄生容量ＣP が形成
されてしまうため、回路の動作速度が遅くなるという問
題点がある。このような問題点に対して、従来は、例え
ばＬＯＣＯＳ酸化膜３を極力厚くすることにより、寄生
容量ＣP の容量を小さくして対処していたが、寄生容量
ＣP の影響は依然として残っており、回路の高速動作の
妨げとなっていた。
【０００６】この発明は、このような従来の技術が有す
る未解決の課題に着目してなされたものであって、寄生
容量の影響を極力小さくすることができる半導体装置を
提供することを目的としている。
る未解決の課題に着目してなされたものであって、寄生
容量の影響を極力小さくすることができる半導体装置を
提供することを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、その上に導電層が積層され
た絶縁層の下地側の拡散層と、前記導電層を駆動する駆
動回路の入力側とを、前記駆動回路と同じ電圧利得を持
つ別の駆動回路を介して接続した。
に、本発明の半導体装置は、その上に導電層が積層され
た絶縁層の下地側の拡散層と、前記導電層を駆動する駆
動回路の入力側とを、前記駆動回路と同じ電圧利得を持
つ別の駆動回路を介して接続した。
【０００８】
【作用】導電層が駆動回路によって駆動されると、その
導電層が積層された絶縁層の下地側の拡散層も、導電層
を駆動する駆動回路と同じ電圧利得を持つ別の駆動回路
によって駆動されるため、その絶縁層の下地側の拡散層
と、導電層との電位差は、常に一定に保たれる。
導電層が積層された絶縁層の下地側の拡散層も、導電層
を駆動する駆動回路と同じ電圧利得を持つ別の駆動回路
によって駆動されるため、その絶縁層の下地側の拡散層
と、導電層との電位差は、常に一定に保たれる。
【０００９】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。図１及び図２は、本発明の一実施例を示す図で
あり、図１は半導体装置の断面図、図２は図１に示す半
導体装置の等価回路図である。なお、上記従来の技術で
説明した半導体装置と同等の構成には、同じ符号を付
し、その重複する説明は省略する。
明する。図１及び図２は、本発明の一実施例を示す図で
あり、図１は半導体装置の断面図、図２は図１に示す半
導体装置の等価回路図である。なお、上記従来の技術で
説明した半導体装置と同等の構成には、同じ符号を付
し、その重複する説明は省略する。
【００１０】即ち、本実施例では、ＬＯＣＯＳ酸化膜３
の下地側のＰ型拡散層９に、チャネルストッパ９ａより
もさらに高濃度の拡散層９ｂを形成するとともに、その
拡散層９ｂは、電源ＶDDと接地との間を、ＭＯＳトラン
ジスタ１０ａ及びＭＯＳトランジスタと定電圧源より構
成される電流源１０ｂを介して接続してなる駆動回路１
０の出力側であるＭＯＳトランジスタ１０ａ及び電流源
１０ｂ間に接続され、これにより、ＬＯＣＯＳ酸化膜３
の下地側のＰ型拡散層は、駆動回路１０の出力に接続さ
れることになる。この駆動回路１０の入力側であるＭＯ
Ｓトランジスタ１０ａのゲートは、入力端子ＤINに接続
されている。なお、拡散層９に高濃度の拡散層９ｂを形
成したのは、駆動回路１０の出力と拡散層９ａとの接続
を良好に行うためである。
の下地側のＰ型拡散層９に、チャネルストッパ９ａより
もさらに高濃度の拡散層９ｂを形成するとともに、その
拡散層９ｂは、電源ＶDDと接地との間を、ＭＯＳトラン
ジスタ１０ａ及びＭＯＳトランジスタと定電圧源より構
成される電流源１０ｂを介して接続してなる駆動回路１
０の出力側であるＭＯＳトランジスタ１０ａ及び電流源
１０ｂ間に接続され、これにより、ＬＯＣＯＳ酸化膜３
の下地側のＰ型拡散層は、駆動回路１０の出力に接続さ
れることになる。この駆動回路１０の入力側であるＭＯ
Ｓトランジスタ１０ａのゲートは、入力端子ＤINに接続
されている。なお、拡散層９に高濃度の拡散層９ｂを形
成したのは、駆動回路１０の出力と拡散層９ａとの接続
を良好に行うためである。
【００１１】そして、駆動回路１０は、駆動回路１と同
じ電圧利得を持つものとする。このような構成である
と、入力端子ＤINに信号が供給されると、駆動回路１に
よって第１のポリシリコン層４の電位が変動するととも
に、駆動回路１０によってＰ型拡散層９の電位が変動す
るが、駆動回路１及び１０が同じ電圧利得を持つ回路で
あり、且つ、それら駆動回路１及び１０は同じ入力端子
ＤINに接続されているから、第１のポリシリコン層４と
Ｐ型拡散層９との電位差は常に一定に保たれる。
じ電圧利得を持つものとする。このような構成である
と、入力端子ＤINに信号が供給されると、駆動回路１に
よって第１のポリシリコン層４の電位が変動するととも
に、駆動回路１０によってＰ型拡散層９の電位が変動す
るが、駆動回路１及び１０が同じ電圧利得を持つ回路で
あり、且つ、それら駆動回路１及び１０は同じ入力端子
ＤINに接続されているから、第１のポリシリコン層４と
Ｐ型拡散層９との電位差は常に一定に保たれる。
【００１２】このため、ＬＯＣＯＳ酸化膜３に存在して
いた寄生容量ＣP は消滅する。そして、本実施例の構成
では、Ｐ型拡散層９と半導体基板２との接合部に、新た
な寄生容量ＣP2が生じることになるが、この寄生容量Ｃ
P2は、駆動回路１０によって駆動され、駆動回路１の負
荷とはならないため、コンデンサＣを含む回路の高速化
が図られる。また、図４に示した従来の構成では、駆動
回路１の負荷は、Ｃ＋Ｃ P であるのに対し、本実施例の
構成では、駆動回路１及び駆動回路１０を合わせた負荷
は、Ｃ＋Ｃ P2 となるが、一般的に、Ｃ P ＞Ｃ P2 と設定す
ることが可能であるから、駆動回路回路全体としての消
費電流を低減する上でも有利な構成となっている。
いた寄生容量ＣP は消滅する。そして、本実施例の構成
では、Ｐ型拡散層９と半導体基板２との接合部に、新た
な寄生容量ＣP2が生じることになるが、この寄生容量Ｃ
P2は、駆動回路１０によって駆動され、駆動回路１の負
荷とはならないため、コンデンサＣを含む回路の高速化
が図られる。また、図４に示した従来の構成では、駆動
回路１の負荷は、Ｃ＋Ｃ P であるのに対し、本実施例の
構成では、駆動回路１及び駆動回路１０を合わせた負荷
は、Ｃ＋Ｃ P2 となるが、一般的に、Ｃ P ＞Ｃ P2 と設定す
ることが可能であるから、駆動回路回路全体としての消
費電流を低減する上でも有利な構成となっている。
【００１３】なお、本実施例では、第１のポリシリコン
層４及び第２のポリシリコン６を半導体基板２に対して
平行に配設して形成されたコンデンサＣを有する半導体
装置に本発明を適用した場合について説明したが、本発
明の適用対象はこれに限定されるものではなく、例え
ば、ポリシリコン層を抵抗器として用いている半導体装
置であってよい。
層４及び第２のポリシリコン６を半導体基板２に対して
平行に配設して形成されたコンデンサＣを有する半導体
装置に本発明を適用した場合について説明したが、本発
明の適用対象はこれに限定されるものではなく、例え
ば、ポリシリコン層を抵抗器として用いている半導体装
置であってよい。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
その上に導電層が積層された絶縁層の下地側の拡散層
と、導電層を駆動する駆動回路の入力側とを、その駆動
回路と同じ電圧利得を持つ別の駆動回路を介して接続し
たため、導電層と絶縁層の下地側の拡散層との間に存在
していた寄生容量の影響を防ぐことができ、しかも、絶
縁層の下地側の拡散層のさらに下側に生じる寄生容量の
影響を受けることもないから、半導体装置の高速化が図
られるし、消費電流を低減することに関しても有利な構
成であるという効果がある。
その上に導電層が積層された絶縁層の下地側の拡散層
と、導電層を駆動する駆動回路の入力側とを、その駆動
回路と同じ電圧利得を持つ別の駆動回路を介して接続し
たため、導電層と絶縁層の下地側の拡散層との間に存在
していた寄生容量の影響を防ぐことができ、しかも、絶
縁層の下地側の拡散層のさらに下側に生じる寄生容量の
影響を受けることもないから、半導体装置の高速化が図
られるし、消費電流を低減することに関しても有利な構
成であるという効果がある。
【図１】本発明の一実施例の構成を示す半導体装置の断
面図である。
面図である。
【図２】図１に示す半導体装置の等価回路図である。
【図３】従来の半導体装置の断面図である。
【図４】図３に示す半導体装置の等価回路図である。
１ 駆動回路 ２ 半導体基板 ３ ＬＯＣＯＳ酸化膜（絶縁膜） ４ 第１のポリシリコン層（導電層） ６ 第２のポリシリコン層 ９ Ｐ型拡散層 １０ 駆動回路 Ｃ コンデンサ ＣP ，ＣP2 寄生容量
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−37763（ＪＰ，Ａ) 特開 平４−73951（ＪＰ，Ａ) 特開 平４−142074（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/08 331 H01L 21/768 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】 その上に導電層が積層された絶縁層の下
地側の拡散層と、前記導電層を駆動する駆動回路の入力
側とを、前記駆動回路と同じ電圧利得を持つ別の駆動回
路を介して接続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03295747A JP3129486B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03295747A JP3129486B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136351A JPH05136351A (ja) | 1993-06-01 |
| JP3129486B2 true JP3129486B2 (ja) | 2001-01-29 |
Family
ID=17824641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03295747A Expired - Fee Related JP3129486B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3129486B2 (ja) |
-
1991
- 1991-11-12 JP JP03295747A patent/JP3129486B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136351A (ja) | 1993-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |