JP3129486B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3129486B2 JP3129486B2 JP03295747A JP29574791A JP3129486B2 JP 3129486 B2 JP3129486 B2 JP 3129486B2 JP 03295747 A JP03295747 A JP 03295747A JP 29574791 A JP29574791 A JP 29574791A JP 3129486 B2 JP3129486 B2 JP 3129486B2
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- layer
- semiconductor device
- diffusion layer
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】この発明は、半導体装置の改良に
関し、特に、寄生容量の低減を図ったものである。
関し、特に、寄生容量の低減を図ったものである。
【0002】
【従来の技術】図3は従来の半導体装置の構成を示す断
面図、図4は図3に示す半導体装置の等価回路図であ
り、これは、入力端子DIN及び出力端子DOUT 間を、駆
動回路1と、コンデンサCとを介して接続する回路を構
成している。即ち、電源VDDにバイアスされたN型の半
導体基板2上には、LOCOS酸化膜3を介して第1の
ポリシリコン層4が形成されるとともに、その第1のポ
リシリコン層4上に、層間酸化膜5を介して、第2のポ
リシリコン層6が形成され、さらに、第2のポリシリコ
ン層6が、層間絶縁膜7及びパッシベーション膜8で覆
われていて、第1のポリシリコン層4と第2のポリシリ
コン層6との間で、コンデンサCを構成している。
面図、図4は図3に示す半導体装置の等価回路図であ
り、これは、入力端子DIN及び出力端子DOUT 間を、駆
動回路1と、コンデンサCとを介して接続する回路を構
成している。即ち、電源VDDにバイアスされたN型の半
導体基板2上には、LOCOS酸化膜3を介して第1の
ポリシリコン層4が形成されるとともに、その第1のポ
リシリコン層4上に、層間酸化膜5を介して、第2のポ
リシリコン層6が形成され、さらに、第2のポリシリコ
ン層6が、層間絶縁膜7及びパッシベーション膜8で覆
われていて、第1のポリシリコン層4と第2のポリシリ
コン層6との間で、コンデンサCを構成している。
【0003】そして、第1のポリシリコン層4が、電源
VDDと接地との間を、MOSトランジスタ1a及びMO
Sトランジスタと定電圧源より構成される電流源1bを
介して接続してなる駆動回路1の出力側であるMOSト
ランジスタ1a及び電流源1b間に導通するとともに、
MOSトランジスタ1aのゲートが入力端子DINに導通
し、さらに、第2のポリシリコン層6が出力端子DOUT
に導通している。
VDDと接地との間を、MOSトランジスタ1a及びMO
Sトランジスタと定電圧源より構成される電流源1bを
介して接続してなる駆動回路1の出力側であるMOSト
ランジスタ1a及び電流源1b間に導通するとともに、
MOSトランジスタ1aのゲートが入力端子DINに導通
し、さらに、第2のポリシリコン層6が出力端子DOUT
に導通している。
【0004】一方、LOCOS酸化膜3の下側には、接
地側にバイアスされた低濃度のP型拡散層9が形成され
ている。なお、P型拡散層9の上部は、高濃度のP型拡
散層となっていて、この部分が、チャネルストッパ9a
を形成している。
地側にバイアスされた低濃度のP型拡散層9が形成され
ている。なお、P型拡散層9の上部は、高濃度のP型拡
散層となっていて、この部分が、チャネルストッパ9a
を形成している。
【0005】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、第1のポリシリコン層4とP型拡散層
9との間のLOCOS酸化膜3に、寄生容量CP が形成
されてしまうため、回路の動作速度が遅くなるという問
題点がある。このような問題点に対して、従来は、例え
ばLOCOS酸化膜3を極力厚くすることにより、寄生
容量CP の容量を小さくして対処していたが、寄生容量
CP の影響は依然として残っており、回路の高速動作の
妨げとなっていた。
ような構成では、第1のポリシリコン層4とP型拡散層
9との間のLOCOS酸化膜3に、寄生容量CP が形成
されてしまうため、回路の動作速度が遅くなるという問
題点がある。このような問題点に対して、従来は、例え
ばLOCOS酸化膜3を極力厚くすることにより、寄生
容量CP の容量を小さくして対処していたが、寄生容量
CP の影響は依然として残っており、回路の高速動作の
妨げとなっていた。
【0006】この発明は、このような従来の技術が有す
る未解決の課題に着目してなされたものであって、寄生
容量の影響を極力小さくすることができる半導体装置を
提供することを目的としている。
る未解決の課題に着目してなされたものであって、寄生
容量の影響を極力小さくすることができる半導体装置を
提供することを目的としている。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、その上に導電層が積層され
た絶縁層の下地側の拡散層と、前記導電層を駆動する駆
動回路の入力側とを、前記駆動回路と同じ電圧利得を持
つ別の駆動回路を介して接続した。
に、本発明の半導体装置は、その上に導電層が積層され
た絶縁層の下地側の拡散層と、前記導電層を駆動する駆
動回路の入力側とを、前記駆動回路と同じ電圧利得を持
つ別の駆動回路を介して接続した。
【0008】
【作用】導電層が駆動回路によって駆動されると、その
導電層が積層された絶縁層の下地側の拡散層も、導電層
を駆動する駆動回路と同じ電圧利得を持つ別の駆動回路
によって駆動されるため、その絶縁層の下地側の拡散層
と、導電層との電位差は、常に一定に保たれる。
導電層が積層された絶縁層の下地側の拡散層も、導電層
を駆動する駆動回路と同じ電圧利得を持つ別の駆動回路
によって駆動されるため、その絶縁層の下地側の拡散層
と、導電層との電位差は、常に一定に保たれる。
【0009】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。図1及び図2は、本発明の一実施例を示す図で
あり、図1は半導体装置の断面図、図2は図1に示す半
導体装置の等価回路図である。なお、上記従来の技術で
説明した半導体装置と同等の構成には、同じ符号を付
し、その重複する説明は省略する。
明する。図1及び図2は、本発明の一実施例を示す図で
あり、図1は半導体装置の断面図、図2は図1に示す半
導体装置の等価回路図である。なお、上記従来の技術で
説明した半導体装置と同等の構成には、同じ符号を付
し、その重複する説明は省略する。
【0010】即ち、本実施例では、LOCOS酸化膜3
の下地側のP型拡散層9に、チャネルストッパ9aより
もさらに高濃度の拡散層9bを形成するとともに、その
拡散層9bは、電源VDDと接地との間を、MOSトラン
ジスタ10a及びMOSトランジスタと定電圧源より構
成される電流源10bを介して接続してなる駆動回路1
0の出力側であるMOSトランジスタ10a及び電流源
10b間に接続され、これにより、LOCOS酸化膜3
の下地側のP型拡散層は、駆動回路10の出力に接続さ
れることになる。この駆動回路10の入力側であるMO
Sトランジスタ10aのゲートは、入力端子DINに接続
されている。なお、拡散層9に高濃度の拡散層9bを形
成したのは、駆動回路10の出力と拡散層9aとの接続
を良好に行うためである。
の下地側のP型拡散層9に、チャネルストッパ9aより
もさらに高濃度の拡散層9bを形成するとともに、その
拡散層9bは、電源VDDと接地との間を、MOSトラン
ジスタ10a及びMOSトランジスタと定電圧源より構
成される電流源10bを介して接続してなる駆動回路1
0の出力側であるMOSトランジスタ10a及び電流源
10b間に接続され、これにより、LOCOS酸化膜3
の下地側のP型拡散層は、駆動回路10の出力に接続さ
れることになる。この駆動回路10の入力側であるMO
Sトランジスタ10aのゲートは、入力端子DINに接続
されている。なお、拡散層9に高濃度の拡散層9bを形
成したのは、駆動回路10の出力と拡散層9aとの接続
を良好に行うためである。
【0011】そして、駆動回路10は、駆動回路1と同
じ電圧利得を持つものとする。このような構成である
と、入力端子DINに信号が供給されると、駆動回路1に
よって第1のポリシリコン層4の電位が変動するととも
に、駆動回路10によってP型拡散層9の電位が変動す
るが、駆動回路1及び10が同じ電圧利得を持つ回路で
あり、且つ、それら駆動回路1及び10は同じ入力端子
DINに接続されているから、第1のポリシリコン層4と
P型拡散層9との電位差は常に一定に保たれる。
じ電圧利得を持つものとする。このような構成である
と、入力端子DINに信号が供給されると、駆動回路1に
よって第1のポリシリコン層4の電位が変動するととも
に、駆動回路10によってP型拡散層9の電位が変動す
るが、駆動回路1及び10が同じ電圧利得を持つ回路で
あり、且つ、それら駆動回路1及び10は同じ入力端子
DINに接続されているから、第1のポリシリコン層4と
P型拡散層9との電位差は常に一定に保たれる。
【0012】このため、LOCOS酸化膜3に存在して
いた寄生容量CP は消滅する。そして、本実施例の構成
では、P型拡散層9と半導体基板2との接合部に、新た
な寄生容量CP2が生じることになるが、この寄生容量C
P2は、駆動回路10によって駆動され、駆動回路1の負
荷とはならないため、コンデンサCを含む回路の高速化
が図られる。また、図4に示した従来の構成では、駆動
回路1の負荷は、C+C P であるのに対し、本実施例の
構成では、駆動回路1及び駆動回路10を合わせた負荷
は、C+C P2 となるが、一般的に、C P >C P2 と設定す
ることが可能であるから、駆動回路回路全体としての消
費電流を低減する上でも有利な構成となっている。
いた寄生容量CP は消滅する。そして、本実施例の構成
では、P型拡散層9と半導体基板2との接合部に、新た
な寄生容量CP2が生じることになるが、この寄生容量C
P2は、駆動回路10によって駆動され、駆動回路1の負
荷とはならないため、コンデンサCを含む回路の高速化
が図られる。また、図4に示した従来の構成では、駆動
回路1の負荷は、C+C P であるのに対し、本実施例の
構成では、駆動回路1及び駆動回路10を合わせた負荷
は、C+C P2 となるが、一般的に、C P >C P2 と設定す
ることが可能であるから、駆動回路回路全体としての消
費電流を低減する上でも有利な構成となっている。
【0013】なお、本実施例では、第1のポリシリコン
層4及び第2のポリシリコン6を半導体基板2に対して
平行に配設して形成されたコンデンサCを有する半導体
装置に本発明を適用した場合について説明したが、本発
明の適用対象はこれに限定されるものではなく、例え
ば、ポリシリコン層を抵抗器として用いている半導体装
置であってよい。
層4及び第2のポリシリコン6を半導体基板2に対して
平行に配設して形成されたコンデンサCを有する半導体
装置に本発明を適用した場合について説明したが、本発
明の適用対象はこれに限定されるものではなく、例え
ば、ポリシリコン層を抵抗器として用いている半導体装
置であってよい。
【0014】
【発明の効果】以上説明したように、本発明によれば、
その上に導電層が積層された絶縁層の下地側の拡散層
と、導電層を駆動する駆動回路の入力側とを、その駆動
回路と同じ電圧利得を持つ別の駆動回路を介して接続し
たため、導電層と絶縁層の下地側の拡散層との間に存在
していた寄生容量の影響を防ぐことができ、しかも、絶
縁層の下地側の拡散層のさらに下側に生じる寄生容量の
影響を受けることもないから、半導体装置の高速化が図
られるし、消費電流を低減することに関しても有利な構
成であるという効果がある。
その上に導電層が積層された絶縁層の下地側の拡散層
と、導電層を駆動する駆動回路の入力側とを、その駆動
回路と同じ電圧利得を持つ別の駆動回路を介して接続し
たため、導電層と絶縁層の下地側の拡散層との間に存在
していた寄生容量の影響を防ぐことができ、しかも、絶
縁層の下地側の拡散層のさらに下側に生じる寄生容量の
影響を受けることもないから、半導体装置の高速化が図
られるし、消費電流を低減することに関しても有利な構
成であるという効果がある。
【図1】本発明の一実施例の構成を示す半導体装置の断
面図である。
面図である。
【図2】図1に示す半導体装置の等価回路図である。
【図3】従来の半導体装置の断面図である。
【図4】図3に示す半導体装置の等価回路図である。
1 駆動回路 2 半導体基板 3 LOCOS酸化膜(絶縁膜) 4 第1のポリシリコン層(導電層) 6 第2のポリシリコン層 9 P型拡散層 10 駆動回路 C コンデンサ CP ,CP2 寄生容量
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−37763(JP,A) 特開 平4−73951(JP,A) 特開 平4−142074(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/08 331 H01L 21/768 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項1】 その上に導電層が積層された絶縁層の下
地側の拡散層と、前記導電層を駆動する駆動回路の入力
側とを、前記駆動回路と同じ電圧利得を持つ別の駆動回
路を介して接続したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03295747A JP3129486B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03295747A JP3129486B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05136351A JPH05136351A (ja) | 1993-06-01 |
JP3129486B2 true JP3129486B2 (ja) | 2001-01-29 |
Family
ID=17824641
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03295747A Expired - Fee Related JP3129486B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3129486B2 (ja) |
-
1991
- 1991-11-12 JP JP03295747A patent/JP3129486B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05136351A (ja) | 1993-06-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |