JPS58196034A - 表示装置用駆動回路基板 - Google Patents
表示装置用駆動回路基板Info
- Publication number
- JPS58196034A JPS58196034A JP7853582A JP7853582A JPS58196034A JP S58196034 A JPS58196034 A JP S58196034A JP 7853582 A JP7853582 A JP 7853582A JP 7853582 A JP7853582 A JP 7853582A JP S58196034 A JPS58196034 A JP S58196034A
- Authority
- JP
- Japan
- Prior art keywords
- line
- aluminum film
- polycrystalline silicon
- address
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
Landscapes
- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はアクティブマ）９ラス形表示装置に用いる、ス
イッチ／キャパシタアレイを集積形成してなる駆動回路
基板に関する。
イッチ／キャパシタアレイを集積形成してなる駆動回路
基板に関する。
最近、液晶、低速電子線励起螢光体、エレクトロクｇミ
ック物質等を用いたアクティブマトリクス形表示装置の
開発が進められており、スイツ？／キャパＶタアレイが
しばしば用いられている。
ック物質等を用いたアクティブマトリクス形表示装置の
開発が進められており、スイツ？／キャパＶタアレイが
しばしば用いられている。
第１図はスイッチ／キャパシタアレイの構成例を説明す
るための等価回路図で、１はスイッチとしてのＭＯ８形
ＦＩＳＴ、 ２はキャバＶりとしてのＭＯ８形容量、３
は画素を定義する表示電極で、ＭＯａ形ＦＩＴのソース
またはドレインおよびキャパＶりの一端と電気的に接続
されている。ＭＯａ形ＦＩＴのゲートは行毎に共通接続
されてアドレスラインＹ１＊Ｙ＊・・・Ｙｎが設けられ
、ドレインまたはソースは列毎に共通接続されてデータ
ラインＸ １ ｓ Ｘ ＊・・・Ｘｍが設けられる。前
記ＭＯｇ形ＦＩＴ ｒ 、容量２、アドレスおよびデー
タラインは例えば半導体基板上に作成され、さらに例え
ば層間絶縁膜を介してその上に表示電極３が形成される
。
るための等価回路図で、１はスイッチとしてのＭＯ８形
ＦＩＳＴ、 ２はキャバＶりとしてのＭＯ８形容量、３
は画素を定義する表示電極で、ＭＯａ形ＦＩＴのソース
またはドレインおよびキャパＶりの一端と電気的に接続
されている。ＭＯａ形ＦＩＴのゲートは行毎に共通接続
されてアドレスラインＹ１＊Ｙ＊・・・Ｙｎが設けられ
、ドレインまたはソースは列毎に共通接続されてデータ
ラインＸ １ ｓ Ｘ ＊・・・Ｘｍが設けられる。前
記ＭＯｇ形ＦＩＴ ｒ 、容量２、アドレスおよびデー
タラインは例えば半導体基板上に作成され、さらに例え
ば層間絶縁膜を介してその上に表示電極３が形成される
。
上記スイッチ／キャパシタアレイは例えばシリコン基板
：上にシリコンゲートＭＯ８ＩＣプロセスを用いて形成
することができる。この場合、例えば、ＦＢＴＪのゲー
トが接続されるアドレスラインＹ１ ｅ Ｙｌ ｍ・・
・、Ｙｍは多結晶シリコン膜で配線され、ＦＢＴＪのド
レインが接続されるデータライン、Ｘ、、Ｘ、、・・・
、Ｘｓｎはアルミニラ、ム膜で配線される。多結晶シリ
コン配線層とアルミ配線層との間には通常８４０１等に
よる層間絶縁層が形成されており、交差配線が実現され
る。
：上にシリコンゲートＭＯ８ＩＣプロセスを用いて形成
することができる。この場合、例えば、ＦＢＴＪのゲー
トが接続されるアドレスラインＹ１ ｅ Ｙｌ ｍ・・
・、Ｙｍは多結晶シリコン膜で配線され、ＦＢＴＪのド
レインが接続されるデータライン、Ｘ、、Ｘ、、・・・
、Ｘｓｎはアルミニラ、ム膜で配線される。多結晶シリ
コン配線層とアルミ配線層との間には通常８４０１等に
よる層間絶縁層が形成されており、交差配線が実現され
る。
しかしながら表示装置の大形化または高密度化に伴ない
アドレスラインが長くなるかまたは細くなる場合には、
多結晶シリコンの抵抗が問題となり、アドレスパルス波
形の変形等により表示動作に支障をきたす。また、この
ような場合には断線の確率も高くなり、表示欠陥を生む
ことになる。
アドレスラインが長くなるかまたは細くなる場合には、
多結晶シリコンの抵抗が問題となり、アドレスパルス波
形の変形等により表示動作に支障をきたす。また、この
ような場合には断線の確率も高くなり、表示欠陥を生む
ことになる。
本発明は上記欠点を除去し、アドレスラインの低抵抗化
と断線確率の低下を図った表示装置用駆動回路基板を提
供することを目的とする。
と断線確率の低下を図った表示装置用駆動回路基板を提
供することを目的とする。
本発明はシリコン基板上にｖ９コンゲートＭＯ８ＩＣプ
ロセスにより形成されるスイッチ／キャパシタアレイに
おいて、データラインをアルミニウム膜で、アドレスラ
インを多結晶シリコン膜でそれぞれ形成すると共に、ア
ドレスラインのデータラインと交差する部分およびその
近傍を除く部分についてはさらにアルミニウム膜により
二重配線を施したことを特徴とする。
ロセスにより形成されるスイッチ／キャパシタアレイに
おいて、データラインをアルミニウム膜で、アドレスラ
インを多結晶シリコン膜でそれぞれ形成すると共に、ア
ドレスラインのデータラインと交差する部分およびその
近傍を除く部分についてはさらにアルミニウム膜により
二重配線を施したことを特徴とする。
本発明によれば、アドレスラインが長くまたは細くなっ
た場合でもその抵抗を下げることが可能となり、アドレ
スパルスの波形が供給端と他端とで興なるようなことも
なくなる結果、表示装置の大面積化による表示特性の劣
化がなくなる。また、一部二重配線の効果としてアドレ
スラインの断線確率は小さくなる。
た場合でもその抵抗を下げることが可能となり、アドレ
スパルスの波形が供給端と他端とで興なるようなことも
なくなる結果、表示装置の大面積化による表示特性の劣
化がなくなる。また、一部二重配線の効果としてアドレ
スラインの断線確率は小さくなる。
第２図は本発明の一実施例の要部を説明するだめの断面
図で、任意のアドレスラインに沿ってアレイを切断した
場合を示す、、４はシリコン基板、５はフィールド酸化
膜、６はアドレスラインとしての多結晶シリコン配線、
１は層間絶縁膜で例え゛ば８１０１．Ｊｌはアルミニウ
ム膜によるアドレスライン６の二重配線部分、９はデー
タラインとしてのアルミニウム配線、１０は層間絶縁膜
で、この上に第１図の表示電極３が形成される。
図で、任意のアドレスラインに沿ってアレイを切断した
場合を示す、、４はシリコン基板、５はフィールド酸化
膜、６はアドレスラインとしての多結晶シリコン配線、
１は層間絶縁膜で例え゛ば８１０１．Ｊｌはアルミニウ
ム膜によるアドレスライン６の二重配線部分、９はデー
タラインとしてのアルミニウム配線、１０は層間絶縁膜
で、この上に第１図の表示電極３が形成される。
図かられかるように、多結晶シリコンによるアドレスラ
イン６はデータライン９との交差部およびその近傍を除
く部分についてはアルミニウム配線 の二重配線を行なうために層間絶縁膜１にあけられたコ
ンタクトホールである。なお、二重配線のためのアルミ
ニウム膜８は、データライン９のアルミニウム膜配線−
□成時に同時に形成できることはいうまでもない。また
図では省略したがＪシリコン基板４には、周知のシリコ
ンゲートＭＯ８プロセスによってスイッチとしてのＭＯ
８ＦＩａＴおよびキャパシタとしてのＭＯＳ 形容量が
配列形成される。
イン６はデータライン９との交差部およびその近傍を除
く部分についてはアルミニウム配線 の二重配線を行なうために層間絶縁膜１にあけられたコ
ンタクトホールである。なお、二重配線のためのアルミ
ニウム膜８は、データライン９のアルミニウム膜配線−
□成時に同時に形成できることはいうまでもない。また
図では省略したがＪシリコン基板４には、周知のシリコ
ンゲートＭＯ８プロセスによってスイッチとしてのＭＯ
８ＦＩａＴおよびキャパシタとしてのＭＯＳ 形容量が
配列形成される。
こうしてスイッチ／キャパシタアレイが集積形成された
シリコン基板を一方の基板とし、対向電極基板との間に
液晶層を挾持すれば、アクティブマトリクス形液晶表示
装置が構成されることになる。
シリコン基板を一方の基板とし、対向電極基板との間に
液晶層を挾持すれば、アクティブマトリクス形液晶表示
装置が構成されることになる。
この実施例によれば、アドレスラインが長くまたは細く
なった場合でもその抵抗を十分低く保ったことができ、
大面積の表示装置の表示特性を優れたものとすることが
できる。また二重配線によって断線確率が低下すること
から、表示装置の信頼性向上、歩留り向上が図られる。
なった場合でもその抵抗を十分低く保ったことができ、
大面積の表示装置の表示特性を優れたものとすることが
できる。また二重配線によって断線確率が低下すること
から、表示装置の信頼性向上、歩留り向上が図られる。
第１図はスイッチ／キャパシタアレイの構成例を説明す
るための等価回路図、第２図は本発明の詳細な説明する
ため断面図である。 ン、、、ＭＯ８ＦｌｉＴ、ｊ・・・ＭＯＳ 形容量、３
・・・表示電極、Ｘ ｌ、 Ｘ、 、・・・、Ｘｍ・・
・データライン、Ｙｌ。 Ｙｌ、・・・、Ｙｎ・・・アドレスライン、４・・・シ
リコン基板、６・・・アドレスラインと１７ての多結晶
シリコン配線、８・・・二重配線用のアルミニウム配線
、９・・・データラインとしてのアルミニウム配線。
るための等価回路図、第２図は本発明の詳細な説明する
ため断面図である。 ン、、、ＭＯ８ＦｌｉＴ、ｊ・・・ＭＯＳ 形容量、３
・・・表示電極、Ｘ ｌ、 Ｘ、 、・・・、Ｘｍ・・
・データライン、Ｙｌ。 Ｙｌ、・・・、Ｙｎ・・・アドレスライン、４・・・シ
リコン基板、６・・・アドレスラインと１７ての多結晶
シリコン配線、８・・・二重配線用のアルミニウム配線
、９・・・データラインとしてのアルミニウム配線。
Claims (1)
- 互に交差配列された夫々複数のアドレスライＭＯ８プロ
セスにより集ＳＵＳ成してなる表示装置用駆動回路基板
において、前記データラインはアルミニウム膜、アドレ
スラインは多結晶シリコン膜によりそれぞれ形成すると
共に、前記アドレスラインのデータラインとの交差部お
よびその近傍を除く部分についてはさらにアルミ二りム
膜により二重配線としたことを特徴とする表示装置用駆
動回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7853582A JPS58196034A (ja) | 1982-05-11 | 1982-05-11 | 表示装置用駆動回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7853582A JPS58196034A (ja) | 1982-05-11 | 1982-05-11 | 表示装置用駆動回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58196034A true JPS58196034A (ja) | 1983-11-15 |
Family
ID=13664599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7853582A Pending JPS58196034A (ja) | 1982-05-11 | 1982-05-11 | 表示装置用駆動回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146050A (ja) * | 1984-08-10 | 1986-03-06 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
-
1982
- 1982-05-11 JP JP7853582A patent/JPS58196034A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146050A (ja) * | 1984-08-10 | 1986-03-06 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH0576783B2 (ja) * | 1984-08-10 | 1993-10-25 | Nippon Electric Ic Microcomput |
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