JPH065847A - 半導体パワーモジュール - Google Patents

半導体パワーモジュール

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JPH065847A JP4157988A JP15798892A JPH065847A JP H065847 A JPH065847 A JP H065847A JP 4157988 A JP4157988 A JP 4157988A JP 15798892 A JP15798892 A JP 15798892A JP H065847 A JPH065847 A JP H065847A
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征一 大島
Noritaka Itani
典孝 為谷
Atsushi Yamagata
淳 山形
Takeshi Takanashi
健 高梨
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 電気的雑音による誤動作を防止しつつ大電力
を制御する。 【構成】 制御回路を展開する４層構造の回路基板にお
いて、第１層の配線パターン１３３ａは、電源電位を共
通にする回路部分毎に、４個のエリアＡ１〜Ａ３、Ａ８
分割されている。エリアＡ１〜Ａ３に属する配線パター
ンの各１は、各エリアに属する回路の負の電源電位に接
続された配線パターンＰＥａ１〜ＰＥａ３によって、そ
の周囲の少なくとも一部を囲まれている。また、能動的
な半導体素子への入力信号を伝達する配線パターンＰａ
２が、同様に配線パターンＰＥａ４によって、その周囲
の一部を囲まれている。 【効果】 制御回路の配線パターン、特に半導体素子の
入力信号を伝達する配線パターンへの電気的雑音の侵入
が低減される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体パワーモジュ
ールの電気的雑音への耐性の改良に関するものである。
【０００２】
【従来の技術】半導体パワーモジュールは、電力制御用
の半導体素子を備える主回路と、当該回路との間で信号
を交換することにより当該回路の動作を制御する半導体
素子を備える制御回路とを、１個の装置に組み込んだも
のである。この半導体パワーモジュールは、モータ等の
動作を制御するインバータ等に主として応用されてい
る。半導体パワーモジュールにおいては、その電力損失
の低減、並びにモータなどの電力制御対象の高速応答性
及びその動作精度の向上等のために、電力を反復的に遮
断および接続する周波数の高いものが要求されている。
更に、産業用の大型モータ等の駆動に使用できる、より
大きな電力を制御し得る半導体パワーモジュールが求め
られている。これらの要求に応えるものとして、電力制
御半導体素子として高速動作の可能な絶縁ゲート型バイ
ポーラトランジスタ（以下、ＩＧＢＴと称する）を用い
て、電圧値２２０Ｖ、電流値３０Ａ程度の電力を１０kH
z 程度の高い周波数で制御し得る、半導体パワーモジュ
ールが近年開発されている。
【０００３】
【発明が解決しようとする課題】半導体パワーモジュー
ルにおいては、更に高い周波数で、かつ更に大きい電力
を制御し得る装置が要求されている。しかしながら、こ
れらの要求に応えて、例えば電圧値４４０Ｖ、電流値３
０Ａ〜６００Ａの範囲の大電力を、１０kHz 〜２０kHz
の高い周波数で制御し得る半導体パワーモジュールを構
成するには、以下のような問題点を解決することが不可
欠である。
【０００４】動作周波数が高く、かつ遮断、接続する電
流値が高いと、これらに比例して回路に発生する電気的
雑音が大きくなる。その結果、制御回路を構成する半導
体素子などにおいて、電気的雑音に起因する誤動作が生
じる。このため、従来の装置の構成を基礎として、動作
速度が高く電流容量の高い電力制御用半導体素子を使用
し、回路基板の配線の電流容量を高くする等の単なる設
計変更を行うだけでは、電気的雑音による回路の誤動作
が避けられず、上述の大電力かつ高周波数の半導体パワ
ーモジュールを構成することはできない。
【０００５】また、例えば出力電圧値が２２０Ｖで、出
力電流値３０Ａ以下である比較的低出力電力の半導体パ
ワーモジュールにおいても、電気的雑音による誤動作を
防止しつつ、しかもより小型の装置を実現することが求
められている。
【０００６】この発明は、上述の問題点を解消するため
に行われたものであり、電気的雑音による回路の誤動作
がなく、高周波数で大電力を制御し得て、しかも小型の
半導体パワーモジュールを提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１に記載の半導体
パワーモジュールは、（ａ）電力を制御する電力制御半
導体素子を有する主回路と、（ｂ）当該主回路を制御す
る制御回路と、を備え、前記制御回路が、（ｂ−１）回
路基板であって、当該回路基板の主面に平行で互いに異
なる第１及び第２の面の中に形成される第１層配線パタ
ーンと第２層配線パターンを有する、少なくとも２層構
造の回路基板、を備え、前記回路基板が、（ｂ−１−
１）前記制御回路へ外部より入力される入力信号を伝達
する第１の前記第１層配線パターンと、（ｂ−１−２）
前記第１の第１層配線パターンを挟む形で形成され、前
記制御回路の正及び負の電源電位をそれぞれ保持する、
第２及び第３の前記第１層配線パターンと、（ｂ−１−
３）前記第２又は第３の第１層配線パターンのいずれか
に電気的に接続され、前記第１ないし第３の第１層配線
パターンと、当該第１ないし第３の配線パターン同士の
隙間と、が占める前記第１の面内の領域に直面して、前
記第２の面内に形成され、当該領域と略同一の広がりを
有する、前記第２層配線パターンと、を備えるものであ
る。
【０００８】請求項２に記載の半導体パワーモジュール
は、（ａ）電力を制御する電力制御半導体素子を有する
主回路と、（ｂ）当該主回路を制御する制御回路と、を
備え、前記主回路が、（ａ−１）前記制御回路に接続す
る配線パターンを形成する回路基板であって、当該回路
基板の主面に平行で互いに異なる第１及び第２の面の中
に形成される第１層配線パターンと第２層配線パターン
を有する、少なくとも２層構造の回路基板、を備え、前
記回路基板が（ａ−１−１）前記主回路から前記制御回
路へ送信される信号を伝達する第１の前記第１層配線パ
ターンと、（ａ−１−２）前記制御回路から前記主回路
へ送信される信号を伝達する第２の前記第１層配線パタ
ーンと、（ａ−１−３）前記制御回路の電源電位の１で
あって前記主回路へも接続される電位、を保持する第３
の前記第１層配線パターンと、（ａ−１−４）前記第３
の第１層配線パターンに電気的に接続され、前記第１な
いし第３の第１層配線パターンと、当該第１ないし第３
の配線パターン同士の隙間と、が占める前記第１の面内
の領域に直面して、前記第２の面内に形成され、当該領
域を略包含する広がりを有する、第２層配線パターン
と、を備えるものである。
【０００９】請求項３に記載の半導体パワーモジュール
は、（ａ）電力を制御する電力制御半導体素子を有する
主回路と、（ｂ）当該主回路を制御する制御回路と、を
備え、前記制御回路が、（ｂ−１）配線パターンを有す
る回路基板、を備え、前記回路基板（ｂ−１）が、（ｂ
−１−１）前記制御回路の電源電位の１を保持する第１
の前記配線パターンであって、当該第１の配線パターン
を除く前記配線パターンの周囲の少なくとも一部を囲む
ように形成される、第１の配線パターン、を備えるもの
である。
【００１０】請求項４に記載の半導体パワーモジュール
は、（ａ）電力を制御する電力制御半導体素子を有する
主回路と、（ｂ）当該主回路を制御する制御回路と、を
備え、前記制御回路が、（ｂ−１）配線パターンを有す
る回路基板と、（ｂ−２）前記回路基板に配置され、入
力信号に応答して前記電力制御半導体素子へ制御信号を
送出する半導体素子と、を備え、前記回路基板が、（ｂ
−１−１）前記制御回路の電源電位の１を保持する第１
の前記配線パターンであって、前記入力信号を伝達する
第２の前記配線パターンの周囲の少なくとも一部を囲む
ように形成される、第１の配線パターン、を備えるもの
である。
【００１１】請求項５に記載の半導体パワーモジュール
は、（ａ）電力を制御する電力制御半導体素子を有する
主回路と、（ｂ）当該主回路を制御する制御回路と、そ
備え、前記主回路が、（ａ−１）第１の回路基板、を備
え、前記制御回路が、（ｂ−１）前記第１の回路基板に
対向して配置される第２の回路基板であって、当該回路
基板の主面に平行で互いに異なり、前記第１の回路基板
に遠い順に第１ないし第４の面の中に形成される、第１
層ないし第４層配線パターンを有する、少なくとも４層
構造の第２の回路基板と、（ｂ−２）前記第２の回路基
板に配置され、入力信号に応答して前記電力制御半導体
素子へ制御信号を送出する半導体素子と、を備え、前記
第２の回路基板が、（ｂ−１−１）前記第１層配線パタ
ーンを略覆うように前記第２の面に形成され、前記制御
回路の電源電位の１を保持する前記第２層配線パターン
と、（ｂ−１−２）前記第２層配線パターンが覆う領域
と略同一の領域を覆うように前記第４の面に形成され、
前記制御回路の電源電位の１を保持する前記第４層配線
パターンと、（ｂ−１−３）前記第３の面において、前
記第４層配線パターンで覆われる領域の中に形成され、
前記入力信号を伝達する前記第３層配線パターンと、を
備えるものである。
【００１２】請求項６に記載の半導体パワーモジュール
は、（ａ）複数相の電力を制御する主回路と、（ｂ）当
該主回路を制御する制御回路と、を備え、前記主回路
が、（ａ−１）第１の回路基板と、（ａ−２）前記第１
の回路基板に配置され、前記複数相の各１相毎に１対ず
つ設けられる、電力制御半導体素子と、を備え、前記制
御回路が、（ｂ−１）前記第１の回路基板に実質的に対
向して設置される第２の回路基板と、（ｂ−２）半導体
素子であって、共通の電源電位の１を有する当該半導体
素子のグループが、当該グループに属する前記半導体素
子が、制御信号を送信しかつ電源電位の１を共通にする
前記電力制御半導体素子のグループの前記第１の回路基
板における位置に略対向して前記第２の回路基板に配置
される、半導体素子と、を備えるものである。
【００１３】請求項７に記載の半導体パワーモジュール
は、（ａ）電力を制御する電力制御半導体素子を有する
主回路と、（ｂ）当該主回路を制御する制御回路と、
（ｃ）前記主回路と前記制御回路を収納するケースと、
を備え、前記主回路が、（ａ−１）第１の回路基板、を
備え、前記制御回路が、（ｂ−１）前記第１の回路基板
に実質的に対向して設置される第２の回路基板、を備
え、前記ケースが、（ｃ−１）前記第２の回路基板に実
質的に対向する蓋、を備え、前記蓋が、（ｃ−１−１）
絶縁体を有する蓋本体と、（ｃ−１−２）平板状の導体
であって、前記蓋本体の前記第２の回路基板に実質的に
対向する側の主面に沿って設けられ、前記主回路の電源
電位の１と同電位を保持する導体シートと、を備えるも
のである。
【００１４】請求項８に記載の半導体パワーモジュール
は、（ａ）複数相の電力を制御する主回路と、（ｂ）当
該主回路を制御する制御回路と、（ｃ）前記主回路と前
記制御回路を収納するケースと、を備え、前記主回路
が、（ａ−１）第１の回路基板と、（ａ−２）前記第１
の回路基板に配置され、前記複数相の各１相毎に１対ず
つ設けられる、電力制御半導体素子と、を備え、前記制
御回路が、（ｂ−１）前記第１の回路基板に実質的に対
向して設置される第２の回路基板と、（ｂ−２）前記第
２の回路基板に配置され、前記電力制御半導体素子との
間で、制御信号を送信しかつ電源電位の１を共通にする
半導体素子と、を備え、前記ケースが、（ｃ−１）前記
第２の回路基板に実質的に対向する蓋、を備え、前記蓋
が、（ｃ−１−１）絶縁体を有する蓋本体と、（ｃ−１
−２）少なくとも１個の平板状の導体であって、前記蓋
本体の前記第２の回路基板に実質的に対向する側の主面
に沿って設けられ、その各１は互いに絶縁され、共通の
前記電源電位の１を有する前記半導体素子のグループの
各１毎に略対向し、かつ当該電源電位と等電位を保持す
る導体シートと、を備えるものである。
【００１５】
【作用】この発明における半導体パワーモジュールで
は、少なくとも２層構造を有し、制御回路を展開する回
路基板上の第１層の配線パターンにおいて、制御回路の
動作に影響を与える入力信号を伝達する配線パターン
が、電源電位を保持する２本の配線パターンの間に配置
される。更に、電源電位を保持する第２層の配線パター
ンが、これらの３本の第１層の配線パターンを覆うよう
に配置される。このため、入力信号を伝達する配線パタ
ーンに電気的雑音が侵入するのを防止することができる
（請求項１）。
【００１６】この発明における半導体パワーモジュール
では、少なくとも２層構造を有し主回路を展開する回路
基板において、制御回路への送信信号を伝達する配線パ
ターンと、制御回路から送信される配線パターンと、電
源電位を保持する配線パターンとの少なくとも３本の第
１層の配線パターンを覆うように第２層の配線パターン
が配置される。かつ、この第２層の配線パターンは電源
電位を保持する。このため、制御回路及び主回路の動作
に影響を与える信号を伝達する配線パターンへの電気的
雑音の侵入が防止される（請求項２）。
【００１７】この発明における半導体パワーモジュール
では、制御回路を展開する回路基板において、電源電位
を保持する配線パターンが、他の配線パターンの周囲の
少なくとも一部を囲むように設けられる。このため、配
線パターンに電気的雑音が侵入し難い（請求項３）。
【００１８】この発明における半導体パワーモジュール
では、制御回路を展開する回路基板において、電源電位
を保持する配線パターンが、制御回路が有する半導体素
子の入力信号を保持する配線パターンの周囲の少なくと
も一部を囲むように形成される。このため、入力信号を
保持する配線パターンへの電気的雑音の侵入が低減され
る（請求項４）。
【００１９】この発明における半導体パワーモジュール
では、４層構造を有し制御回路を展開する回路基板にお
いて、第１層の配線パターンが第２層及び第４層の電源
電位を保持する配線パターンで覆われており、第１層の
配線パターンへの電気的雑音の侵入が抑制される。ま
た、制御回路が有する半導体回路素子の入力信号を保持
する配線パターンが、第３層に設けられ、第２層及び第
４層の電源電位を保持する配線パターンによって挟まれ
ているので、入力信号を伝達する配線パターンへの電気
的雑音の侵入が、更に効果的に防止される（請求項
５）。
【００２０】この発明における半導体パワーモジュール
では、主回路を展開する第１の回路基板と制御回路を展
開する第２の回路基板とが実質的に対向して設けられる
ので、半導体パワーモジュールを小型化し得る。更に、
第１の回路基板上に配置される複数相の電力に対応する
複数の電力制御半導体素子と電源電位の１を共通にす
る、第２の回路基板上の半導体素子とを互いに近接して
配置するので、電源電位を共通にしない電力制御半導体
素子から半導体素子への電気的雑音の影響が低減される
（請求項６）。
【００２１】この発明における半導体パワーモジュール
では、主回路を展開する第１の回路基板と制御回路を展
開する第２の回路基板とが実質的に対向して設けられる
ので、半導体パワーモジュールを小型化し得る。更に、
第２の回路基板に対向して主回路の電源電位の１と同電
位を保持する導体シートが設けられるので、装置の外部
から制御回路への電気的雑音の侵入が遮蔽される（請求
項７）。
【００２２】この発明における半導体パワーモジュール
では、主回路を展開する第１の回路基板と制御回路を展
開する第２の回路基板とが実質的に対向して設けられる
ので、半導体パワーモジュールを小型化し得る。更に、
第２の回路基板の共通の電源電位の１を有する半導体素
子に対向して、これと同一の電位を保持する導体シート
が設けられるので、装置の外部から制御回路への電気的
雑音の侵入が遮蔽される（請求項８）。
【００２３】
【実施例】［実施例１．］ ＜装置１００の回路構成と動作＞図２はこの発明の一実
施例における半導体パワーモジュール１００の回路１１
０の主要な部分を示す概略回路図である。この装置１０
０の定格出力電圧、及び最大出力電流は、例えばそれぞ
れ４４０Ｖ、及び３０Ａ〜６００Ａである。また、出力
電流を遮断及び接続する動作の周波数は、１０kHz 〜２
０kHz である。
【００２４】回路１１０は、２つの回路部分１２０、１
３０を有している。主回路１２０は、電力を制御し、か
つ出力する回路部分である。２個の電源端子ＰＳ
（Ｐ）、ＰＳ（Ｎ）には、それぞれ直流の高電位Ｐ及び
低電位Ｎが外部電源（図示しない）より印加される。す
なわち、これらの電源端子ＰＳ（Ｐ）、ＰＳ（Ｎ）を通
して、外部電源より主回路１２０へ電力が供給される。
主回路１２０は６個の電力制御用のＩＧＢＴ素子Ｔ１〜
Ｔ６を備えており、入力された電力をＵ、Ｖ、Ｗ相の３
相に対応して制御し、これらの制御された電力を各々３
個の出力端子ＯＵＴ（Ｕ）、ＯＵＴ（Ｖ）、ＯＵＴ
（Ｗ）を通して、装置１００の外部へ出力する。
【００２５】制御回路１３０は、ＩＧＢＴ素子Ｔ１〜Ｔ
６の動作を制御する回路部分である。制御回路１３０は
６個の能動的な半導体素子ＩＣ１〜ＩＣ６を備えてい
る。これらの半導体素子ＩＣ１〜ＩＣ６は、それぞれ信
号入力端子ＩＮ１〜ＩＮ６へ外部より入力される入力信
号ＶIN１〜ＶIN６に応答して、ＩＧＢＴ素子Ｔ１〜Ｔ６
のゲートＧへゲート電圧信号ＶG １〜ＶG ６を送出す
る。ＩＧＢＴ素子Ｔ１〜Ｔ６は、これらのゲート電圧信
号に応答して、コレクタＣとエミッタＥの間の電流の遮
断及び接続を行う。
【００２６】４個の独立した外部の直流電圧源（図示し
ない）を、高電位側（正）の電源端子ＶCC１〜ＶCC４
と、低電位側（負）の電源端子ＶEE１〜ＶEE４の各１同
士の対に接続することにより、これらの電源端子を介し
て半導体素子ＩＣ１〜ＩＣ６へ直流電圧が供給される。
負の電源端子ＶEE１〜ＶEE３は、ＩＧＢＴ素子Ｔ１〜Ｔ
３のエミッタＥと電気的に接続されており、負の電源端
子ＶEE４は、互いに共通電位であるＩＧＢＴ素子Ｔ４〜
Ｔ６のエミッタＥに接続されている。
【００２７】主回路１２０は相対的に大きい電流が流れ
る回路であり、大電流、及び大電流に伴う発熱に耐え得
る回路設計が施される。一方、制御回路１３０は電圧信
号を処理する回路であるため、当該回路に流れる電流は
微小である。このため、制御回路１３０では、大電流に
相応した回路設計は要しない。
【００２８】＜装置１００の外観＞図３は装置１００の
外観を示す斜視図である。装置１００は合成樹脂等の絶
縁体で構成されるケース１０１を備えており、ケース１
０１の上面には蓋１０２が設けられている。主回路１２
０の端子１０３と、制御回路１３０の端子１０４が、ケ
ース１０１の上面の外部に露出している。
【００２９】＜主回路１２０の回路素子の配置＞図４
は、ケース１０１の所定の位置に収納された主回路の回
路基板１２１の平面図である。回路基板１２１は４個の
回路基板１２１ａ〜１２１ｄを備えている。これらの回
路基板１２１ａ〜１２１ｄは、ケース１０１の底面を構
成する銅ベース１２２の上面に配置されている。回路基
板１２１ａ及び１２１ｂの上には、ＩＧＢＴ素子Ｔ１〜
Ｔ６、これらの各々に付随する受動的な回路素子Ｄ１〜
Ｄ６、及び配線パターンが設けられている。配線パター
ンＰ（Ｐ）、Ｐ（Ｎ）、Ｐ（Ｕ）、Ｐ（Ｖ）、及びＰ
（Ｗ）は、それぞれ高電位Ｐ、低電位Ｎ、Ｕ相出力、Ｖ
相出力、及びＷ相出力の配線パターンである。これらの
配線パターンは、大電流が通過するのに十分な幅と厚さ
とを有している。各配線パターンは、それぞれに描かれ
る斜線部分において、対応する電源端子ＰＳ（Ｐ）、Ｐ
Ｓ（Ｎ）、出力端子ＯＵＴ（Ｕ）、ＯＵＴ（Ｖ）、ＯＵ
Ｔ（Ｗ）にそれぞれ接続される。
【００３０】回路基板１２１ｃ、１２１ｄは、ＩＧＢＴ
素子Ｔ１〜Ｔ６と制御回路１３０との間を中継する回路
基板である。これらの回路基板上に形成された配線パタ
ーンにおいて、配線パターンＰ（Ｅ１）〜Ｐ（Ｅ６）は
各々ＩＧＢＴ素子Ｔ１〜Ｔ６のエミッタＥに接続されて
おり、配線パターンＰ（Ｇ１）〜Ｐ（Ｇ６）は各々ＩＧ
ＢＴ素子Ｔ１〜Ｔ６のゲートＧに接続されている。ＩＧ
ＢＴ素子Ｔ１〜Ｔ６は、これらの素子の各１のコレクタ
Ｃを流れる電流（コレクタ電流）の大きさを検出し、コ
レクタ電流に対応した電圧信号を送出する検出回路を備
えている。配線パターンＰ（Ｓ１）〜Ｐ（Ｓ６）は、各
々ＩＧＢＴ素子Ｔ１〜Ｔ６が備える検出回路に接続され
ており、コレクタ電流の検出信号を伝達する。配線パタ
ーンＰ（ＥＸ）は、その他の信号を伝達する配線パター
ンである。
【００３１】これらの配線パターンは、それぞれに描か
れる斜線部分において、制御回路１３０へ接続される複
数の導体ピン（後述する）の各１の一端に接続される。
すなわち、これらの配線パターンは、導体ピンを介して
制御回路１３０に電気的に接続される。多数の導体ワイ
ヤｗによって、上述の素子同士、あるいは素子と配線パ
ターンの間が適宜、電気的に接続されている。
【００３２】＜制御回路１３０の回路素子の配置＞図５
は、制御回路１３０の回路基板１３１の平面図である。
大電流に対応し得るように、制御回路１３０は発熱の大
きい主回路１２０とは別個の基板の上に展開されてい
る。回路基板１３１の上には、能動的な半導体素子ＩＣ
１〜ＩＣ７、これらの各々に付随する各種の受動的な回
路素子ＥＬ、及び配線パターンが設けられている。電気
的雑音による半導体素子ＩＣ１〜ＩＣ７の誤動作を防止
するために、これら半導体素子ＩＣ１〜ＩＣ７の各１に
近接して、これらに付随する回路素子ＥＬが配置されて
いる。すなわち、回路基板１３１の主面は図５において
点線でその境界が描かれている複数のエリアに分割され
ていて、各エリアＡ１〜Ａ７の中に半導体素子ＩＣ１〜
ＩＣ７の各１とこれに付随する回路素子ＥＬが配置され
ている。なお、半導体素子ＩＣ７は、半導体素子ＩＣ１
〜ＩＣ６とは異なる目的で設けられている。
【００３３】回路基板１３１には配線パターンに接続さ
れたスルーホールが設けられており、前述の導体ピンの
他の一端がこれらのスルーホールに接続されている。こ
れらの導体ピンを介して、スルーホールＴＨ（Ｅ１）〜
ＴＨ（Ｅ６）、ＴＨ（Ｇ１）〜ＴＨ（Ｇ６）、ＴＨ（Ｓ
１）〜ＴＨ（Ｓ６）、ＴＨ（ＥＸ）は、各々前述の配線
パターンＰ（Ｅ１）〜Ｐ（Ｅ６）、Ｐ（Ｇ１）〜Ｐ（Ｇ
６）、Ｐ（Ｓ１）〜Ｐ（Ｓ６）、Ｐ（ＥＸ）と接続され
ている。回路基板１３１には、配線パターン委接続さ
れ、更に前述の外部電源等に接続される端子１０４が設
けられている。
【００３４】回路基板１２１及び回路基板１３１上の回
路素子は、これらの基板が後に図６において図示するよ
うに相互に上方と下方とに互いに対向して配置されたと
きに、半導体素子ＩＣ１〜ＩＣ６の各１とこれに付随す
る回路素子ＥＬとが、その制御対象であるＩＧＢＴ素子
Ｔ１〜Ｔ６の各１とこれに付随する回路素子Ｄ１〜Ｄ６
の各１の略上方に位置するように配置される。例えば、
回路基板１３１において半導体素子ＩＣ１とこれに付随
する回路素子ＥＬが配置されるエリアＡ１は、回路基板
１２１におけるＩＧＢＴ素子Ｔ１、回路素子Ｄ１などが
存在する領域の略真上に位置するように設けられる。こ
のことにより、回路基板１２１に展開される回路からの
電気的雑音に起因する半導体素子ＩＣ１〜ＩＣ６の誤動
作を抑制することができる。
【００３５】ＩＧＢＴ素子Ｔ１〜Ｔ６が動作し、大きな
コレクタ電流が急速度で遮断及び接続されるのに伴っ
て、半導体素子ＩＣ１〜ＩＣ６に電気的雑音がもたらさ
れる。しかしながら、例えば半導体素子ＩＣ１の負の電
源電位はＩＧＢＴ素子Ｔ１のエミッタ電位と共通であ
り、このため半導体素子ＩＣ１はＩＧＢＴ素子Ｔ１の動
作に伴う電気的雑音の影響を受けにくい。一方、半導体
素子ＩＣ１は他のＩＧＢＴ素子の動作に伴う電気的な雑
音の影響は受け易い。従って半導体素子ＩＣ１と、それ
に付随する回路素子ＥＬが配置されるエリアＡ１を、そ
の制御対象であるＩＧＢＴ素子Ｔ１の真上に配置して、
他のＩＧＢＴ素子Ｔ２〜Ｔ６からは比較的遠方に配置す
ることにより、これらの素子の動作に伴う電気的雑音の
半導体素子ＩＣ１の動作への影響を低減することができ
る。他のエリアＡ２〜Ａ７についても同様である。但
し、半導体素子ＩＣ７をも含めて半導体素子ＩＣ４〜Ｉ
Ｃ６の負の電源電位は、ＩＧＢＴ素子Ｔ４〜Ｔ６の共通
のエミッタ電位と同電位である。従って、エリアＡ４〜
Ａ７の各１は、ＩＧＢＴ素子Ｔ４〜Ｔ６の配置される領
域全体の上方に相応する回路基板１３１上の領域に含ま
れておればよい。
【００３６】＜装置１００の断面構造＞図６は装置１０
０の正面断面図である。装置１００をより小型化するた
めに、回路基板１３１と回路基板１２１は、互いに装置
１００の上方と下方とに互いに対向して配置されてい
る。上述のように複数の導体ピンＰＩによって、回路基
板１２１上の回路と回路基板１３１上の回路とが電気的
に適宜接続されている。回路基板１２１はセラミックあ
るいは窒化アルミニウムで作られ、その底面は全面にわ
たって銅箔によって覆われている。この銅箔の表面を銅
ベース１２２の上面にハンダ付けすることにより、回路
基板１２１は銅ベース１２２に固定されている。回路基
板１２１の上面には配線パターンＰ（Ｎ）、Ｐ（Ｗ）等
の配線パターンが形成されており、その上面にはＩＧＢ
Ｔ素子Ｔ３、Ｔ６等の回路素子がハンダ付けされてい
る。
【００３７】装置１００の底面を略全面にわたって占め
る銅ベース１２２は、電磁輻射雑音の遮蔽と放熱とを目
的として設けられる。すなわち、銅ベース１２２は、主
回路１２０に発生する損失熱を装置１００の外部へ放出
し、主回路１２０及び制御回路１３０の温度の過度な上
昇を防止する。
【００３８】蓋１０２はその本体が合成樹脂等の電気的
な絶縁体で構成され、その下面には略全面にわたって銅
シート１０５が接着されている。銅シート１０５は電源
端子ＰＳ（Ｎ）と電気的に接続されており、電源端子Ｐ
Ｓ（Ｎ）以外の端子１０３、及び端子１０４とは絶縁さ
れている。すなわち、銅シート１０５の電位は、装置１
００の回路の安定電位である低電位Ｎと同じ電位に保た
れている。このため、銅シート１０５は電磁輻射雑音に
対して遮蔽の効果を奏する。すなわち銅シート１０５
は、電磁輻射雑音の侵入を抑制して制御回路１３０等の
誤動作を防止するとともに、主回路１２０等で発生する
電磁輻射雑音が装置１００の外部へ漏洩するのを抑制す
る。
【００３９】装置１００を使用する際には、装置１００
に接続される外部電源その他の外部装置が、１００に近
接して設けられる。しかしながら、損失熱の大きい回路
基板１２１が配置される装置１００の底面には、前述の
通り放熱設計が施されているために、外部装置は装置１
００の上面に設置される。端子１０３、１０４が装置１
００の上面に設けられているのは、この理由による。端
子１０３に接続される外部装置は特に強い電気的雑音の
発生源であり、この電気的雑音が制御回路１３０へ侵入
して制御回路１３０の誤動作を招くおそれがある。上述
の蓋１０２に銅シート１０５を設ける構成は、この電気
的雑音の制御回路１３０への侵入を効果的に遮蔽する。
【００４０】図７及び図８は蓋１０２に設けられる電磁
遮蔽のもう一つの構成例を示す。図７はこの例における
装置１００の正面断面図であり、図８はこの例における
銅シート１０６の平面図である。図８において斜線部で
表現されるように、銅シート１０６は複数の部分に分割
され、互いに絶縁されている。これらの中、銅シート１
０６ａ〜１０６ｃは、回路基板１３１上の３つのエリア
Ａ１〜Ａ３の上方空間をそれぞれ覆うように分割かつ配
置される。半導体素子ＩＣ４〜ＩＣ７の電源電位は共通
であり、従って、エリアＡ４〜Ａ７は共通の銅シート１
０６ｄで覆われている。銅シート１０６ａ〜１０６ｄの
各１は、対応する回路基板１３１上のエリアの負の電源
電位であるＩＧＢＴ素子Ｔ１〜Ｔ４の各１のエミッタ電
位に、導体ワイヤ１０７を介して接続される。銅シート
１０６ａ〜１０６ｄの各１に設けられた孔１０８ａ〜１
０８ｄにこれらの導体ワイヤ１０７が貫通してハンダ付
けされることにより電気的な接続が行われる。このよう
に構成される銅シート１０６は、図６に示した銅シート
１０５と同様に電磁輻射雑音に対して遮蔽の効果を奏す
る。
【００４１】なお、銅シート１０６ａ〜１０６ｄには、
端子１０３との電気的な接触を避けるために矩形の溝、
ないし孔が設けられている。また、図６、図７の双方の
例において、ケース１０１の内部の空間１０９は、ＩＧ
ＢＴ素子Ｔ１〜Ｔ６等の回路素子などの保護を目的とし
て、合成樹脂等により充填されている。
【００４２】＜回路基板１３１の配線パターン＞図９は
回路基板１３１の断面構造を模式的に描いた切断斜視図
である。回路基板１３１は合成樹脂などの絶縁体で構成
される回路基板本体１３２に、４層にわたって銅の配線
パターン１３３が配置されている。すなわち回路基板１
３１は、いわゆる４層基板の構造を有する。図１、図１
０〜図１２は、回路基板１３１の上面から下面の方向に
順に配置される、第１層から第４層の各配線パターン１
３３ａ〜１３３ｄの平面図である。これらの平面図にお
いて回路基板本体１３２の輪郭が点線で描かれている。
【００４３】これらの平面図に示されるように、半導体
素子ＩＣ１〜ＩＣ３の各１及びそれに付随する回路素子
ＥＬ等を接続する配線パターンは、それらの素子が配置
されるエリアＡ１〜Ａ３の各１の中に略納まるように設
けられる。また、半導体素子ＩＣ４〜ＩＣ７とこれらに
付随する回路素子ＥＬに接続する配線パターンは、それ
らの素子が配置されるエリアＡ４〜Ａ７の全体を含むエ
リアＡ８の中に略納まるように設けられる。配線パター
ン１３３ａにおいて、配線パターンＰ（ＶEE１）〜Ｐ
（ＶEE４）、Ｐ（ＶCC１）〜Ｐ（ＶCC４）、及びＰ（Ｉ
Ｎ１）〜Ｐ（ＩＮ６）は、それぞれ端子ＶEE１〜ＶEE
４、ＶCC１〜ＶCC４、及びＩＮ１〜ＩＮ６に接続されて
いる。
【００４４】図１に示すように、配線パターン１３３ａ
には、各エリアＡ１〜Ａ３の配線パターンを囲むように
配線パターンＰＥａ１〜ＰＥａ３がそれぞれ設けられて
いる。これらの配線パターンＰＥａ１〜ＰＥａ３は、各
々配線パターンＰ（ＶEE１）〜Ｐ（ＶEE３）に接続され
ている。すなわち、配線パターンＰＥａ１〜ＰＥａ３の
電位は、各エリアＡ１〜Ａ３に属する回路の安定電位で
ある負の電源電位と同電位に保たれる。配線パターン１
３３ａには更に、エリアＡ２に属する半導体素子ＩＣ２
の入力信号の１を伝達する配線パターンＰａ２を囲むよ
うに、配線パターンＰＥａ４が設けられている。配線パ
ターンＰＥａ４も、配線パターンＰＥａ２と同様に、エ
リアＡ２に属する回路の負の電源電位に接続されてい
る。
【００４５】エリアＡ１〜Ａ３の配線パターンが、その
安定電位を保持するこれらの配線パターンＰＥａ１〜Ｐ
Ｅａ３によって、周囲を囲まれることにより、エリアＡ
１〜Ａ３の配線パターンへの、特に隣接するエリアに属
する回路からの電気的雑音の侵入が抑制される。また、
半導体素子ＩＣ２の入力信号を伝達する配線パターンＰ
ａ２が、エリアＡ２の安定電位を保持する配線パターン
ＰＥａ４によって囲まれているために、特に隣接するエ
リアに属する回路からの侵入による、入力信号への電気
的雑音の重畳が抑制される。
【００４６】図１０に示すように第２層の配線パターン
１３３ｂは、配線パターン１３３ａにおける、エリアＡ
１〜Ａ３、及びＡ８の配線パターンの各１に略重なるよ
うに設けられる。すなわち、配線パターンＰＥｂ１〜Ｐ
Ｅｂ３、ＰＥｂ８は、それぞれ配線パターン１３３ａに
おけるエリアＡ１〜Ａ３、Ａ８の配線パターンを略覆う
ように設けられる。前述の配線パターンＰＥａ１〜ＰＥ
ａ４は、その外周が配線パターンＰＥｂ１〜ＰＥｂ３の
輪郭に略一致するように配置されている。これらの配線
パターンＰＥｂ１〜ＰＥｂ３、ＰＥｂ８は、それぞれエ
リアＡ１〜Ａ３、Ａ８に属する回路の負の電源電位に接
続されている。このため、エリアＡ１〜Ａ３、Ａ８に属
する回路への、特に主回路１２０からの電気的雑音の侵
入を遮蔽することができる。
【００４７】図１１に示す第３層の配線パターン１３３
ｃの各部の配線パターンは、信号入力端子ＩＮ１〜ＩＮ
６、及びスルーホールＴＨ（Ｓ１）〜ＴＨ（Ｓ６）の１
と電気的に接続されている。すなわち配線パターン１３
３ｃは、スルーホールＴＨ（Ｓ１）〜ＴＨ（Ｓ６）を通
じて入力される検出信号、及び入力信号ＶIN１〜ＶIN６
を伝達する。これらの信号は、いずれも半導体素子ＩＣ
１〜ＩＣ６への入力信号である。これらの入力信号を伝
達する配線パターンが第３層へ形成されている。
【００４８】図１２に示される第４層の配線パターン１
３３ｄは、第２層の配線パターン１３３ｂと同様に配置
される。すなわち、配線パターンＰＥｄ１〜ＰＥｄ３、
ＰＥｄ８は、それぞれ配線パターン１３３ａにおけるエ
リアＡ１〜Ａ３、Ａ８の配線パターンを略覆うように設
けられる。また、配線パターンＰＥｄ１〜ＰＥｄ３、Ｐ
Ｅｂ８は、それぞれエリアＡ１〜Ａ３、Ａ８に属する回
路の負の電源電位に接続されている。このため、配線パ
ターン１３３ｄは配線パターン１３３ｂと同様に、エリ
アＡ１〜Ａ３、Ａ８に属する回路への、特に主回路１２
０からの電気的雑音の侵入を遮蔽することができ、配線
パターン１３３ｂの効果を更に高めている。更に加え
て、配線パターン１３３ｄは配線パターン１３３ｂとと
もに、配線パターン１３３ｃの上面と下面とを安定電位
を有した導体面をもって覆うので、配線パターン１３３
ｃへの電気的雑音の侵入を遮蔽する効果が高い。その結
果、半導体素子ＩＣ１〜ＩＣ６の入力信号を伝達する配
線パターン１３３ｃへの電気的雑音の重畳が抑制される
ので、半導体素子ＩＣ１〜ＩＣ６の電気的雑音に起因す
る誤動作が防止される。
【００４９】半導体素子ＩＣ１〜ＩＣ６への入力信号を
伝達する配線パターンは、電源電位等の安定電位との間
のインピーダンスを高く設計されるために電気的雑音を
拾い易い。更に、この配線パターンが拾った電気的雑音
は半導体素子ＩＣ１〜ＩＣ６の入力信号に重畳するの
で、半導体素子ＩＣ１〜ＩＣ６の誤動作をもたらす。一
方、これらの素子に近接して設けられている主回路１２
０は、大電流を高速度で遮断及び接続する動作を絶えず
反復している。このため、主回路１２０は強力な電気的
雑音の発生源となっている。従って、半導体素子ＩＣ１
〜ＩＣ６への入力信号を伝達する配線パターンには、特
に効果的に電気的雑音を遮蔽する構成が要求される。上
述の構成はこの要請に応えるものである。
【００５０】図１に戻って、端子１０４に接続する配線
パターンＰ（ＶEE１）〜Ｐ（ＶEE３）、Ｐ（ＶCC１）〜
Ｐ（ＶCC３）、Ｐ（ＩＮ１）〜Ｐ（ＩＮ３）は、例えば
配線パターンＰ（ＩＮ１）が配線パターンＰ（ＶEE１）
とＰ（ＶCC１）の間に位置するように設けられている。
配線パターンＰ（ＩＮ２）、Ｐ（ＩＮ３）についても同
様である。図１３（ａ）に一例として、配線パターンＰ
（ＩＮ１）、Ｐ（ＶEE１）、及びＰ（ＶCC１）の近傍に
おける回路基板１３１の断面図を示す。配線パターンＰ
（ＩＮ１）が配線パターンＰ（ＶEE１）とＰ（ＶCC１）
の間に位置するように設けられているので、配線パター
ンＰ（ＩＮ１）への電気的雑音の侵入を防止するために
設けられる配線パターン１３３ｂは、配線パターンＰ
（ＶEE１）、Ｐ（ＩＮ１）、及びＰ（ＶCC１）の直下を
覆うように配置されていれば十分である。すなわち、配
線パターン１３３ｂの横幅は、配線パターン１３３ａの
横幅と同程度であれば足りる。
【００５１】一方、図１３（ｂ）に断面図を示すよう
に、配線パターンＰ（ＩＮ１）を端に配置することも可
能である。しかしながらこの場合には、配線パターンＰ
（ＩＮ１）への電気的雑音の侵入を防止するために設け
られる配線パターン１３３ｂは、配線パターンＰ（ＩＮ
１）の直下よりも周囲に余分に広い領域Ｘをも覆うよう
に配置されていなければならない。従って、図１３
（ｂ）の例よりも、上述の図１３（ａ）の例の方が、配
線パターン１３３が必要とする空間がより狭く、回路基
板１３１をより小さくし得る。このことは、更に装置１
００の小型化をもたらすものである。
【００５２】＜回路基板１２１ｃの配線パターン＞図１
４は回路基板１２１ｃの断面図である。回路基板１２１
ｃには３層基板が用いられている。図１５は回路基板１
２１ｃに形成される３層の配線パターンの平面図であ
る。
【００５３】ＩＧＢＴ素子Ｔ１〜Ｔ３の各１に接続さ
れ、回路基板本体１２３の上面に沿って形成される第１
層の配線パターン１２４ａ〜１２４ｃの略直下に相応す
る第２層の領域に、それぞれ配線パターン１２５ａ〜１
２５ｃが設置されている。これらの配線パターン１２５
ａ〜１２５ｃの各１は、配線パターンＰ（Ｅ１）〜Ｐ
（Ｅ３）と電気的に接続されている。すなわち、配線パ
ターン１２５ａ〜１２５ｃの各１は、ＩＧＢＴ素子Ｔ１
〜Ｔ３のエミッタ電位と同じ電位を保持する。従って、
配線パターン１２５ａ〜１２５ｃは、半導体素子ＩＣ１
〜ＩＣ３、及びＩＧＢＴ素子Ｔ１〜Ｔ３の動作を制御す
る信号の経路である配線パターンＰ（Ｓ１）〜Ｐ（Ｓ
３）、及びＰ（Ｇ１）〜Ｐ（Ｇ３）への電気的雑音の侵
入を抑制する。その結果、半導体素子ＩＣ１〜ＩＣ３及
びＩＧＢＴ素子Ｔ１〜Ｔ３の、電気的雑音に起因する誤
動作が防止される。
【００５４】なお、回路基板本体１２３の下面の全面に
形成されている第３層の配線パターン１２６は、前述の
ように銅ベース１２２の表面にハンダ付けされる。
【００５５】＜回路基板１２１ｄの配線パターン＞回路
基板１２１ｄにも回路基板１２１ｃと同様に３層基板が
用いられる。図１６は回路基板１２１ｄに形成される３
層の配線パターンの平面図である。回路基板本体１２７
の上面に沿って形成される第１層の配線パターン１２８
ａのが占める領域全体の直下に、第２層の配線パターン
１２８ｂが設置されている。この配線パターン１２８ｂ
は、例えば配線パターンＰ（Ｅ５）と電気的に接続され
ており、その電位はＩＧＢＴ素子Ｔ４〜Ｔ６の共通のエ
ミッタ電位である低電位Ｎと同電位である。従って、配
線パターン１２８ｂは、半導体素子ＩＣ４〜ＩＣ６、及
びＩＧＢＴ素子Ｔ４〜Ｔ６の動作を制御する信号の経路
である配線パターンＰ（Ｓ４）〜Ｐ（Ｓ６）、及びＰ
（Ｇ４）〜Ｐ（Ｇ６）への電気的雑音の侵入を遮蔽す
る。さらに半導体素子ＩＣ７への入力信号の経路を含む
配線パターンＰ（ＥＸ）への電気的雑音の侵入も遮蔽さ
れる。その結果、半導体素子ＩＣ４〜ＩＣ７及びＩＧＢ
Ｔ素子Ｔ４〜Ｔ６の、電気的雑音に起因する誤動作が防
止される。回路基板本体１２７の下面の全面に形成され
ている第３層の配線パターン１２８ｃは、回路基板１２
１ｃにおけると同様に、銅ベース１２２の表面にハンダ
付けされる。
【００５６】［実施例２．］図１７は、この発明の第２
の実施例による半導体パワーモジュール２００の回路基
板２１０上の部品配置図である。以下の図において、実
施例１の装置１００と同一の機能を有する部分は同一の
符号を付けている。この実施例の装置２００は、実施例
１の装置１００よりも制御すべき電力が小さく、定格出
力電圧、及び最大出力電流は、それぞれ例えば２２０
Ｖ、及び３０Ａ以下である。このため、主回路１２０と
制御回路１３０とは同一の回路基板２１０の上に展開さ
れている。半導体素子ＩＣ８は、図２の回路図における
半導体素子ＩＣ４〜ＩＣ６の機能を１個の半導体素子で
実現するものである。この部品配置図では、半導体素子
ＩＣ１〜ＩＣ３、ＩＣ８に付随する受動的な回路素子
は、図示を省略されている。
【００５７】図１８に装置２００の外観斜視図を示す。
回路基板２１０は合成樹脂などの絶縁体で構成されるケ
ース２０１の中に収納されている。装置２００の上面に
は同じく絶縁体の蓋２０２が設けられている。蓋２０２
の外部に、制御回路の端子２０３と主回路の端子２０４
とが露出している。装置２００の底面には放熱を目的と
して、アルミニウムの放熱板（図示しない）が設けられ
ている。
【００５８】図１９は回路基板２１０の配線パターンの
平面図である。回路基板２１０は、基板本体２１１の上
面と下面とに配線パターンが形成されている、いわゆる
両面基板（２層基板）である。図１９には両層の配線パ
ターンを重ねて描いている。比較的細い線で輪郭が描か
れる配線パターンは、回路基板２１０の上面側の配線パ
ターン（第１層配線パターン）であり、比較的太い線で
輪郭が描かれる配線パターンは下面側の配線パターン
（第２層配線パターン）である。ＩＧＢＴ素子Ｔ１〜Ｔ
６、及びその他の回路素子は上面側に配置される。
【００５９】半導体素子ＩＣ１〜ＩＣ３、ＩＣ８、及び
これらの各１に付随する回路素子と第１層配線パターン
はそれぞれ、最小の広がりを有するエリアＡＲ１〜ＡＲ
３、ＡＲ８の中に配置され、それぞれのエリアの直下を
覆うように第２層配線パターンＰＢ１〜ＰＢ３、ＰＢ８
が形成されている。これらの配線パターンＰＢ１〜ＰＢ
３、ＰＢ８は、各々配線パターンＰ（ＶEE１）〜Ｐ（Ｖ
EE３）、Ｐ（ＶEE８）に接続されている。すなわち、配
線パターンＰＢ１〜ＰＢ３は、ＩＧＢＴ素子Ｔ１〜Ｔ３
のエミッタ電位と同電位を保持し、配線パターンＰＢ８
は、ＩＧＢＴ素子Ｔ４〜Ｔ６の共通のエミッタ電位と同
電位を保持する。従って、配線パターンＰＢ１〜ＰＢ
３、ＰＢ８は、それぞれエリアＡＲ１〜ＡＲ３、ＡＲ８
に属する回路への電気的雑音の侵入を抑えるべく作用す
る。
【００６０】端子２０３に接続する配線パターンＰ（Ｖ
EE１）〜Ｐ（ＶEE３）、Ｐ（ＶCC１）〜Ｐ（ＶCC３）、
Ｐ（ＩＮ１）〜Ｐ（ＩＮ３）は、例えば配線パターンＰ
（ＩＮ１）が配線パターンＰ（ＶEE１）とＰ（ＶCC１）
の間に位置するように設けられている。配線パターンＰ
（ＩＮ２）、Ｐ（ＩＮ３）についても同様である。図１
９において、これらの配線パターンには比較的間隔の狭
いハッチングを施している。
【００６１】図２０（ａ）に一例として、配線パターン
Ｐ（ＩＮ１）、Ｐ（ＶEE１）、及びＰ（ＶCC１）の近傍
における回路基板２１０の断面図を示す。配線パターン
Ｐ（ＩＮ１）が配線パターンＰ（ＶEE１）とＰ（ＶCC
１）の間に位置するように設けられているので、配線パ
ターンＰ（ＩＮ１）への電気的雑音の侵入を防止するた
めに設けられる配線パターンＰB １は、配線パターンＰ
（ＶEE１）、Ｐ（ＩＮ１）、及びＰ（ＶCC１）の直下を
覆うように配置されていれば十分である。一方、図２０
（ｂ）に断面図を示すように、配線パターンＰ（ＩＮ
１）を端に配置することも可能である。しかしながらこ
の場合には、配線パターンＰ（ＩＮ１）への電気的雑音
の侵入を防止するためには、配線パターンＰB １は配線
パターンＰ（ＩＮ１）の直下よりも周囲に余分に広い領
域Ｙをも覆うように配置されていなければならない。
【００６２】従って、図２０（ｂ）の例よりも、上述の
図２０（ａ）の例の方が、配線パターンが必要とする空
間がより狭く、回路基板２１０をより小さくし得る。こ
のことは、更に装置２００の小型化をもたらすものであ
る。主回路１２０と制御回路１３０とを別個の回路基板
上に展開して、これらの回路基板を積み重ねる構造を有
する装置１００よりも、同一回路基板上に主回路１２０
と制御回路１３０とを展開する装置２００においては、
制御回路１３０を展開すべき回路基板を縮小し得ること
による装置全体の小型化への貢献はより甚大である。従
って、上述のＰ（ＩＮ１）等を中央に配置する構成は、
装置２００において、より顕著に装置を小型化する効果
をもたらす。
【００６３】
【発明の効果】この発明における半導体パワーモジュー
ルでは、少なくとも２層構造を有し、制御回路を展開す
る回路基板上の第１層の配線パターンにおいて、制御回
路の動作に影響を与える入力信号を伝達する配線パター
ンが、電源電位を保持する２本の配線パターンの間に配
置される。更に、電源電位を保持する第２層の配線パタ
ーンが、これらの３本の第１層の配線パターンを覆うよ
うに配置される。このため、入力信号を伝達する配線パ
ターンへの電気的雑音の侵入が防止される。すなわち、
制御回路の入力信号への電気的雑音の重畳が低減され
る。このため、この発明の装置は、電気的雑音による制
御回路の誤動作を防止し得る効果を有している（請求項
１）。
【００６４】この発明における半導体パワーモジュール
では、少なくとも２層構造を有し主回路を展開する回路
基板において、制御回路への送信信号を伝達する配線パ
ターンと、制御回路から送信される配線パターンと、電
源電位を保持する配線パターンとの少なくとも３本の第
１層の配線パターンを覆うように第２層の配線パターン
が配置される。かつ、この第２層の配線パターンは電源
電位を保持する。このため、制御回路及び主回路の動作
に影響を与える信号を伝達する配線パターンへの電気的
雑音の侵入が防止される。すなわち、これらの信号への
電気的雑音の重畳が低減される。このため、この発明の
装置は、電気的雑音による制御回路及び主回路の誤動作
を防止し得る効果を有している（請求項２）。
【００６５】この発明における半導体パワーモジュール
では、制御回路を展開する回路基板において、電源電位
を保持する配線パターンが、他の配線パターンの周囲の
少なくとも一部を囲むように設けられる。このため、配
線パターンに電気的雑音が侵入し難いので、電気的雑音
による制御回路の誤動作を防止し得る効果がある（請求
項３）。
【００６６】この発明における半導体パワーモジュール
では、制御回路を展開する回路基板において、電源電位
を保持する配線パターンが、制御回路が有する半導体素
子の入力信号を保持する配線パターンの周囲の少なくと
も一部を囲むように形成される。このため、入力信号を
保持する配線パターンへの電気的雑音の侵入が低減され
る。すなわち、半導体素子の入力信号への電気的雑音の
重畳が低減される。このため、この発明の装置は、電気
的雑音による制御回路の誤動作を防止し得る効果を有す
る（請求項４）。
【００６７】この発明における半導体パワーモジュール
では、４層構造を有し制御回路を展開する回路基板にお
いて、第１層の配線パターンが第２層及び第４層の電源
電位を保持する配線パターンで覆われており、第１層の
配線パターンへの電気的雑音の侵入が抑制される。ま
た、制御回路が有する半導体回路素子の入力信号を保持
する配線パターンが、第３層に設けられ、第２層及び第
４層の電源電位を保持する配線パターンによって挟まれ
ているので、入力信号を伝達する配線パターンへの電気
的雑音の侵入が、更に効果的に防止される。このためこ
の発明の装置では、電気的雑音による制御回路の誤動作
を防止し得る効果がある（請求項５）。
【００６８】この発明における半導体パワーモジュール
では、主回路を展開する第１の回路基板と制御回路を展
開する第２の回路基板とが実質的に対向して設けられる
ので、半導体パワーモジュールを小型化し得る。更に、
第１の回路基板上に配置される複数相の電力に対応する
複数の電力制御半導体素子と電源電位の１を共通にす
る、第２の回路基板上の半導体素子とを互いに近接して
配置するので、電源電位を共通にしない電力制御半導体
素子から半導体素子への電気的雑音の影響が低減され
る。このためこの発明の装置では電気的雑音による制御
回路の誤動作を防止し得る効果がある（請求項６）。
【００６９】この発明における半導体パワーモジュール
では、主回路を展開する第１の回路基板と制御回路を展
開する第２の回路基板とが実質的に対向して設けられる
ので、半導体パワーモジュールを小型化し得る。更に、
第２の回路基板に対向して主回路の電源電位の１と同電
位を保持する導体シートが設けられるので、装置の外部
から制御回路への電気的雑音の侵入が遮蔽される。この
ためこの発明の装置では、電気的雑音による制御回路の
誤動作を防止し得る効果がある（請求項７）。
【００７０】この発明における半導体パワーモジュール
では、主回路を展開する第１の回路基板と制御回路を展
開する第２の回路基板とが実質的に対向して設けられる
ので、半導体パワーモジュールを小型化し得る。更に、
第２の回路基板の共通の電源電位の１を有する半導体素
子に対向して、これと同一の電位を保持する導体シート
が設けられるので、装置の外部から制御回路への電気的
雑音の侵入が遮蔽される。このためこの発明の装置で
は、電気的雑音による制御回路の誤動作を防止し得る効
果がある（請求項８）。
【図面の簡単な説明】
【図１】この発明の一実施例における制御回路の回路基
板の第１層配線パターンの平面図である。
【図２】この発明の一実施例における装置の回路図であ
る。
【図３】この発明の一実施例における装置の外観斜視図
である。
【図４】この発明の一実施例における主回路の回路基板
の平面図である。
【図５】この発明の一実施例における制御回路の回路基
板の平面図である。
【図６】この発明の一実施例における装置の正面断面図
である。
【図７】この発明の一実施例の変形例における装置の正
面断面図である。
【図８】この発明の一実施例の変形例における銅シート
の平面図である。
【図９】この発明の一実施例における制御回路の回路基
板の切断斜視図である。
【図１０】この発明の一実施例における制御回路の回路
基板の第２層配線パターンの平面図である。
【図１１】この発明の一実施例における制御回路の回路
基板の第３層配線パターンの平面図である。
【図１２】この発明の一実施例における制御回路の回路
基板の第４層配線パターンの平面図である。
【図１３】この発明の一実施例における制御回路の回路
基板の断面図である。
【図１４】この発明の一実施例における主回路の回路基
板の断面図である。
【図１５】この発明の一実施例における主回路の回路基
板の配線パターンの平面図である。
【図１６】この発明の一実施例における主回路の回路基
板の配線パターンの平面図である。
【図１７】この発明の第２の実施例における回路基板の
平面図である。
【図１８】この発明の第２の実施例における装置の外観
斜視図である。
【図１９】この発明の第２の実施例における回路基板の
平面図である。
【図２０】この発明の第２の実施例における回路基板の
断面図である。
【符号の説明】
１００ 半導体パワーモジュール １２０ 主回路 １３０ 制御回路 Ｔ１〜Ｔ６ ＩＧＢＴ素子 ＩＣ１〜ＩＣ６ 半導体素子 ＩＮ１〜ＩＮ６ 信号入力端子 ＶCC１〜ＶCC４ 電源端子 ＶEE１〜ＶEE４ 電源端子 １０１ ケース １０２ 蓋 １２１ 回路基板 １３１ 回路基板 １０５、１０６ 銅シート ＶIN１〜ＶIN６ 入力信号 ＶG １〜ＶG ６ ゲート電圧信号 ２００ 半導体パワーモジュール ２１０ 回路基板 ２０１ ケース ２０２ 蓋
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】回路基板１３１には配線パターンに接続さ
れたスルーホールが設けられており、前述の導体ピンの
他の一端がこれらのスルーホールに接続されている。こ
れらの導体ピンを介して、スルーホールＴＨ（Ｅ１）〜
ＴＨ（Ｅ６）、ＴＨ（Ｇ１）〜ＴＨ（Ｇ６）、ＴＨ（Ｓ
１）〜ＴＨ（Ｓ６）、ＴＨ（ＥＸ）は、各々前述の配線
パターンＰ（Ｅ１）〜Ｐ（Ｅ６）、Ｐ（Ｇ１）〜Ｐ（Ｇ
６）、Ｐ（Ｓ１）〜Ｐ（Ｓ６）、Ｐ（ＥＸ）と接続され
ている。回路基板１３１には、配線パターンに接続さ
れ、更に前述の外部電源等に接続される端子１０４が設
けられている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】装置１００の底面を略全面にわたって占め
る銅ベース１２２は、放熱とを目的として設けられる。
すなわち、銅ベース１２２は、主回路１２０に発生する
損失熱を装置１００の外部へ放出し、主回路１２０及び
制御回路１３０の温度の過度な上昇を防止する。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】請求項１に記載の半導体
パワーモジュールは、（ａ）電力を制御する電力制御半
導体素子を有する主回路と、（ｂ）当該主回路を制御す
る制御回路と、を備え、前記制御回路が、（ｂ−１）回
路基板であって、当該回路基板の主面に平行で互いに異
なる第１及び第２の面の中に形成される第１層配線パタ
ーンと第２層配線パターンを有する、少なくとも２層構
造の回路基板、を備え、前記回路基板が、（ｂ−１−
１）前記制御回路へ外部より入力される入力信号を伝達
する第１の前記第１層配線パターンと、（ｂ−１−２）
前記第１の第１層配線パターンを挟む形で形成され、前
記制御回路の高位及び低位の電源電位をそれぞれ保持す
る、第２及び第３の前記第１層配線パターンと、（ｂ−
１−３）前記第２又は第３の第１層配線パターンのいず
れかに電気的に接続され、前記第１ないし第３の第１層
配線パターンと、当該第１ないし第３の配線パターン同
士の隙間と、が占める前記第１の面内の領域に直面し
て、前記第２の面内に形成され、当該領域と略同一の広
がりを有する、前記第２層配線パターンと、を備えるも
のである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】請求項６に記載の半導体パワーモジュール
は、（ａ）複数相の電力を制御する主回路と、（ｂ）当
該主回路を制御する制御回路と、を備え、前記主回路
が、（ａ−１）第１の回路基板と、（ａ−２）前記第１
の回路基板に配置され、前記複数相の各１相毎に１対ず
つ設けられる、電力制御半導体素子と、を備え、前記制
御回路が、（ｂ−１）前記第１の回路基板に実質的に対
向して設置される第２の回路基板と、（ｂ−２）前記電
力制御半導体素子に制御信号を送信し、電源電位を共通
にすると共に、前記電力制御半導体素子のグループの前
記第１の回路基板における位置に略対向して前記第２の
回路基板にグループを形成して配置された半導体素子
と、を備えるものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高梨 健 福岡市西区今宿東１丁目１番１号 三菱電 機株式会社福岡製作所内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】（ａ）電力を制御する電力制御半導体素子
    を有する主回路と、 （ｂ）当該主回路を制御する制御回路と、 を備え、 前記制御回路が、 （ｂ−１）回路基板であって、当該回路基板の主面に平
    行で互いに異なる第１及び第２の面の中に形成される第
    １層配線パターンと第２層配線パターンを有する、少な
    くとも２層構造の回路基板、 を備え、 前記回路基板が、 （ｂ−１−１）前記制御回路へ外部より入力される入力
    信号を伝達する第１の前記第１層配線パターンと、 （ｂ−１−２）前記第１の第１層配線パターンを挟む形
    で形成され、前記制御回路の正及び負の電源電位をそれ
    ぞれ保持する、第２及び第３の前記第１層配線パターン
    と、 （ｂ−１−３）前記第２又は第３の第１層配線パターン
    のいずれかに電気的に接続され、前記第１ないし第３の
    第１層配線パターンと、当該第１ないし第３の配線パタ
    ーン同士の隙間と、が占める前記第１の面内の領域に直
    面して、前記第２の面内に形成され、当該領域と略同一
    の広がりを有する、前記第２層配線パターンと、 を備える半導体パワーモジュール。
  2. 【請求項２】（ａ）電力を制御する電力制御半導体素子
    を有する主回路と、 （ｂ）当該主回路を制御する制御回路と、 を備え、 前記主回路が、 （ａ−１）前記制御回路に接続する配線パターンを形成
    する回路基板であって、当該回路基板の主面に平行で互
    いに異なる第１及び第２の面の中に形成される第１層配
    線パターンと第２層配線パターンを有する、少なくとも
    ２層構造の回路基板、 を備え、 前記回路基板が（ａ−１−１）前記主回路から前記制御
    回路へ送信される信号を伝達する第１の前記第１層配線
    パターンと、 （ａ−１−２）前記制御回路から前記主回路へ送信され
    る信号を伝達する第２の前記第１層配線パターンと、 （ａ−１−３）前記制御回路の電源電位の１であって前
    記主回路へも接続される電位、を保持する第３の前記第
    １層配線パターンと、 （ａ−１−４）前記第３の第１層配線パターンに電気的
    に接続され、前記第１ないし第３の第１層配線パターン
    と、当該第１ないし第３の配線パターン同士の隙間と、
    が占める前記第１の面内の領域に直面して、前記第２の
    面内に形成され、当該領域を略包含する広がりを有す
    る、第２層配線パターンと、 を備える半導体パワーモジュール。
  3. 【請求項３】（ａ）電力を制御する電力制御半導体素子
    を有する主回路と、 （ｂ）当該主回路を制御する制御回路と、 を備え、 前記制御回路が、 （ｂ−１）配線パターンを有する回路基板、 を備え、 前記回路基板（ｂ−１）が、 （ｂ−１−１）前記制御回路の電源電位の１を保持する
    第１の前記配線パターンであって、当該第１の配線パタ
    ーンを除く前記配線パターンの周囲の少なくとも一部を
    囲むように形成される、第１の配線パターン、 を備える半導体パワーモジュール。
  4. 【請求項４】（ａ）電力を制御する電力制御半導体素子
    を有する主回路と、 （ｂ）当該主回路を制御する制御回路と、 を備え、 前記制御回路が、 （ｂ−１）配線パターンを有する回路基板と、 （ｂ−２）前記回路基板に配置され、入力信号に応答し
    て前記電力制御半導体素子へ制御信号を送出する半導体
    素子と、 を備え、 前記回路基板が、 （ｂ−１−１）前記制御回路の電源電位の１を保持する
    第１の前記配線パターンであって、前記入力信号を伝達
    する第２の前記配線パターンの周囲の少なくとも一部を
    囲むように形成される、第１の配線パターン、 を備える半導体パワーモジュール。
  5. 【請求項５】（ａ）電力を制御する電力制御半導体素子
    を有する主回路と、 （ｂ）当該主回路を制御する制御回路と、 そ備え、 前記主回路が、 （ａ−１）第１の回路基板、 を備え、 前記制御回路が、 （ｂ−１）前記第１の回路基板に対向して配置される第
    ２の回路基板であって、当該回路基板の主面に平行で互
    いに異なり、前記第１の回路基板に遠い順に第１ないし
    第４の面の中に形成される、第１層ないし第４層配線パ
    ターンを有する、少なくとも４層構造の第２の回路基板
    と、 （ｂ−２）前記第２の回路基板に配置され、入力信号に
    応答して前記電力制御半導体素子へ制御信号を送出する
    半導体素子と、 を備え、 前記第２の回路基板が、 （ｂ−１−１）前記第１層配線パターンを略覆うように
    前記第２の面に形成され、前記制御回路の電源電位の１
    を保持する前記第２層配線パターンと、 （ｂ−１−２）前記第２層配線パターンが覆う領域と略
    同一の領域を覆うように前記第４の面に形成され、前記
    制御回路の電源電位の１を保持する前記第４層配線パタ
    ーンと、 （ｂ−１−３）前記第３の面において、前記第４層配線
    パターンで覆われる領域の中に形成され、前記入力信号
    を伝達する前記第３層配線パターンと、 を備える半導体パワーモジュール。
  6. 【請求項６】（ａ）複数相の電力を制御する主回路と、 （ｂ）当該主回路を制御する制御回路と、 を備え、 前記主回路が、 （ａ−１）第１の回路基板と、 （ａ−２）前記第１の回路基板に配置され、前記複数相
    の各１相毎に１対ずつ設けられる、電力制御半導体素子
    と、 を備え、 前記制御回路が、 （ｂ−１）前記第１の回路基板に実質的に対向して設置
    される第２の回路基板と、 （ｂ−２）半導体素子であって、共通の電源電位の１を
    有する当該半導体素子のグループが、当該グループに属
    する前記半導体素子が、制御信号を送信しかつ電源電位
    の１を共通にする前記電力制御半導体素子のグループの
    前記第１の回路基板における位置に略対向して前記第２
    の回路基板に配置される、半導体素子と、を備える半導
    体パワーモジュール。
  7. 【請求項７】（ａ）電力を制御する電力制御半導体素子
    を有する主回路と、 （ｂ）当該主回路を制御する制御回路と、 （ｃ）前記主回路と前記制御回路を収納するケースと、 を備え、 前記主回路が、 （ａ−１）第１の回路基板、 を備え、 前記制御回路が、 （ｂ−１）前記第１の回路基板に実質的に対向して設置
    される第２の回路基板、を備え、 前記ケースが、 （ｃ−１）前記第２の回路基板に実質的に対向する蓋、 を備え、 前記蓋が、 （ｃ−１−１）絶縁体を有する蓋本体と、 （ｃ−１−２）平板状の導体であって、前記蓋本体の前
    記第２の回路基板に実質的に対向する側の主面に沿って
    設けられ、前記主回路の電源電位の１と同電位を保持す
    る導体シートと、 を備える半導体パワーモジュール。
  8. 【請求項８】（ａ）複数相の電力を制御する主回路と、 （ｂ）当該主回路を制御する制御回路と、 （ｃ）前記主回路と前記制御回路を収納するケースと、 を備え、 前記主回路が、 （ａ−１）第１の回路基板と、 （ａ−２）前記第１の回路基板に配置され、前記複数相
    の各１相毎に１対ずつ設けられる、電力制御半導体素子
    と、 を備え、 前記制御回路が、 （ｂ−１）前記第１の回路基板に実質的に対向して設置
    される第２の回路基板と、 （ｂ−２）前記第２の回路基板に配置され、前記電力制
    御半導体素子との間で、制御信号を送信しかつ電源電位
    の１を共通にする半導体素子と、 を備え、 前記ケースが、 （ｃ−１）前記第２の回路基板に実質的に対向する蓋、 を備え、 前記蓋が、 （ｃ−１−１）絶縁体を有する蓋本体と、 （ｃ−１−２）少なくとも１個の平板状の導体であっ
    て、前記蓋本体の前記第２の回路基板に実質的に対向す
    る側の主面に沿って設けられ、その各１は互いに絶縁さ
    れ、共通の前記電源電位の１を有する前記半導体素子の
    グループの各１毎に略対向し、かつ当該電源電位と等電
    位を保持する導体シートと、 を備える半導体パワーモジュール。
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