JP2018133520A - 電子装置 - Google Patents

電子装置 Download PDF

Info

Publication number
JP2018133520A
JP2018133520A JP2017027815A JP2017027815A JP2018133520A JP 2018133520 A JP2018133520 A JP 2018133520A JP 2017027815 A JP2017027815 A JP 2017027815A JP 2017027815 A JP2017027815 A JP 2017027815A JP 2018133520 A JP2018133520 A JP 2018133520A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor
main surface
semiconductor component
long side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017027815A
Other languages
English (en)
Other versions
JP6770456B2 (ja
Inventor
板東　晃司
Koji Bando
晃司 板東
邦治 武藤
Kuniharu Muto
邦治 武藤
佐藤　秀明
Hideaki Sato
秀明 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2017027815A priority Critical patent/JP6770456B2/ja
Priority to TW107102611A priority patent/TWI753996B/zh
Priority to US15/891,872 priority patent/US10284109B2/en
Priority to CN201810144702.5A priority patent/CN108511396B/zh
Publication of JP2018133520A publication Critical patent/JP2018133520A/ja
Application granted granted Critical
Publication of JP6770456B2 publication Critical patent/JP6770456B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/64—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors having inductive loads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4823—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a pin of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/4917—Crossed wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Inverter Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

【課題】電子装置の性能を向上させる。
【解決手段】電子装置ＥＡ１は、第１基板と、第１基板上に配置される配線基板（第２基板）ＳＵ２と、第１基板および配線基板ＳＵ２が収容され、辺ＨＳｅ１および辺ＨＳｅ２を備える筐体（ケース）ＨＳと、を有している。配線基板ＳＵ２には、ドライバ部品（半導体部品）ＰＤＲが搭載されている。第１半導体部品のゲート電極は、辺ＨＳｅ１側に配置されたリードＬＧＨおよびドライバ部品ＰＤＲと辺ＨＳｅ１の間に配置された配線ＷＬＧＨを介してドライバ部品ＰＤＲと電気的に接続されている。また、第２半導体部品のゲート電極は、辺ＨＳｅ２側に配置されたリードＬＧＬおよびドライバ部品ＰＤＲと辺ＨＳｅ２の間に配置された配線ＷＬＧＬを介してドライバ部品ＰＤＲと電気的に接続されている。
【選択図】図１３

Description

本発明は、電子装置（半導体モジュール）に関し、例えば、積層された状態で一つのケース内に収容された複数の基板を備えている電子装置に適用して有効な技術に関する。
特開２０００―３５７７５７号公報（特許文献１）には、パッケージ基板の側面に設けられたコンタクタを介して二つの配線基板が接続された構造が記載されている。
また、特開２００１―１８６７７８号公報（特許文献２）には、スイッチング素子が搭載された基板上に平滑用コンデンサが搭載された基板が積層され、共通のケースに収容された電力変換装置が記載されている。
特開２０００―３５７７５７号公報 特開２００１―１８６７７８号公報
空気調節装置や自動車、あるいは各種産業機器などを駆動する電力供給システムには、インバータ回路などの電力変換回路が組み込まれる。この電力変換回路の構成例として、スイッチ素子として動作するパワートランジスタを有する複数の半導体チップを含む電子部品が基板に搭載され、互いに電気的に接続されることでモジュール化された電子装置（電力変換装置、半導体モジュール）がある。
本願発明者は、上記のようなモジュール化された電子装置の性能向上に向けた取り組みの一環として、積層された状態で一つのケース内に収容された複数の基板を備えている電子装置について検討を行った。その検討の結果、電子装置が備える複数の電子部品のレイアウトや上記複数の電子部品に接続される配線のレイアウトにおいて、課題があることが判った。
例えば、複数のスイッチ素子のそれぞれに駆動信号を供給する経路の経路長にバラツキが生じると、スイッチ素子の動作タイミングがずれる原因になる。また例えば、電子装置の高機能化に伴って、電子装置が備える電子部品の数を増加させる場合、電子装置の実装面積の増大を抑制するように、電子部品や配線のレイアウトを効率化する必要がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による電子装置は、第１基板と、上記第１基板上に配置される第２基板と、上記第１基板および上記第２基板が収容され、第１辺および上記第１辺の反対側の第２辺を備えるケースと、を有している。上記第１基板において、上記ケースの上記第１辺側には、第１パワートランジスタを備える第１半導体部品が搭載され、上記第２辺側には第２パワートランジスタを備える第２半導体部品が搭載されている。上記第２基板には、上記第１および第２パワートランジスタを駆動する駆動回路を備える第３半導体部品が搭載されている。上記第１半導体部品のゲート電極は、上記第１辺側に配置された第１リード部材および上記第３半導体部品と上記第１辺の間に配置された第１配線を介して上記第３半導体部品と電気的に接続されている。また、上記第２半導体部品のゲート電極は、上記第２辺側に配置された第２リード部材および上記第３半導体部品と上記第２辺の間に配置された第２配線を介して上記第３半導体部品と電気的に接続されている。
上記一実施の形態によれば、電子装置の性能を向上させることができる。
一実施の形態におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。 図１に示すトランジスタが形成された半導体チップの表面側の形状を示す平面図である。 図２に示す半導体チップの裏面を示す平面図である。 図２および図３に示す半導体チップが有するトランジスタの構造例を示す断面図である。 図１に示すダイオードが形成された半導体チップの表面側の形状を示す平面図である。 図５に示す半導体チップの裏面を示す平面図である。 図５および図６に示す半導体チップが有するダイオードの構造例を示す断面図である。 ゲート駆動回路の回路ブロック構成を示す図である。 図１に示すインバータ回路を構成する電子装置の外観を示す斜視図である。 図９に示す電子装置の裏面側を示す平面図である。 図１０のＡ−Ａ線に沿った断面図である。 図１１に示す下段側の基板の上面側のレイアウトを示す平面図である。 図１１に示す上段側の基板の上面側のレイアウトを示す平面図である。 図１１に示す下段側の基板において、半導体チップが金属パターン上に搭載された部分の詳細を示す要部拡大断面図である。 図１１に示す上段側の基板において、半導体パッケージおよび電子部品が搭載されている状態を示す要部拡大断面図である。 図１３に示すリードと配線基板とが電気的に接続される部分を拡大して示す拡大平面図である。 図１６のＡ−Ａ線に沿った拡大断面図である。 図１２に示すハイサイド側の半導体チップに接続されるゲート線の要部拡大平面図である。 図１２に示すロウサイド側の半導体チップに接続されるゲート線の要部拡大平面図である。 図９に示す電子装置の組立てフローを示す説明図である。 図２０に示す第１基板準備工程で準備する基板の平面図である。 図２０に示す第２基板準備工程で準備する配線基板の平面図である。 図２０に示す第２基板収容工程で、配線基板を筐体内に収容した状態を示す断面図である。 配線基板を収容した後における下段側の半導体チップと上段側のドライバ部品との位置関係を示す透視平面図である。 図２０に示す封止工程で、筐体の収容部内に樹脂を供給した状態を示す断面図である。 図１７に対する変形例を示す要部拡大断面図である。 図１６に対する変形例を示す要部拡大平面図である。 図２７のＡ−Ａ線に沿った要部拡大断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
また、本明細書において、「電子部品」とは、電子を利用した部品を意味し、特に、半導体内の電子を利用した部品は「半導体部品」となる。この「半導体部品」の例としては、半導体チップを挙げることができる。したがって、「半導体チップ」を包含する語句が「半導体部品」であり、「半導体部品」の上位概念が「電子部品」となる。
また、本明細書において、「半導体装置」とは、半導体部品と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、かつ、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体装置」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。
さらに、本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。スイッチング素子を構成する「パワートランジスタ」として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とが例示できる。本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」と「ＩＧＢＴ」の両方を包含する上位概念を示す語句として使用している。また、パワートランジスタを備える半導体チップの事を、パワー半導体チップと呼ぶ場合がある。
（実施の形態）
本実施の形態では、パワートランジスタを備えた半導体チップを含む複数の電子部品が、一つのパッケージ内に収容された電子装置（半導体モジュール）の例として、インバータ回路（電力変換回路）を備える半導体パッケージ（半導体装置）である、電力変換装置を取り上げて説明する。また、本実施の形態では、パワートランジスタとしてＩＧＢＴを利用する例を取り上げて説明する。
インバータ回路とは、直流電力を交流電力に変換する回路である。例えば、直流電源のプラスとマイナスを交互に出力すれば、これに応じて電流の向きが逆転する。この場合、電流の向きが交互に逆転するので、出力は交流電力と考えることができる。これがインバータ回路の原理である。ここで、交流電力といっても、単相交流電力や３相交流電力に代表されるように様々な形態がある。本実施の形態では、直流電力を３相の交流電力に変換する３相インバータ回路を例に挙げて説明することにする。ただし、本実施の形態における技術的思想は、３相インバータ回路に適用する場合に限らず、例えば、単相インバータ回路などにも幅広く適用することができる。
＜３相インバータ回路の構成例＞
図１は、本実施の形態におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。図１において、モータ回路は、３相誘導モータであるモータＭＴおよびインバータ回路ＰＷＣを有している。モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。モータＭＴでは、位相が１２０度ずれたＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して導体であるロータＲＴの回りに回転磁界を発生させる。この場合、ロータＲＴの回りを磁界が回転する。このことは、導体であるロータＲＴを横切る磁束が変化することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。そして、回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータＲＴに力が加わることを意味し、この力によって、ロータＲＴが回転する。モータ回路では、直流から交流を作り出すインバータ回路ＰＷＣを利用することにより、誘導モータに交流電力を供給している。図１に例示するモータＭＴの場合、３相交流を利用することにより、ロータＲＴを回転させる。このため、図１に示すインバータ回路ＰＷＣは、３種類（Ｕ相、Ｖ相、Ｗ相）の交流電力を生成し、モータＭＴに供給している。
以下に、インバータ回路ＰＷＣの構成例について説明する。図１に示すように、本実施の形態におけるインバータ回路ＰＷＣには、３相に対応してトランジスタＱ１とダイオードＦＷＤが設けられている。本実施の形態におけるインバータ回路ＰＷＣが備えるスイッチ素子は、トランジスタＱ１とダイオードＦＷＤを逆並列接続した構成要素により構成される。言い換えれば、図１に示すレグＬＧ１の上アームおよび下アーム、レグＬＧ２の上アームおよび下アーム、レグＬＧ３の上アームおよび下アームのそれぞれは、トランジスタＱ１とダイオードＦＷＤを逆並列接続した構成要素により構成されている。
トランジスタＱ１は、スイッチング素子として動作する、パワートランジスタであって、本実施の形態の例では、例えばＩＧＢＴである。インバータ回路ＰＷＣでは、相対的に高い電位が供給されるハイサイド用の端子（例えば正電位端子）ＨＴとモータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にトランジスタＱ１とダイオードＦＷＤが逆並列に接続されている。また、モータＭＴの各相より相対的に低い電位が供給されるロウサイド用の端子（例えば負電位端子）ＬＴと、モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にトランジスタＱ１とダイオードＦＷＤが逆並列に接続されている。すなわち、単相ごとに２つのトランジスタＱ１と２つのダイオードＦＷＤが設けられている。言い換えれば、レグＬＧ１、ＬＧ２、およびＬＧ３のそれぞれは、ハイサイド用のスイッチング素子として動作するパワートランジスタであるトランジスタＱ１、およびロウサイド用のスイッチング素子として動作するパワートランジスタであるトランジスタＱ１を備えている。このため、３相で６つのトランジスタＱ１と６つのダイオードＦＷＤが設けられている。そして、個々のトランジスタＱ１のゲート電極には、ゲート駆動回路（駆動回路）ＧＣが接続されており、このゲート駆動回路ＧＣによって、トランジスタＱ１のスイッチング動作が制御されるようになっている。このように構成されたインバータ回路ＰＷＣにおいて、ゲート駆動回路ＧＣでトランジスタＱ１のスイッチング動作を制御することにより、直流電力を３相交流電力に変換して、この３相交流電力をモータＭＴに供給するようになっている。図１に示すように、本実施の形態の場合、レグＬＧ１、ＬＧ２、およびＬＧ３のそれぞれに対して、一個ずつゲート駆動回路ＧＣが接続されている。詳細は後述するが、３相分のゲート駆動回路ＧＣは、互いに独立した三個の半導体部品に形成されている。
本実施の形態におけるインバータ回路ＰＷＣには、スイッチング素子として、ＩＧＢＴであるトランジスタＱ１が使用され、トランジスタＱ１と逆並列接続するようにダイオードＦＷＤが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点からは、スイッチング素子としてのトランジスタＱ１があれば、ダイオードＦＷＤがない構成も考えられる。しかし、インバータ回路ＰＷＣに接続される負荷にインダクタンスが含まれている場合には、ダイオードＦＷＤを設ける必要がある。
負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため、ダイオードＦＷＤは不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れる状態（モード）がある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路ＰＷＣへエネルギーが戻ることがある（電流が逆流することがある）。
このとき、ＩＧＢＴであるトランジスタＱ１単体では、この還流電流を流し得る機能をもたないので、トランジスタＱ１と逆並列にダイオードＦＷＤを接続する必要がある。すなわち、インバータ回路ＰＷＣにおいて、モータ制御のように負荷にインダクタンスを含む場合、トランジスタＱ１をターンオフしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。ところが、トランジスタＱ１単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、トランジスタＱ１と逆並列にダイオードＦＷＤを接続する。つまり、ダイオードＦＷＤは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路ＰＷＣにおいては、スイッチング素子であるトランジスタＱ１と逆並列にダイオードＦＷＤを設ける必要性がある。このダイオードＦＷＤは、フリーホイールダイオードと呼ばれる。
また、本実施の形態におけるインバータ回路ＰＷＣの場合、例えば、図１に示すように、ハイサイド用の端子ＨＴとロウサイド用の端子ＬＴとの間に、容量素子ＣＡＰが接続されている。この容量素子ＣＡＰは、例えば、インバータ回路ＰＷＣでのスイッチングノイズの平滑化や、システム電圧の安定化を図る機能を有している。図１に示す例では、容量素子ＣＡＰは、インバータ回路ＰＷＣの外部に設けられているが、容量素子ＣＡＰはインバータ回路ＰＷＣの内部に設けられていても良い。
また。図１に示すように、本実施の形態のインバータ回路ＰＷＣは、３相分に相当する６個のスイッチング素子を含む出力部ＰＷ１と、出力部ＰＷ１の６個のパワートランジスタの駆動を制御する、制御部ＰＷ２と、を有している。制御部ＰＷ２は、上記した３個のゲート駆動回路ＧＣの他、ゲート駆動回路ＧＣに含まれるハイサイド用の駆動回路およびロウサイド用の駆動回路のそれぞれの動作を制御する制御回路（ロジック回路、演算回路）ＣＴを有している。また、図１では図示を省略したが、制御部ＰＷ２は、上記の他、インバータ回路ＰＷＣの動作を制御する種々の制御回路を含んでいても良い。例えば、ゲート駆動回路ＧＣから出力されるゲート駆動信号や、ゲート駆動回路ＧＣに入力される信号などのノイズを低減させるノイズフィルタ回路が、制御部ＰＷ２に形成されていても良い。また例えば、出力部ＰＷ１を構成する電子部品の温度などを測定し、測定された電気信号のノイズフィルタリング、あるいは増幅を行う回路が、制御部ＰＷ２に形成されていても良い。
＜パワー半導体チップの構造＞
次に、図１に示すインバータ回路ＰＷＣを構成するＩＧＢＴであるトランジスタＱ１を備えたパワー半導体チップの構造、およびダイオードＦＷＤを備えた半導体チップの構造について図面を参照しながら説明する。図２は、図１に示すトランジスタが形成された半導体チップの表面側の形状を示す平面図である。図３は、図２に示す半導体チップの裏面を示す平面図である。図４は、図２および図３に示す半導体チップが有するトランジスタの構造例を示す断面図である。
本実施の形態の場合、インバータ回路ＰＷＣを構成するトランジスタＱ１とダイオードＦＷＤとは、互いに独立した半導体チップに形成されている。以下では、トランジスタＱ１が形成された半導体チップ（パワー半導体チップ、半導体部品）ＳＣ１について先に説明し、ダイオードＦＷＤが形成された半導体チップ（パワー半導体チップ、半導体部品）ＳＣ２について後で説明する。
図２および図３に示すように、本実施の形態における半導体チップＳＣ１は、表面（面、上面、主面）ＳＣｔ（図２参照）、および表面ＳＣｔの反対側の裏面（面、下面、主面）ＳＣｂ（図３参照）を有している。半導体チップＳＣ１の表面ＳＣｔおよび裏面ＳＣｂは、それぞれ四角形である。表面ＳＣｔの面積と裏面ＳＣｂの面積とは、例えば等しい。
また、図２に示すように、半導体チップＳＣ１は、表面ＳＣｔに形成されたゲート電極（ゲート電極パッド、表面電極）ＧＰおよびエミッタ電極（エミッタ電極パッド、表面電極）ＥＰを有している。図２に示す例では、表面ＳＣｔには、一つのゲート電極ＧＰと、二つのエミッタ電極ＥＰとが露出している。二つのエミッタ電極ＥＰのそれぞれの露出面積は、ゲート電極ＧＰの露出面積より大きい。エミッタ電極ＥＰは、インバータ回路ＰＷＣ（図１参照）の出力端子、またはロウサイド用の端子ＬＴ（図１参照）に接続される。このため、エミッタ電極ＥＰの露出面積を大きくすることで、大電流が流れる伝送経路のインピーダンスを低減できる。
また、図３に示すように、半導体チップＳＣ１は、裏面ＳＣｂに形成されたコレクタ電極（コレクタ電極パッド、裏面電極）ＣＰを有している。半導体チップＳＣ１の裏面ＳＣｂ全体にわたって、コレクタ電極ＣＰが形成されている。図２と図３を比較して判るように、コレクタ電極ＣＰの露出面積は、エミッタ電極ＥＰの露出面積よりもさらに大きい。詳細は後述するが、コレクタ電極ＣＰは、インバータ回路ＰＷＣ（図１参照）の出力端子、またはハイサイド用の端子ＨＴ（図１参照）に接続される。このため、コレクタ電極ＣＰの露出面積を大きくすることで、大電流が流れる伝送経路のインピーダンスを低減できる。
また、図２に示すように、本実施の形態の半導体チップＳＣ１は、表面ＳＣｔにおいて露出する複数の電極を有する。この複数の電極には、上記したゲート電極ＧＰおよびエミッタ電極ＥＰの他、複数の信号電極（信号電極パッド、表面電極）ＤＴＰが含まれる。複数の信号電極ＤＴＰのそれぞれは、半導体チップＳＣ１の温度などを測定したデータを電気信号として出力する出力端子である。信号電極ＤＴＰを介して出力される電気信号の例としては、例えば、半導体チップＳＣ１の温度信号、エミッタ電極ＥＰの電位レベルの計測信号、あるいはエミッタ電極ＥＰに流れる電流の検出信号などを例示できる。図２に示す例では、複数の信号電極ＤＴＰのうちの一部であるエミッタ信号電極ＥＤＰは、半導体チップＳＣ１の内部において、エミッタ電極ＥＰと電気的に接続されている。このため、エミッタ電極ＥＰの電位レベルの計測信号、あるいはエミッタ電極ＥＰに流れる電流の検出信号などは、エミッタ信号電極ＥＤＰから出力することが可能である。信号電極ＤＴＰから出力された電気信号は、例えば図１に示す制御回路ＣＴに入力される。そして、制御回路ＣＴにおいて、電気信号に対するデータ処理（演算処理）が行われる。処理後のデータは、例えば外部の制御機器に出力され、半導体チップＳＣ１の状態を監視するためのデータとして利用可能である。あるいは、処理後のデータに基づいて、制御回路ＣＴからゲート駆動回路ＧＣ（図１参照）に出力される制御信号を変更する、所謂フィードバック制御を行うこともできる。このように、半導体チップＳＣ１の温度などの測定データを電気信号として出力することにより、インバータ回路ＰＷＣの動作を効率化することができる。すなわち、インバータ回路ＰＷＣの性能を向上させることができる。
また、ゲート電極ＧＰおよび複数の信号電極ＤＴＰのそれぞれは、信号伝送用の電極である。このため、エミッタ電極ＥＰと比較して、流れる電流の値が小さい。したがって、電極の露出面積は、エミッタ電極ＥＰの露出面積より小さい。
また、図２に示すように半導体チップＳＣ１の表面は、平面視において四辺を有している。図２に示す例では、半導体チップＳＣ１は、平面視において、Ｘ方向に沿って延びる辺（長辺）ＳＣ１ｅ１、辺ＳＣ１ｅ１の反対側に位置する辺（長辺）ＳＣ１ｅ２、Ｘ方向に交差（図２では直交）するＹ方向に沿って延びる辺（短辺）ＳＣ１ｅ３、および辺ＳＣ１ｅ３の反対側に位置する辺（短辺）ＳＣ１ｅ４を有する。また、辺ＳＣ１ｅ１および辺ＳＣ１ｅ２は、辺ＳＣ１ｅ３および辺ＳＣ１ｅ４と比較して相対的に長い。また、半導体チップＳＣ１の表面ＳＣｔにおいて露出する複数の電極のうち、複数の信号電極ＤＴＰおよびゲート電極ＧＰのそれぞれは、同じ辺（図２に示す例では辺ＳＣ１ｅ３）に沿って配列されている。後述するように、ゲート電極ＧＰおよび複数の信号電極ＤＴＰのそれぞれは、ワイヤを介して接続される。ゲート電極ＧＰおよび複数の信号電極ＤＴＰのそれぞれが同じ辺に配列されている場合、各電極に接続される信号伝送経路のレイアウトを単純化できるので、各経路の等長化の設計が容易になる。
また、半導体チップＳＣ１が備えるトランジスタＱ１は、例えば、図４に示すような構造を持っている。半導体チップＳＣ１の裏面ＳＣｂに形成されたコレクタ電極ＣＰ上には、ｐ＋型半導体領域ＰＲ１が形成されている。ｐ＋型半導体領域ＰＲ１上にはｎ＋型半導体領域ＮＲ１が形成され、このｎ＋型半導体領域ＮＲ１上にｎ−型半導体領域ＮＲ２が形成されている。そして、ｎ−型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ−型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ＋型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。
このように構成されたトランジスタＱ１において、ゲート電極ＧＥは、図２に示すゲート電極ＧＰに接続されている。同様に、エミッタ領域となるｎ＋型半導体領域ＥＲは、エミッタ電極ＥＰと電気的に接続されている。コレクタ領域となるｐ＋型半導体領域ＰＲ１は、半導体チップＳＣ１の裏面ＳＣｂに形成されているコレクタ電極ＣＰと電気的に接続されている。トランジスタＱ１は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。
なお、ｎ＋型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ＋型半導体領域ＮＲ１は、トランジスタＱ１がターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ−型半導体領域ＮＲ２内に成長する空乏層が、ｎ−型半導体領域ＮＲ２の下層に形成されているｐ＋型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ＋型半導体領域ＮＲ１が設けられている。
また、トランジスタＱ１のゲート電極ＧＥは、ゲート駆動回路ＧＣ（図１参照）に接続されている。このとき、ゲート駆動回路ＧＣからの信号がゲート電極ＧＰを介してトランジスタＱ１のゲート電極ＧＥに印加されることにより、ゲート駆動回路ＧＣからトランジスタＱ１のスイッチング動作を制御することができるようになっている。
次に、図１に示すダイオードＦＷＤが形成された半導体チップについて説明する。図５は、図１に示すダイオードが形成された半導体チップの表面側の形状を示す平面図である。図６は、図５に示す半導体チップの裏面を示す平面図である。また、図７は、図５および図６に示す半導体チップが有するダイオードの構造例を示す断面図である。
図５および図６に示すように、本実施の形態における半導体チップＳＣ２は、表面（面、上面、主面）ＳＣｔ（図５参照）、および表面ＳＣｔの反対側の裏面（面、下面、主面）ＳＣｂ（図６参照）を有している。半導体チップＳＣ２の表面ＳＣｔおよび裏面ＳＣｂは、それぞれ四角形である。表面ＳＣｔの面積と裏面ＳＣｂの面積とは、例えば等しい。
また、図５に示すように半導体チップＳＣ２の表面は、平面視において四辺を有している。図２に示す例では、半導体チップＳＣ２は、平面視において、Ｘ方向に沿って延びる辺（長辺）ＳＣ２ｅ１、辺ＳＣ２ｅ１の反対側に位置する辺（長辺）ＳＣ２ｅ２、Ｘ方向に交差（図５では直交）するＹ方向に沿って延びる辺（短辺）ＳＣ２ｅ３、および辺ＳＣ２ｅ３の反対側に位置する辺（短辺）ＳＣ２ｅ４を有する。また、辺ＳＣ２ｅ１および辺ＳＣ２ｅ２は、辺ＳＣ２ｅ３および辺ＳＣ２ｅ４と比較して相対的に長い。
また、図２と図５を比較して判るように、半導体チップＳＣ１（図２参照）の表面ＳＣｔの面積は、半導体チップＳＣ２（図５参照）の表面ＳＣｔの面積より大きい。
また、図５に示すように、半導体チップＳＣ２は、表面ＳＣｔに形成されたアノード電極（アノード電極パッド、表面電極）ＡＤＰを有している。また、図６に示すように、半導体チップＳＣ２は、裏面ＳＣｂに形成されたカソード電極（カソード電極パッド、裏面電極）ＣＤＰを有している。半導体チップＳＣ２の裏面ＳＣｂ全体にわたって、カソード電極ＣＤＰが形成されている。
また、半導体チップＳＣ２が備えるダイオードＦＷＤは、例えば、図７に示すような構造を持っている。図７に示すように、半導体チップＳＣ２の裏面ＳＣｂに形成されたカソード電極ＣＤＰ上には、ｎ＋型半導体領域ＮＲ３が形成されている。そして、ｎ＋型半導体領域ＮＲ３上にｎ−型半導体領域ＮＲ４が形成されており、ｎ−型半導体領域ＮＲ４上に、互いに離間したｐ型半導体領域ＰＲ４が形成されている。ｐ型半導体領域ＰＲ４の間には、ｐ−型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３とｐ−型半導体領域ＰＲ４上には、アノード電極ＡＤＰが形成されている。アノード電極ＡＤＰは、例えば、アルミニウム−シリコンから構成されている。
このように構成されたダイオードＦＷＤによれば、アノード電極ＡＤＰに正電圧を印加し、カソード電極ＣＤＰに負電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＰに負電圧を印加し、カソード電極ＣＤＰに正電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤを動作させることができる。
＜駆動回路の構成＞
次に、図１に示すゲート駆動回路ＧＣの構成について説明する。図８は、ゲート駆動回路の回路ブロック構成を示す図である。図８では、モータＭＴを駆動するインバータ回路ＰＷＣの３相のうちの１相を例に挙げて、この１相を制御するゲート駆動回路ＧＣの構成について説明する。図８において、高圧電源と電気的に接続される端子ＶＣＣと、例えば低圧電源と電気的に接続される端子ＣＯＭとの間に、例えば、インバータ回路ＰＷＣの１相分を構成するハイサイドトランジスタＨＱ１とロウサイドトランジスタＬＱ１とが直列接続されている。そして、ハイサイドトランジスタＨＱ１とロウサイドトランジスタＬＱ１との間の中間ノードが端子Ｖｓを介してモータＭＴと電気的に接続されている。
ゲート駆動回路ＧＣは、ハイサイドトランジスタ（ハイサイドＩＧＢＴ）ＨＱ１のオン／オフ動作とロウサイドトランジスタ（ロウサイドＩＧＢＴ）ＬＱ１のオン／オフ動作を制御するように構成されている。例えば、ゲート駆動回路ＧＣは、ハイサイドトランジスタＨＱ１のゲート電極に印加するゲート電圧を制御することにより、ハイサイドトランジスタＨＱ１のオン／オフ動作を実現し、かつ、ロウサイドトランジスタＬＱ１のゲート電極に印加するゲート電圧を制御することにより、ロウサイドトランジスタＬＱ１のオン／オフ動作を実現する。
図８に示すゲート駆動回路ＧＣは、例えば低圧電源（例えば１５ボルト）と電気的に接続される端子ＶＤＬおよび基準電位（例えば接地電位などの固定電位）と電気的に接続される端子ＶＳＳに接続されている。ゲート駆動回路ＧＣは、制御回路ＣＴから入力される入力信号を処理する入力信号処理回路ＩＳＣと、レベルシフト回路ＬＳＣと、ロウサイド駆動回路ＤＣＬと、ハイサイド駆動回路ＤＣＨとを有している。図８に模式的に示すように、制御回路ＣＴは、ハイサイド駆動回路ＤＣＨの動作を制御する信号ＳＧＨを、制御信号線ＴＨＳＬを介して伝送する。また、制御回路ＣＴは、ロウサイド駆動回路ＤＣＬの動作を制御する信号ＳＧＬを、制御信号線ＴＬＳＬを介して伝送する。
ロウサイド駆動回路ＤＣＬは、入力信号処理回路ＩＳＣから出力される処理信号に基づいて、ロウサイドトランジスタＬＱ１のゲート電極に印加するゲート電圧を制御する。例えば、ロウサイド駆動回路ＤＣＬは、端子ＶＳＳから基準電位を入力し、この基準電位に基づいて生成されたゲート電圧をロウサイドトランジスタＬＱ１のゲート電極に供給する。ここで、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧以上の場合、ロウサイドトランジスタＬＱ１はオンする。一方、ゲート電極に供給されるゲート電圧が、基準電位に対して、しきい値電圧未満の場合、ロウサイドトランジスタＬＱ１はオフする。このようにして、ロウサイドトランジスタＬＱ１のオン／オフ動作がロウサイド駆動回路ＤＣＬによって制御される。
一方、ハイサイド駆動回路ＤＣＨは、入力信号処理回路ＩＳＣの処理信号をレベルシフト回路ＬＳＣに入力した後、このレベルシフト回路ＬＳＣからの出力信号に基づいて、ハイサイドトランジスタＨＱ１のゲート電極に印加するゲート電圧を制御する。例えば、ハイサイド駆動回路ＤＣＨは、負荷であるモータＭＴに接続された端子Ｖｓから基準となる基準電位を入力する。ハイサイドトランジスタＨＱ１では、例えばハイサイドトランジスタＨＱ１のエミッタ電位を基準電位に使用する。このエミッタ電位は、図２に示す半導体チップＳＣ１のエミッタ信号電極ＥＤＰから出力され、エミッタ線ＥＬＨを介してハイサイド駆動回路ＤＣＨに供給される。ハイサイドトランジスタＨＱ１のエミッタ電位は、端子ＣＯＭに供給される電位と、端子ＶＣＣに供給される電位の間で変動する。例えば、ハイサイドトランジスタＨＱ１がオンしている場合には、ハイサイドトランジスタＨＱ１のエミッタ電位は、端子ＶＣＣに供給される電源電位と同電位となる。この場合、ハイサイドトランジスタＨＱ１をオンさせるためには、電源電位を基準としてゲート電圧を生成する必要があることを意味する。このため、ハイサイド駆動回路ＤＣＨでは、ハイサイドトランジスタＨＱ１のエミッタ電位を端子Ｖｓから入力して、この端子Ｖｓから入力した電位を基準にして、ハイサイドトランジスタＨＱ１のゲート電極に印加するゲート電圧を生成している。端子Ｖｓから入力する電位は、電源電位まで変動することになることから、この端子Ｖｓから入力する電位を基準として生成されるハイサイドトランジスタＨＱ１のゲート電圧は、電源電位よりも高い電位が必要とされる。ハイサイド駆動回路ＤＣＨでは、例えば、端子ＶＦＢをインバータ回路ＰＷＣの外部に位置する低圧電源ＬＰＳ（例えば１５ボルト）と接続し、この端子ＶＦＢから入力される電位を利用して、電源電位よりも高いゲート電圧を生成している。このゲート電圧は、ハイサイド駆動回路ＤＣＨからハイサイドトランジスタＨＱ１のゲート電極に供給される。以上のようにして、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧以上の場合、ハイサイドトランジスタＨＱ１はオンする一方、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧未満の場合、ハイサイドトランジスタＨＱ１はオフする。このようにして、ハイサイドトランジスタＨＱ１のオン／オフ動作がハイサイド駆動回路ＤＣＨによって制御される。
ところで、制御回路ＣＴは、端子ＶＤＬよりもさらに低い電源電位（例えば１．５ボルトや３ボルト程度）に接続される端子ＶＤＳに接続されている。この端子ＶＤＳから供給される電源電位は、制御用のデジタル信号の生成に利用される。この制御用のデジタル信号には、図８に模式的に示す信号ＳＧＨ、ＳＧＬも含まれる。
一方、ハイサイドトランジスタＨＱ１のゲート電極には、ゲート線ＧＬＨを介してゲート駆動信号であるゲート信号ＧＳＨが伝送される。また、ロウサイドトランジスタＬＱ１のゲート電極には、ゲート線ＧＬＬを介してゲート駆動信号であるゲート信号ＧＳＬが伝送される。このゲート信号ＧＳＨ、ＧＳＬの電位差（電圧）は、例えば１５ボルトであって、信号ＳＧＨ、ＳＧＬの電位差（電圧）より大きい。また、ゲート線ＧＬＨ、ＧＬＬに流れる電流は、制御信号線ＴＨＳＬ、ＴＬＳＬに流れる電流より１００倍以上大きい。例えば、制御信号線ＴＨＳＬ、ＴＬＳＬに流れる電流は、μＡ（マイクロアンペア）オーダーであるが、ゲート線ＧＬＨ、ＧＬＬに流れる電流は、ｍＡ（ミリアンペア）オーダーである。このため、図８に模式的に示すようにゲート信号ＧＳＨ、ＧＳＬの信号波形の振幅は、信号ＳＧＨ、ＳＧＬの信号波形の振幅より大きい。
このように、信号波形の振幅が大きいゲート信号ＧＳＨ、ＧＳＬの場合、信号波形の振幅が小さい信号ＳＧＨ、ＳＧＬと比較して、電位レベルが立ち上がる時間の制御が難しくなる。しかし、パワートランジスタの動作を安定化させるためには、複数のゲート信号のそれぞれにおいて、電位レベルがしきい値を超えるまでの立ち上がり時間、および電位レベルがしきい値を下回るまでの立ち下り時間を揃えることが重要である。このため、ゲート信号ＧＳＨ、ＧＳＬはデジタル信号であるが、立ち上がり時間および立ち下り時間を制御する観点からは、アナログ信号のような取扱いをすることが好ましい。すなわち、ゲート信号ＧＳＨとゲート信号ＧＳＬの立ち上がり時間、立ち下り時間を揃える観点からは、ゲート線ＧＬＨの経路距離とゲート線ＧＬＬの経路距離を等長化することが好ましい。また、図１を用いて説明したように、本実施の形態のインバータ回路ＰＷＣは、３相を持つので、図８に示すゲート線ＧＬＨおよびゲート線ＧＬＬは、それぞれ３本ずつ設けられている。この場合、６本のゲート線のそれぞれの経路距離を等長化することが好ましい。
詳細は後述するが、本実施の形態の場合、図１に示す出力部ＰＷ１と制御部ＰＷ２とが互いに異なる基板に形成されるので、６本のゲート線のそれぞれの経路距離が長くなる。したがって、６本のゲート線のそれぞれの経路距離を等長化することが、インバータ回路ＰＷＣの性能向上にとって、重要である。
＜電子装置の構造＞
次に、図１に示すインバータ回路ＰＷＣを構成する電子装置ＥＡ１の構成例について説明する。図９は、図１に示すインバータ回路を構成する電子装置の外観を示す斜視図である。なお、図１０では、図１１に示すベース基板ＳＵＢを取り除いた状態で、基板ＳＵ１の裏面側を示している。図１１は、図１０のＡ−Ａ線に沿った断面図である。図１１では、半導体チップに接続されるワイヤの一部を点線で示している。また、図１１では、配線基板ＳＵ２に搭載されるドライバ部品ＰＤＲに接続される複数の電子部品から成る電子部品群を、一つの電子部品として模式的に示している。また、図１２は、図１１に示す下段側の基板の上面側のレイアウトを示す平面図である。
また、図１３は、図１１に示す上段側の基板の上面側のレイアウトを示す平面図である。図１３では、配線基板ＳＵ２に形成された配線の例として、配線ＷＬＧＨ、ＷＬＧＬ、ＷＬＥＨを示している。配線ＷＬＧＨ、ＷＬＧＬ、ＷＬＥＨのそれぞれは、図１１に示す配線基板ＳＵ２の上面Ｓ２ｔと下面Ｓ２ｂとの間に形成されているので、図１３ではこれらの配線を二点鎖線で示している。
図１に示すインバータ回路ＰＷＣを構成する本実施の形態の電子装置ＥＡ１は、図９に示すように、上面側が筐体（ケース、ハウジング）ＨＳに覆われている。電子装置ＥＡ１は、互いに電気的に接続された複数の半導体チップＳＣ１、ＳＣ２（図１２参照）が筐体ＨＳ内に収容され、外部端子である複数のリード（リード部材、端子）ＬＤが筐体ＨＳから露出する、ケースモジュールである。
筐体ＨＳは、複数の半導体部品（半導体チップＳＣ１、ＳＣ２（図１２参照））を覆う蓋部（蓋材、キャップ）ＨＳＴと、蓋部ＨＳＴを支持する支持部（フレーム）ＨＳＦと、を有する。筐体ＨＳを構成する支持部ＨＳＦおよび蓋部ＨＳＴのそれぞれは、樹脂製の部材であって、例えば、ポリエチレンテレフタラート（以下、ＰＥＴと記載する）を主要な原料としている。なお、本実施の形態の場合、蓋部ＨＳＴと支持部ＨＳＦとは互いに独立し、分離可能な部材である。ただし、蓋部ＨＳＴと支持部ＨＳＦとが互いに分離不可能であっても良い。例えば、蓋部ＨＳＴと支持部ＨＳＦとが接着材を介して接着固定されていても良い。あるいは、蓋部ＨＳＴと支持部ＨＳＦとが一体に形成されていても良い。
また、図１０に示すように、支持部ＨＳＦは基板（出力基板）ＳＵ１の周囲を連続的に囲んでいる。図１１に示すように蓋部ＨＳＴは基板ＳＵ１の上面（面、表面、主面）Ｓ１ｔ全体を覆っている。支持部ＨＳＦの内側には、空間が設けられ、支持部ＨＳＦ、蓋部ＨＳＴ、およびベース基板ＳＵＢに囲まれた空間（収容部ＰＫＴ）内に、基板ＳＵ１上に搭載された、複数の半導体チップＳＣ１、ＳＣ２が収容されている。基板ＳＵ１の上面Ｓ１ｔの周縁部は、接着材（グルー）ＢＤ１を介して筐体ＨＳと接着固定されている。
また、筐体ＨＳの蓋部ＨＳＴからは、複数のリードＬＤが突出している。筐体ＨＳの蓋部ＨＳＴには複数の貫通孔（図示は省略）が形成され、複数のリードＬＤは複数の貫通孔にそれぞれ挿入されている。複数のリードＬＤのそれぞれは、電子装置ＥＡ１の外部端子であって、図１２に示す基板ＳＵ１上に搭載された複数の半導体チップＳＣ１や図１３に示す配線基板（制御基板）ＳＵ２上に搭載された複数のドライバ部品（半導体装置、半導体部品、半導体パッケージ）ＰＤＲ、あるいはコントローラ部品（半導体装置、半導体部品、半導体パッケージ）ＰＣＴと電気的に接続されている。
また、図１０に示すように、筐体ＨＳの収容部ＰＫＴは、平面視において、Ｘ方向に沿って延びる辺（長辺）ＨＳｅ１、辺ＨＳｅ１の反対側に位置する辺（長辺）ＨＳｅ２、Ｘ方向に交差（図１０では直交）するＹ方向に沿って延びる辺（短辺）ＨＳｅ３、および辺ＨＳｅ３の反対側に位置する辺（短辺）ＨＳｅ４を有する。また、辺ＨＳｅ１および辺ＨＳｅ２は、辺ＨＳｅ３および辺ＨＳｅ４と比較して相対的に長い。なお、図１０に示す例では、筐体ＨＳの収容部ＰＫＴは、平面視において、四角形（図１０では長方形）を成す。筐体ＨＳは外周縁に四つの辺を有している。詳しくは、平面視において、筐体ＨＳの外縁は、Ｘ方向に沿って延びる辺（長辺）ＨＳｅ５、辺ＨＳｅ５の反対側に位置する辺（長辺）ＨＳｅ６、Ｘ方向に交差（図１０では直交）するＹ方向に沿って延びる辺（短辺）ＨＳｅ７、および辺ＨＳｅ７の反対側に位置する辺（短辺）ＨＳｅ８を有する。また、辺ＨＳｅ５および辺ＨＳｅ６は、辺ＨＳｅ７および辺ＨＳｅ８と比較して相対的に長い。収容部ＰＫＴの辺ＨＳｅ１と外縁の辺ＨＳｅ５は、筐体ＨＳの一部分を挟んで互いに反対側に位置している。同様に、収容部ＰＫＴの辺ＨＳｅ２、ＨＳｅ３、ＨＳｅ４と外縁の辺ＨＳｅ６、ＨＳｅ７、ＨＳｅ８は、筐体ＨＳの一部分を挟んで互いに反対側に位置している。
また、基板ＳＵ１は、平面視において、Ｘ方向に沿って延びる（延在する）辺（長辺、基板辺）Ｓ１ｅ１、辺Ｓ１ｅ１の反対側に位置する辺（長辺、基板辺）Ｓ１ｅ２、Ｘ方向に交差（図１０では直交）するＹ方向に沿って延びる（延在する）辺（短辺、基板辺）Ｓ１ｅ３、および辺Ｓ１ｅ３の反対側に位置する辺（短辺、基板辺）Ｓ１ｅ４を有する。また、辺Ｓ１ｅ１および辺Ｓ１ｅ２は、辺Ｓ１ｅ３および辺Ｓ１ｅ４と比較して相対的に長い。
図１０に示す例では、基板ＳＵ１は、平面視において、四角形（詳しくは長方形）を成す。また、図１０に示す例では、基板ＳＵ１の辺Ｓ１ｅ１は、筐体ＨＳの収容部ＰＫＴの辺ＨＳｅ１と対向する。基板ＳＵ１の辺Ｓ１ｅ２は、筐体ＨＳの収容部ＰＫＴの辺ＨＳｅ２と対向する。基板ＳＵ１の辺Ｓ１ｅ３は、筐体ＨＳの収容部ＰＫＴの辺ＨＳｅ３と対向する。基板ＳＵ１の辺Ｓ１ｅ４は、筐体ＨＳの収容部ＰＫＴの辺ＨＳｅ４と対向する。
また、図９および図１０に示すように、筐体ＨＳは、電子装置ＥＡ１を例えばヒートシンクや支持部材などに固定するための取り付け部分である、フランジ部（部分）ＦＬＧを有している。図１０に示すように、フランジ部ＦＬＧは、平面視における筐体ＨＳの長手方向であるＸ方向において、支持部ＨＳＦの両端に設けられている。言い換えれば、Ｘ方向において、二つのフランジ部ＦＬＧは、基板ＳＵ１が収容される収容部ＰＫＴを介して互いに反対側に配置されている。また、複数のフランジ部ＦＬＧの中央には、それぞれ貫通孔（孔、ネジ穴、ネジ挿入孔）ＴＨＨが形成されている。貫通孔ＴＨＨは、筐体ＨＳのフランジ部ＦＬＧを厚さ方向に貫通する開口部であって、電子装置ＥＡ１を例えばヒートシンクや支持部材などに固定する際には、貫通孔ＴＨＨにネジ（図示は省略）を挿入することにより、電子装置ＥＡ１をネジ止め固定することができる。
図１０に示す例では、辺ＨＳｅ３の中心と辺ＨＳｅ４の中心を結ぶように長手方向であるＸ方向に延びる仮想線（中心線）ＶＬ１に沿って、二個の貫通孔ＴＨＨが形成されている。図１０に示す例では、仮想線ＶＬ１は、Ｘ方向において、一方の側に配置された貫通孔ＴＨＨの中心点と、他方の側に配置された貫通孔ＴＨＨの中心点を結ぶ（通過する）直線である。また、図１０に示す例では、基板ＳＵ１の下面（面、裏面、主面）Ｓ１ｂ側から視た平面視において、仮想線ＶＬ１は、基板ＳＵ１の下面Ｓ１ｂを通る（通過する）。ここで、基板ＳＵ１の下面Ｓ１ｂの中心点は、図１２に示す基板ＳＵ１の上面（面、表面、主面）Ｓ１ｔの中心点と同様に定義できる。すなわち、図１２に示す基板ＳＵ１の下面Ｓ１ｂ（図１０参照）および上面Ｓ１ｔの中心点は、基板ＳＵ１の辺（長辺、基板辺）Ｓ１ｅ１の中点と辺（長辺、基板辺）Ｓ１ｅ２の中点とを結ぶ線（図示しない仮想線）と、辺（短辺、基板辺）Ｓ１ｅ３の中点と辺（短辺、基板辺）Ｓ１ｅ４の中点とを結ぶ線（図示しない仮想線）と、の交点である。
次に、電子装置ＥＡ１の筐体ＨＳの収容部ＰＫＴに収容される基板ＳＵ１、ＳＵ２および基板ＳＵ１、ＳＵ２に固定される各部材について説明する。図１１に示すように、電子装置ＥＡ１は、筐体ＨＳの収容部ＰＫＴに収容される、基板ＳＵ１および配線基板（基板）ＳＵ２を有している。基板ＳＵ１は、インバータ回路ＰＷＣ（図１参照）の出力部ＰＷ１（図１参照）に相当する基板であって、基板ＳＵ１には、出力部ＰＷ１を構成する複数の半導体部品が搭載されている。図１２に示すように、基板ＳＵ１には、スイッチング素子として動作する、６個の半導体チップＳＣ１、およびフリーホイールダイオードとして動作する６個の半導体チップＳＣ２が搭載されている。また、図１１に示す基板ＳＵ２は、インバータ回路ＰＷＣの制御部ＰＷ２（図１参照）に相当する基板であって、基板ＳＵ２には、制御部ＰＷ２を構成する複数の電子部品が搭載されている。図１３に示すように、配線基板ＳＵ２には、ゲート駆動回路ＧＣ（図１参照）を備えた３個のドライバ部品ＰＤＲが搭載されている。また、配線基板ＳＵ２には、制御回路ＣＴ（図１参照）を備えた１個のコントローラ部品ＰＣＴが搭載されている。
図１１および図１２に示すように、電子装置ＥＡ１は、基板ＳＵ１と、基板ＳＵ１の上面Ｓ１ｔに形成された複数の金属パターン（金属から成るパターン）ＭＰと、複数の金属パターンＭＰのうちの一部に搭載される複数の半導体チップＳＣ１と、を有する。
図１１に示すように基板ＳＵ１は、複数の半導体チップＳＣ１が搭載されるチップ搭載面である上面（表面、主面、面）Ｓ１ｔと、上面Ｓ１ｔの反対側に位置する下面（裏面、主面、面）Ｓ１ｂを有する。基板ＳＵ１は、例えばアルミナ（酸化アルミニウム：Ａｌ２Ｏ３）などのセラミック材料から成るセラミック基板である。
また、図１１に示すように、基板ＳＵ１の上面Ｓ１ｔおよび下面Ｓ１ｂには、複数の金属パターンＭＰが接合されている。これら複数の金属パターンＭＰは、例えば、銅（Ｃｕ）膜の表面にニッケル（Ｎｉ）膜が積層された積層膜であって、基板ＳＵ１の上面Ｓ１ｔまたは下面Ｓ１ｂに銅膜が直接的に接合されている。本実施の形態のように、銅から成る金属パターンＭＰ上に直接的に半導体チップＳＣ１が搭載される基板ＳＵ１は、ＤＢＣ（Direct Bonding Cupper）基板と呼ばれる場合もある。
基板ＳＵ１の下面Ｓ１ｂ側に形成された金属パターンＭＰＢは電子装置ＥＡ１の放熱経路を構成する金属膜であって、基板ＳＵ１の下面Ｓ１ｂの大部分を覆うように一様に形成されている。セラミック基板である基板ＳＵ１の下面Ｓ１ｂに金属膜を形成することで、電子装置ＥＡ１の放熱性を向上させることができる。また、基板ＳＵ１の上面Ｓ１ｔに形成された複数の金属パターンＭＰのそれぞれは、インバータ回路ＰＷＣ（図１参照）の導電経路の一部を構成し、互いに分離されている（離間している）。
複数の金属パターンＭＰには、ハイサイド側の電位が供給される金属パターンＭＰＨが含まれている。また、複数の金属パターンＭＰには、ロウサイド側の電位が供給される金属パターンＭＰＬが含まれている。また、複数の金属パターンＭＰには、トランジスタＱ１（図１参照）のスイッチング動作に応じて変化する電位が供給される金属パターンＭＰＵ、ＭＰＶ、ＭＰＷが含まれている。
金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、１２０度の位相差を持つようにそれぞれ異なる電位が供給される。このため、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、互いに分離されている（離間している）。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、出力用のリードＬＤ（端子ＴＵ、ＴＶ、およびＴＷ）が接続された金属パターンＭＰＴと複数のワイヤＢＷを介して接続されている。このため、図１に示すＵ相、Ｖ相、およびＷ相の出力用の伝送経路には、図１２に示すワイヤＢＷが含まれる。
図１２に示す例では、金属パターンＭＰＨは、複数個（図１２では２個）の金属パターンＭＰＨがワイヤＢＷ（ＢＷＰ）を介して互いに電気的にされた構造になっている。同様に、金属パターンＭＰＬは、複数個（図１２では２個）の金属パターンＭＰＬがワイヤＢＷ（ＢＷＰ）を介して互いに電気的にされた構造になっている。金属パターンＭＰＨには、Ｕ相、Ｖ相、Ｗ相（図１参照）のそれぞれにおいて、同じ電位（ハイサイド側の電位）が供給される。また、金属パターンＭＰＬには、Ｕ相、Ｖ相、Ｗ相のそれぞれにおいて、同じ電位（ロウサイド側の電位）が供給される。したがって、本実施の形態に対する変形例としては、金属パターンＭＰＨ、ＭＰＬのそれぞれが、一個の金属パターンＭＰにより構成されていても良い。この場合、複数の金属パターンＭＰＨ、ＭＰＬをワイヤＢＷ（ＢＷＰ）で接続しなくて良いので、部品点数を削減できる。
一方、本実施の形態のように、金属パターンＭＰＨ、ＭＰＬのそれぞれが、複数個に分割されている場合、Ｘ方向において、分割された金属パターンＭＰＨ、ＭＰＬのそれぞれの延在距離を、金属パターンＭＰＨ、ＭＰＬのそれぞれが分割されない場合に対して、低減できる。このため、金属パターンＭＰと基材であるセラミック基板との線膨張係数差に起因して発生する応力を低減できる。
また、複数の金属パターンＭＰのうちの一部には、複数の半導体チップＳＣ１および半導体チップＳＣ２が搭載されている。複数の半導体チップＳＣ１は、図１を用いて説明したように、ＩＧＢＴであるトランジスタＱ１が形成されたスイッチ素子であって、金属パターンＭＰＨ、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれに搭載されている。
半導体チップＳＣ１のうち、金属パターンＭＰＨに搭載されているものは、ハイサイド側のスイッチに相当する半導体チップ（半導体部品）ＳＣＨである。金属パターンＭＰＨには、半導体チップＳＣＨと半導体チップＳＣ２のセットが、３組搭載されている。複数の半導体チップＳＣ２のそれぞれは、ダイオードＦＷＤ（図１参照）を備えている。平面視において、３個の半導体チップＳＣＨは、Ｘ方向に沿って（言い換えれば、筐体ＨＳの収容部ＰＫＴ（図１０参照）の長辺である辺ＨＳｅ１に沿って）並んでいる。また、複数の半導体チップＳＣＨのそれぞれと対を成す複数の半導体チップＳＣ２のそれぞれは、Ｙ方向に沿って、半導体チップＳＣＨと並ぶように搭載されている。図１２に示す例では、半導体チップＳＣＨは、半導体チップＳＣ２より辺ＨＳｅ１側に配置されている。言い換えれば、半導体チップＳＣＨは、辺ＨＳｅ１と半導体チップＳＣ２の間に搭載されている。辺ＨＳｅ１側には、半導体チップＳＣＨと電気的に接続される複数のリード（リード部材）ＬＤが配置されている。つまり、半導体チップＳＣＨは半導体チップＳＣ２と比較して、リードＬＤまでの距離が短い。
また、半導体チップＳＣ１のうち、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷに搭載されているものは、ロウサイド側に相当する半導体チップＳＣＬである。複数の半導体チップＳＣ２のそれぞれは、複数の半導体チップＳＣＬのそれぞれとセットになるように、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷに搭載されている。平面視において、３個の半導体チップＳＣＬは、Ｘ方向に沿って（言い換えれば、筐体ＨＳの収容部ＰＫＴ（図１０参照）の長辺である辺ＨＳｅ２に沿って）並んでいる。また、複数の半導体チップＳＣＬのそれぞれと対を成す複数の半導体チップＳＣ２のそれぞれは、Ｙ方向に沿って、半導体チップＳＣＬと並ぶように搭載されている。図１２に示す例では、半導体チップＳＣＬは、半導体チップＳＣ２より辺ＨＳｅ２側に配置されている。言い換えれば、半導体チップＳＣＬは、辺ＨＳｅ２と半導体チップＳＣ２の間に搭載されている。辺ＨＳｅ２側には、半導体チップＳＣＬと電気的に接続される複数のリード（リード部材）ＬＤが配置されている。つまり、半導体チップＳＣＬは半導体チップＳＣ２と比較して、リードＬＤまでの距離が短い。
図１４に示すように、本実施の形態では、半導体チップＳＣ１は、半導体チップＳＣ１の裏面ＳＣｂが金属パターンＭＰの上面（表面）ＭＰｔと対向するように、導電性接続材（ダイボンド材、導電性部材、導電性接着材、接続部材、接合材）ＳＤ１を介して金属パターンＭＰ上に接着固定されている。図１４は、図１１に示す下段側の基板において、半導体チップが金属パターン上に搭載された部分の詳細を示す要部拡大断面図である。図１４に示す導電性接続材ＳＤ１は、例えば、半田、あるいは、複数（多数）の導電性粒子（例えば銀粒子）を樹脂中に含有する導電性樹脂などである。図１４に示すように、半導体チップＳＣ１の裏面ＳＣｂには、コレクタ電極ＣＰが形成されている。コレクタ電極ＣＰは、導電性接続材ＳＤ１を介して金属パターンＭＰと電気的に接続されている。
詳しくは、図１２に示すように複数の半導体チップＳＣ１のうち、ハイサイド用の半導体チップＳＣＨのそれぞれのコレクタ電極ＣＰ（図１４参照）は、金属パターンＭＰＨに接続されている。金属パターンＭＰＨは、複数のワイヤＢＷを介して、ハイサイド用の電位が供給されるハイサイド用の端子ＨＴに相当するリードＬＤに接続されている。
また、図１４に示すように半導体チップＳＣ２は、半導体チップＳＣ２の裏面ＳＣｂが金属パターンＭＰの上面（表面）ＭＰｔと対向するように、導電性接続材ＳＤ１を介して金属パターンＭＰ上に固定されている。半導体チップＳＣ２の裏面ＳＣｂには、カソード電極ＣＤＰが形成されており、カソード電極ＣＤＰは、導電性接続材ＳＤ１を介して金属パターンＭＰと電気的に接続されている。
また、上記した複数の金属パターンＭＰのうち、複数の金属パターンＭＰＴにはそれぞれ一つのリードＬＤが接続されている。また、複数の金属パターンＭＰのうち、金属パターンＭＰＨおよび金属パターンＭＰＬには、それぞれ複数のリードＬＤが形成されている。また、金属パターンＭＰＨおよび金属パターンＭＰＬには、基板ＳＵ１の上面Ｓ１ｔが有する四辺のうち、短辺である辺Ｓ１ｅ３および辺Ｓ１ｅ４に沿って、それぞれ一つずつリードＬＤが搭載されている。
また、上記した複数の金属パターンＭＰのうち、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、リードＬＤが搭載されていない。言い換えれば、複数の金属パターンＭＰのうち、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、リードＬＤは直接的には接続されていない。金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、複数のワイヤＢＷを介して金属パターンＭＰＴと電気的に接続されている。つまり、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、複数のワイヤＢＷおよび金属パターンＭＰＴを介してリードＬＤと電気的に接続されている。
また、図１２に示すように、半導体チップＳＣ１のエミッタ電極ＥＰ（図１４参照）には、複数のワイヤＢＷが接続されている。詳しくは、ハイサイド用の半導体チップＳＣＨのエミッタ電極ＥＰは複数のワイヤＢＷを介して金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれかに接続されている。言い換えれば、ハイサイド用の半導体チップＳＣＨのエミッタ電極ＥＰは、Ｕ相の端子ＴＵ、Ｖ相の端子ＴＶ、またはＷ相の端子ＴＷのうちのいずれかに接続されている。
また、ハイサイド用の半導体チップＳＣＨのエミッタ電極ＥＰに接続される複数のワイヤＢＷのそれぞれは、一方の端部が、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれかに接続され、他方の端部は、端子ＴＵ，ＴＶ、またはＴＷに相当するリードＬＤに接続されている。言い換えれば、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、複数のワイヤＢＷを介して端子ＴＵ，ＴＶ、またはＴＷに相当するリードＬＤに接続されている。
また、半導体チップＳＣ１のエミッタ電極ＥＰに接続される複数のワイヤＢＷのそれぞれは、半導体チップＳＣ２のアノード電極ＡＤＰ（図１４参照）にも接続されている。言い換えれば、半導体チップＳＣ２のアノード電極ＡＤＰのそれぞれは、複数のワイヤＢＷを介して金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれかに接続されている。
また、ロウサイド用の半導体チップＳＣＬのエミッタ電極ＥＰ（図１４参照）は複数のワイヤＢＷを介して金属パターンＭＰＬに接続されている。金属パターンＭＰＬは、複数のワイヤＢＷを介して、ロウサイド用の電位が供給されるロウサイド用の端子ＬＴに相当するリードＬＤに接続されている。言い換えれば、ロウサイド用の半導体チップＳＣＬのエミッタ電極ＥＰは、ロウサイド用の端子ＬＴと電気的に接続されている。また、半導体チップＳＣ１のエミッタ電極ＥＰに接続される複数のワイヤＢＷのそれぞれは、半導体チップＳＣ２のアノード電極ＡＤＰ（図１４参照）にも接続されている。言い換えれば、半導体チップＳＣ２のアノード電極ＡＤＰのそれぞれは、複数のワイヤＢＷを介してロウサイド用の端子ＬＴと電気的に接続されている。
また、半導体チップＳＣ１のゲート電極ＧＰ（図２参照）には、一本のワイヤＢＷが接続されている。詳しくは、図１２に示すように、ハイサイド用の半導体チップＳＣＨおよびロウサイド用の半導体チップＳＣＬのそれぞれが有するゲート電極ＧＰ（図２参照）のそれぞれは、ワイヤＢＷを介して金属パターンＭＰＴと電気的に接続されている。金属パターンＭＰＴは、半導体チップＳＣ１の信号伝送用の電極パッドと、複数のリードＬＤのうちの信号伝送用のリードＬＤを電気的に接続する経路中に介在する配線パターンである。金属パターンＭＰＴの両端部にはそれぞれ異なるワイヤＢＷＳが接続されている。金属パターンＭＰＴの一方の端部は、ワイヤＢＷＳを介して半導体チップＳＣ１のゲート電極ＧＰと電気的に接続されている。また、金属パターンＭＰＴの他方の端部は、ワイヤＢＷＳを介してリードＬＤに接続されている。図１２では、信号伝送用のリードＬＤの例として、半導体チップＳＣＨおよび半導体チップＳＣＬが有するトランジスタＱ１（図１参照）のスイッチング動作を駆動する駆動信号（ゲート信号）が伝送される、リードＬＧＨ、ＬＧＬを示している。図１２に示すリードＬＧＨは、図８に示すゲート信号ＧＳＨを伝送するゲート線ＧＬＨの一部分を構成する。また、図１２に示すリードＬＧＬは、図８に示すゲート信号ＧＳＬを伝送するゲート線ＧＬＬの一部分を構成する。
また、図１２に示す複数のワイヤＢＷは、金属ワイヤであって、本実施の形態では例えばアルミニウムから成る。ただし、ワイヤＢＷの材料には種々の変形例があって、アルミニウムの他、金、あるいは銅を用いることもできる。また、図１２に示す例では、複数のワイヤＢＷのうち、相対的に大きい電流が流れるワイヤＢＷＰは、相対的に小さい電流が流れるワイヤＢＷＳより線径（延在方向に直交する方向の幅、太さ）が大きい。詳しくは、複数のリードＬＤのうち、端子ＨＴ、ＬＴ、ＴＵ、ＴＶ、およびＴＷに相当するリードＬＤのそれぞれには、相対的に太いワイヤＢＷＰが接続されている。また、半導体チップＳＣ１のエミッタ電極ＥＰ（図１４参照）には、複数のワイヤＢＷＰが接続されている。さらに、互いに隣り合う金属パターンＭＰＨ同士、あるいは金属パターンＭＰＬ同士は、ワイヤＢＷＰを介して電気的に接続されている。上記以外のワイヤＢＷは、主に信号伝送用の経路を構成し、相対的に線形が小さいワイヤＢＷＳである。大きな電流を流れる経路に線径が大きいワイヤＢＷＰを用いることにより、伝送経路の抵抗を低減できる。
また、図１１に示すように、筐体ＨＳの収容部ＰＫＴにおいて、基板ＳＵ１の上方には、配線基板ＳＵ２が配置されている。配線基板ＳＵ２は、基板ＳＵ１の上面Ｓ１ｔと対向する下面（裏面、主面、面）Ｓ２ｂと、下面Ｓ２ｂの反対側に位置する上面（表面、主面、面）Ｓ２ｔを有する。配線基板ＳＵ２には、半導体部品であるドライバ部品ＰＤＲを含む、複数の電子部品が搭載されている。図１５は、図１１に示す上段側の基板において、半導体パッケージおよび電子部品が搭載されている状態を示す要部拡大断面図である。なお、図１３に示すドライバ部品ＰＤＲとコントローラ部品ＰＣＴは、断面構造が同様なので、図１５に示す半導体パッケージは、ドライバ部品ＰＤＲまたはコントローラ部品ＰＣＴの断面図として記載している。
本実施の形態の例では、配線基板ＳＵ２には、上面Ｓ２ｔおよび下面Ｓ２ｂにそれぞれ電子部品が搭載されている。このため、配線基板ＳＵ２の上面Ｓ２ｔおよび下面Ｓ２ｂのそれぞれには、電子部品が電気的に接続される複数のボンディングリード（端子）ＢＬ（図１５参照）が形成されている。例えば、図１５に示す例では、ドライバ部品ＰＤＲの半導体チップＳＣ３と電気的に接続されるリードＬＤ３は、導電性接続材ＳＤ２を介してボンディングリードＢＬと電気的に接続されている。また、コントローラ部品ＰＣＴの半導体チップＳＣ４と電気的に接続されるリードＬＤ４は、導電性接続材ＳＤ２を介してボンディングリードＢＬと電気的に接続されている。また、電子部品ＥＣの電極ＥＣＥは、導電性接続材ＳＤ２を介してボンディングリードＢＬと電気的に接続されている。導電性接続材ＳＤ２は、図１４に示す導電性接続材ＳＤ１と同様に、例えば、半田、あるいは、複数（多数）の導電性粒子（例えば銀粒子）を樹脂中に含有する導電性樹脂などである。
また、配線基板ＳＵ２は、配線基板ＳＵ２に搭載された電子部品に接続される複数の配線ＷＬを有している。図１１に示す例では、配線基板ＳＵ２は、上面Ｓ２ｔと下面Ｓ２ｂとの間に複数の配線層を有し、各配線層に配線ＷＬが形成されている。上面Ｓ２ｔと下面Ｓ２ｂの間に積層された複数の配線層は、層間導電路であるビア配線を介して互いに電気的に接続されている。このように、上面Ｓ２ｔと下面Ｓ２ｂの間に積層された複数の配線層を備える配線基板ＳＵ２の場合、上面Ｓ２ｔと下面Ｓ２ｂとを半導体部品を含む電子部品ＥＣの実装スペースとして活用できる。例えば、電子装置ＥＡ１に各種回路を内蔵させる場合、回路を構成する電子部品ＥＣの数の増大に伴って、配線基板ＳＵ２の実装面積、および各電子部品ＥＣに接続される配線ＷＬの配置スペースが必要になる。配線基板ＳＵ２の場合、複数の配線ＷＬの大部分は、上面Ｓ２ｔと下面Ｓ２ｂの間に形成されるので、配線基板ＳＵ２の上面Ｓ２ｔの面積の増大を抑制できる。
配線基板ＳＵ２が有する複数の配線ＷＬは、電子部品ＥＣ同士、あるいは電子部品ＥＣと図１１に示すリードＬＤとを電気的に接続している。配線ＷＬとリードＬＤとの接続方法の詳細は、後述する。
また、図１３に示すように配線基板ＳＵ２の上面Ｓ２ｔには、３個のドライバ部品ＰＤＲおよび１個のコントローラ部品ＰＣＴを含む、複数の電子部品ＥＣが搭載されている。複数のドライバ部品ＰＤＲは、ゲート駆動回路ＧＣ（図８参照）を備えた半導体部品である。本実施の形態の場合、ゲート駆動回路ＧＣは、ドライバ部品ＰＤＲが有する半導体チップＳＣ３（図１５参照）に形成されている。このゲート駆動回路ＧＣは、リードＬＤ３（図１５参照）を介して配線基板ＳＵ２のボンディングリードＢＬ（図１５参照）と電気的に接続されている。また、本実施の形態の場合、制御回路ＣＴ（図８参照）は、コントローラ部品ＰＣＴの半導体チップＳＣ４（図１５参照）に形成されている。制御回路ＣＴは、リードＬＤ４を介して配線基板ＳＵ２のボンディングリードＢＬと電気的に接続されている。コントローラ部品ＰＣＴが有する複数のリードＬＤ４の内の一部は、配線ＷＬを介してドライバ部品ＰＤＲが有する複数のリードＬＤ３のうちの一部に接続されている。また、コントローラ部品ＰＣＴが有する複数のリードＬＤ４の内の他の一部は、配線ＷＬを介して、図９に示すように筐体ＨＳから露出するリードＬＤに接続されている。また、複数のドライバ部品ＰＤＲのそれぞれが有する複数のリードＬＤ３の内の一部は、配線ＷＬを介して、図９に示すように筐体ＨＳから露出するリードＬＤに接続されている。
図１３では、ノイズフィルタやアンプなどの回路を構成する複数の電子部品から成る電子部品群が搭載された領域を、群毎に分けて四角形で模式的に示している。図１３において四角形で囲む電子部品群ＥＣＧのそれぞれには、複数の（多数の）電子部品ＥＣが搭載されている。複数の電子部品ＥＣには、例えば、コンデンサ部品、インダクタ部品、あるいは抵抗部品などが含まれる。これらの電子部品ＥＣは、半田などの導電性接続材ＳＤ２（図１５参照）を介してボンディングリードＢＬ（図１５参照）上に表面実装する、所謂、チップ部品である。
図１３に示すように、複数のドライバ部品ＰＤＲのそれぞれは、配線基板ＳＵ２の上面Ｓ２ｔにおいて、Ｘ方向に沿って並ぶように搭載されている。図１３に示す例では、複数のドライバ部品ＰＤＲのそれぞれは、辺ＨＳｅ３の中心と辺ＨＳｅ４の中心を結ぶように長手方向であるＸ方向に延びる仮想線ＶＬ１と重なっている。
また、複数の（３個の）ドライバ部品ＰＤＲのそれぞれが有する封止体ＭＲは、平面視において、筐体ＨＳの収容部ＰＫＴの辺ＨＳｅ１に沿って配置される辺ＭＲｅ１、および辺ＭＲｅ１の反対側の辺ＭＲｅ２を有している。複数の（３個の）ドライバ部品ＰＤＲのそれぞれが有する複数のリードＬＤ３（図１５参照）のうち、ハイサイドのスイッチング素子である半導体チップＳＣＨ（図１２参照）に接続されるリードＬＤ３は、辺ＭＲｅ１において封止体ＭＲから露出している。また、ハイサイドのスイッチング素子である半導体チップＳＣＨに接続されるリードＬＤ３は、辺ＭＲｅ１に沿って配列されている。一方、複数の（３個の）ドライバ部品ＰＤＲのそれぞれが有する複数のリードＬＤ３のうち、ロウサイドのスイッチング素子である半導体チップＳＣＬ（図１２参照）に接続されるリードＬＤ３は、辺ＭＲｅ２において封止体ＭＲから露出している。また、ロウサイドのスイッチング素子である半導体チップＳＣＬに接続されるリードＬＤ３は、辺ＭＲｅ２に沿って配列されている。
また、配線基板ＳＵ２が有する複数の配線ＷＬ（図１１参照）のうち、ハイサイドのスイッチング素子である半導体チップＳＣＨ（図１２参照）に接続される配線ＷＬは、平面視において、ドライバ部品ＰＤＲから筐体ＨＳの収容部ＰＫＴの辺ＨＳｅ１の間に配置されている。例えば、図１３では、ドライバ部品ＰＤＲから筐体ＨＳの収容部ＰＫＴの辺ＨＳｅ１の間に配置される、配線ＷＬＧＨおよび配線ＷＬＥＨを示している。配線ＷＬＧＨは、半導体チップＳＣＨが有するハイサイドトランジスタＨＱ１（図８参照）のゲート電極と、ドライバ部品ＰＤＲのハイサイド駆動回路ＤＣＨ（図８参照）とを電気的に接続する配線である。また、配線ＷＬＥＨは、半導体チップＳＣＨが有するハイサイドトランジスタＨＱ１のエミッタ電極と、ドライバ部品ＰＤＲのハイサイド駆動回路ＤＣＨとを電気的に接続する配線である。ハイサイド駆動回路ＤＣＨには、配線ＷＬＥＨを介して、ハイサイドトランジスタＨＱ１のエミッタ電位が、ハイサイドのゲート電圧の基準電位として供給されている。
また、配線基板ＳＵ２が有する複数の配線ＷＬ（図１１参照）のうち、ロウサイドのスイッチング素子である半導体チップＳＣＬ（図１２参照）に接続される配線ＷＬは、平面視において、ドライバ部品ＰＤＲから筐体ＨＳの収容部ＰＫＴの辺ＨＳｅ２の間に配置されている。例えば、図１３では、ドライバ部品ＰＤＲから筐体ＨＳの収容部ＰＫＴの辺ＨＳｅ２の間に配置される、配線ＷＬＧＬを示している。配線ＷＬＧＬは、半導体チップＳＣＬが有するロウサイドトランジスタＬＱ１（図８参照）のゲート電極と、ドライバ部品ＰＤＲのロウサイド駆動回路ＤＣＬ（図８参照）とを電気的に接続する配線である。
また、電子装置ＥＡ１は、複数のリードＬＤを有している。複数のリードＬＤは、基板ＳＵ１（図１２参照）に搭載される半導体部品と配線基板ＳＵ２に搭載される電子部品とを電気的に接続する伝送経路としての機能を備える。また、複数のリードＬＤは、電子装置ＥＡ１の外部端子としての機能を備える。図１１に示すように、複数のリードＬＤのそれぞれは、筐体ＨＳの収容部ＰＫＴの内面に沿って、基板ＳＵ１の上面Ｓ１ｔの法線方向であるＺ方向に延びている。
また、図１２および図１３に示すように、複数のリードＬＤのそれぞれは、平面視において、筐体ＨＳの収容部ＰＫＴの辺ＨＳｅ１、ＨＳｅ２、ＨＳｅ３、およびＨＳｅ４のうちの何れかに沿って並ぶように配列されている。詳しくは、複数のリードＬＤのうち、半導体チップＳＣＨ（図１２参照）に接続されるリードＬＤは、辺ＨＳｅ１に沿って配列されている。図１２および図１３に示す例では、半導体チップＳＣＨのゲート電極ＧＰ（図２参照）に接続されるリードＬＧＨ、および半導体チップＳＣＨの信号電極ＤＴＰ（図２参照）に接続されるリードＬＥＨは、辺ＨＳｅ１に沿って配列されている。
また、複数のリードＬＤのうち、半導体チップＳＣＬ（図１２参照）に接続されるリードＬＤは、辺ＨＳｅ２に沿って配列されている。図１２および図１３に示す例では、半導体チップＳＣＬのゲート電極ＧＰ（図２参照）に接続されるリードＬＧＬは、辺ＨＳｅ２に沿って配列されている。
また、複数のリードＬＤのうち、端子ＨＴおよび端子ＬＴに相当するリードＬＤは、辺ＨＳｅ４に沿って配列されている。なお、図１２および図１３に示す例では、辺ＨＳｅ３に沿って配列されるリードは、他の部材と電気的に分離されている。しかし、変形例としては、辺ＨＳｅ３に沿って配列されるリードを例えば金属パターンＭＰＨや金属パターンＭＰＬと接続し、これらを端子ＨＴ、ＬＴとして利用しても良い。
また、複数のリードＬＤのうち、端子ＨＴ、ＬＴ、ＴＵ、ＴＶ、およびＴＷに相当するリードＬＤのそれぞれは、他のリードＬＤ（例えばリードＬＧＨ、ＬＧＬ）と比較して、リードの延在方向に対して直交する方向における断面積が相対的に大きい。これにより、大きな電流が流れる伝送経路の抵抗を低減できる。
また、図１１に示すように、筐体ＨＳと基板ＳＵ１との間の空間には、封止材（ゲル状絶縁材）ＭＧが充填されている。複数の半導体チップＳＣ１、ＳＣ２および複数のワイヤＢＷのそれぞれは、この封止材ＭＧにより封止されている。複数の半導体チップＳＣ１、ＳＣ２、複数のワイヤＢＷおよびリードＬＤの被封止部分は、封止材ＭＧにより保護される。また、基板ＳＵ１上に搭載される電子部品のそれぞれは、図１を用いて説明した出力部ＰＷ１を構成し、配線基板ＳＵ２に搭載された電子部品と比較して、大電流が流れる。本実施の形態のように、複数の半導体チップＳＣ１、ＳＣ２および複数のワイヤＢＷのそれぞれが、封止材ＭＧにより封止されている場合、各部品の絶縁耐圧を向上させることができる。
なお、半導体チップを封止する方法としては、例えばエポキシ樹脂など、加熱することで硬化し、ある程度の強度が確保できる樹脂材料を用いる方法がある。例えば、図１３に示すドライバ部品ＰＤＲは、半導体チップＳＣ３（図１１参照）が封止体ＭＲにより封止された半導体パッケージである。この封止体ＭＲは、エポキシ樹脂などの熱硬化性樹脂を硬化させた硬い樹脂である。封止材ＭＧは、エポキシ樹脂よりも柔らかいゲル状の材料（高分子化合物）から成る。詳しくは、本実施の形態では、封止材ＭＧは、シリコーンゲルである。シリコーンゲルは、シロキサン結合による主骨格を持つ高分子化合物である、シリコーン樹脂の一種である。シリコーン樹脂は、熱エネルギーを付与することにより硬化する、熱硬化性樹脂に分類されるが、硬化後の弾性が、例えば天然ゴムのように低弾性であるという特性を備えている。また、シリコーン樹脂のうち、シリコーンゲルは、硬化後にゲル状態になる樹脂であって、鎖状高分子の架橋構造の密度がシリコーンゴムと呼ばれるエラストマーより低い。このため、シリコーンゲルの硬化後の弾性は、シリコーンゴムの硬化後の弾性より低い。図１３に示すドライバ部品ＰＤＲやコントローラ部品ＰＣＴのような半導体パッケージの場合、封止体ＭＲの強度を向上させることにより、半導体パッケージの強度が向上するので、硬い樹脂材料で封止されていることが好ましい。一方、本実施の形態のように、筐体ＨＳの内部に樹脂を充填する場合、筐体ＨＳを硬い材料で構成することにより、電子装置ＥＡ１の強度は向上するので、封止材ＭＧは柔らかくても良い。また、本実施の形態では、図１１に示す接着材ＢＤ１として、シリコーンゴムを用いているが、封止材ＭＧは、接着材ＢＤ１より低弾性である。言い換えれば、封止材ＭＧは、接着材ＢＤ１より柔らかく、変形し易い。このため、電子装置ＥＡ１に温度変化が生じた時に発生した応力は、シリコーンゲルである封止材ＭＧが変形することにより、低減される。
＜レイアウトの検討＞
本実施の形態の電子装置ＥＡ１において、図１３に示す配線基板ＳＵ２に搭載されている電子部品ＥＣの全てを、図１２に示す基板ＳＵ１に搭載した場合、基板ＳＵ１の面積が大きくなる。本実施の形態のように、多数の電子部品ＥＣを複数の基板に振り分けて搭載し、基板ＳＵ１と配線基板ＳＵ２とを積層することにより、電子装置ＥＡ１の平面積（言い換えれば、電子装置ＥＡ１の実装面積）の増大を抑制することができる。しかし、本願発明者の検討によれば、多数の電子部品ＥＣを複数の基板に振り分けて搭載する際に、電子部品ＥＣおよびこれに接続される配線のレイアウトを工夫することにより、電子装置ＥＡ１の性能向上を図れることが判った。
例えば、本実施の形態の場合、図１２に示す基板ＳＵ１には、モータＭＴ（図１）を駆動する大電流が流れる複数の半導体チップＳＣＨおよび複数の半導体チップＳＣＬが集約して配置されている。一方、図１３に示す配線基板ＳＵ２には、流れる電流は相対的に小さいが、端子数が多いドライバ部品ＰＤＲやコントローラ部品ＰＣＴが搭載されている。この場合、基板ＳＵ１および配線基板ＳＵ２の構造を、搭載される電子部品の特徴に対応した構造にすることができる。すなわち、図１２に示す複数の半導体チップＳＣＨおよび複数の半導体チップＳＣＬが搭載される基板ＳＵ１では、大電流の伝送経路の抵抗を低減する観点から、金属パターンＭＰＨ、ＭＰＬ、ＭＰＵ、ＭＰＶ、およびＭＰＷの面積がそれぞれ大きくなっている。また、大電流が流れることにより生じる熱を効率的に放熱する観点から、図１０に示すように、基板ＳＵ１の下面Ｓ１ｂには、金属パターンＭＰＢが形成されている。一方、図１５に示す配線基板ＳＵ２が有する複数の配線ＷＬのそれぞれは、図１２に示す金属パターンＭＰＨなどと比較して面積が小さい。しかし、多数の配線ＷＬを効率的に引き回せるように、複数の配線層が積層された構造になっている。
また、図８を用いて既に説明したように、ゲート信号ＧＳＨとゲート信号ＧＳＬの立ち上がり時間、立ち下り時間を揃える観点からは、ゲート線ＧＬＨの経路距離とゲート線ＧＬＬの経路距離を等長化することが好ましい。また、本実施の形態のインバータ回路ＰＷＣは、３相を持つので、図８に示すゲート線ＧＬＨおよびゲート線ＧＬＬは、それぞれ３本ずつ設けられている。この場合、６本のゲート線のそれぞれの経路距離を等長化することが好ましい。本実施の形態のように、複数のドライバ部品ＰＤＲ（図１３）と、複数の半導体チップＳＣ１（図１２参照）とが互いに異なる基板に搭載されている場合、ゲート線ＧＬＨおよびゲート線ＧＬＬの経路距離がそれぞれ長くなる。このため、経路距離が短い場合と比較して、経路距離のバラつきがスイッチング動作の信頼性に与える影響が大きい。
本実施の形態の場合、インバータ回路において、ハイサイド回路（ハイサイド側のスイッチング素子およびハイサイド駆動回路に接続される伝送経路）の構成部品を図１２に示す辺ＨＳｅ１側に集約し、ロウサイド回路（ロウサイド側のスイッチング素子およびロウサイド駆動回路に接続される配線）の構成部品を、辺ＨＳｅ２側に集約している。詳しくは、図１２に示すように、平面視において、複数の半導体チップＳＣＨのそれぞれは収容部ＰＫＴの辺ＨＳｅ１側に配置されている。複数の半導体チップＳＣＬのそれぞれは、収容部の辺ＨＳｅ２側に配置されている。また、図１３に示すように、ハイサイドトランジスタＨＱ１（図８参照）のゲート電極と、ドライバ部品ＰＤＲのハイサイド駆動回路ＤＣＨ（図８参照）とを電気的に接続する複数の配線ＷＬＧＨは、辺ＨＳｅ１と複数のドライバ部品ＰＤＲの間に配置されている。複数の配線ＷＬＧＨは、辺ＨＳｅ１に沿って配列される複数のリード（リード部材）ＬＧＨに接続されている。また、ロウサイドトランジスタＬＱ１（図８参照）のゲート電極と、ドライバ部品ＰＤＲのロウサイド駆動回路ＤＣＬ（図８参照）とを電気的に接続する複数の配線ＷＬＧＬは、辺ＨＳｅ２と複数のドライバ部品ＰＤＲの間に配置されている。複数の配線ＷＬＧＬは、辺ＨＳｅ２に沿って配列される複数のリード（リード部材）ＬＧＬに接続されている。
図１３に示すように、ドライバ部品ＰＤＲの位置を基準として、互いに反対側に位置する辺ＨＳｅ１および辺ＨＳｅ２に、ロウサイド回路用の部品とハイサイド回路用の部品を分けて配置することにより、図８に示すゲート線ＧＬＨおよびＧＬＬの経路距離の調整を容易に行うことができる。
例えば、本実施の形態では、図１３に示すように、複数のドライバ部品ＰＤＲは、図１２に示す複数の半導体チップＳＣＨおよび複数の半導体チップＳＣＬの配列方向と同じ、Ｘ方向に沿って並ぶように配列されている。このため、３本のゲート線ＧＬＨのそれぞれの経路距離の等長化を容易に行うことができる。また、３本のゲート線ＧＬＬのそれぞれの経路距離の等長化を容易に行うことができる。
また例えば、本実施の形態では、複数のドライバ部品ＰＤＲのそれぞれは、辺ＨＳｅ３の中心と辺ＨＳｅ４の中心を結ぶように長手方向であるＸ方向に延びる仮想線ＶＬ１と重なる位置に配置されている。このため、配線基板ＳＵ２と、基板ＳＵ１上のそれぞれにおいて、ゲート線ＧＬＨ（図８参照）とゲート線ＧＬＬ（図８参照）の経路距離を等長化すれば、結果的に、ゲート線ＧＬＨの全体とゲート線ＧＬＬの全体が等長化される。つまり、ゲート線ＧＬＨとゲート線ＧＬＬの経路距離の等長化を容易に行うことができる。
本実施の形態では、３本のゲート線ＧＬＨおよび３本のゲート線ＧＬＬのそれぞれが等長化されている。なお、「等長化されている」とは、等長化の対象である複数の伝送経路のそれぞれの経路距離が、その経路を流れる電気信号の電位レベルがしきい値を超えるまでの立ち上がり時間、および電位レベルがしきい値を下回るまでの立ち下り時間が許容可能なマージン内に入る程度に等距離になっていることを言う。したがって、等長化の対象である複数の伝送経路のそれぞれの経路距離が完全に一致する場合の他、ある範囲内に収まる程度の誤差がある場合も含まれる。「等長化されている」と言えるためには、誤差範囲は、少なくとも２５％以内であり、１０％以内であることが特に好ましい。
また、図１３に示すように、本実施の形態の電子装置ＥＡ１は、制御回路ＣＴ（図８参照）を備えるコントローラ部品ＰＣＴを有している。コントローラ部品ＰＣＴは、配線基板ＳＵ２の上面Ｓ２ｔに搭載されている。コントローラ部品ＰＣＴは、Ｘ方向において、複数のドライバ部品ＰＤＲのうちの隣り合う二個のドライバ部品ＰＤＲの間に搭載されている。
コントローラ部品ＰＣＴは、３個のドライバ部品ＰＤＲのそれぞれに接続されている。また、本実施の形態の例では、コントローラ部品ＰＣＴは、図１２に示す複数の半導体チップＳＣ１および半導体チップＳＣ２と直接的には接続されていない。言い換えれば、コントローラ部品ＰＣＴは、半導体チップＳＣ１およびＳＣ２と分離されている。図２に示す半導体チップＳＣ１の複数の信号電極ＤＴＰから出力される電気信号のうちの一部は、図１３に示すドライバ部品ＰＤＲにおいてデータ処理され、処理後のデータが電気信号としてコントローラ部品ＰＣＴに伝送される。また、図８を用いて説明した制御回路ＣＴから入力される入力信号は、ゲート駆動回路ＧＣにより処理され、ゲート駆動回路ＧＣにより生成されたゲート信号が、図２に示す半導体チップＳＣ１のゲート電極ＧＰに伝送される。
また、図８を用いて説明したように、ゲート信号ＧＳＨ、ＧＳＬの信号波形の振幅は、信号ＳＧＨ、ＳＧＬの信号波形の振幅より大きい。言い換えれば、信号ＳＧＨ、ＳＧＬの信号波形の振幅は、ゲート信号ＧＳＨ、ＧＳＬの信号波形の振幅より小さい。このため、コントローラ部品ＰＣＴとドライバ部品ＰＤＲとの間で、電気信号を伝送する複数の伝送経路のそれぞれは、等長化されていなくても良い。
本実施の形態のように、コントローラ部品ＰＣＴが、Ｘ方向において、複数のドライバ部品ＰＤＲのうちの隣り合う二個のドライバ部品ＰＤＲの間に配置されている場合、複数の配線ＷＬＧＨ、ＷＬＥＨ、およびＷＬＧＬの配線経路がコントローラ部品により阻害され難い。このため、配線ＷＬＧＨ、ＷＬＥＨ、およびＷＬＧＬのレイアウトの自由度が向上し、等長化し易い。
また、図１３に示すように、配線基板ＳＵ２には、筐体ＨＳの収容部ＰＫＴの辺ＨＳｅ１と複数のドライバ部品ＰＤＲのそれぞれとの間には、ドライバ部品ＰＤＲのうちの一つ、および複数の半導体チップＳＣＨ（図１２参照）のうちの一つと電気的に接続される電子部品群ＥＣＧが搭載されている。また、配線基板ＳＵ２には、筐体ＨＳの収容部ＰＫＴの辺ＨＳｅ２と複数のドライバ部品ＰＤＲのそれぞれとの間には、ドライバ部品ＰＤＲのうちの一つ、および複数の半導体チップＳＣＬ（図１２参照）のうちの一つと電気的に接続される電子部品群ＥＣＧが搭載されている。これらの電子部品群ＥＣＧは、例えば、図８に示すゲート駆動回路ＧＣから出力されるゲート駆動信号や、ゲート駆動回路ＧＣに入力される信号などのノイズを低減させるノイズフィルタ回路を構成する電子部品ＥＣ（図１３参照）である。
図１３に示すように、コントローラ部品ＰＣＴは、Ｘ方向において、隣り合う電子部品群ＥＣＧの間に配置されている。このため、電子部品群ＥＣＧの配置スペースは、コントローラ部品ＰＣＴによって阻害されず、ドライバ部品ＰＤＲの近傍に電子部品群ＥＣＧを配置することができる。
また、コントローラ部品ＰＣＴは、Ｙ方向において、収容部ＰＫＴの辺ＨＳｅ１より辺ＨＳｅ２に近い位置に配置されている。図１３に示すように複数のリードＬＤのうち、端子ＴＵ、ＴＶ、ＴＷに相当するリードＬＤは、収容部ＰＫＴの辺ＨＳｅ１に沿って配列されている。端子ＴＵ、ＴＶ、ＴＷの電位は周期的に変化するが、最も高い時には、端子ＨＴと同電位になる。本実施の形態のように、コントローラ部品ＰＣＴが、Ｙ方向において、収容部ＰＫＴの辺ＨＳｅ１より辺ＨＳｅ２に近い位置に搭載されている場合、コントローラ部品ＰＣＴとの間で信号を伝送するリードＬＤは、辺ＨＳｅ２に沿って配列される。このため、信号伝送経路を構成するリードＬＤと、電位が供給される端子ＴＵ、ＴＶ、およびＴＷとの距離を離すことができる。
また、図１３に示すように配線基板ＳＵ２には、配線基板ＳＵ２を厚さ方向に貫通する貫通孔ＴＨＳが形成されている。貫通孔ＴＨＳは、図１１に示す配線基板ＳＵ２の上面Ｓ２ｔおよび下面Ｓ２ｂのうち、一方の面から他方の面まで貫通している。この貫通孔ＴＨＳは、電子装置ＥＡ１の製造工程において、配線基板ＳＵ２を固定した後、図１１に示す収容部ＰＫＴ内に封止材ＭＧを充填する際に、後述する図２５に示すノズルＮＺを挿入するために利用される。基板ＳＵ１上全体に封止材ＭＧを充填するためには、図１３に示す平面視において、配線基板ＳＵ２の中央に近い部分に貫通孔ＴＨＳが配置されていることが好ましい。また、本実施の形態のように、電子装置ＥＡ１が長方形である場合には、長手方向であるＸ方向に沿って複数の貫通孔ＴＨＳが設けられていることが好ましい。
本実施の形態の場合、コントローラ部品ＰＣＴが辺ＨＳｅ２側に寄った位置に配置されているので、３個のドライバ部品ＰＤＲのそれぞれの間に、貫通孔ＴＨＳが配置されている。
上記では、複数のゲート線の経路距離を等長化することの重要性について説明した。図８を用いて説明したように、本実施の形態では、ハイサイド駆動回路ＤＣＨにおいて、ゲート電圧を生成する際の基準電位として、ハイサイドトランジスタＨＱ１のエミッタ電位を基準電位に使用する。このエミッタ電位は、半導体チップＳＣ１（図２参照）のエミッタ信号電極ＥＤＰ（図２参照）から出力され、エミッタ線ＥＬＨを介してハイサイド駆動回路ＤＣＨに供給される。ハイサイドトランジスタＨＱ１のエミッタ電位は変動するので、エミッタ線ＥＬＨの経路距離は、ハイサイド用のゲート線ＧＬＨの経路距離と等長化されていることが好ましい。
本実施の形態の場合、上記したように、インバータ回路において、ハイサイド回路（ハイサイド側のスイッチング素子およびハイサイド駆動回路に接続される伝送経路）の構成部品を図１２に示す辺ＨＳｅ１側に集約し、ロウサイド回路（ロウサイド側のスイッチング素子およびロウサイド駆動回路に接続される配線）の構成部品を、辺ＨＳｅ２側に集約している。このため、エミッタ線ＥＬＨの経路距離と、ハイサイド用のゲート線ＧＬＨの経路距離とを容易に等長化することができる。
詳しくは、図１３に示すように、ハイサイドトランジスタＨＱ１（図８参照）のエミッタ電極と、ドライバ部品ＰＤＲのハイサイド駆動回路ＤＣＨ（図８参照）とを電気的に接続する複数の配線ＷＬＥＨは、辺ＨＳｅ１と複数のドライバ部品ＰＤＲの間に配置されている。複数の配線ＷＬＥＨは、辺ＨＳｅ１に沿って配列される複数のリード（リード部材）ＬＥＨに接続されている。電子装置ＥＡ１では、ドライバ部品ＰＤＲの位置を基準として、同じ辺ＨＳｅ１側に複数の配線ＷＬＥＨおよび複数の配線ＷＬＧＨを配置している。また、図８に示すエミッタ線ＥＬＨおよびゲート線ＧＬＨのそれぞれは、同じドライバ部品ＰＤＲ（図１３参照）および同じ半導体チップＳＣＨ（図１２参照）に接続される。このため、エミッタ線ＥＬＨの経路距離と、ハイサイド用のゲート線ＧＬＨの経路距離とを容易に等長化することができる。
＜配線基板とリードとの接続＞
次に、図１３に示す配線基板ＳＵ２と複数のリードＬＤとを電気的に接続する部分の詳細について説明する。図１６は、図１３に示すリードと配線基板とが電気的に接続される部分を拡大して示す拡大平面図である。また、図１７は、図１６のＡ−Ａ線に沿った拡大断面図である。なお、図１３に示す複数のリードＬＤのうち、配線ＷＬＧＨ、ＷＬＥＨ、および配線ＷＬＧＬのそれぞれに接続されるリードＬＧＨ，ＬＥＨ、およびＬＧＬは、同様の構造である。このため、図１７では、同様な構造になっている各部の符号を合わせて付している。
図１６および図１７に示すように、配線基板ＳＵ２は、上面Ｓ２ｔおよび下面Ｓ２ｂ（図１７参照）のうち、一方から他方まで貫通する複数の開口部ＴＨＬを備えている。また、平面視において、複数の開口部ＴＨＬのそれぞれは、配線基板ＳＵ２の周縁に設けられている。複数のリードＬＤのそれぞれは、複数の開口部ＴＨＬのそれぞれと、筐体の収容部ＰＫＴの内面とに囲まれた領域に配置されている。
本実施の形態に対する変形例として、配線基板ＳＵ２の周縁よりも内側に平面的に閉じた形状の貫通孔が形成されていても良い。しかし、本実施の形態のように配線基板ＳＵ２の周縁部に、平面的に閉じていない開口部ＴＨＬが形成されている場合、以下の点で好ましい。すなわち、図１６に示すように、配線基板ＳＵ２の側面Ｓ２ｓと筐体ＨＳの収容部ＰＫＴの内面との間には、隙間（クリアランス）がある。本実施の形態の開口部ＴＨＬは、平面的に閉じておらず、図１７に示すように開口部ＴＨＬの側面Ｓ２ｓは、筐体ＨＳの内面と対向している。このため、本実施の形態の場合、複数のリードＬＤの配置スペースとして、開口部ＴＨＬの内側の領域に加え、この隙間部分を利用可能である。したがって、変形例として上記したように、平面的に閉じた貫通孔を形成する場合と比較して、配線基板ＳＵ２の平面視における開口面積を低減できる。このように、複数のリードＬＤを貫通させる開口部ＴＨＬの開口面積が低減できれば、配線基板ＳＵ２において、部品配置スペースを拡大させることができる。
また、図１６および図１７に示すように、複数の開口部ＴＨＬのうちの一部は、リードＬＤと配線基板ＳＵ２の配線ＷＬとを電気的に接続する、接続部として機能している。図１７に示すように、配線ＷＬＧＨは、複数の開口部ＴＨＬのうち、筐体ＨＳの辺ＨＳｅ１に設けられた開口部ＴＨＬ１において、半田ＳＤ３を介して複数のリードＬＧＨと電気的に接続されている。また、配線ＷＬＧＬは、複数の開口部ＴＨＬのうち、筐体ＨＳの辺ＨＳｅ２に設けられた開口部ＴＨＬ２において、半田ＳＤ３を介して複数のリードＬＧＬと電気的に接続されている。配線ＷＬＥＨは、複数の開口部ＴＨＬのうち、筐体ＨＳの辺ＨＳｅ１に設けられた開口部ＴＨＬ１において、半田ＳＤ３を介して複数のリードＬＥＨと電気的に接続されている。
詳しくは、配線基板ＳＵ２の開口部ＴＨＬ１およびＴＨＬ２には、上面Ｓ２ｔの一部分、側面Ｓ２ｓの一部分、および下面Ｓ２ｂの一部分を覆うように形成された金属膜（導体パターン）ＴＨＭが形成されている。配線ＷＬＧＨ、ＷＬＥＨ、およびＷＬＧＬのそれぞれは、各開口部に形成された金属膜ＴＨＭに接続されている。また、半田ＳＤ３は、金属膜ＴＨＭおよびリードＬＤに密着している。このため、配線ＷＬＧＨ、ＷＬＥＨ、およびＷＬＧＬのそれぞれは、金属膜ＴＨＭおよび半田ＳＤ３を介してリードＬＤに接続される。
また、図１７に示すように筐体ＨＳは、配線基板ＳＵ２を支持する基板保持面ＨＳｈを有している。基板保持面ＨＳｈは、配線基板ＳＵ２が、下方に脱落することを抑制することができる。また、半田ＳＤ３を介して配線基板ＳＵ２と複数のリードＬＤとを接続することにより、配線基板ＳＵ２は、基板保持面ＨＳｈ上に固定される。
ところで、図１３に示す複数のリードＬＤには、半導体チップＳＣ１（図１２参照）と電気的に接続され、かつ、ドライバ部品ＰＤＲなど、配線基板ＳＵ２に搭載された部品と電気的に分離されたリードＬＤが含まれる。例えば、図１３に示す端子ＴＵ、ＴＶ、ＴＷ、ＨＴ、およびＬＴがこれに相当する。配線基板ＳＵ２の複数の開口部ＴＨＬのうち、端子ＴＵ、ＴＶ、ＴＷ、ＨＴ、およびＬＴに相当するリードＬＤを囲む開口部ＴＨＬ３（図１６参照）は、金属膜ＴＨＭで覆われず、かつ配線基板ＳＵ２を構成する絶縁材料ＩＮＳ（図１７参照）が露出している。
言い換えれば、本実施の形態では、全ての開口部ＴＨＬに金属膜ＴＨＭを設けるのではなく、配線基板ＳＵ２と電気的に接続されるリードを囲む開口部ＴＨＬに対して、選択的に金属膜ＴＨＭが形成されている。この場合、リードＬＤの変形等により、例えば端子ＴＵと配線基板ＳＵ２とが接触したとしても、配線基板ＳＵ２と端子ＴＵとが電気的に接続されることを抑制できる。
＜ゲート電極とリードとの接続＞
次に、図１２に示す基板ＳＵ１と複数のリードＬＤとを電気的に接続する部分の詳細について説明する。図１８は、図１２に示すハイサイド側の半導体チップに接続されるゲート線の要部拡大平面図である。また、図１９は、図１２に示すロウサイド側の半導体チップに接続されるゲート線の要部拡大平面図である。
図１８に示すように、半導体チップＳＣＨのゲート電極ＧＰとリードＬＧＨとは、ワイヤＢＷ１、金属パターンＭＰＴ、およびワイヤＢＷ２を介して電気的に接続されている。詳しくは、ワイヤＢＷ１の一方の端部はゲート電極ＧＰに接続され、他方の端部は、金属パターンＭＰＴに接続されている。また、ワイヤＢＷ２の一方の端部は金属パターンＭＰＴに接続され、他方の端部はリードＬＧＨに接続されている。
また、図１９に示すように、半導体チップＳＣＬのゲート電極ＧＰとリードＬＧＬとは、ワイヤＢＷ３、金属パターンＭＰＴ、およびワイヤＢＷ４を介して電気的に接続されている。詳しくは、ワイヤＢＷ３の一方の端部はゲート電極ＧＰに接続され、他方の端部は、金属パターンＭＰＴに接続されている。また、ワイヤＢＷ４の一方の端部は金属パターンＭＰＴに接続され、他方の端部はリードＬＧＬに接続されている。
ここで、図１２に示すように、金属パターンＭＰＬは、リードＬＤと半導体チップＳＣＬとの間に配置されている。これにより、半導体チップＳＣＬのエミッタ電極ＥＰ（図２参照）と金属パターンＭＰＬとをワイヤＢＷで接続することができる。しかしこのレイアウトの場合、図１９に示すように、ロウサイドの半導体チップＳＣＬに接続されるワイヤＢＷ４は、平面視において、金属パターンＭＰＬを跨ぐように延びる。この結果、ロウサイドのゲート電極ＧＰに接続されるゲート線において、ワイヤＢＷ４の長さがワイヤＢＷ３の長さよりも長くなる。
一方、図１８に示すように、ハイサイドの半導体チップＳＣＨに接続されるワイヤＢＷ２は、平面視において、金属パターンＭＰＴ以外の金属パターンＭＰと重なっていない。このため、ハイサイドのゲート線を構成するワイヤＢＷ２の長さは、ロウサイドのゲート線を構成するワイヤＢＷ４（図１９参照）より短い。このため、本実施の形態では、以下の構成により、ハイサイドのゲート線とロウサイドのゲート線の等長化を図っている。すなわち、ハイサイドの半導体チップＳＣＨのゲート電極ＧＰに接続されるワイヤＢＷ１の長さは、半導体チップＳＣＨのエミッタ電極ＥＰ以外の電極に接続される複数のワイヤＢＷの中で、最も長い。また、ワイヤＢＷ１の長さは、ワイヤＢＷ２の長さより長い。このようにワイヤＢＷ１の長さを長くすることにより、ハイサイドのゲート線とロウサイドのゲート線の経路距離の等長化が実現される。
＜電子装置の製造方法＞
次に、図１〜図１９を用いて説明した電子装置ＥＡ１の製造工程について、図２０に示す工程フローに沿って説明する。図２０は、図９に示す電子装置の組立てフローを示す説明図である。
＜第１基板準備＞
まず、図２０に示す第１基板準備工程では、図２１に示す基板ＳＵ１を準備する。図２１は、図２０に示す第１基板準備工程で準備する基板の平面図である。
本工程で準備する基板ＳＵ１は、複数の半導体チップＳＣ１が搭載されるチップ搭載面である上面（表面、主面、面）Ｓ１ｔと、上面Ｓ１ｔの反対側に位置する下面（裏面、主面、面）Ｓ１ｂと、を有する。基板ＳＵ１は、セラミック材料から成るセラミック基板である。
また、基板ＳＵ１の上面Ｓ１ｔには、複数の金属パターンＭＰが接合されている。また、図１０を用いて説明したように、基板ＳＵ１の下面Ｓ１ｔには、金属パターンＭＰＢが形成されている。これら複数の金属パターンＭＰは、例えば、銅（Ｃｕ）膜の表面にニッケル（Ｎｉ）膜が積層された積層膜であって、基板ＳＵ１の上面Ｓ１ｔまたは下面Ｓ１ｂに銅膜が直接的に接合されている。アルミナなどのセラミックからなる板材に銅膜を接合する場合、共晶反応を利用して接合する。また、銅膜の表面にニッケル膜を積層する方法は、例えば電気メッキ法を用いることができる。
また、複数の金属パターンＭＰのうち、ハイサイド側の電位が供給される金属パターンＭＰＨには、半導体チップＳＣＨおよび半導体チップＳＣ２が搭載されている。半導体チップＳＣＨおよび半導体チップＳＣ２は、長方形の平面形状を有し、互いの長辺（図２の辺ＳＣ１ｅ１と図５の辺ＳＣ２ｅ１）が向かい合った状態（対向した状態）で並んでいる。また、複数の半導体チップＳＣＨのそれぞれは、複数の電極（電極パッド）の中で、ゲート電極ＧＰ（図２参照）が最も辺Ｓ１ｅ１に近い位置に配置されるように搭載されている。
また、複数の金属パターンＭＰのうち、交流電力の出力端子に接続される金属パターンＭＰＵ、ＭＰＶ、ＭＰＷには、それぞれ１個の半導体チップＳＣＬおよび１個の半導体チップＳＣ２が搭載されている。半導体チップＳＣＬおよび半導体チップＳＣ２は、長方形の平面形状を有し、互いの長辺（図２の辺ＳＣ１ｅ１と図５の辺ＳＣ２ｅ１）が向かい合った状態（対向した状態）で並んでいる。また、複数の半導体チップＳＣＬのそれぞれは、複数の電極（電極パッド）の中で、ゲート電極ＧＰ（図２参照）が最も辺Ｓ１ｅ２に近い位置に配置されるように搭載されている。
また、Ｙ方向において、基板ＳＵ１の辺Ｓ１ｅ１から辺Ｓ１ｅ２に向かって、半導体チップＳＣＨ、ハイサイドの半導体チップＳＣ２、ロウサイドの半導体チップＳＣ２、および半導体チップＳＣＬの順で並んでいる。
上記した図１４に示すように、複数の半導体チップＳＣＨ、ＳＣＬ、ＳＣ２のそれぞれは、裏面ＳＣｂと金属パターンＭＰの上面ＭＰｔを対向させた状態で、所謂フェイスアップ実装方式で搭載される。また、半導体チップＳＣ１の裏面ＳＣｂには、コレクタ電極ＣＰ、半導体チップＳＣ２の裏面ＳＣｂには、カソード電極ＣＤＰが形成されており、コレクタ電極ＣＰやカソード電極ＣＤＰと金属パターンＭＰとを電気的に接続するため、半導体チップＳＣ１、ＳＣ２は導電性接続材（ダイボンド材、導電性部材、導電性接着材、接続部材、接合材）ＳＤ１を介して搭載される。
＜筐体取付＞
次に、図２０に示す筐体取付工程では、図１１に示したように、基板ＳＵ１の周囲を囲むように、筐体ＨＳを取り付け、接着材ＢＤ１を介して基板ＳＵ１と筐体ＨＳを固定する。言い換えれば、筐体取付工程では、基板ＳＵ１が筐体ＨＳの収容部ＰＫＴ内に収容される。本工程では、基板ＳＵ１の上面Ｓ１ｔの周縁部を覆うように筐体ＨＳの支持部ＨＳＦを接着固定する。基板ＳＵ１の上面Ｓ１ｔの周縁部と筐体ＨＳの支持部ＨＳＦとは、接着材ＢＤ１を介して接着固定される。また、本工程において、基板ＳＵ１の下面Ｓ１ｂは、ベース基板ＳＵＢに接着固定される。
筐体ＨＳの支持部ＨＳＦには、図２０に示す筐体準備工程において、複数のリードＬＤが予め取り付けられている。複数のリードＬＤのそれぞれは、筐体ＨＳの収容部の内面に沿って延びるように取り付けられ、図１２に示すように辺ＨＳｅ１、ＨＳｅ２、およびＨＳｅ３に沿って配列されている。
＜ワイヤ接続＞
次に、図２０に示すワイヤ接続工程では、図１２に示すように、複数の半導体チップおよびリードＬＤを、ワイヤ（導電性部材）ＢＷを介して電気的に接続する。
図１２を用いて説明したように、本工程では、ハイサイド用の半導体チップＳＣＨのエミッタ電極ＥＰ（図２参照）および半導体チップＳＣ２（図２１参照）のアノード電極ＡＤＰ（図５参照）は複数のワイヤＢＷＰを介して金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれかに接続される。また、ロウサイド用の半導体チップＳＣＬのエミッタ電極ＥＰおよび半導体チップＳＣ２のアノード電極ＡＤＰは、複数のワイヤＢＷＰを介して金属パターンＭＰＬに接続される。また、ハイサイド用の半導体チップＳＣＨおよびロウサイド用の半導体チップＳＣＬのそれぞれが有するゲート電極ＧＰ（図２参照）のそれぞれは、ワイヤＢＷＳを介して金属パターンＭＰＴと電気的に接続される。また、半導体チップＳＣＨ、ＳＣＬのその他の信号電極ＤＴＰ（図２参照）のそれぞれは、ワイヤＢＷＳを介して金属パターンＭＰＴと電気的に接続される。
また、本実施の形態のように金属パターンＭＰＬおよび金属パターンＭＰＨのそれぞれが、複数に分割されている場合、本工程において、ワイヤＢＷを介して電気的に接続される。なお、金属パターンＭＰ同士を接続するワイヤＢＷは、図２０に示す第１基板準備工程において予め形成されていても良い。
図１２に示す複数のワイヤＢＷは、金属ワイヤであって、本実施の形態では例えばアルミニウムから成る。ただし、ワイヤＢＷの材料には種々の変形例があって、アルミニウムの他、金、あるいは銅を用いることもできる。なお、本実施の形態では、半導体チップＳＣ１と金属パターンＭＰとを電気的に接続する部材としてワイヤを用いる例を示しているが、変形例としては、帯状に形成された金属（例えばアルミリボン）を用いることもできる。またあるいは、パターニングされた金属板（銅クリップ）を用いて、半田を介して接続することもできる。
＜第２基板準備＞
また、図２０に示す第２基板準備工程では、図２２に示す配線基板ＳＵ２を準備する。図２２は、図２０に示す第２基板準備工程で準備する配線基板の平面図である。なお、図２０では、第２基板準備工程を筐体準備工程の下に記載しているが、第２基板準備工程は、第２基板収容工程の前に終わっていれば、タイミングは限定されない。例えば、図２０に示す第１基板準備工程、第２基板準備工程、および筐体準備工程を同時並行で実施しても良い。
本工程で準備する配線基板ＳＵ２は、図１１を用いて説明したように、基板ＳＵ１の上面Ｓ１ｔと対向する下面（裏面、主面、面）Ｓ２ｂと、下面Ｓ２ｂの反対側に位置する上面（表面、主面、面）Ｓ２ｔを有する。配線基板ＳＵ２には、半導体部品であるドライバ部品ＰＤＲを含む、複数の電子部品が搭載されている。
また、図２２に示すように、配線基板ＳＵ２は、平面視において、Ｘ方向に沿って延びる（延在する）辺（長辺、基板辺）Ｓ２ｅ１、辺Ｓ２ｅ１の反対側に位置する辺（長辺、基板辺）Ｓ２ｅ２、Ｘ方向に交差（図２２では直交）するＹ方向に沿って延びる（延在する）辺（短辺、基板辺）Ｓ２ｅ３、および辺Ｓ２ｅ３の反対側に位置する辺（短辺、基板辺）Ｓ２ｅ４を有する。また、辺Ｓ２ｅ１および辺Ｓ２ｅ２は、辺Ｓ２ｅ３および辺Ｓ２ｅ４と比較して相対的に長い。
辺Ｓ２ｅ１には、図１６および図１７を用いて説明した複数の開口部（凹部、切欠き部）ＴＨＬ１および複数の開口部ＴＨＬ３が設けられている。また、辺Ｓ２ｅ２には、開口部（凹部、切欠き部）ＴＨＬ２が設けられている。また配線基板ＳＵ２の開口部ＴＨＬ１およびＴＨＬ２には、図１６および図１７を用いて説明した複数の金属膜（導体パターン）ＴＨＭが形成されている。
図１３を用いて説明した筐体ＨＳの収容部ＰＫＴの各辺と、配線基板ＳＵ２に搭載された各部品との関係は、以下のように言い換えることができる。
すなわち、複数のドライバ部品ＰＤＲのそれぞれは、配線基板ＳＵ２の上面Ｓ２ｔにおいて、辺Ｓ２ｅ３の中心と辺Ｓ２ｅ４の中心を結ぶように長手方向であるＸ方向に延びる仮想線（中心線）ＶＬ２と重なる位置に搭載されている。
また、ハイサイドトランジスタＨＱ１（図８参照）のゲート電極と、ドライバ部品ＰＤＲのハイサイド駆動回路ＤＣＨ（図８参照）とを電気的に接続する複数の配線ＷＬＧＨは、辺Ｓ２ｅ１と複数のドライバ部品ＰＤＲの間に配置されている。複数の配線ＷＬＧＨは、辺Ｓ２ｅ１に沿って配列される複数の金属膜ＴＨＭに接続されている。
また、ロウサイドトランジスタＬＱ１（図８参照）のゲート電極と、ドライバ部品ＰＤＲのロウサイド駆動回路ＤＣＬ（図８参照）とを電気的に接続する複数の配線ＷＬＧＬは、辺Ｓ２ｅ２と複数のドライバ部品ＰＤＲの間に配置されている。複数の配線ＷＬＧＬは、辺Ｓ２ｅ２に沿って配列される複数の金属膜ＴＨＭに接続されている。
また、配線基板ＳＵ２の辺Ｓ２ｅ１と複数のドライバ部品ＰＤＲのそれぞれとの間には、ドライバ部品ＰＤＲのうちの一つ、および複数の半導体チップＳＣＨ（図１２参照）のうちの一つと電気的に接続される電子部品群ＥＣＧが搭載されている。また、配線基板ＳＵ２の辺Ｓ２ｅ２と複数のドライバ部品ＰＤＲのそれぞれとの間には、ドライバ部品ＰＤＲのうちの一つ、および複数の半導体チップＳＣＬ（図１２参照）のうちの一つと電気的に接続される電子部品群ＥＣＧが搭載されている。
また、コントローラ部品ＰＣＴは、Ｘ方向において、隣り合う電子部品群ＥＣＧの間に配置されている。このため、電子部品群ＥＣＧの配置スペースは、コントローラ部品ＰＣＴによって阻害されず、ドライバ部品ＰＤＲの近傍に電子部品群ＥＣＧを配置することができる。また、コントローラ部品ＰＣＴは、Ｙ方向において、収容部ＰＫＴの辺Ｓ２ｅ１より辺Ｓ２ｅ２に近い位置に配置されている。
＜第２基板収容＞
また、図２０に示す第２基板収容工程では、図２３に示すように、配線基板ＳＵ２を筐体ＨＳの収容部ＰＫＴ内に収容する。図２３は、図２０に示す第２基板収容工程で、配線基板を筐体内に収容した状態を示す断面図である。また、図２４は、配線基板を収容した後における下段側の半導体チップと上段側のドライバ部品との位置関係を示す透視平面図である。この場合の透視平面とは、配線基板ＳＵ２および配線基板ＳＵ２に搭載される電子部品を透過して、基板ＳＵ１上に搭載された半導体チップＳＣ１を見た平面である。図２４では、見易さのため、基板ＳＵ１または配線基板ＳＵ２に搭載された多数の部品のうち、６個の半導体チップＳＣ１（点線で図示）と、３個のドライバ部品ＰＤＲ以外の部品は図示を省略している。
本工程では、図２０に示すように、配線基板ＳＵ２の下面Ｓ２ｂが、基板ＳＵ１の上面Ｓ１ｔと対向するように、配線基板ＳＵ２を基板ＳＵ１上に配置する。図１７を用いて説明したように、筐体ＨＳの支持部ＨＳＦは、基板保持面ＨＳｈを有している。このため、配線基板ＳＵ２は、基板保持面ＨＳｈにより保持される。なお、この段階では配線基板ＳＵ２は固定されていない。配線基板ＳＵ２は、次のリード接続工程において、筐体ＨＳ内に固定される。
また、本工程では、図１０に示す仮想線ＶＬ１と図２２に示す仮想線ＶＬ２とが平面視において重なるように配線基板ＳＵ２が配置されることが好ましい。
ここで、配線基板ＳＵ２が固定された後のドライバ部品ＰＤＲと半導体チップＳＣ１との位置関係について、図２４を用いて説明する。なお、以下で説明する位置関係は、完成後の電子装置ＥＡ１においても同様な関係が維持される。
図２４に示すように、筐体ＨＳは、Ｘ方向に沿って延びる辺（長辺）ＨＳｅ５と、辺ＨＳｅ５の反対側に位置する辺（長辺）ＨＳｅ６とを有している。平面視において、複数の半導体チップＳＣＨのそれぞれは、辺ＨＳｅ５（または辺ＨＳｅ１）に沿うように、かつ、複数の半導体チップＳＣＬのそれぞれよりも辺ＨＳｅ５（または辺ＨＳｅ１）に近い位置に配置されている。平面視において、複数の半導体チップＳＣＬのそれぞれは、辺ＨＳｅ６（または辺ＨＳｅ２）に沿うように、かつ、複数の半導体チップＳＣＨのそれぞれよりも辺ＨＳｅ６（または辺ＨＳｅ２）に近い位置に配置されている。また、複数の半導体チップＳＣＨ、ＳＣＬのそれぞれは、筐体ＨＳの辺ＨＳｅ５（または辺ＨＳｅ１）に沿って延びる辺ＳＣｅ１と、辺ＳＣｅ１の反対側に位置し、かつ、筐体ＨＳの辺ＨＳｅ６（または辺ＨＳｅ２）に沿って延びる辺ＳＣｅ２と、を有している。
ここで、複数のドライバ部品ＰＤＲ、複数の半導体チップＳＣＨ、および複数の半導体チップＳＣＬのうち、互いに電気的に接続されているドライバ部品ＰＤＲ、半導体チップＳＣＨ、半導体チップＳＣＬのセットの位置関係に着目する。図２４に示す例では、ドライバ部品ＰＤＲＵが半導体チップＳＣＨＵおよび半導体チップＳＣＬＵに電気的に接続されている。言い換えれば、半導体チップＳＣＨＵおよび半導体チップＳＣＬＵはドライバ部品ＰＤＲＵに制御される。また、ドライバ部品ＰＤＲＶが半導体チップＳＣＨＶおよび半導体チップＳＣＬＶに電気的に接続されている。言い換えれば、半導体チップＳＣＨＶおよび半導体チップＳＣＬＶはドライバ部品ＰＤＲＶに制御される。ドライバ部品ＰＤＲＷが半導体チップＳＣＨＷおよび半導体チップＳＣＬＷに電気的に接続されている。言い換えれば、半導体チップＳＣＨＷおよび半導体チップＳＣＬＷはドライバ部品ＰＤＲＷに制御される。
図２４に示すように、透過平面視において、Ｘ方向と交差する方向θ１において、ドライバ部品ＰＤＲＵは、ドライバ部品ＰＤＲＵの中心ＣＮＴが、半導体チップＳＣＨＵと半導体チップＳＣＬＵの間に位置するように、配線基板ＳＵ２の上面Ｓ２ｔ上に搭載されている。また、透過平面視における方向θ２において、ドライバ部品ＰＤＲＶは、ドライバ部品ＰＤＲＶの中心ＣＮＴが、半導体チップＳＣＨＶと半導体チップＳＣＬＶの間に位置するように、配線基板ＳＵ２の上面Ｓ２ｔ上に搭載されている。また、透過平面視における方向θ３において、ドライバ部品ＰＤＲＷは、ドライバ部品ＰＤＲＷの中心ＣＮＴが、半導体チップＳＣＨＷと半導体チップＳＣＬＷの間に位置するように、配線基板ＳＵ２の上面Ｓ２ｔ上に搭載されている。なお、ここで述べる複数のドライバ部品ＰＤＲのそれぞれの中心ＣＮＴとは、図２２で示される、複数のドライバ部品ＰＤＲのそれぞれが有する辺ＭＲｅ１の中点と、辺ＭＲｅ１の反対側にある辺ＭＲｅ２の中点とを結ぶ中心線の中点である。
また、図２４に示す例では、透過平面視におけるＹ方向において、ドライバ部品ＰＤＲＵは、半導体チップＳＣＨＵの辺ＳＣｅ１と半導体チップＳＣＬＵの辺ＳＣｅ２の間に位置するように、配線基板ＳＵ２の上面Ｓ２ｔ上に搭載されている。また、透過平面視におけるＹ方向において、ドライバ部品ＰＤＲＶは、半導体チップＳＣＨＶの辺ＳＣｅ１と半導体チップＳＣＬＶの辺ＳＣｅ２の間に位置するように、配線基板ＳＵ２の上面Ｓ２ｔ上に搭載されている。また、透過平面視におけるＹ方向において、ドライバ部品ＰＤＲＷは、半導体チップＳＣＨＷの辺ＳＣｅ１と半導体チップＳＣＬＷの辺ＳＣｅ２の間に位置するように、配線基板ＳＵ２の上面Ｓ２ｔ上に搭載されている。
上記のレイアウトになっていることにより、図８を用いて説明したように、ハイサイドのゲート線ＧＬＨの経路距離とロウサイドのゲート線ＧＬＬの経路距離を等長化することができる。
＜リード接続＞
また、図２０に示すリード接続工程では、図１３に示す複数のリードＬＤのうちの一部と、配線基板ＳＵ２とを電気的に接続する。
図１７を用いて説明したように、本工程では、配線ＷＬＧＨは、開口部ＴＨＬ１において、半田ＳＤ３および金属膜ＴＨＭを介して複数のリードＬＧＨと電気的に接続される。また、配線ＷＬＧＬは、開口部ＴＨＬ２において、半田ＳＤ３および金属膜ＴＨＭを介して複数のリードＬＧＬと電気的に接続される。配線ＷＬＥＨは、開口部ＴＨＬ１において、半田ＳＤ３および金属膜ＴＨＭを介して複数のリードＬＥＨと電気的に接続される。また、本工程において、半田ＳＤ３が硬化すると、配線基板ＳＵ２は、複数の半田ＳＤ３および複数のリードＬＤを介して筐体ＨＳに固定される。
＜封止＞
次に、図２０に示す封止工程では、図２５に示すように収容部ＰＫＴのうち、基板ＳＵ１と配線基板ＳＵ２の間の空間内に封止材ＭＧを供給し、複数のリードＬＤのそれぞれの一部分、複数の半導体チップＳＣ１、ＳＣ２および複数のワイヤＢＷを封止する。図２５は、図２０に示す封止工程で、筐体の収容部内に樹脂を供給した状態を示す断面図である。
本実施の形態では、図１１に示す蓋部（蓋材、キャップ）ＨＳＴが取り付けられていない状態で封止工程を実施する。また、図２２に示すように配線基板ＳＵ２には複数の貫通孔ＴＨＳが形成されている。このため、本実施の形態では、図２５に示すように、貫通孔ＴＨＳ内に樹脂充填用の治具であるノズルＮＺを挿入し、基板ＳＵ１と配線基板ＳＵ２の間の空間内に封止材ＭＧを供給する。
ところで、図２０に対する変形例として、封止工程をワイヤ接続工程の後、かつ第２基板収容工程の前に行う方法がある。この場合、配線基板ＳＵ２が収容される前に封止工程を行えるので、配線基板ＳＵ２に形成された複数の貫通孔ＴＨＳが設けられていなくても良い。ただし、この変形例の場合、封止工程の後でリード接続工程を行うことになる。本実施の形態のように、比較的に流動性が高いゲル状の封止材ＭＧを用いる場合、封止工程において、封止材ＭＧ内に多くの気泡が発生する場合がある。この気泡は、例えば真空チャンバ内に製造中の電子装置を配置して、所謂、真空脱気を実施することにより、容易に除去することができる。しかし、この際にゲルの飛沫が周囲に付着する場合がある。そして、このゲルの飛沫がリードＬＤのうち、半田ＳＤ３で接合される部分に付着すると、半田ＳＤ３の接合性が低下する原因になる。
そこで、本実施の形態では、配線基板ＳＵ２に貫通孔ＴＨＳを形成し、リード接続工程の後に封止工程を行う方法を適用している。
また、既に説明したように、基板ＳＵ１上全体に封止材ＭＧを充填するためには、図１３に示す平面視において、配線基板ＳＵ２の中央に近い部分に貫通孔ＴＨＳが配置されていることが好ましい。また、本実施の形態のように、電子装置ＥＡ１が長方形である場合には、長手方向であるＸ方向に沿って複数の貫通孔ＴＨＳが設けられていることが好ましい。
＜蓋部取付＞
次に、図２０に示す封止工程では、図１１に示すように筐体ＨＳの上部に蓋部ＨＳＴを取り付け、封止材ＭＧで封止された領域を覆う。封止材ＭＧで封止された領域を蓋部ＨＳＴで覆うことにより、筐体ＨＳの内部の空間への異物の侵入などを防止することができる。筐体ＨＳの蓋部ＨＳＴには複数の貫通孔が形成されており、複数のリードＬＤは複数の貫通孔（図示は省略）にそれぞれ挿入される。
図１３に示すように、筐体ＨＳの支持部ＨＳＦは、蓋部ＨＳＴを保持する蓋保持部ＨＴｈを備えている。図１３に示す例では、支持部ＨＳＦの４つの角部のそれぞれに蓋保持部ＨＴｈが形成されている。蓋部ＨＳＴと支持部ＨＳＦの蓋保持部ＨＴｈは、例えば図示しない接着材を介して固定される。あるいは、蓋部ＨＳＴは、接着材を介さずに、支持部ＨＳＦの収容部ＰＫＴ上に載置されていても良い。支持部ＨＳＦ上において、蓋部ＨＳＴの位置がずれなければ、完全に固定されていなくても、筐体ＨＳの内部の空間への異物の侵入は防ぐことができる。
以上の各工程により、図１〜図１９を用いて説明した電子装置ＥＡ１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷される。あるいは、図示しない実装基板に実装される。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
＜変形例１＞
上記実施の形態では、配線基板ＳＵ２と複数のリードＬＤの一部を電気的に接続する方法として、Ｚ方向に沿って直線的に延びるリードＬＤと配線基板ＳＵ２の周縁部に設けられた金属膜ＴＨＭとを半田ＳＤ３を介して接続する実施態様について説明した。以下では、図１６および図１７に示す接続構造に対する変形例について説明する。
図２６は、図１７に対する変形例を示す要部拡大断面図である。また、図２７は、図１６に対する変形例を示す要部拡大平面図、図２８は、図２７のＡ−Ａ線に沿った要部拡大断面図である。
図２６に示す電子装置ＥＡ２は、複数のリードＬＤのうち、配線基板ＳＵ２に接続されるリードＬＤのそれぞれが、Ｚ方向と交差する方向に突出する突出部ＬＰＪを備えている点で、図１７に示す電子装置ＥＡ１と相違する。図２６に示す例では、突出部ＬＰＪは、リードＬＧＨ、リードＬＥＨおよびリードＬＧＬのそれぞれに形成されている。
図２６に示すように突出部ＬＰＪは、配線基板ＳＵ２の上面Ｓ２ｔの一部を覆うように設けられている。また、突出部ＬＰＪの少なくとも一部分は、半田ＳＤ３に接触している。このようにリードＬＤに突出部ＬＰＪを設け、突出部が半田ＳＤ３と接触することにより、図１７に示す例と比較して、リードＬＤと半田ＳＤ３の接触面積が増大する。このため、リードＬＤと半田ＳＤ３との接合強度が増加する。また、リードＬＤと半田ＳＤ３とが電気的に接続される部分における抵抗成分を低減できる。
また、図２７および図２８に示す電子装置ＥＡ３は、複数のリードＬＤのうち、配線基板ＳＵ２に接続されるリードＬＤのそれぞれが、図１６、図１７、および図２６に示す半田ＳＤ３を介さずに配線基板ＳＵ２の金属膜ＴＨＭと電気的に接続されている点で、図１６に示す電子装置ＥＡ１および図２６に示す電子装置ＥＡ２と相違する。図２８に示す例では、複数のリードＬＤのうち、リードＬＧＨ、リードＬＥＨおよびリードＬＧＬのそれぞれが、以下の接続方法により配線基板と接続されている。
すなわち、図２７に示すように、筐体ＨＳの内面と、リードＬＤとの間には、複数のリードＬＤおよび筐体ＨＳの内面と接触し、かつ、筐体ＨＳの辺ＨＳｅ１に沿って延びる棒部材（スペーサ部材）ＳＰＢ１が配置されている。同様に、筐体ＨＳの内面と、リードＬＤとの間には、複数のリードＬＤおよび筐体ＨＳの内面と接触し、かつ、筐体ＨＳの辺ＨＳｅ２（図２８参照）に沿って延びる棒部材（スペーサ部材）ＳＰＢ２（図２８参照）が配置されている。棒部材ＳＰＢ（ＳＰＢ１およびＳＰＢ２）は、絶縁材料から成る棒状の部材である。電子装置ＥＡ３の場合、棒部材ＳＰＢを筐体ＨＳの内面とリードＬＤとの間に挿入することで、リードＬＤを配線基板ＳＵ２の方向に押し付けている。この結果、リードＬＤが配線基板ＳＵ２の方向に曲がり、突出部ＬＰＪが配線基板ＳＵ２の金属膜ＴＨＭに接触している。
電子装置ＥＡ３のような接続方法は、半田ＳＤ３を用いずにリードＬＤと配線基板ＳＵ２とを接続できるので、隣り合うリードＬＤ同士の短絡が発生し難い。このため、複数のリードＬＤの配置間隔を低減することができる。
なお、電子装置ＥＡ３に対する更なる変形例として、図１７に示すように、Ｚ方向に直線的に延びるリードＬＤを図２８に示す棒部材ＳＰＢにより押し付けても良い。ただし、リードＬＤと金属膜ＴＨＭとを確実に接触させる観点からは、図２８に示すように、リードＬＤが突出部ＬＰＪを有していることが好ましい。
また、図２７に示すように、一本の棒部材ＳＰＢにより複数のリードＬＤを一括して押し付ける場合、端子ＴＵ、ＴＶ、ＴＷのように配線基板ＳＵ２と電気的に接続されないリードも配線基板ＳＵ２の方向に押し付けられる。しかし、既に説明したように、配線基板ＳＵ２の開口部（凹部、切欠き部）ＴＨＬ３には金属膜ＴＨＭが形成されていないので、仮に、端子ＴＵ、ＴＶ、ＴＷと配線基板ＳＵ２とが接触した場合でも、配線基板ＳＵ２と端子ＴＵ、ＴＶ、ＴＷとは電気的に分離された状態を維持できる。
＜変形例２＞
また、上記実施の形態では、３相インバータ回路に適用した実施態様を取り上げて説明したが、３相以外のインバータ回路にも適用できる。例えば、上記実施の形態で説明した技術を、単相インバータ回路などに適用しても良い。この場合、例えば図１に示すレグＬＧ１、ＬＧ２およびＬＧ３のうちのいずれか一つを備えるインバータ回路が得られる。また、単層のインバータ回路において、ハイサイドのゲート線の経路距離と、ロウサイドのゲート線の経路距離とを容易に等長化することができる。
＜変形例３＞
また、上記実施の形態では、複数のドライバ部品ＰＤＲおよびコントローラ部品ＰＣＴのそれぞれが、配線基板ＳＵ２の上面Ｓ２ｔに搭載されている実施態様を取り上げて説明したが、複数のドライバ部品ＰＤＲやコントローラ部品ＰＣＴが下面Ｓ２ｂに搭載されていても良い。また例えば、複数のドライバ部品ＰＤＲが上面Ｓ２ｔに搭載され、コントローラ部品ＰＣＴが下面Ｓ２ｂに搭載されていても良い。ただし、複数のドライバ部品ＰＤＲに接続されるゲート線ＧＬＨ、ＧＬＬ（図８参照）の等長化を図る観点からは、複数のドライバ部品ＰＤＲのそれぞれは、同じ面に搭載されていることが好ましい。
＜変形例４＞
また、上記実施の形態では、図１１に示すように、基板ＳＵ１と配線基板ＳＵ２の間の領域は封止材ＭＧにより封止され、配線基板ＳＵ２の上面Ｓ２ｔ側に搭載されたドライバ部品ＰＤＲなどは、封止材ＭＧから露出した構成について説明した。しかし、配線基板ＳＵ２上にも封止材ＭＧが充填されていても良い。この場合、配線基板ＳＵ２上に搭載された部品が封止材ＭＧにより保護される。例えば、ドライバ部品ＰＤＲやコントローラ部品ＰＣＴとして、半導体チップを用いた場合、半導体チップにワイヤを接続すれば、ワイヤを保護する必要がある。そこで、配線基板ＳＵ２の上面Ｓ２ｔ側が封止材ＭＧに封止されていれば、このワイヤを保護することができる。
＜変形例５＞
また、上記実施の形態では、スイッチング素子を構成するトランジスタＱ１としてＩＧＢＴを使用する例について説明した。しかし、変形例として、インバータ回路のスイッチング素子として、パワーＭＯＳＦＥＴを使用しても良い。パワーＭＯＳＦＥＴの場合、トランジスタを構成する半導体素子内に、寄生ダイオードであるボディダイオードが形成される。このボディダイオードは、図７に示すダイオード（フリーホイールダイオード）ＦＷＤの機能を果たす。このため、パワーＭＯＳＦＥＴを備えた半導体チップを使用すれば、その半導体チップの内部にボディダイオードが内蔵される。したがって、パワーＭＯＳＦＥＴを用いる場合には、一つのスイッチング素子として一つの半導体チップを用いれば良い。
また、インバータ回路のスイッチング素子として、パワーＭＯＳＦＥＴを使用する場合、上記実施の形態および実施の形態２でした説明において、エミッタと記載した部分をソースと読み替え、コレクタと記載した部分をドレインと読み替えて適用することができる。このため、重複する説明は省略する。
＜変形例６＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
また、上記実施の形態で説明した半導体装置およびその製造方法について技術的思想を抽出すれば、下記のように表現することができる。
〔付記１〕
（ａ）第１主面、および前記第１主面の反対側の第２主面を備え、複数の第１半導体部品および複数の第２半導体部品が前記第１主面に搭載された第１基板を準備する工程、
（ｂ）平面視において、前記第１方向に延びる第１長辺、前記第１長辺の反対側の第２長辺、前記第１方向と交差する第２方向に延びる第１短辺、前記第１短辺の反対側の第２短辺を持つ収容部を備えるケースを準備する工程、
（ｃ）第３主面、および前記第３主面の反対側の第４主面を備え、前記第３主面または前記第４主面に複数の第３半導体部品が搭載された第２基板を準備する工程、
（ｄ）前記（ａ）工程および前記（ｂ）工程の後、前記ケースに前記第１基板を収容する工程、
（ｅ）前記（ｄ）工程の後、前記第１基板の前記第１主面と、前記第２基板の前記第３主面とが対向するように、前記第２基板を前記ケースの前記収容部に搭載する工程、
（ｆ）前記ケースの前記収容部の内面に沿って、前記第１主面の法線方向である第３方向に延びる複数のリード部材のうちの一部と、前記第２基板とを電気的に接続する工程、
（ｇ）前記ケースの前記収容部のうち、前記第１基板と前記第２基板の間の空間に樹脂を供給して前記第１半導体部品および前記第２半導体部品を封止する工程、
を含み、
前記複数の第１半導体部品のそれぞれは、第１パワートランジスタを備え、平面視において、前記収容部の前記第１長辺側に、第１方向に沿って並ぶように配置され、
前記複数の第２半導体部品のそれぞれは、第２パワートランジスタを備え、平面視において、前記収容部の前記第２長辺側に、前記第１方向に沿って並ぶように配置され、
前記複数の第３半導体部品のそれぞれは、前記第１パワートランジスタを駆動する第１駆動回路、および前記第２パワートランジスタを駆動する第２駆動回路を備え、平面視において前記第１方向に沿って並ぶように搭載され、
前記複数のリード部材は、前記ケースの前記内面の前記第１長辺に沿って配列され、前記第１パワートランジスタのゲート電極と電気的に接続される複数の第１リード部材と、前記ケースの前記内面の前記第２長辺に沿って配列され、前記第２パワートランジスタのゲート電極と電気的に接続される複数の第２リード部材と、を有し、
前記第２基板は、
前記ケースの前記第１長辺と前記複数の第３半導体部品のそれぞれとの間に配置され、かつ、前記第１駆動回路とを電気的に接続される複数の第１配線と、
前記ケースの前記第２長辺と前記複数の第３半導体部品のそれぞれとの間に配置され、かつ、前記第２駆動回路とを電気的に接続される複数の第２配線と、
を有し、
前記（ｆ）工程において、
前記複数の第１配線は、前記ケースの前記第１長辺側で前記複数の第１リード部材に接続され、
前記複数の第２配線は、前記ケースの前記第２長辺側で前記複数の第２リード部材に接続される、電子装置の製造方法。
ＡＤＰ アノード電極（アノード電極パッド、表面電極）
ＢＤ１ 接着材（グルー）
ＢＬ ボンディングリード（端子）
ＢＷ，ＢＷ１，ＢＷ２，ＢＷ３，ＢＷ４，ＢＷＰ，ＢＷＳ ワイヤ（導電性部材）
ＣＡＰ 容量素子
ＣＤＰ カソード電極（カソード電極パッド、裏面電極）
ＣＯＭ 端子
ＣＰ コレクタ電極（コレクタ電極パッド、裏面電極）
ＣＴ 制御回路（ロジック回路、演算回路）
ＤＣＨ ハイサイド駆動回路
ＤＣＬ ロウサイド駆動回路
ＤＴＰ 信号電極（信号電極パッド、表面電極）
ＥＡ１，ＥＡ２，ＥＡ３ 電子装置
ＥＣ 電子部品
ＥＣＥ 電極
ＥＣＧ 電子部品群
ＥＤＰ エミッタ信号電極
ＥＬＨ エミッタ線
ＥＰ エミッタ電極（エミッタ電極パッド、表面電極）
ＥＲ，ＮＲ１，ＮＲ２，ＮＲ３，ＮＲ４，ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４ 半導体領域
ＦＬＧ フランジ部（部分）
ＦＷＤ ダイオード（フリーホイールダイオード）
ＧＣ ゲート駆動回路（駆動回路）
ＧＥ ゲート電極
ＧＬＨ，ＧＬＬ ゲート線
ＧＯＸ ゲート絶縁膜
ＧＰ ゲート電極（ゲート電極パッド、表面電極）
ＧＳＨ，ＧＳＬ ゲート信号
ＨＱ１ ハイサイドトランジスタ（ハイサイドＩＧＢＴ）
ＨＳ 筐体（ケース、ハウジング）
ＨＳｅ１，ＨＳｅ２，Ｓ１ｅ１，Ｓ１ｅ２，Ｓ２ｅ１，Ｓ２ｅ２，ＳＣ１ｅ１，ＳＣ１ｅ２，ＳＣ２ｅ１，ＳＣ２ｅ２， 辺（長辺）
ＨＳｅ３，ＨＳｅ４，Ｓ１ｅ３，Ｓ１ｅ４，Ｓ２ｅ３，Ｓ２ｅ４，ＳＣ１ｅ３，ＳＣ１ｅ４，ＳＣ２ｅ３，ＳＣ２ｅ４， 辺（短辺）
ＨＳＦ 支持部（フレーム）
ＨＳｈ 基板保持面
ＨＳＴ 蓋部（蓋材、キャップ）
ＨＴ 端子（ハイサイド端子）
ＨＴｈ 蓋保持部
ＩＮＳ 絶縁材料
ＩＳＣ 入力信号処理回路
ＬＤ，ＬＤ３，ＬＤ４，ＬＥＨ，ＬＧＨ，ＬＧＬ リード（リード部材、端子）
ＬＧ１，ＬＧ２，ＬＧ３ レグ
ＬＰＪ 突出部
ＬＰＳ 低圧電源
ＬＱ１ ロウサイドトランジスタ（ロウサイドＩＧＢＴ）
ＬＳＣ レベルシフト回路
ＬＴ 端子（ロウサイド端子）
ＭＧ 封止材（ゲル状絶縁材）
ＭＰ，ＭＰＢ，ＭＰＨ，ＭＰＬ，ＭＰＴ，ＭＰＵ，ＭＰＶ，ＭＰＷ 金属パターン
ＭＰｔ 上面（表面）
ＭＲ 封止体
ＭＲｅ１，ＭＲｅ２ 辺
ＭＴ モータ
ＮＺ ノズル
ＰＣＴ コントローラ部品（半導体装置、半導体部品、半導体パッケージ）
ＰＤＲ，ＰＤＲＵ，ＰＤＲＶ，ＰＤＲＷ ドライバ部品（半導体装置、半導体部品、半導体パッケージ）
ＰＫＴ 収容部
ＰＷ１ 出力部
ＰＷ２ 制御部
ＰＷＣ インバータ回路
Ｑ１ トランジスタ
ＲＴ ロータ
Ｓ１ｂ 下面（裏面、主面、面）
Ｓ１ｔ 上面（表面、主面、面）
Ｓ２ｂ 下面（裏面、主面、面）
Ｓ２ｓ 側面
Ｓ２ｔ 上面（表面、主面、面）
ＳＣ１，ＳＣ２，ＳＣＨ，ＳＣＨＵ，ＳＣＨＶ，ＳＣＨＷ，ＳＣＬ，ＳＣＬＵ，ＳＣＬＶ，ＳＣＬＷ 半導体チップ（パワー半導体チップ、半導体部品）
ＳＣ３，ＳＣ４ 半導体チップ
ＳＣｂ 裏面（面、下面、主面）
ＳＣｔ 表面（面、上面、主面）
ＳＤ１，ＳＤ２ 導電性接続材（ダイボンド材、導電性部材、導電性接着材、接続部材、接合材）
ＳＤ３ 半田
ＳＧＨ，ＳＧＬ 信号
ＳＰＢ，ＳＰＢ１，ＳＰＢ２ 棒部材（スペーサ部材）
ＳＵ１ 基板（出力基板）
ＳＵ２ 配線基板（基板、制御基板）
ＳＵＢ ベース基板
ＴＨＨ 貫通孔（孔、ネジ穴、ネジ挿入孔）
ＴＨＳＬ，ＴＬＳＬ 制御信号線
ＴＨＬ，ＴＨＬ１，ＴＨＬ２，ＴＨＬ３ 開口部（凹部、切欠き部）
ＴＨＭ 金属膜（導体パターン）
ＴＨＳ 貫通孔
ＴＲ トレンチ
ＴＵ，ＴＶ，ＴＷ，ＶＣＣ，ＶＤＬ，ＶＤＳ，ＶＦＢ，Ｖｓ，ＶＳＳ 端子
ＶＬ１，ＶＬ２ 仮想線（中心線）
ＷＬ，ＷＬＥＨ，ＷＬＧＨ，ＷＬＧＬ 配線
θ１，θ２，θ３ 方向

Claims (14)

  1. 第１主面、および前記第１主面の反対側の第２主面を備える第１基板と、
    第１パワートランジスタを備え、前記第１基板の前記第１主面上に、搭載される複数の第１半導体部品と、
    第２パワートランジスタを備え、前記第１基板の前記第１主面上に、搭載される複数の第２半導体部品と、
    第３主面、および前記第３主面の反対側の第４主面を備える第２基板と、
    前記第１パワートランジスタを駆動する第１駆動回路、および前記第２パワートランジスタを駆動する第２駆動回路を備え、前記第２基板の前記第３主面または前記第４主面上に搭載される複数の第３半導体部品と、
    前記第１基板の前記第１主面上に、前記第２基板が位置するように、前記第１基板と前記第２基板を収納するケースと、
    を有し、
    平面視において、前記ケースは、第１方向に沿って延在する第１長辺と、前記第１方向に沿って延在し、かつ、前記第１長辺の反対側の第２長辺と、を有し、
    平面視において、前記複数の第１半導体部品のそれぞれは、前記第１長辺に沿うように配置され、かつ、前記複数の第２半導体部品のそれぞれよりも前記第１長辺に近く、
    平面視において、前記複数の第２半導体部品のそれぞれは、前記第２長辺に沿うように配置され、かつ、前記複数の第１半導体部品のそれぞれよりも前記第２長辺に近く、
    平面視において、前記複数の第１半導体部品および前記複数の第２半導体部品のそれぞれは、前記ケースの前記第１長辺に沿って延在する第３辺と、前記ケースの前記第２長辺に沿って延在し、かつ、前記第３辺の反対側の第４辺と、を有し、
    前記複数の第３半導体部品は、第４半導体部品を含み、
    前記複数の第１半導体部品は、前記第４半導体部品の前記第１駆動回路と電気的に接続される第５半導体部品を含み、
    前記複数の第２半導体部品は、前記第４半導体部品の前記第２駆動回路と電気的に接続される第６半導体部品を含み、
    透過平面視において、前記第４半導体部品は、前記第５半導体部品の前記第３辺と、前記第６半導体部品の前記第４辺の間にある、電子装置。
  2. 請求項１において、
    平面視において、前記ケースは、前記第１方向に交差する第２方向に沿って延在する第１短辺と、前記第２方向に沿って延在し、かつ、前記第１短辺の反対側の第２短辺と、を有し、
    前記第２基板は、前記第５半導体部品の前記第１パワートランジスタと前記第４半導体部品の前記第１駆動回路とを電気的に接続する第１配線と、前記第６半導体部品の前記第２パワートランジスタと前記第４半導体部品の前記第２駆動回路とを電気的に接続する第２配線と、を有し、
    平面視において、前記第１配線は、前記ケースの前記第１長辺と前記第４半導体部品のそれぞれとの間に配置され、前記第２配線は、前記ケースの前記第２長辺と前記第４半導体部品の間に配置され、
    前記複数の第３半導体部品のそれぞれは、平面視において、前記ケースの前記第１短辺の中点と前記第２短辺の中点とを結ぶ仮想線と重なっている、電子装置。
  3. 請求項２において、
    前記第２基板の前記第３主面および前記第４主面のうち、前記複数の第３半導体部品が搭載される主面には、前記第１駆動回路および前記第２駆動回路の動作を制御する制御回路を備え、前記複数の第３半導体部品のそれぞれに電気的に接続される第７半導体部品が搭載され、
    前記第７半導体部品は、前記第２方向において、前記第１長辺より前記第２長辺に近く、
    前記第７半導体部品は、前記第１方向において、前記複数の第３半導体部品のうちの隣り合う二個の第３半導体部品の間に搭載されている、電子装置。
  4. 請求項３において、
    前記複数の第１半導体部品のそれぞれに外部から供給される第１電位は、前記複数の第２半導体部品のそれぞれに外部から供給される第２電位より低い、電子装置。
  5. 請求項４において、
    前記第７半導体部品の前記制御回路から前記複数の第３半導体部品のそれぞれに伝送される制御信号の電圧は、
    前記複数の第３半導体部品のそれぞれが備える前記第１駆動回路から前記第１半導体部品に伝送される駆動信号の電圧、および、前記複数の第３半導体部品のそれぞれが備える前記第２駆動回路から前記第２半導体部品に伝送される駆動信号の電圧より小さい、電子装置。
  6. 請求項１において、
    前記電子装置は、前記第１基板と前記第２基板を電気的に接続する複数のリード部材を有し、
    前記第２基板は、前記第３主面および前記第４主面のうち、一方から他方まで貫通する複数の開口部を備え、
    平面視において、前記複数の開口部のそれぞれは、前記第２基板の周縁に設けられ、
    前記複数のリード部材のそれぞれは、前記複数の開口部のそれぞれと、前記ケースの前記第１長辺、第２長辺、第１短辺および第２短辺とに囲まれた領域に配置されている、電子装置。
  7. 請求項６において、
    前記第２基板は、前記第５半導体部品の前記第１パワートランジスタと前記第４半導体部品の前記第１駆動回路とを電気的に接続する第１配線と、前記第６半導体部品の前記第２パワートランジスタと前記第４半導体部品の前記第２駆動回路とを電気的に接続する第２配線と、を有し、
    前記第１配線は、前記複数の開口部のうち、前記ケースの前記第１長辺側に設けられた第１開口部において、半田を介して前記複数のリード部材に含まれる第１リード部材と電気的に接続され、
    前記第２配線は、前記複数の開口部のうち、前記ケースの前記第２長辺側に設けられた第２開口部において、半田を介して前記複数のリード部材に含まれる第２リード部材と電気的に接続されている、電子装置。
  8. 請求項６において、
    前記複数の開口部のうち、前記複数のリード部材に含まれる第１リード部材を囲む第１開口部の周囲には、前記第１開口部を覆い、かつ、前記第４半導体部品に電気的に接続された第１導体パターンが形成され、
    前記複数の開口部のうち、前記複数のリード部材に含まれる第２リード部材を囲む第２開口部の周囲には、前記第２開口部を覆い、かつ、前記第４半導体部品に電気的に接続された第２導体パターンが形成され、
    前記第１リード部材および前記第２リード部材のそれぞれは、前記第２基板の前記第３主面から前記第４主面までの厚さ方向である第３方向と交差する方向に突出する突出部を備え、
    前記突出部は、前記第２基板の前記第４主面側において、前記第１導体パターンまたは前記第２導体パターンと接続されている、電子装置。
  9. 請求項８において、
    前記ケースと前記第１リード部材との間には、複数の前記第１リード部材および前記ケースと接触し、かつ、前記ケースの前記第１長辺に沿って延びる第１棒部材が配置され、
    前記ケースと前記第２リード部材との間には、複数の前記第２リード部材および前記ケースと接触し、かつ、前記ケースの前記第２長辺に沿って延びる第２棒部材が配置され、
    前記第１棒部材および前記第２棒部材のそれぞれは、絶縁材料から成る、電子装置。
  10. 請求項６において、
    前記第２基板は、前記第５半導体部品の前記第１パワートランジスタと前記第４半導体部品の前記第１駆動回路とを電気的に接続する第１配線と、前記第６半導体部品の前記第２パワートランジスタと前記第４半導体部品の前記第２駆動回路とを電気的に接続する第２配線と、を有し、
    前記複数の開口部のうち、前記複数のリード部材に含まれる第１リード部材を囲む第１開口部の周囲には、前記第１開口部を覆い、かつ、前記第４半導体部品に電気的に接続された第１導体パターンが形成され、
    前記複数の開口部のうち、前記複数のリード部材に含まれる第２リード部材を囲む第２開口部の周囲には、前記第２開口部を覆い、かつ、前記第４半導体部品に電気的に接続された第２導体パターンが形成され、
    前記複数のリード部材には、前記複数の第１半導体部品または前記複数の第２半導体部品と電気的に接続され、かつ、前記第２基板と電気的に分離された第３リード部材が含まれ、
    前記第１配線は、前記第１導体パターンを介して前記複数の第１リード部材と電気的に接続され、
    前記第２配線は、前記第２導体パターンを介して前記複数の第１リード部材と電気的に接続され、
    前記複数の開口部のうち、前記第３リード部材を囲む第３開口部の周囲は、導体パターンで覆われず、かつ、前記第２基板を構成する絶縁材料が露出している、電子装置。
  11. 請求項４において、
    前記複数の第１半導体部品および前記複数の第２半導体部品のそれぞれは、ゲル状の樹脂により封止され、
    前記第２基板は、前記複数の第３半導体部品の間に形成され、前記第３主面および前記第４主面のうち、一方から他方までを貫通する複数の貫通孔を有している、電子装置。
  12. 請求項１において、
    前記ケースの前記第１長辺と前記複数の第３半導体部品のそれぞれとの間には、前記複数の第３半導体部品のうちの一つ、および前記複数の第１半導体部品のうちの一つと電気的に接続される第１電子部品群が搭載され、
    前記ケースの前記第２長辺と前記複数の第３半導体部品のそれぞれとの間には、前記複数の第３半導体部品のうちの一つ、および前記複数の第２半導体部品のうちの一つと電気的に接続される第２電子部品群が搭載されている、電子装置。
  13. 請求項１２において、
    前記第２基板の前記第３主面および前記第４主面のうち、前記複数の第３半導体部品が搭載される主面には、前記第１駆動回路および前記第２駆動回路の動作を制御する制御回路を備え、前記複数の第３半導体部品のそれぞれに電気的に接続される第７半導体部品が搭載され、
    前記第７半導体部品は、前記第１方向において、隣り合う前記第１電子部品群の間に搭載されている、電子装置。
  14. 第１主面、および前記第１主面の反対側の第２主面を備える第１基板と、
    第１パワートランジスタを備え、前記第１基板の前記第１主面上に搭載される第１半導体部品と、
    第２パワートランジスタを備え、前記第１基板の前記第１主面上に搭載される第２半導体部品と、
    第３主面、および前記第３主面の反対側の第４主面を備える第２基板と、
    前記第１パワートランジスタを駆動する第１駆動回路、および前記第２パワートランジスタを駆動する第２駆動回路を備え、前記第２基板の前記第４主面上に搭載される第３半導体部品と、
    前記第１基板の前記第１主面と前記第２基板の前記第３主面が向かい合うように、前記第１基板と前記第２基板を収納するケースと、
    を有し、
    平面視において、前記ケースは、第１方向に沿って延在する第１長辺と、前記第１方向に沿って延在し、かつ、前記第１長辺の反対側の第２長辺と、を有し、
    平面視において、前記第１半導体部品と前記第２半導体部品は、前記第１長辺と前記第２長辺の間に位置し、
    平面視において、前記第２半導体部品は、前記第１半導体部品よりも前記第２長辺に近く、
    平面視において、前記第１半導体部品および前記第２半導体部品のそれぞれは、前記ケースの前記第１長辺に沿って延在する第３辺と、前記ケースの前記第２長辺に沿って延在し、かつ、前記第３辺の反対側の第４辺と、を有し、
    透過平面視において、前記第３半導体部品は、前記第１駆動回路に電気的に接続される前記第１半導体部品の前記第３辺と、前記第２駆動回路に電気的に接続される前記第２半導体部品の前記第４辺の間にある、電子装置。
JP2017027815A 2017-02-17 2017-02-17 電子装置 Active JP6770456B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017027815A JP6770456B2 (ja) 2017-02-17 2017-02-17 電子装置
TW107102611A TWI753996B (zh) 2017-02-17 2018-01-25 電子裝置
US15/891,872 US10284109B2 (en) 2017-02-17 2018-02-08 Power module having control substrate mounted above power substrate with control substrate drivers located between the power substrate power transistors
CN201810144702.5A CN108511396B (zh) 2017-02-17 2018-02-12 电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017027815A JP6770456B2 (ja) 2017-02-17 2017-02-17 電子装置

Publications (2)

Publication Number Publication Date
JP2018133520A true JP2018133520A (ja) 2018-08-23
JP6770456B2 JP6770456B2 (ja) 2020-10-14

Family

ID=63167472

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017027815A Active JP6770456B2 (ja) 2017-02-17 2017-02-17 電子装置

Country Status (4)

Country Link
US (1) US10284109B2 (ja)
JP (1) JP6770456B2 (ja)
CN (1) CN108511396B (ja)
TW (1) TWI753996B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020098856A (ja) * 2018-12-18 2020-06-25 株式会社デンソー 半導体モジュール
WO2021033600A1 (ja) * 2019-08-21 2021-02-25 ローム株式会社 制御モジュールおよび半導体装置
JP6976390B1 (ja) * 2020-08-24 2021-12-08 三菱電機株式会社 半導体装置および電力変換装置
WO2022130951A1 (ja) * 2020-12-17 2022-06-23 富士電機株式会社 半導体モジュール

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141856B2 (en) * 2016-04-22 2018-11-27 Harold Eicher Integrated magnetic and composite substrate with incorporated components
US10411609B2 (en) * 2017-12-22 2019-09-10 Panasonic Intellectual Property Management Co., Ltd. Substrate mounted inverter device
EP3896726A1 (de) 2020-04-17 2021-10-20 Siemens Aktiengesellschaft Halbleitermodul mit einem gehäuse

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065847A (ja) * 1992-06-17 1994-01-14 Mitsubishi Electric Corp 半導体パワーモジュール
JPH10146066A (ja) * 1996-11-12 1998-05-29 Hitachi Ltd インバータ装置
JP2000307056A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp 車載用半導体装置
JP2001189416A (ja) * 1999-12-28 2001-07-10 Mitsubishi Electric Corp パワーモジュール
JP2009111288A (ja) * 2007-10-31 2009-05-21 Sanyo Electric Co Ltd 回路装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2725952B2 (ja) * 1992-06-30 1998-03-11 三菱電機株式会社 半導体パワーモジュール
JP3130239B2 (ja) * 1995-08-02 2001-01-31 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
JP2000357757A (ja) 1999-06-15 2000-12-26 Toshiba Corp 半導体装置および電子回路装置
JP3460973B2 (ja) 1999-12-27 2003-10-27 三菱電機株式会社 電力変換装置
US6791190B1 (en) * 2003-05-09 2004-09-14 Macronix International Co., Ltd. Self-aligned contact/borderless contact opening and method for forming same
US7808101B2 (en) * 2008-02-08 2010-10-05 Fairchild Semiconductor Corporation 3D smart power module
KR101524545B1 (ko) * 2008-02-28 2015-06-01 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
KR101321277B1 (ko) * 2011-07-04 2013-10-28 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
KR101443985B1 (ko) * 2012-12-14 2014-11-03 삼성전기주식회사 전력 모듈 패키지
CN106340513B (zh) * 2015-07-09 2019-03-15 台达电子工业股份有限公司 一种集成控制电路的功率模块

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065847A (ja) * 1992-06-17 1994-01-14 Mitsubishi Electric Corp 半導体パワーモジュール
JPH10146066A (ja) * 1996-11-12 1998-05-29 Hitachi Ltd インバータ装置
JP2000307056A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp 車載用半導体装置
JP2001189416A (ja) * 1999-12-28 2001-07-10 Mitsubishi Electric Corp パワーモジュール
JP2009111288A (ja) * 2007-10-31 2009-05-21 Sanyo Electric Co Ltd 回路装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020098856A (ja) * 2018-12-18 2020-06-25 株式会社デンソー 半導体モジュール
JP7147541B2 (ja) 2018-12-18 2022-10-05 株式会社デンソー 半導体モジュール
WO2021033600A1 (ja) * 2019-08-21 2021-02-25 ローム株式会社 制御モジュールおよび半導体装置
JP6976390B1 (ja) * 2020-08-24 2021-12-08 三菱電機株式会社 半導体装置および電力変換装置
JP2022036423A (ja) * 2020-08-24 2022-03-08 三菱電機株式会社 半導体装置および電力変換装置
WO2022130951A1 (ja) * 2020-12-17 2022-06-23 富士電機株式会社 半導体モジュール
JP7367882B2 (ja) 2020-12-17 2023-10-24 富士電機株式会社 半導体モジュール

Also Published As

Publication number Publication date
CN108511396B (zh) 2023-05-05
JP6770456B2 (ja) 2020-10-14
CN108511396A (zh) 2018-09-07
US20180241319A1 (en) 2018-08-23
TWI753996B (zh) 2022-02-01
US10284109B2 (en) 2019-05-07
TW201843805A (zh) 2018-12-16

Similar Documents

Publication Publication Date Title
TWI769202B (zh) 半導體裝置
JP6770456B2 (ja) 電子装置
US10236274B2 (en) Semiconductor device with metal patterns having convex and concave sides
US11037847B2 (en) Method of manufacturing semiconductor module and semiconductor module
US9666518B1 (en) Semiconductor device
EP3282479B1 (en) Power semiconductor module
WO2004073065A1 (ja) 半導体素子駆動用集積回路及び電力変換装置
JP6673803B2 (ja) 電子装置
CN108933124B (zh) 电子装置
US10566879B2 (en) Electronic device
JP2018139337A (ja) 半導体装置
CN116469874A (zh) 半导体装置
JP2013128040A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191018

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200824

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200908

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200925

R150 Certificate of patent or registration of utility model

Ref document number: 6770456

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150