JP6976390B1 - 半導体装置および電力変換装置 - Google Patents
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Abstract
【課題】簡単な構成で小型化および低損失化を実現することができる半導体装置および電力変換装置を得ることを目的とする。【解決手段】正極側の入力配線が接続される入力電極パッド5bと、外部への出力配線が接続される出力電極パッド42aと、パッドセル内に形成され、正極側アームのスイッチング回路を構成する上アーム用ゲート81a〜81cおよび上アーム層61と、パッドセル内に形成され、負極側アームのスイッチング回路を構成する下アーム用ゲート82a〜82cおよび下アーム層62と、上アーム層61と下アーム層62との間に設けられ、パッドセルの出力を取り出す電極41a〜41cとを備え、上アーム層61は、下アーム層62の下方に配置されており、下アーム層62の最下層と上アーム層61の最上層とが、互いに電気的に接続されている。【選択図】図3A
Description
本願は、半導体装置および電力変換装置に関するものである。
電動化車両、例えばハイブリッド車両(HV)、プラグインハイブリッド車(PHV、PHEV)、電気自動車(EV)および燃料電池車(FCV)などの開発が近年活発に進められている。これらの電動化車両を駆動する駆動用モーターは、バッテリー電源電圧を昇圧するコンバーター、および昇圧された直流電圧を交流に変換するインバーターなどの電力変換装置が搭載されているが、近年は電力変換装置を含む電源ユニットの小型化、高出力化、低損失化が求められている。このため、上記のような電力変換装置に使用される半導体装置も小型化等が求められている。そこで、電力用半導体装置において、上下アームそれぞれに対応する2つの半導体チップを上下方向に間隔を空けて配置し、それぞれの半導体チップに接続される正極側の配線と負極側の配線とを上下に向かい合わせて重ね合わせることにより、小型化およびインダクタンスの低減を図ることが提案されている(例えば、特許文献1参照)。ここで、インダクタンスの低減は、低損失化に繋がるとされている。
しかしながら、特許文献1に示される半導体装置は上下アームを別々の半導体チップで構成するため、構造が複雑になり製造コストが増加してしまう虞がある。すなわち、上アームの半導体チップおよび下アームの半導体チップをそれぞれ用意する必要があり、さらに、半導体チップと主回路の接続において、上下の半導体チップのそれぞれを主回路の端子に接合するなどの工程が生じる。また、高出力の半導体装置の場合には半導体チップの過熱を防ぐための冷却器が必要となるが、特許文献1のような半導体装置の場合、半導体チップを冷却するための冷却器も上下の半導体チップそれぞれに設ける必要がある。このように、半導体チップを上下に分けることは構成が複雑となる面があり、これに伴う工程の増加およびコストの増加が発生する虞がある。
本願は、上記のような課題を解決するための技術を開示するものであり、簡単な構成で小型化および低損失化を実現することができる半導体装置および電力変換装置を得ることを目的とする。
本願に開示される半導体装置は、電極、半導体層、および絶縁層が積層されることによりそれぞれ形成される複数のパッドセルを備え、正極側アームのスイッチング回路および負極側アームのスイッチング回路を構成する半導体装置であって、正極側の入力配線が接続される入力電極と、外部への出力配線が接続される出力電極と、パッドセル内に形成され、正極側アームのスイッチング回路を構成する上アーム用ゲートおよび上アーム層と、パッドセル内に形成され、負極側アームのスイッチング回路を構成する下アーム用ゲートおよび下アーム層と、上アーム層と下アーム層との間に設けられ、パッドセルの出力を取り出すパッドセル出力部とを備え、上アーム層は、下アーム層の下方に配置されており、下アーム層の最下層と上アーム層の最上層とが、互いに電気的に接続されているものである。
本願に開示される半導体装置および電力変換装置によれば、簡単な構成で小型化および低損失化を実現することができる。
実施の形態1.
実施の形態1を図1から図7に基づいて説明する。本願の半導体装置は、図7の等価回路図によって示される。図7に示されるスイッチング回路は、平滑用のコンデンサ130を介して入力側から入力される入力電力に対して所定のスイッチング動作を行い、所定の出力電力を出力端子160から出力する。図中ではPで示す正極側に上アームのスイッチング回路141が接続され、Nで示す負極側に下アームのスイッチング回路151が接続されている。本願の半導体装置は、2つのスイッチング回路141、151を直列に接続したスイッチング回路に相当する。
実施の形態1を図1から図7に基づいて説明する。本願の半導体装置は、図7の等価回路図によって示される。図7に示されるスイッチング回路は、平滑用のコンデンサ130を介して入力側から入力される入力電力に対して所定のスイッチング動作を行い、所定の出力電力を出力端子160から出力する。図中ではPで示す正極側に上アームのスイッチング回路141が接続され、Nで示す負極側に下アームのスイッチング回路151が接続されている。本願の半導体装置は、2つのスイッチング回路141、151を直列に接続したスイッチング回路に相当する。
上アームのスイッチング回路141は、正極側にドレイン145、負極側にソース146を有するNチャネル型のMOSFET(Metal―Oxide―Semiconductor Field Effect Transistor)143をスイッチング素子として備える。MOSFET143のゲート142は、制御回路(図示なし)に接続されており、この制御回路を介してゲート142に送信される制御信号によってMOSFET143のオン/オフが切り替えられる。MOSFET143には、ダイオード144が逆並列に接続されている。
下アームのスイッチング回路151は、正極側にドレイン155、負極側にソース156を有するNチャネル型のMOSFET153をスイッチング素子として備える。MOSFET153のゲート142は、制御回路(図示なし)に接続されており、この制御回路を介してゲート152に送信される制御信号によってMOSFET153のオン/オフが切り替えられる。MOSFET153には、ダイオード154が逆並列に接続されている。
出力端子160は、上アームのMOSFET143のソース146と下アームのMOSFET153のドレイン155とを接続する回路に設けられている。
上アームのスイッチング回路141および下アームのスイッチング回路151のスイッチング周波数は特に限定されるものではないが、例えば10kHz以上の高速スイッチングとすることが考えられる。
図1は、実施の形態1における半導体チップの構成を示す斜視図である。なお、説明のため、以下では図面に示すように座標軸を設定する。すなわち、半導体チップ1基板1aの厚さ方向をz軸方向とし、基板1aの面方向(z軸方向と直交する方向)において互いに直交する2つの方向をx軸方向およびy軸方向とする。x軸方向、y軸方向、z軸方向については、それぞれの一方向を+x方向、+y方向、+z方向とし、+x方向、+y方向、+z方向の逆方向を−x方向、−y方向、−z方向とする。また、説明の便宜上、+z方向を上方、−z方向を下方とする。
半導体チップ1、すなわち半導体装置は、所定の厚みをもつ基板1aに様々な種類のパッドセル2を組み合わせて構成した半導体チップ構造を有する。それぞれのパッドセル2は、平面視において正方形形状を有し、x軸方向およびy軸方向に沿って、予め定められた数が配置される。実施の形態1に示す例では、x軸方向に3、y軸方向に7のパッドセル2が配置されている。また、半導体チップ1には、上アーム用ゲートパッド3aおよび下アーム用ゲートパッド3bがx軸方向に沿って配置されている。なお、上アーム用ゲートパッド3aおよび下アーム用ゲートパッド3bの配置はこれに限られるものではない。
図2は、実施の形態1における半導体チップの構成を示す平面図である。パッドセル2には、3種類のパッドセル、すなわち、出力パッドセル2a、入力パッドセル2b、絶縁パッドセル2cの3種類が含まれる。各種類のパッドセルの配置は、x軸方向に沿う3つのパッドセル2(これを1列とする)については同種のパッドセルとする。y軸方向については、+y方向側、すなわち、上アーム用ゲートパッド3aおよび下アーム用ゲートパッド3bに最も遠い側から3列が出力パッドセル2aであり、出力パッドセル2aの−y方向側に隣接する1列が絶縁パッドセル2cである。また、絶縁パッドセル2cの−y方向側に隣接する3列が入力パッドセル2bとなる。このように、出力パッドセル2aと入力パッドセル2bとの間には、絶縁パッドセル2cを配置する。なお、実施の形態1では入力パッドセル2bを出力パッドセル2aよりも−y方向側(上アーム用ゲートパッド3aおよび下アーム用ゲートパッド3bに近い側)に配置しているが、これに限られるものではなく、出力パッドセル2aを入力パッドセル2bよりも+y方向側に配置してもよい。
次に、各パッドセルの構造について説明する。図3Aは図2におけるA−A断面図であり、図3Bは図2におけるB−B断面図である。また、図4は実施の形態1に係る出力パッドセルの構成を示す分解斜視図、図5は実施の形態1に係る入力パッドセルの構成を示す分解斜視図であり、図6は実施の形態1に係る絶縁パッドセルの構成を示す分解斜視図である。図3Aから図6に示すように、上記3種類のパッドセル(出力パッドセル2a、入力パッドセル2b、絶縁パッドセル2c)は、z軸方向に沿って積層された複数の層から形成されている。パッドセル2を構成する複数の層には、電極、半導体層、および絶縁層が含まれる。出力パッドセル2aの最上層には、出力配線(図示無し)が接続される出力電極パッド42a、すなわち出力電極が配置される。入力パッドセル2bの最上層には、正極側の入力配線(図示無し)が接続される入力電極パッド5b、すなわち入力電極が配置される。絶縁パッドセル2cの最上層には、絶縁層72cが配置される。絶縁層72cは、基板1aの上面において出力電極パッド42aと入力電極パッド5bを電気的に絶縁する。また、上記3種類のパッドセルは、共通して、上アーム層61の上に下アーム層62が積層される構成となっている。上アーム層61および下アーム層62には、上アーム用ゲート81a〜81cおよび下アーム用ゲート82a〜82cがそれぞれ設けられる。また、上記3種類のパッドセルは、z軸方向の投影面積について、下アーム層62の投影面積が上アーム層61の投影面積よりも小さく、下アーム層62の周囲には空隙が形成されている。この空隙には、電極41a〜41cが配置される。電極41a〜41cは、内周面が絶縁層75a〜75cにより絶縁されている。
上記のように下アーム層62の投影面積を上アーム層61の投影面積よりも小さくして下アーム層62の周囲に空隙を形成するには、上アーム用ゲート81a〜81cを配置する際、下アーム層62をスパッタ等で除去する手法が考えられる。このとき、上アーム用ゲート81a〜81cと下アーム用ゲート82a〜82cのx軸方向およびy軸方向(基板1aの面方向)についての中心位置を一致させることが好ましい。
上アーム用ゲートパッド3a、上アーム用ゲート81a〜81c、および上アーム層61は、図7に示した正極側のスイッチング回路141のMOSFET143、ゲート142、およびダイオード144に対応する。下アーム用ゲートパッド3b、下アーム用ゲート82a〜82c、および下アーム層62は、負極側のスイッチング回路151のMOSFET153、ゲート152、およびダイオード154に対応する。出力パッドセル2aは、出力端子160に対応する。
出力パッドセル2aは、上述したように、最上層に出力電極パッド42aが配置され、その下方には、下アーム用ゲート82aおよび下アーム層62、および、上アーム用ゲート81aおよび上アーム層61が積層されている。出力電極パッド42aは、平面視正方形形状の電極であり、四隅においてx軸方向側面の一部が下方に延び、電極43aを形成している。出力電極パッド42aの下には、絶縁層72aが配置される。絶縁層72aは、平面視が出力電極パッド42aとほぼ同じ正方形形状であるが、電極43aが挿入されるように、x軸方向側面に凹部が設けられている。これにより、x軸方向について互いに隣接する出力パッドセル2aは、それぞれの電極43aおよび絶縁層72aが接触することとなる。互いの電極43aが接触することにより、x軸方向について互いに隣接する出力パッドセル2aが電気的に接続されている。
絶縁層72aの下には、電極5aが配置される。電極5aは、x軸方向に沿って延びる凹部が下面に設けられており、この凹部によって生じる空間に下アーム用ゲート82aが配置される。下アーム用ゲート82aは、x軸方向についての端部を除いて周囲が絶縁層74aにより覆われており、電極5aとは電気的に絶縁されている。また、絶縁層74aからは絶縁層71aが下方に延び、絶縁層74aおよび絶縁層71aにより断面T字状の絶縁層を形成している。絶縁層71aの下部には、上アーム用ゲート81aを配置する空間が設けられている。上アーム用ゲート81aは、x軸方向についての端部を除いて周囲が絶縁層73aにより覆われており、上アーム用ゲート81aおよび下アーム用ゲート82aは、絶縁層74a、絶縁層71a、および絶縁層73aにより電気的に絶縁されている。
出力パッドセル2aの下アーム層62は、上方から下アーム用N+層92a、下アーム用P層102a、下アーム用N−層112a、下アーム用N+層122aとなるように半導体層を積層して形成したものである。ここで、下アーム用N+層92aは下アーム層62により構成されるMOSFETのソース(図7におけるソース156)に対応し、下アーム用N+層122aはドレイン(図7におけるドレイン155)に対応する。下アーム用N+層92a、下アーム用P層102a、下アーム用N−層112a、下アーム用N+層122aは、絶縁層73aを挟んでそれぞれ一対ずつ配置される。一対の下アーム用N+層92aは、それぞれ平板状をなし、電極5aの下に配置される。一対の下アーム用P層102a、一対の下アーム用N−層112aは、絶縁層73aと対向する側の端部が上方に折り曲げられて折り曲げ部を形成しており、この折り曲げ部は絶縁層74aに接触している。下アーム用N+層92a、下アーム用P層102a、下アーム用N−層112a、下アーム用N+層122aは、絶縁層74aにより、ゲート82aとは電気的に絶縁されている。
出力パッドセル2aの下アーム層62は、x軸方向およびy軸方向について、上部の周囲が絶縁層75aで覆われるとともに、下部の周囲が絶縁層75aおよび電極41aで覆われている。電極41aは、平面視中空正方形状の電極であり、上述したように内周面が絶縁層75aにより絶縁されている。このため、下アーム層62の各層と電極41aとは電気的に絶縁されている。電極41aの上面は、一部が電極43aと接触している。このため、電極41aは電極43aを介して出力電極パッド42aと電気的に接続されている。また、電極41aの下面は、後述する上アーム層61の上アーム用N+層91aと接触しており、電極41aと上アーム用N+層91aとは電気的に接続されている。また、電極41aの外周面は、互いに隣接する他のパッドセル(出力パッドセル2aまたは絶縁パッドセル2c)の電極41aまたは電極41cと接触する。これにより、出力パッドセル2aは、互いに隣接する他のパッドセル(出力パッドセル2aまたは絶縁パッドセル2c)と、電極41aを介して電気的に接続される。
出力パッドセル2aの上アーム層61は、上方から上アーム用N+層91a、上アーム用P層101a、上アーム用N−層111a、上アーム用N+層121aとなるように半導体層を積層して形成したものである。下アーム層62の場合と同様に、上アーム用N+層91aは上アーム層61により構成されるMOSFETのソース(図7におけるソース146)に対応し、上アーム用N+層121aはドレイン(図7におけるドレイン145)に対応する。上アーム用N−層111aは、上方に延びる突起部がy軸方向中心部に設けられており、この突起部は絶縁層73aと接触している。上アーム用N+層91aおよび上アーム用P層101aは、上記した上アーム用N−層111aの突起部を挟んでそれぞれ一対ずつ配置される。一対の上アーム用P層101aは、上アーム用N−層111aの突起部と対向する側の端部が上方に折り曲げられて折り曲げ部を形成しており、この折り曲げ部が絶縁層73aと接触している。
上アーム用N+層91aは、その一部が電極41aの下面と接触し、電極41aと電気的に接続されている。上述したように、電極41aは出力電極パッド42aと電気的に接続されているため、上アーム用N+層91aも出力電極パッド42aと電気的に接続されている。また、上アーム用N+層91a、上アーム用P層101a、上アーム用N−層111a、上アーム用N+層121aは、絶縁層73aにより上アーム用ゲート81aと電気的に絶縁されている。また、上アーム用N+層91aは、下アーム用N+層122aの下面と接触する。これにより、下アーム層62のドレインと上アーム層61のソースとが、配線等の部材を介さずに電気的に接続されることとなっている。
なお、下アーム層62の投影面積と上アーム層61の投影面積が等しい場合は、電極41aを配置するための空隙が下アーム層の周囲に無いため、電極41aは上アーム層61と下アーム層62の間に配置される。この場合、上アーム用N+層91の上面と下アーム用N+層122aの下面とは、導電性の部材である電極41aを介して電気的に接続されることとなる。これは、後述する入力パッドセル2bおよび絶縁パッドセル2cにおいても同様である。
なお、下アーム層62の投影面積と上アーム層61の投影面積が等しい場合は、電極41aを配置するための空隙が下アーム層の周囲に無いため、電極41aは上アーム層61と下アーム層62の間に配置される。この場合、上アーム用N+層91の上面と下アーム用N+層122aの下面とは、導電性の部材である電極41aを介して電気的に接続されることとなる。これは、後述する入力パッドセル2bおよび絶縁パッドセル2cにおいても同様である。
上アーム用ゲート81aおよび下アーム用ゲート82aは、x軸方向の端部において配線(図示無し)が接続され、この配線を介して上アーム用ゲートパッド3aおよび下アーム用ゲートパッド3bと電気的に接続されている。
入力パッドセル2bは、上述したように、最上層に入力電極パッド5bが配置され、その下方には、下アーム用ゲート82bおよび下アーム層62、および、上アーム用ゲート81bおよび上アーム層61が積層されている。入力電極パッド5bは、入力パッドセル2bの外周まで延び、互いに隣接するパッドセル(入力パッドセル2bまたは絶縁パッドセル2c)の電極(入力電極パッド5bまたは電極5c)と電気的に接続されている。また入力電極パッド5bは、平面視正方形形状の電極であり、x軸方向側面の下部に切り欠きが形成されている。この切り欠きには絶縁層72bが配置される。これにより、x軸方向について互いに隣接する入力パッドセル2bは、それぞれの絶縁層72bが接触することとなる。
また、入力電極パッド5bは、x軸方向に沿って延びる凹部が下面に設けられており、この凹部によって生じる空間に下アーム用ゲート82bが配置される。下アーム用ゲート82bは、x軸方向についての端部を除いて周囲が絶縁層74bにより覆われており、入力電極パッド5bとは電気的に絶縁されている。また、絶縁層74bからは絶縁層71bが下方に延び、絶縁層74bおよび絶縁層71bにより断面T字状の絶縁層を形成している。絶縁層71bの下部には、上アーム用ゲート81bを配置する空間が設けられている。上アーム用ゲート81bは、x軸方向についての端部を除いて周囲が絶縁層73bにより覆われており、上アーム用ゲート81bおよび下アーム用ゲート82bは、絶縁層74b、絶縁層71b、および絶縁層73bにより電気的に絶縁されている。
入力パッドセル2bの下アーム層62は、上述した出力パッドセル2aの下アーム層62と同様であり、上方から下アーム用N+層92b、下アーム用P層102b、下アーム用N−層112b、下アーム用N+層122bとなるように半導体層を積層して形成したものである。また、下アーム用N+層92b、下アーム用P層102b、下アーム用N−層112b、下アーム用N+層122bは、上述した下アーム用N+層92a、下アーム用P層102a、下アーム用N−層112a、下アーム用N+層122aと同様である。
入力パッドセル2bの下アーム層62は、x軸方向およびy軸方向について、上部の周囲が絶縁層75bで覆われるとともに、下部の周囲が絶縁層75bおよび電極41bで覆われている。電極41bは、平面視中空正方形状の電極であり、上述したように内周面が絶縁層75aにより絶縁されているため、下アーム層62の各層と電極41bとは電気的に絶縁されている。電極41bの上面は絶縁層72bと接触しており、電極41bと入力電極パッド5bとは電気的に絶縁されている。また、電極41bの下面は、後述する上アーム層61の上アーム用N+層91bと接触しており、電極41bと上アーム用N+層91bとは電気的に接続されている。また、電極41bの外周面は、互いに隣接する他のパッドセル(入力パッドセル2bまたは絶縁パッドセル2c)の電極41bまたは電極41cと接触する。これにより、入力パッドセル2bは、互いに隣接する他のパッドセル(入力パッドセル2bまたは絶縁パッドセル2c)と、電極41bを介して電気的に接続される。
入力パッドセル2bの上アーム層61は、上述した出力パッドセル2aの上アーム層61と同様であり、上方から上アーム用N+層91b、上アーム用P層101b、上アーム用N−層111b、上アーム用N+層121bとなるように半導体層を積層して形成したものである。また、上アーム用N+層91b、上アーム用P層101b、上アーム用N−層111b、上アーム用N+層121bは、上述した上アーム用N+層91a、上アーム用P層101a、上アーム用N−層111a、上アーム用N+層121aと同様である。
上アーム用N+層91bは、その一部が電極41bの下面と接触し、電極41bと電気的に接続されている。また、上アーム用N+層91b、上アーム用P層101b、上アーム用N−層111b、上アーム用N+層121bは、絶縁層73bにより上アーム用ゲート81bと電気的に絶縁されている。また、上アーム用N+層91bは、下アーム用N+層122bの下面と接触する。これにより、下アーム層62のドレインと上アーム層61のソースとが、配線等の部材を介さずに電気的に接続されることとなっている。
上アーム用ゲート81bおよび下アーム用ゲート82bは、x軸方向の端部において配線(図示無し)が接続され、この配線を介して上アーム用ゲートパッド3aおよび下アーム用ゲートパッド3bと電気的に接続されている。
絶縁パッドセル2cは、上述したように、最上層に絶縁層72cが配置され、その下方には、下アーム用ゲート82cおよび下アーム層62、および、上アーム用ゲート81cおよび上アーム層61が積層されている。絶縁層72cの下には、電極5cが配置される。電極5cは、絶縁パッドセル2cの外周まで延び、互いに隣接するパッドセル(出力パッドセル2a、入力パッドセル2b、または絶縁パッドセル2c)の電極(電極5a、入力電極パッド5bまたは電極5c)と電気的に接続されている。また電極5cは、x軸方向に沿って延びる凹部が下面に設けられており、この凹部によって生じる空間に下アーム用ゲート82cが配置される。下アーム用ゲート82cは、x軸方向についての端部を除いて周囲が絶縁層74cにより覆われており、電極5cとは電気的に絶縁されている。また、絶縁層74cからは絶縁層71cが下方に延び、絶縁層74cおよび絶縁層71cにより断面T字状の絶縁層を形成している。絶縁層71cの下部には、上アーム用ゲート81cを配置する空間が設けられている。上アーム用ゲート81cは、x軸方向についての端部を除いて周囲が絶縁層73cにより覆われており、上アーム用ゲート81cおよび下アーム用ゲート82cは、絶縁層74c、絶縁層71c、および絶縁層73cにより電気的に絶縁されている。
また電極5cは、x軸方向に沿って延びる凹部が下面に設けられており、この凹部によって生じる空間に下アーム用ゲート82cが配置される。下アーム用ゲート82cは、x軸方向についての端部を除いて周囲が絶縁層74cにより覆われており、電極5cとは電気的に絶縁されている。また、絶縁層74cからは絶縁層71cが下方に延び、絶縁層74cおよび絶縁層71cにより断面T字状の絶縁層を形成している。絶縁層71cの下部には、上アーム用ゲート81cを配置する空間が設けられている。上アーム用ゲート81cは、x軸方向についての端部を除いて周囲が絶縁層73cにより覆われており、上アーム用ゲート81cおよび下アーム用ゲート82cは、絶縁層74c、絶縁層71c、および絶縁層73cにより電気的に絶縁されている。
絶縁パッドセル2cの下アーム層62は、上述した出力パッドセル2aの下アーム層62と同様であり、上方から下アーム用N+層92c、下アーム用P層102c、下アーム用N−層112c、下アーム用N+層122cとなるように半導体層を積層して形成したものである。また、下アーム用N+層92c、下アーム用P層102c、下アーム用N−層112c、下アーム用N+層122cは、上述した下アーム用N+層92a、下アーム用P層102a、下アーム用N−層112a、下アーム用N+層122aと同様である。
絶縁パッドセル2cの下アーム層62は、x軸方向およびy軸方向について、上部の周囲が絶縁層75cで覆われるとともに、下部の周囲が絶縁層75cおよび電極41cで覆われている。電極41cは、平面視中空正方形状の電極であり、上述したように内周面が絶縁層75cにより絶縁されているため、下アーム層62の各層と電極41cとは電気的に絶縁されている。電極41cの上面は絶縁層72cと接触している。また、電極41cの下面は、後述する上アーム層61の上アーム用N+層91cと接触しており、電極41cと上アーム用N+層91cとは電気的に接続されている。また、電極41cの外周面は、絶縁パッドセル2cと互いに隣接する他のパッドセル(出力パッドセル2a、入力パッドセル2b、またが絶縁パッドセル2c)の電極41a、電極41b、または電極41cと接触する。これにより、入力パッドセル2bは、互いに隣接する他のパッドセルと、電極41cを介して電気的に接続される。
絶縁パッドセル2cの上アーム層61は、上述した出力パッドセル2aの上アーム層61と同様であり、上方から上アーム用N+層91c、上アーム用P層101c、上アーム用N−層111c、上アーム用N+層121cとなるように半導体層を積層して形成したものである。また、上アーム用N+層91c、上アーム用P層101c、上アーム用N−層111c、上アーム用N+層121cは、上述した上アーム用N+層91a、上アーム用P層101a、上アーム用N−層111a、上アーム用N+層121aと同様である。
上アーム用N+層91cは、その一部が電極41cの下面と接触し、電極41cと電気的に接続されている。また、上アーム用N+層91c、上アーム用P層101c、上アーム用N−層111c、上アーム用N+層121cは、絶縁層73cにより上アーム用ゲート81cと電気的に絶縁されている。また、上アーム用N+層91cは、下アーム用N+層122cの下面と接触する。これにより、下アーム層62のドレインと上アーム層61のソースとが、配線等の部材を介さずに電気的に接続されることとなっている。
上アーム用ゲート81cおよび下アーム用ゲート82cは、x軸方向の端部において配線(図示無し)が接続され、この配線を介して上アーム用ゲートパッド3aおよび下アーム用ゲートパッド3bと電気的に接続されている。
以上のように各パッドセルを構成した半導体チップ1において、正極側、すなわち上アーム側の入力配線(図示無し)は、各パッドセルの上アーム用N+層121a〜上アーム用N+層121cに接続され、負極側、すなわち下アーム側の入力配線(図示無し)は、入力電極パッド5bに接続される。正極側から半導体チップ1に流れる電流は、図3Aにおいて下面から上方に向かって流れ、絶縁層75a、絶縁層75c、入力電極パッド5bの順で流れる。また、出力側については、各パッドセルにおいて電極41a〜電極41cが出力配線の取り出し口となっており、電極41a〜電極41cを介してパッドセル間を電流が流れ、最終的には出力パッドセル2aの出力電極パッド42aから外部に出力される。電極41a〜電極41cが出力配線の取り出し口となっていることは、下アーム層62のドレインと上アーム層61のソースとの間に出力配線の取り出し口が設けられていることを意味する。これらの出力配線の取り出し口は、パッドセル出力部に相当する。
なお、出力電極パッド42aの一部では電流が+z方向に流れ、入力電極パッド5bの一部では電流が−z方向に流れる。このため、互いに近接する出力パッドセル2aおよび入力パッドセル2bの間では、逆向きの電流の重ね合わせによりインダクタンスが低減する。
実施の形態1によれば、簡単な構成で小型化および低損失化を実現することができる。より具体的には、正極側アームのスイッチング回路を構成する上アーム用ゲートおよび上アーム層と、負極側アームのスイッチング回路を構成する下アーム用ゲートおよび下アーム層とをそれぞれのパッドセル内に形成するとともに、上アーム層と下アーム層との間に設けられ、パッドセルの出力を取り出す取り出し口となる電極とを備え、上アーム層は下アーム層の下方に配置されるとともに、下アーム層の最下層と上アーム層の最上層とが、互いに電気的に接続されている構成とした。まず、正極側アームのスイッチング回路に対応する上アーム層および負極側アームのスイッチング回路に対応する下アーム層を、1つの半導体チップにおいて上下に積層する構成としたので、半導体チップは1枚でよく上下のアームでそれぞれの半導体チップを用意する必要がない。このため、構成が簡単であるとともに、半導体チップおよび半導体チップ周辺の部品の点数もを削減する事ができ、コストを低減させることができる。ひいては、電力変換装置の小型化につなげることができる。また、上アーム層を下アーム層の下方に配置し、上アーム層と下アーム層の間に出力の取り出し口となる電極を設けた。これにより、出力の取り出し口となる、下アーム層のドレインと上アーム層のソース間おいて配線等の部材が無いので、出力側のインダクタンスが低減され低損失化が実現されている。
また、下アーム層の投影面積を上アーム層の投影面積よりも小さくして下アーム層の周囲に空隙を形成し、パッドセルの出力を取り出す電極をこの空隙に配置した。この電極は互いに異なるパッドセルとの間の電気的な接続も担っているため、出力電極パッドまで別途配線を引きまわす必要がなく、出力側の配線の引き回しが容易となっている。
さらに、下アーム層の最下層であるドレインの下面と上アーム層の最上層であるソースの上面とを接触させることで下アーム層の最下層であるドレインと上アーム層の最上層であるソースを電気的に接続した。これにより、下アーム層のドレインと上アーム層のソース間および出力側のインダクタンスがさらに低減されている
さらに、下アーム層の最下層であるドレインの下面と上アーム層の最上層であるソースの上面とを接触させることで下アーム層の最下層であるドレインと上アーム層の最上層であるソースを電気的に接続した。これにより、下アーム層のドレインと上アーム層のソース間および出力側のインダクタンスがさらに低減されている
また、半導体チップ上において複数に分割されたセルを構成し、最上層に出力側の配線を接続する出力電極パッドを備えた出力パッドセル、最上層に下アームの入力配線を接続する入力電極パッドを備えた入力パッドセルの2種類のセルを組合せて構成することで、出力電極パッドおよび入力電極パッドを共に半導体チップの最上面に配置することができ、半導体チップの外部の配線を容易にチップに接続することができる。
また、最上層に絶縁層を備えた絶縁パッドセルを出力パッドセルおよび入力パッドセルの間に配置したので、入出力の電極パッド間の沿面距離を確保し、絶縁性を確保することができる。
また、基板の面方向について、上アーム用ゲートと下アーム用ゲートの中心位置を一致させることにより、スパッタで除去される下アーム層を最小限に抑えることができる。
実施の形態2.
次に、実施の形態2を図8に基づいて説明する。実施の形態2は、上述した実施の形態1における半導体装置を電力変換装置に適用したものである。本願は特定の電力変換装置に限定されるものではないが、以下、実施の形態2として、三相のインバータに本願の半導体装置を適用した場合について説明する。
次に、実施の形態2を図8に基づいて説明する。実施の形態2は、上述した実施の形態1における半導体装置を電力変換装置に適用したものである。本願は特定の電力変換装置に限定されるものではないが、以下、実施の形態2として、三相のインバータに本願の半導体装置を適用した場合について説明する。
図8は、実施の形態2における電力変換装置を適用した電力変換システムの構成を示すブロック図である。図8に示す電力変換システムは、電源910、電力変換装置900、負荷920から構成される。電源910は、直流電源であり、電力変換装置900に直流電力を供給する。電源910は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはAC/DCコンバータで構成することとしてもよい。また、電源910を、直流系統から出力される直流電力を所定の電力に変換するDC/DCコンバータによって構成することとしてもよい。
電力変換装置900は、電源910と負荷920の間に接続された三相のインバータであり、電源910から供給された直流電力を交流電力に変換し、負荷920に交流電力を供給する。電力変換装置900は、図8に示すように、直流電力を交流電力に変換して出力する主変換回路901と、主変換回路901内の各スイッチング回路を駆動する駆動信号を出力する駆動回路902と、駆動回路902を制御する制御信号を駆動回路902に出力する制御回路903とを備えている。
負荷920は、電力変換装置900から供給された交流電力によって駆動される三相の電動機である。なお、負荷920は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車または電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置900の詳細を説明する。主変換回路901は、図7で示したようなスイッチング回路を備えており(図8では図示省略している)、スイッチング回路のスイッチング素子がスイッチングすることによって、電源910から供給される直流電力を交流電力に変換し、負荷920に供給する。主変換回路901の具体的な回路構成は種々のものがあるが、実施の形態2にかかる主変換回路901は2レベルの三相フルブリッジ回路であり、6つのスイッチング素子とそれぞれのスイッチング素子に逆並列された6つの還流ダイオードから構成することができる。6つのスイッチング素子は2つのスイッチング素子ごとに直列接続され上アームおよび下アーム(上下アーム)を構成し、各上下アームはフルブリッジ回路の各相(U相、V相、W相)を構成する。そして、各上下アームの出力端子、すなわち主変換回路901の3つの出力端子は、負荷920に接続される。ここで、主変換回路901の各上下アームの少なくともいずれかに、上述した実施の形態1における半導体装置を適用する。
駆動回路902は、主変換回路901のスイッチング素子を駆動する駆動信号を生成し、主変換回路901のスイッチング素子の制御電極(図1における上アーム用ゲートパッド3aおよび下アーム用ゲートパッド3bに対応)に供給する。具体的には、後述する制御回路903からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号(オン信号)であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号(オフ信号)となる。
制御回路903は、負荷920に所望の電力が供給されるよう主変換回路901のスイッチング素子を制御する。具体的には、負荷920に供給すべき電力に基づいて主変換回路901の各スイッチング素子がオン状態となるべき時間(オン時間)を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するPWM制御によって主変換回路901を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路902に制御指令(制御信号)を出力する。駆動回路902は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
実施の形態2における電力変換装置によれば、主変換回路901のスイッチング素子として実施の形態1における半導体装置を適用するため、小型化および高効率化を図ることができる。
なお、実施の形態2では、本願の半導体装置を2レベルの三相インバータに適用する例を説明したが、本願の半導体装置は、これに限られるものではなく、種々の電力変換装置に適用することができる。すなわち、実施の形態2では2レベルの電力変換装置としたが、3レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本願の半導体装置を適用しても構わない。また、直流負荷等に電力を供給する場合にはDC/DCコンバータまたはAC/DCコンバータに本願の半導体装置を適用することも可能である。
また、本願の半導体装置を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、または誘導加熱調理器、非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
本願は、例示的な実施の形態が記載されているが、実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合が含まれるものとする。
従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合が含まれるものとする。
1 半導体チップ、1a 基板、2 パッドセル、2a 出力パッドセル、2b 入力パッドセル、2c 絶縁パッドセル、41a〜41c 電極、42a 出力電極パッド、5b 入力電極パッド、61 上アーム層、62 下アーム層、72c 絶縁層、81a〜81c 上アーム用ゲート、82a〜82c 下アーム用ゲート、91a〜91c 上アーム用N+層、122a〜122c 下アーム用N+層、141、151 スイッチング回路、142、152 ゲート、143、153 MOSFET、144、154 ダイオード、145、155 ドレイン、146、156 ソース、160 出力端子、900 電力変換装置、901 主変換回路、902 駆動回路、903 制御回路
Claims (9)
- 電極、半導体層、および絶縁層が積層されることによりそれぞれ形成される複数のパッドセルを備え、正極側アームのスイッチング回路および負極側アームのスイッチング回路を構成する半導体装置であって、
正極側の入力配線が接続される入力電極と、
外部への出力配線が接続される出力電極と、
前記パッドセル内に形成され、前記正極側アームのスイッチング回路を構成する上アーム用ゲートおよび上アーム層と、
前記パッドセル内に形成され、前記負極側アームのスイッチング回路を構成する下アーム用ゲートおよび下アーム層と、
前記上アーム層と前記下アーム層との間に設けられ、前記パッドセルの出力を取り出すパッドセル出力部とを備え、
前記上アーム層は、前記下アーム層の下方に配置されており、前記下アーム層の最下層と前記上アーム層の最上層とが、互いに電気的に接続されていることを特徴とする半導体装置。 - 前記下アーム層は、上方から見たときの投影面積について、前記投影面積が前記上アーム層の前記投影面積よりも小さく、
前記パッドセル出力部は、前記下アーム層の周囲に形成される空隙に配置され、前記上アーム層と電気的に接続された電極を有する請求項1に記載の半導体装置。 - 前記下アーム層の最下層と前記上アーム層の最上層とは、直接接触することにより電気的に接続されている請求項2に記載の半導体装置。
- 前記上アーム用ゲートおよび前記下アーム用ゲートは、前記半導体装置の基板の面方向についての中心位置が一致している請求項2または3に記載の半導体装置。
- 前記パッドセルは、最上層に前記入力電極を備える入力パッドセルと、最上層に前記出力電極を備える出力パッドセルを含む請求項1から4のいずれか1項に記載の半導体装置。
- 前記パッドセルは、最上層に絶縁層を備える絶縁パッドセルをさらに含み、前記絶縁パッドセルは、前記入力パッドセルと前記出力パッドセルの間に配置されている請求項5に記載の半導体装置。
- 前記正極側アームのスイッチング回路および負極側アームのスイッチング回路は、それぞれ、ダイオードを逆並列に接続したMOSFETである請求項1から6のいずれか1項に記載の半導体装置。
- 前記正極側アームのスイッチング回路および前記負極側アームのスイッチング回路は、10kHz以上のスイッチング周波数で駆動される請求項1から7のいずれか1項に記載の半導体装置。
- 請求項1から8のいずれか1項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
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