JPH0227836B2 - - Google Patents
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- JPH0227836B2 JPH0227836B2 JP59253562A JP25356284A JPH0227836B2 JP H0227836 B2 JPH0227836 B2 JP H0227836B2 JP 59253562 A JP59253562 A JP 59253562A JP 25356284 A JP25356284 A JP 25356284A JP H0227836 B2 JPH0227836 B2 JP H0227836B2
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- 239000010410 layer Substances 0.000 description 22
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層プリント基板に搭載された集積回
路(以下LSIと呼ぶ)と終端回路間の配線構造の
改良に係り、特に多層プリント基板の基板内信号
層における配線量を減少させてプリント基板の品
質と性能を向上するための終端回路配線構造に関
する。
路(以下LSIと呼ぶ)と終端回路間の配線構造の
改良に係り、特に多層プリント基板の基板内信号
層における配線量を減少させてプリント基板の品
質と性能を向上するための終端回路配線構造に関
する。
最近は多数のLSIが搭載されたプリント基板が
増加しつつある。これら各LSIにはそれぞれに対
応する終端回路が実装されるので基板内の回路配
線は著しい輻輳ぶりを示すことになる。
増加しつつある。これら各LSIにはそれぞれに対
応する終端回路が実装されるので基板内の回路配
線は著しい輻輳ぶりを示すことになる。
本発明は上記基板内信号層の回路配線の内、終
端回路用の配線だけをプリント基板中で最も部品
実装面に近い引き出し層へ移動することによつて
基板内信号層の回路配線量を減少させるようにし
たものである。
端回路用の配線だけをプリント基板中で最も部品
実装面に近い引き出し層へ移動することによつて
基板内信号層の回路配線量を減少させるようにし
たものである。
第2図は従来の終端回路配線構造を説明するた
めの図であつて、aは要部平面図、bは要部側断
面図である。
めの図であつて、aは要部平面図、bは要部側断
面図である。
第2図aおよびbに示されているのは最も一般
的な従来の終端回路配線構造の例であつて、本例
の場合は一般回路用スルーホール5と終端回路用
スルーホール5′とを接続するための回路配線パ
ターン6が基板内層部の信号層に設けられた構造
になつている。第2図bにおいて11はLSI間の
一般回路配線パターンである。
的な従来の終端回路配線構造の例であつて、本例
の場合は一般回路用スルーホール5と終端回路用
スルーホール5′とを接続するための回路配線パ
ターン6が基板内層部の信号層に設けられた構造
になつている。第2図bにおいて11はLSI間の
一般回路配線パターンである。
そして多層プリント基板10上に実装された
LSI2の信号端子2′と終端回路1の端子1′とを
接続するのに、リードパターン3、ブラインドス
ルーホール7、引き出しパターン9、ボンデイン
グパツド4、一般回路用スルーホール5、回路配
線パターン6、終端回路用スルーホール5′等多
数の導体が用いられている。
LSI2の信号端子2′と終端回路1の端子1′とを
接続するのに、リードパターン3、ブラインドス
ルーホール7、引き出しパターン9、ボンデイン
グパツド4、一般回路用スルーホール5、回路配
線パターン6、終端回路用スルーホール5′等多
数の導体が用いられている。
このため該基板10の信号層に第1図bに示す
ような一般回路用スルーホール5と終端回路用ス
ルーホール5′とを接続するための回路配線パタ
ーン6が存在すると下記の問題点が発生する。
ような一般回路用スルーホール5と終端回路用ス
ルーホール5′とを接続するための回路配線パタ
ーン6が存在すると下記の問題点が発生する。
終端回路1とLSI2間の導体インピーダンス
が高くなる。
が高くなる。
信号層内における回路相互間の干渉度が増
す。
す。
さらに上記構造においては各LSI2の配線量が
増加するにつれ、それに必要な終端回路1への回
路配線量も必然的に増加するため基板内信号層に
おける回路配線が益々輻輳するといつた悪循環を
起こす。
増加するにつれ、それに必要な終端回路1への回
路配線量も必然的に増加するため基板内信号層に
おける回路配線が益々輻輳するといつた悪循環を
起こす。
本発明は上記の問題点、即ち多層プリント基板
内の信号層における回路配線量の増加を抑制する
ためになされたものである。
内の信号層における回路配線量の増加を抑制する
ためになされたものである。
上記問題点は、スルーホールを介して電気的に
接続されるLSIと終端回路とが搭載されて成る多
層プリント基板において、前記終端回路及び前記
LSIと前記スルーホール間を電気的に接続する回
路配線が前記多層プリント基板の最も表面層に近
い引き出し層に設けられた固定パターンによつて
代替されるよう構成としたことを特徴とする終端
回路配線構造によつて解決される。
接続されるLSIと終端回路とが搭載されて成る多
層プリント基板において、前記終端回路及び前記
LSIと前記スルーホール間を電気的に接続する回
路配線が前記多層プリント基板の最も表面層に近
い引き出し層に設けられた固定パターンによつて
代替されるよう構成としたことを特徴とする終端
回路配線構造によつて解決される。
本発明は多層プリント基板の終端回路配線パタ
ーンの配設位置を基板内信号層から最も基板表面
に近い引き出し層へ移行することによつて、LSI
間の回路配線が集中する信号層内の回路輻輳を緩
和するようにしたものである。
ーンの配設位置を基板内信号層から最も基板表面
に近い引き出し層へ移行することによつて、LSI
間の回路配線が集中する信号層内の回路輻輳を緩
和するようにしたものである。
以下本発明の実施例を図面によつて詳述する。
第1図は本発明による終端回路配線構造の一実
施例を説明するための図であつて、aは要部平面
図、bは要部側断面図である。
施例を説明するための図であつて、aは要部平面
図、bは要部側断面図である。
但し全図を通じて同一符号は同一対象物を示す
ものとする。
ものとする。
第1図aおよびbに示す如く本発明の終端回路
配線構造は、多層プリント基板10の部品実装面
に最も近い引き出し層内にブラインドスルーホー
ル7を介して終端回路1とスルーホール5とを電
気的に接続する固定パターン8が設けられた構造
になつている。
配線構造は、多層プリント基板10の部品実装面
に最も近い引き出し層内にブラインドスルーホー
ル7を介して終端回路1とスルーホール5とを電
気的に接続する固定パターン8が設けられた構造
になつている。
つまり本発明の終端回路配線構造においては、
第2図の従来例で述べた回路配線パターン6が配
設位置を信号層から引き出し層へ移動して固定パ
ターン8として新設された点に特徴がある。
第2図の従来例で述べた回路配線パターン6が配
設位置を信号層から引き出し層へ移動して固定パ
ターン8として新設された点に特徴がある。
このため信号層においては終端回路1への配線
が無くなるためLSI2等の一般回路が従来より有
効的に信号層において配線されることになる。
が無くなるためLSI2等の一般回路が従来より有
効的に信号層において配線されることになる。
なお前記ブラインドスルーホール7はプリント
基板10の表裏両面には貫通せず、各リードパタ
ーン3及びボンデイングパツド4と回路パターン
8及び引き出しパターン9間のみを電気的に接続
するように構成された“短足型”の特殊スルーホ
ールであるため、他の表裏貫通型スルーホール5
との干渉が回避できる上信号層の“余剰スペー
ス”が有効活用できるといつた利点がある。
基板10の表裏両面には貫通せず、各リードパタ
ーン3及びボンデイングパツド4と回路パターン
8及び引き出しパターン9間のみを電気的に接続
するように構成された“短足型”の特殊スルーホ
ールであるため、他の表裏貫通型スルーホール5
との干渉が回避できる上信号層の“余剰スペー
ス”が有効活用できるといつた利点がある。
以上説明したように本発明の終端回路配線構造
は、多層プリント基板の表面に最も近い引き出し
層には従来は信号層に設けられていた終端回路用
の配線パターンを移動することによつて、該プリ
ント基板の信号配線密度を著しく向上し得るとい
つた効果大なるものである。
は、多層プリント基板の表面に最も近い引き出し
層には従来は信号層に設けられていた終端回路用
の配線パターンを移動することによつて、該プリ
ント基板の信号配線密度を著しく向上し得るとい
つた効果大なるものである。
第1図は本発明による終端回路配線構造の一実
施例を説明するための図であつて、aは要部平面
図、bは要部側断面図、第2図は従来の終端回路
配線構造を説明するための図であつて、aは要部
平面図、bは要部側断面図である。 図中、1は終端回路、1′は終端回路の端子、
2はLSI、2′は信号端子、3はリードパターン、
4はボンデイングパツド、5は一般回路用スルー
ホール、5′は終端回路用スルーホール、6は信
号層における回路配線パターン、7はブラインド
スルーホール、8は引き出し層における固定パタ
ーン、9は引き出しパターン、10は多層プリン
ト基板、11はLSI間の一般回路配線をそれぞれ
示す。
施例を説明するための図であつて、aは要部平面
図、bは要部側断面図、第2図は従来の終端回路
配線構造を説明するための図であつて、aは要部
平面図、bは要部側断面図である。 図中、1は終端回路、1′は終端回路の端子、
2はLSI、2′は信号端子、3はリードパターン、
4はボンデイングパツド、5は一般回路用スルー
ホール、5′は終端回路用スルーホール、6は信
号層における回路配線パターン、7はブラインド
スルーホール、8は引き出し層における固定パタ
ーン、9は引き出しパターン、10は多層プリン
ト基板、11はLSI間の一般回路配線をそれぞれ
示す。
Claims (1)
- 【特許請求の範囲】 1 スルーホールを介して電気的に接続される集
積回路と終端回路とが搭載されて成る多層プリン
ト基板であつて、前記集積回路及び前記終端回路
と前記スルーホール間を電気的に接続する回路配
線パターンが、前記プリント基板の内層部中最も
部品実装面に近い引き出し層内に設けた固定パタ
ーンによつて代替されるよう構成されてなること
を特徴とする終端回路配線構造。 2 上記固定パターンと上記多層プリント基板の
部品実装面に形成された導体パターン間が前記プ
リント基板の表裏両面に貫通しないブラインドス
ルーホールによつて電気的に接続される構成とし
たことを特徴とする特許請求の範囲第1項記載の
終端回路配線構造。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59253562A JPS61131498A (ja) | 1984-11-29 | 1984-11-29 | 終端回路配線構造 |
KR1019860700477A KR900005305B1 (ko) | 1984-11-29 | 1985-11-28 | 종단 회로의 배선 구조 |
AU51938/86A AU580828B2 (en) | 1984-11-29 | 1985-11-28 | Multilayered circuit board connecting integrating circuit to termination circuit. |
DE8585906087T DE3585445D1 (de) | 1984-11-29 | 1985-11-28 | Verkabelungsstruktur eines schaltungsterminals. |
EP85906087A EP0204004B1 (en) | 1984-11-29 | 1985-11-28 | Wiring structure of a terminal circuit |
PCT/JP1985/000661 WO1986003365A1 (en) | 1984-11-29 | 1985-11-28 | Wiring structure of a terminal circuit |
BR8507078A BR8507078A (pt) | 1984-11-29 | 1985-11-28 | Estrutura de fiacao de circuito de terminacao |
US07/124,418 US4785141A (en) | 1984-11-29 | 1987-11-18 | Wiring structure of termination circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59253562A JPS61131498A (ja) | 1984-11-29 | 1984-11-29 | 終端回路配線構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61131498A JPS61131498A (ja) | 1986-06-19 |
JPH0227836B2 true JPH0227836B2 (ja) | 1990-06-20 |
Family
ID=17253090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59253562A Granted JPS61131498A (ja) | 1984-11-29 | 1984-11-29 | 終端回路配線構造 |
Country Status (8)
Country | Link |
---|---|
US (1) | US4785141A (ja) |
EP (1) | EP0204004B1 (ja) |
JP (1) | JPS61131498A (ja) |
KR (1) | KR900005305B1 (ja) |
AU (1) | AU580828B2 (ja) |
BR (1) | BR8507078A (ja) |
DE (1) | DE3585445D1 (ja) |
WO (1) | WO1986003365A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE8903913U1 (de) * | 1989-03-30 | 1989-05-18 | Siemens AG, 1000 Berlin und 8000 München | Leiterplattenförmiges Busverdrahtungsfeld |
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FR2404990A1 (fr) * | 1977-10-03 | 1979-04-27 | Cii Honeywell Bull | Substrat d'interconnexion de composants electroniques a circuits integres, muni d'un dispositif de reparation |
US4245273A (en) * | 1979-06-29 | 1981-01-13 | International Business Machines Corporation | Package for mounting and interconnecting a plurality of large scale integrated semiconductor devices |
FR2555011B1 (fr) * | 1983-11-15 | 1986-01-24 | Thomson Csf | Carte imprimee a empreintes |
JPS60136294A (ja) * | 1983-12-23 | 1985-07-19 | 株式会社日立製作所 | セラミック多層配線回路板 |
US4562513A (en) * | 1984-05-21 | 1985-12-31 | International Business Machines Corporation | Process for forming a high density metallurgy system on a substrate and structure thereof |
US4546413A (en) * | 1984-06-29 | 1985-10-08 | International Business Machines Corporation | Engineering change facility on both major surfaces of chip module |
JPS61131497A (ja) * | 1984-11-29 | 1986-06-19 | 富士通株式会社 | 多層プリント基板 |
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1984
- 1984-11-29 JP JP59253562A patent/JPS61131498A/ja active Granted
-
1985
- 1985-11-28 EP EP85906087A patent/EP0204004B1/en not_active Expired - Lifetime
- 1985-11-28 DE DE8585906087T patent/DE3585445D1/de not_active Expired - Fee Related
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1987
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