DE19940758A1 - Verfahren zur Herstellung eines HF-FET und HF-FET - Google Patents

Verfahren zur Herstellung eines HF-FET und HF-FET

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DE19940758A1
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Annalisa Cappellani
Bernhard Lustig
Norbert Eibel
Dirk Schumann
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Abstract

Bei einem Verfahren zur Herstellung eines HF-FET werden in einem Substrat (1) dotierte Source- und Draingebiete (7, 8) erzeugt. Über einem Kanalgebiet wird eine Gate-Isolationsschicht (4) aufgebracht. Oberhalb des Substrats (1) wird eine Spacerstruktur (6) erzeugt, die das Kanalgebiet von den Source- und Draingebieten abtrennt. Über dieser Struktur wird eine durchgängige Metallschicht (10) abgelagert und die Dicke der Metallschicht wird soweit reduziert, daß oberhalb der Source-, Drain- und Kanalgebiete elektrisch getrennte selbstjustierte Metallstrukturen (10.2, 10.3, 10.1) entstehen.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines HF-FET, insbesondere eines HF-MOSFET für den Multi-GHz- Bereich, sowie einen derartigen HF-FET.
HF-MOSFETs (high frequency metal-oxide-semiconductor field­ effect transistors) müssen niedrige parasitäre Kapazitäten und Widerstände aufweisen, da diese die Schaltgeschwindigkeit eines Transistors reduzieren und das Rauschen desselben erhö­ hen.
Zur Minimierung der Gate-, Source- und Drainwiderstände ist es erforderlich, die zugehörigen Schichtwiderstände (in Ein­ heiten von Ω/) und die Kontaktwiderstände (in Einheiten von Ω/m2) so klein wie möglich zu halten und die Source- und Drainkontakte im Rahmen eines selbstjustierenden (lithogra­ phiefreien) Verfahrens aufzubauen.
Eine bereits bekannte Möglichkeit zur Erzeugung niederohmiger Gate-, Source- und Drainkontakte besteht darin, selbstju­ stierte Silizidschichten auf den entsprechenden Kontakt- Siliziumgebieten zu erzeugen. Silizidschichten weisen einen deutlich niedrigeren Schichtwiderstand als das üblicherweise zur Kontaktierung verwendete Polysilizium auf. Durch selbst­ justierte Silizide realisierte Kontakte werden auch als SALI­ CIDE-(self-aligned silicide) Gate-, Source- und Drainkontakte bezeichnet.
Noch geringere Schichtwiderstände können durch die Verwendung von Metallkontakten erreicht werden. In K. Nakajima et al., "Formation mechanism of ultrathin WSiN barrier layer in a W/WNx/Si system", Applied Surface Sci. 117, Seiten 312-316 (1997) ist ein Verfahren zur Erzeugung eines metallisierten Gates beschrieben. Ein Nachteil dieses Verfahrens besteht darin, daß es schwierig ist, den Gate-Schichtstapel (beste­ hend aus Si3N4 über W über Poly-Si) wegen des Auftretens un­ terschiedlicher lateraler Ätzraten in den Schichten selektiv gegenüber dem dünnen Gateoxid (im nm-Bereich) zu ätzen. Anga­ ben hinsichtlich einer Metallisierung der Source- und Drain­ kontakte sind dieser Schrift nicht zu entnehmen.
In der Veröffentlichung "Ultra-Thin SOI CMOS with Selective CVD Tungsten for Low Resistance Source and Drain" von D. Hi­ samoto, et al., IEDM Techn. Dig. 1992, Seiten 829-832, ist ein Verfahren zur Erzeugung metallisierter Source- und Drain­ kontakte angegeben. Eine Metallisierung des Gatekontaktes ist nicht vorgesehen.
In der Veröffentlichung "Low-Resistivity Poly-Metal Gate Electrode Durable for High-Temperature Processing", von Y. Akasaka, et al., IEEE Trans. Electron Devices, Band 43, Nr. 11, Seiten 1864-1869 (1996) ist ein Verfahren zur Erzeugung eines Transistors mit selbstjustierten Source- und Drainge­ bieten und einer sogenannten Poly-Metall-Elektrode für das Gate des Transistors beschrieben. Die Source- und Drainkon­ takte sind als SALICIDE-Kontakte realisiert. Die Erzeugung der Source- und Drainkontakte basiert auf einem SiO2- Ätzschritt, der selektiv gegenüber einem zuvor erzeugten Si3N4-Spacer ist, welcher die Poly-Metall-Gateelektrode um­ gibt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzu­ geben, das zur Herstellung von HF-FETs mit hohen Schaltge­ schwindigkeiten insbesondere im Multi-GHz-Bereich geeignet ist. Ferner zielt die Erfindung darauf ab, einen derartigen HF-FET mit hohen Schaltgeschwindigkeiten zu schaffen.
Zur Lösung der Aufgabenstellung sind die Merkmale der Ansprü­ che 1 und 13 vorgesehen.
Durch die erfindungsgemäße Erzeugung von Metallstrukturen über sämtlichen Kontaktenbereichen (Source- und Draingebieten sowie Gate-Isolationsschicht) wird der Schichtwiderstand sämtlicher geschaffener Kontaktelektroden deutlich vermin­ dert. Da bei der Ablagerung und anschließenden Schichtdicken­ reduzierung der Metallschicht selbstjustierte Metallstruktu­ ren über sämtlichen Kontaktbereichen erhalten werden, ist die Gefahr einer Fehlausrichtung dieser Strukturen gegenüber den darunterliegenden Kontaktbereichen ausgeschlossen, d. h. eine unerwünschte Erhöhung eines Kontaktwiderstandes aufgrund ei­ ner etwaigen Fehlausrichtung kann sicher vermieden werden. Ein weiterer Vorteil des erfindungsgemäßen Verfahrens besteht darin, daß die nach der Reduzierung der Metallschichtdicke erhaltene Struktur bereits ganzflächig planarisiert ist. Nachfolgende lithographische Schritte werden dadurch wesent­ lich vereinfacht und können mit minimalen Strukturgrößen rea­ lisiert werden, da nur eine einzige Fokalebene, nämlich die Planarisierungsebene, auftritt. Schließlich weist das erfin­ dungsgemäße Verfahren den Vorzug auf, daß die Ablagerung der Metallschicht später als alle üblichen Hochtemperaturschritte bei der Herstellung eines MOS-Transistors durchgeführt wird, so daß, wie im folgenden noch näher erläutert, Elektrodensta­ pel aus temperaturempfindlichen Metallübergangskontakt­ schicht/Barriereschicht/Metallstrukturschicht-Systemen er­ zeugt werden können.
Vorzugsweise wird vor der Ablagerung der Metallschicht eine über dem Substrat-Kanalgebiet liegende, gegenüber dem oberen Rand der Spacerstruktur vertiefte Gate-Siliziumstruktur er­ zeugt. Im Falle der Verwendung von Polysilizium wird auf die­ se Weise eine Polysilizium-Metall-Gateelektrode (sog. Poly- Metall-Elektrode) geschaffen, die aus einer unteren Polysili­ ziumstruktur und der darüberliegenden Metallstruktur aufge­ baut ist.
Eine erste bevorzugte Möglichkeit zur Herstellung einer der­ artigen (Poly)Silizium-Metall-Gateelektrode kennzeichnet sich durch die Schritte: Abscheiden einer Siliziumschicht, insbe­ sondere Polysiliziumschicht über der Gate-Isolationsschicht, lithographisches Strukturieren der Siliziumschicht gemäß der Innenkontur der zu erzeugenden Spacerstruktur, Anbringen der Spacerstruktur an dem Umfang der strukturierten Silizium­ schicht, und Entfernen eines oberen Teils der strukturierten Siliziumschicht zur Erzeugung der vertieften Gate-Silizium­ struktur.
Eine zweite, ebenfalls bevorzugte Möglichkeit zur Realisie­ rung der (Poly)Silizium-Metall-Gateelektrode umfaßt die Schritte: Abscheiden einer Siliziumschicht, insbesondere Po­ lysiliziumschicht, und einer darüber angeordneten Opfer­ schicht, insbesondere Siliziumdioxidschicht, über der Gate- Isolationsschicht, lithographisches Strukturieren der Silizi­ umschicht und der Opferschicht gemäß der Innenkontur der zu erzeugenden Spacerstruktur, Anbringen der Spacerstruktur an dem Umfang der strukturierten Siliziumschicht und Opfer­ schicht, und Entfernen der strukturierten Opferschicht zur Erzeugung der vertieften Gate-Siliziumstruktur. Die Entfer­ nung der strukturierten Opferschicht zur Erzeugung der für die Ausbildung der Gate-Metallstruktur benötigten Vertiefung kann dabei in einfacher Weise durch einen selektiven Ätz­ schritt erfolgen.
Die Reduzierung der Schichtdicke der Metallschicht wird vor­ zugsweise im Rahmen eines CMP-(chemical mechanical polishing) Schrittes vorgenommen. Anstelle des Standard-Poliermittels Fe(NO3)3 kann dabei in vorteilhafter Weise ein Poliermittel auf H2O2-Basis verwendet werden. Letzteres weist den Vorteil auf, daß es keine kontaminierenden Bestandteile (wie bei­ spielsweise Fe-Ionen) enthält, die Rekombinationszentren in kristallinem Silizium bilden.
Sofern vor der Ablagerung der Metallschicht eine als Diffusionsbarriere wirkende Barriereschicht (beispielsweise aus TiN, TaN oder WNx) aufgebracht wird, ist es vorteilhaft, die Barriereschicht nicht unmittelbar an die substratseitigen Source- und Draingebiete sowie die Gate-Siliziumstruktur an­ grenzen zu lassen, sondern vor dem. Ablagern der Barriere­ schicht eine dünne Metallübergangskontaktschicht abzulagern, die der Barriereschicht somit unterlegt ist. Die Metallüber­ gangskontaktschicht reduziert als niederohmige Übergangs­ schicht den Kontaktwiderstand der Gate-, Source- und Drain­ elektroden.
Bei dem erfindungsgemäßen HF-FET wirkt sich neben der Metal­ lisierung der Gateelektrode günstig aus, daß die im Stand der Technik häufig verwendeten SALICIDE-Source- und Drain­ elektroden durch niederohmigere Metallelektroden ersetzt sind.
Weitere vorteilhafte Ausgestaltungen und Verfahrensvarianten der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung wird nachfolgend anhand von zwei Ausführungsva­ rianten unter Bezugnahme auf die Zeichnung erläutert; in die­ ser zeigt:
Fig. 1 eine schematische Schnittdarstellung eines teilpro­ zessierten Halbleitersubstrats zur Herstellung ei­ nes HF-MOSFET gemäß einer ersten Ausführungsvarian­ te der Erfindung;
Fig. 2 die in Fig. 1 dargestellte Struktur nach Ausbildung einer vertieften Gate-Siliziumstruktur oberhalb des Kanalbereichs;
Fig. 3 die in Fig. 2 dargestellte Struktur nach Ablagerung einer Barriereschicht;
Fig. 4 die in Fig. 3 dargestellte Struktur nach Ablagerung und Planarisierung einer Metallschicht;
Fig. 5 die in Fig. 4 dargestellte Struktur in Draufsicht;
Fig. 6 eine schematische Darstellung ähnlich der Fig. 4, die eine zweite Ausführungsvariante eines HF-MOSFET mit zwei Gatefingern zeigt; und
Fig. 7 die in Fig. 6 dargestellte Struktur in Draufsicht.
Bei einem erfindungsgemäßen Verfahren zur Herstellung eines HF-MOSFET wird über einem Si-Substrat 1 zunächst eine Struk­ tur aufgebaut, wie sie in Fig. 1 dargestellt ist. In dem hier dargestellten Beispiel wird die Grabenisolationstechnik (STI: shallow trench isolation) zur elektrischen Isolierung des Transistorbauelements gegenüber benachbarten Transistorbau­ elementen eingesetzt. Demgemäß werden zunächst in dem Si- Substrat 1 Gräben 2 erzeugt, die dann mit einem Isolationsma­ terial 3, üblicherweise SiO2, aufgefüllt werden. An das Auf­ füllen der Gräben 2 schließt sich ein Planarisierungsschritt an.
Auf die so geschaffene planarisierte Oberfläche wird eine dünne Gateoxidschicht 4 aufgewachsen. Oberhalb der Gateoxid­ schicht 4 wird eine Polysiliziumschicht abgelagert.
Die Polysiliziumschicht wird nachfolgend in einem ersten Li­ thographieschritt strukturiert. Bei der dabei ausgeführten Ätzung werden, wie in Fig. 1 dargestellt, eine zentrale Poly­ siliziumstruktur 5.1 und zwei benachbarte Polysilizium-Neben­ strukturen 5.2 erzeugt. Die Nebenstrukturen 5.2 befinden sich jeweils über den mit Isolationsmaterial 3 gefüllten Gräben 2.
In einem nächsten Schritt wird an dem Umfang der zentralen Siliziumstruktur 5.1 ein elektrisch isolierender Spacer 6 an­ gebracht. Hierzu kann beispielsweise in einem ersten Schritt eine thermische Oxidschicht 6.1 erzeugt werden, auf welche eine Siliziumnitridschicht (Si3N4-Schicht) 6.2 aufgebracht wird. Entsprechende Isolationsschichten 6.1 und 6.2 bilden sich auch an den Seitenwänden der Nebenstrukturen 5.2 aus.
Ferner werden ein Sourcegebiet 7 und ein Draingebiet 8 durch geeignete Dotierschritte hergestellt. Beispielsweise können nach der Erzeugung der thermischen Oxidschicht 6.1 aber vor dem Aufbringen der Siliziumnitridschicht 6.2 durch Ionenim­ plantation zunächst niederdotierte Source- und Draingebiete 7, 8 erzeugt werden, wobei dann nach der Ablagerung der Sili­ ziumnitridschicht 6.2. in einem weiteren Ionenimplantations­ schritt hochdotierte Source- und Draingebiete 7, 8 realisiert werden.
In einem weiteren Prozeßschritt wird gemäß Fig. 2 eine gegen­ über dem oberen Rand des Spacers 6 vertieft ausgebildete Ga­ te-Polysiliziumstruktur 5.1' erzeugt.
Die vertiefte Gate-Polysiliziumstruktur 5.1' kann auf ver­ schiedene Weisen realisiert werden.
Eine erste Möglichkeit besteht darin, die zentrale Polysili­ ziumstruktur 5.1 durch RIE (reactive ion etching) teilweise zu entfernen. Die Ätzung kann mit CF4 und O2 durchgeführt werden. Um die Nebenstrukturen 5.2 sowie die Source- und Draingebiete 7, 8 gegenüber der Ätzung zu schützen, muß zuvor auf diese Bereiche eine photolithographisch hergestellte Mas­ ke aufgebracht werden. Der Photolithographieschritt muß mit relativ hoher Präzision durchgeführt werden, da nur eine ver­ gleichsweise geringe Toleranzbreite (entspricht der Dicke des Spacers 6) zur Verfügung steht.
Eine zweite Möglichkeit zur Erzeugung der vertieften Gate- Polysiliziumstruktur 5.1' besteht darin, anstelle der Polysi­ liziumschicht eine Doppelschicht bestehend aus einer unteren Polysiliziumschicht und einer darüberliegenden TEOS-(tetra­ ethyl-ortho-silicate)Schicht über dem Substrat 1 aufzubrin­ gen. Eine derartige Doppelschichtstruktur ist in den Fig. 1 und 2 durch eine gestrichelte Linie angedeutet, welche die Nebenstrukturen 5.2 und die zentrale Polysiliziumstruktur 5.1 durchläuft. Die TEOS-Schicht der zentralen Polysiliziumstruk­ tur 5.1 kann dann durch einen selektiven Ätzschritt entfernt werden. Dabei wird die Vertiefung zwischen den Spacern 6 ge­ bildet.
Während die Nebenstrukturen 5.2 bei der ersten Möglichkeit vollständig aus Polysilizium bestehen, weisen sie bei der zweiten Möglichkeit eine SiO2-Oberfläche auf.
Nach einer HF-Reinigung kann die in Fig. 2 dargestellte Struktur in optionaler Weise mit einer dünnen Metallüber­ gangskontaktschicht überzogen werden. Die in den Figuren nicht dargestellte Metallübergangskontaktschicht kann bei­ spielsweise aus Ti oder Ta bestehen.
Die gesamte Struktur wird dann gemäß Fig. 3 mit einer Barrie­ reschicht 9 überzogen. Über der Barriereschicht 9 wird ganz­ flächig eine Metallschicht 10 abgelagert.
Unter der Annahme einer 0,25 µm-Technologie kann die Barrie­ reschicht 9 beispielsweise eine Dicke von etwa 10 nm und die Metallschicht 10 eine Dicke von 150 nm aufweisen. Die Schichtfolge Metallübergangskontaktschicht/Barriereschicht 9/Metallschicht 10 kann beispielsweise durch die Materialien Ti/TiN/W oder Ti/TiN/Al oder auch Ta/TaN/Cu realisiert sein. Für sämtliche Schichten können jedoch auch andere Materialien verwendet werden, beispielsweise kann als Barriereschicht 9 eine WNx-Diffusionsbarriere (etwa bei einer Schichtfolge Ti/WNx/W) eingesetzt werden.
Schließlich wird gemäß Fig. 4 ein Planarisierungsschritt durchgeführt, bei dem die Metallschicht 10, die darunterlie­ gende Barriereschicht 9 und auch die Metallübergangskontakt­ schicht (nicht dargestellt) vereinzelt werden. Aus der Me­ tallschicht 10 werden dabei geeignet angeordnete Source-, Drain- und Gate-Metallstrukturen 10.2, 10.3 und 10.1 heraus­ gebildet.
Der Planarisierungsschritt kann durch chemisch-mechanisches Polieren erfolgen, wobei die Nebenstrukturen 5.2 wie in Fig. 4 dargestellt als Polierstopp eingesetzt werden können. Wei­ sen die Nebenstrukturen 5.2 gemäß der zuvor erläuterten zwei­ ten Möglichkeit zur Realisierung der vertieften Gate-Polysi­ liziumstruktur 5.1' eine SiO2-Oberfläche auf, muß die Plana­ risierung auf SiO2 stoppen.
Bei der CMP-Planarisierung wird vorzugsweise ein Poliermittel auf der Basis von H2O2 eingesetzt. Im Gegensatz zu einem Fe(NO3)3-Poliermittel weist es keine kontaminierenden Be­ standteile auf und zeigt darüber hinaus eine gute Selektivi­ tät sowohl gegenüber W/Polysilizium als auch gegenüber W/SiO2.
Fig. 4 macht deutlich, daß die durch den (lithographiefreien) Planarisierungsschritt erzeugten metallischen Source-, Drain- und Gate-Elektroden selbstjustiert sind, wobei sehr kleine Kanallängen ermöglicht werden. Dabei werden die jeweiligen Schichtwiderstände der Elektroden durch die Source-, Drain- und Gate-Metallstrukturen 10.2, 10.3, 10.1 wesentlich redu­ ziert.
Ferner ist vorteilhaft, daß die Oberflächen der selbstju­ stierten Metallstrukturen 10.1, 10.2, 10.3 in der gleichen Ebene liegen. Dadurch wird erreicht, daß elektrische Kontakt­ löcher, die bei späteren Prozeßschritten in einer über der in Fig. 4 gezeigten Struktur liegenden SiO2-Deckschicht (nicht dargestellt) zu erzeugen sind, eine gleiche Tiefe aufweisen und daher lithographisch in einfacher Weise ohne eine Fokus­ variation erzeugt werden können. Ein weiterer Vorteil des er­ findungsgemäßen Verfahrens besteht darin, daß nach der Ab­ scheidung der Metallschicht nur noch Niedertemperaturschritte durchzuführen sind, so daß temperaturempfindliche Barriere­ schicht-Metallschicht-Systeme eingesetzt werden können.
Fig. 5 zeigt die in Fig. 4 dargestellte Struktur in Drauf­ sicht. Es wird deutlich, daß die Source-, Drain- und Gate- Metallstrukturen 10.2, 10.3, 10.1 jeweils durch den Spacer 6 (thermische Oxidschicht 6.1 und Siliziumnitridschicht 6.2) umrandet und voneinander isoliert werden.
Die Fig. 6 und 7 zeigen eine zweite Ausführungsvariante eines HF-MOSFET, der sich von dem in den Fig. 1 bis 5 dargestellten HF-MOSFET im wesentlichen lediglich dadurch unterscheidet, daß anstelle eines einzelnen Gates ein Zweifinger-Gate ver­ wendet wird. Gleiche oder ähnliche Teile wie in den vorherge­ henden Figuren sind mit denselben Bezugszeichen bezeichnet. Durch die zweifingrige Ausführung des Gates weist die Gate- Metallstruktur 10.1 in Draufsicht die Form eines auf den Kopf gestellten U's auf, wobei die Drain-Metallstruktur 10.3 zwi­ schen den Schenkeln des U's angeordnet ist. Durch das in Fig. 7 dargestellte Layout werden die Hochfrequenz-Eigenschaften des HF-MOSFET günstig beeinflußt.

Claims (20)

1. Verfahren zur Herstellung eines HF-FET, bei dem
  • a) in einem Substrat (1) dotierte Source- und Draingebiete (7, 8) erzeugt werden;
  • b) über einem zwischen den Source- und Draingebieten (7, 8) liegenden Substrat-Kanalgebiet eine Gate-Isolationsschicht (4) erzeugt wird;
  • c) oberhalb dem Substrat (1) eine das Substrat-Kanalgebiet gegenüber den Source- und Draingebieten (7, 8) abgrenzende Spacerstruktur (6) aus einem elektrisch isolierenden Mate­ rial aufgebaut wird;
  • d) über den Source-, Drain- und Substrat-Kanalgebieten eine durchgängige Metallschicht (10) abgelagert wird; und
  • e) die Dicke der Metallschicht (10) wenigstens soweit redu­ ziert wird, daß mittels der Spacerstruktur (6) elektrisch getrennte, selbstjustierte Metallstrukturen (10.1, 10.2, 10.3) oberhalb der Source-, Drain- und Substrat-Kanal­ gebiete gebildet werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
  • - daß vor der Ablagerung der Metallschicht eine über dem Sub­ strat-Kanalgebiet liegende, gegenüber dem oberen Rand der Spacerstruktur (6) vertiefte Gate-Siliziumstruktur (5.1') erzeugt wird.
3. Verfahren nach Anspruch 2, gekennzeichnet durch die Schritte:
  • - Abscheiden einer Siliziumschicht, insbesondere Polysilizi­ umschicht über der Gate-Isolationsschicht (4);
  • - lithographisches Strukturieren der Siliziumschicht gemäß der Innenkontur der zu erzeugenden Spacerstruktur (6);
  • - Anbringen der Spacerstruktur (6) an dem Umfang der struktu­ rierten Siliziumschicht (5.1); und
  • - Entfernen eines oberen Teils der strukturierten Silizium­ schicht zur Erzeugung der vertieften Gate-Siliziumstruktur (5.1').
4. Verfahren nach Anspruch 2, gekennzeichnet durch die Schritte:
  • - Abscheiden einer Siliziumschicht, insbesondere Polysilizi­ umschicht, und einer darüber angeordneten Opferschicht, insbesondere Siliziumdioxidschicht, über der Gate- Isolationsschicht (4);
  • - lithographisches Strukturieren der Siliziumschicht und der Opferschicht gemäß der Innenkontur der zu erzeugenden Spacerstruktur (6);
  • - Anbringen der Spacerstruktur (6) an dem Umfang der struktu­ rierten Siliziumschicht und Opferschicht; und
  • - Entfernen der strukturierten Opferschicht zur Erzeugung der vertieften Gate-Siliziumstruktur (5.1').
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
  • - daß vor der Ablagerung der Metallschicht (10) eine durch­ gängige Barriereschicht (9) oberhalb der Source- (7), Drain- (8) und Substrat-Kanalgebiete abgelagert wird, und
  • - daß bei Schritt e) die Dicke der Metallschicht (10) soweit reduziert wird, daß auch getrennte Barriereschicht-Struk­ turen oberhalb der Source- (7), Drain- (8) und Substrat- Kanalgebiete gebildet werden.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Barriereschicht (9) aus TiN, TaN oder WNx aufgebaut ist
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet,
  • - daß vor der Ablagerung der Barriereschicht (9) eine dünne, durchgängige Metallübergangskontaktschicht oberhalb der Source- (7), Drain- (8) und Substrat-Kanalgebiete abgela­ gert wird, und
  • - daß bei Schritt e) die Dicke der Metallschicht (10) soweit reduziert wird, daß auch getrennte Metallübergangskontakt­ schichten oberhalb der Source- (7), Drain- (8) und Sub­ strat-Kanalgebiete gebildet werden.
8. Verfahren nach Anspruch 7 dadurch gekennzeichnet,
  • - daß die Metallübergangkontaktschicht aus Ti oder Ta aufge­ baut ist.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
  • - daß in Bereichen außerhalb der Source- und Draingebiete (7, 8) erhabene Nebenstrukturen (5.2) erzeugt werden, die bei der Reduzierung der Dicke der Metallschicht (10) in Schritt e) als Stoppelemente dienen.
10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
  • - daß der Schritt e) durch einen CMP-Prozeß durchgeführt wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet,
  • - daß beim CMP-Prozeß ein Poliermittel auf H2O2-Basis einge­ setzt wird.
12. Verfahren nach einem der Vorhergehenden Ansprüche, dadurch gekennzeichnet,
  • - daß in Bereichen außerhalb der Source- und Draingebiete (7, 8) Gräben (2) in das Substrat (1) eingebracht und mit einem Isolationsmaterial (3) gefüllt werden.
13. HF-FET,
- mit einem Substrat (1), in dem dotierte Source- und Drain­ gebiete (7, 8) und ein dazwischenliegendes, mit einer Gate- Isolationsschicht (4) bedecktes Substrat-Kanalgebiet ausge­ bildet sind, und
  • - mit selbstjustierten Metallstrukturen (10.1, 10.2, 10.3), die oberhalb der Source- (7), Drain- (8) und Substrat- Kanalgebiete angeordnet sind.
14. HF-FET nach Anspruch 13, dadurch gekennzeichnet,
  • - daß oberhalb der Gate-Isolationsschicht (4) eine Gateelek­ trode realisiert ist, die eine untere Gate-Siliziumstruktur (5.1'), insbesondere aus Polysilizium, und darüberliegend die Metallstruktur (10.1) umfaßt.
15. HF-FET nach Anspruch 13 oder 14, dadurch gekennzeichnet,
  • - daß zwischen den Source- und Draingebieten (7, 8) und den darüberliegenden Metallstrukturen (10.2, 10.3) und/oder zwischen der Gate-Siliziumstruktur (5.1') und der darüber­ liegenden Metallstruktur (10.1) eine Barriereschicht (9) angeordnet ist.
16. HF-FET nach Anspruch 15, dadurch gekennzeichnet,
  • - daß zwischen der Barriereschicht (9) und den Source- und Draingebieten (7, 8) und/oder zwischen der Barriereschicht (9) und der Gate-Siliziumstruktur (5.1') eine dünne Metall­ übergangskontaktschicht ausgebildet ist.
17. HF-FET nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet,
  • - daß der HF-FET ein Doppelfinger-Gate aufweist.
18. HF-FET nach einem der Ansprüche 13 bis 17, dadurch gekennzeichnet,
- daß die Metallstrukturen (10.1, 10.2, 10.3) oberhalb der Source- (7), Drain- (8) und Substrat-Kanalgebiete gänzflä­ chig planarisiert sind.
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