JP2018018950A - 半導体装置、発光素子アレイ、光プリントヘッド、及び半導体装置の製造方法 - Google Patents

半導体装置、発光素子アレイ、光プリントヘッド、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】ｐ型半導体層と電極との間の良好なコンタクトを形成しつつ、優れた特性を持つ半導体装置、半導体装置を有する発光素子アレイ、発光素子アレイを有する光プリントヘッド、及び半導体装置の製造方法を提供する。【解決手段】半導体装置１は、不純物としてアクセプタを含むｐ型の第１の半導体層（ｐ型ゲート層）１３と、第１の半導体層１３上に備えられ、不純物としてドナーを含むｎ型の第２の半導体層（ｎ型カソード層）１４と、第１の半導体層１３に接するコンタクト部分１５ａを含み、コンタクト部分１５ａが第１の半導体層１３より高濃度のアクセプタを含む領域である、ｐ型の第１の拡散部１５とを有する。【選択図】図２

Description

本発明は、半導体装置、半導体装置としての発光素子を有する発光素子アレイ、発光素子アレイを有する光プリントヘッド、及び半導体装置の製造方法に関する。
複数の発光サイリスタ（発光素子）を有する発光サイリスタアレイ（発光素子アレイ）を備えた光プリントヘッドが、電子写真方式の画像形成装置の露光装置として提案されている（例えば、特許文献１参照）。特許文献１に記載されている発光サイリスタは、第１導電型（ｐ型又はｎ型）のアノード層（第１半導体層）、第１導電型の逆の導電型である第２導電型のゲート層（第２半導体層）、第１導電型のゲート層（第３半導体層）、及び第２導電型のカソード層（第４半導体層）を積層させた積層構造（ｎｐｎｐ構造又はｐｎｐｎ構造）を有している。例えば、第１導電型がｐ型であり、ｐ型アノード層（第１半導体層）上にアノード電極が形成され、ｎ型カソード層（第４半導体層）上にカソード電極が形成され、ｐ型ゲート層（第３半導体層）上にゲート電極が形成された場合には、ゲート信号により、アノード−カソード間の導通を制御することができる。
特開２０１５−１０９４１７号公報
上記発光サイリスタにおいて、ゲート電極が形成される半導体層がｐ型ゲート層である場合には、ゲート電極とｐ型ゲート層との良好なコンタクトを形成するために、ｐ型ゲート層の不純物濃度を上げる必要がある。しかしながら、ｐ型ゲート層の不純物濃度を上げた場合には、カソード電極からｎ型カソード層（第４半導体層）を通してｐ型ゲート層（第３半導体層）に注入された電子が、ｐ型ゲート層（第３半導体層）の正孔と結び付く割合が増加するので、ｎ型ゲート層（第２半導体層）に到達する電子が減少する。この結果、発光サイリスタのスイッチング特性の悪化及びゲート電流の増加などの特性の低下が生じるという問題がある。
本発明の目的は、ｐ型半導体層と電極との間の良好なコンタクトを形成しつつ、優れた特性を持つ半導体装置、前記半導体装置を有する発光素子アレイ、前記発光素子アレイを有する光プリントヘッド、及び前記半導体装置の製造方法を提供することである。
本発明の一態様に係る半導体装置は、不純物としてアクセプタを含むｐ型の第１の半導体層と、前記第１の半導体層上に備えられ、不純物としてドナーを含むｎ型の第２の半導体層と、前記第１の半導体層に接するコンタクト部分を含み、前記コンタクト部分が前記第１の半導体層より高濃度のアクセプタを含む領域である、ｐ型の第１の拡散部とを有することを特徴とする。
本発明の他の態様に係る発光素子アレイは、複数の発光素子と、前記複数の発光素子を駆動させる駆動回路とを有し、前記複数の発光素子の各々は、前記半導体装置であることを特徴とする。
本発明の他の態様に係る光プリントヘッドは、前記発光素子アレイを有することを特徴とする。
本発明の他の態様に係る半導体装置の製造方法は、不純物としてアクセプタを含むｐ型の第１の半導体層を形成し、前記第１の半導体層上に、不純物としてドナーを含むｎ型の第２の半導体層を形成する工程と、固相拡散法によって、前記第１の半導体層に接するコンタクト部分を有し、前記コンタクト部分が前記第１の半導体層より高濃度のアクセプタを含む領域である、ｐ型の第１の拡散部を形成する工程とを有することを特徴とする。
本発明に係る半導体装置によれば、ｐ型半導体層と電極との間の良好なコンタクトを形成しつつ、優れたスイッチング特性が得られ、ゲート電流などの制御電流の増加を抑制することができる。
本発明に係る発光素子アレイ及び光プリントヘッドによれば、ｐ型半導体層と電極との間の良好なコンタクトを形成しつつ、優れたスイッチング特性が得られ、ゲート電流の増加を抑制することができる。
本発明に係る半導体装置の製造方法によれば、ｐ型半導体層と電極との間の良好なコンタクトを形成しつつ、優れたスイッチング特性が得られ、ゲート電流の増加を抑制することができる半導体装置を提供することができる。
本発明に係る他の半導体装置の製造方法によれば、第１の拡散部と第２の拡散部とを１回の固相拡散工程によって製造することができるので、製造プロセスを簡素化でき、製造コストの削減を図ることができる。
本発明の実施の形態１に係る発光素子アレイを示す概略平面図である。 実施の形態１に係る半導体装置（発光サイリスタ）の構造を示す概略断面図である。 （ａ）から（ｆ）は、実施の形態１に係る半導体装置（発光サイリスタ）の製造方法を概略断面によって示す工程説明図である。 本発明の実施の形態２に係る半導体装置（発光サイリスタ）の構造を示す概略断面図である。 （ａ）から（ｆ）は、実施の形態２に係る半導体装置（発光サイリスタ）の製造方法を概略断面によって示す工程説明図である。 本発明の実施の形態３に係る半導体装置（発光サイリスタ）の構造を示す概略断面図である。 （ａ）から（ｆ）は、実施の形態３に係る半導体装置（発光サイリスタ）の製造方法を概略断面によって示す工程説明図である。 本発明の実施の形態４に係る半導体装置（バイポーラトランジスタ）の構造を示す概略断面図である。 （ａ）から（ｆ）は、実施の形態４に係る半導体装置（バイポーラトランジスタ）の製造方法を概略断面によって示す工程説明図である。 本発明の実施の形態５に係る半導体装置（バイポーラトランジスタ）の構造を示す概略断面図である。 （ａ）から（ｆ）は、実施の形態５に係る半導体装置（バイポーラトランジスタ）の製造方法を概略断面によって示す工程説明図である。 本発明の実施の形態６に係る光プリントヘッドの構造を示す概略断面図である。
《１》実施の形態１
《１−１》発光素子アレイ１００
図１は、本発明の実施の形態１に係る半導体装置１を有する発光素子アレイ１００の概略構造を示す平面図である。発光素子アレイ１００は、電子写真方式の画像形成装置における露光装置としての光プリントヘッドに搭載される。図１に示されるように、発光素子アレイ１００は、例えば、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）基板１１０と、ＣＯＢ基板１１０上に搭載された基板としての半導体基板１２０と、半導体基板１２０上に搭載された複数の半導体装置１（発光素子としての発光サイリスタ１０）とを備えている。半導体基板１２０と複数の半導体装置１（発光サイリスタ１０）とは、発光素子アレイチップを形成している。なお、光プリントヘッドは、後述する実施の形態６において説明される。
半導体基板１２０は、例えば、シリコン（Ｓｉ）基板であり、発光サイリスタ１０を駆動させる集積回路である駆動回路１２１を内蔵している。ただし、駆動回路１２１は、内蔵の代わりに、半導体基板１２０上又はＣＯＢ基板１１０上に、集積回路チップとして備えられてもよい。
発光サイリスタ１０を含む半導体装置１は、例えば、製造用基板（例えば、後述する図３（ａ）における符号１５０）上で形成される。半導体装置１（例えば、エピタキシャル成長、不純物注入、固相拡散などによって形成された半導体積層構造を持つ薄膜としてのエピタキシャルフィルム）を製造用基板から剥がし（例えば、後述する図３（ｅ））、その後、剥がされた半導体装置１を半導体基板１２０の主面上に貼り付ける（例えば、後述する図３（ｆ））。
配線７は、半導体装置１と駆動回路１２１とを電気的に接続するための導電性部材で形成された配線層又はワイヤである。なお、配線７を、半導体装置１の表面に沿う配線層で形成する場合には、配線層を形成する前に、半導体装置１上の電極以外の領域及び半導体基板１２０上の電極以外の領域に、絶縁層が形成される。また、図１の構造は、本発明が適応可能な発光素子アレイの一例に過ぎず、発光素子アレイの構造は、図１のものに限定されない。
《１−２》半導体装置１
図２は、実施の形態１に係る半導体装置１（発光サイリスタ１０）の構造（図１をＩＩ−ＩＩ線で切る断面）を示す概略断面図である。図１及び図２に示されるように、実施の形態１に係る半導体装置１は、基板としての半導体基板１２０と、半導体基板１２０上に備えられ、駆動回路１２１によって駆動される発光素子としての発光サイリスタ１０とを有している。
図２に示されるように、発光サイリスタ１０は、不純物としてアクセプタを含むｐ型の第３の半導体層（ｐ型アノード層）１１と、ｐ型アノード層１１上に備えられ、不純物としてドナーを含むｎ型の第４の半導体層（ｎ型ゲート層）１２とを有している。また、発光サイリスタ１０は、ｎ型ゲート層１２上に備えられ、アクセプタを含むｐ型の第１の半導体層（ｐ型ゲート層）１３と、ｐ型ゲート層１３上に備えられ、ドナーを含むｎ型の第２の半導体層（ｎ型カソード層）１４と、ｐ型ゲート層１３に接するコンタクト部分１５ａを含み、コンタクト部分１５ａがｐ型ゲート層１３より高濃度のアクセプタを含む領域である、ｐ型の第１の拡散部１５とを有している。また、第１の拡散部１５は、ｎ型カソード層１４を貫通し、ｐ型ゲート層１３の厚み方向（深さ方向）の途中に底部を持つ領域である。
例えば、実施の形態１において、ｐ型アノード層１１は、ｐ型ＡｌＧａＡｓ（アルミニウム・ガリウム・ヒ素）層であり、ｎ型ゲート層１２は、ｎ型ＡｌＧａＡｓ層であり、ｐ型ゲート層１３は、ｐ型ＡｌＧａＡｓ層であり、ｎ型カソード層１４は、ｎ型ＡｌＧａＡｓ層である。これらの層において、ｐ型の不純物としては、炭素（Ｃ）又は亜鉛（Ｚｎ）が使用され、ｎ型の不純物としては、シリコン（Ｓｉ）が使用される。また、第１の拡散部１５は、例えば、ｎ型カソード層１４とｐ型ゲート層１３とに、固相拡散法を用いて局所的にＺｎを拡散させることで形成される。
アノード電極１９１が形成される面は、例えば、リン酸、過酸化水素水、水の混合液等でｎ型カソード層１４、ｐ型ゲート層１３、ｎ型ゲート層１２、ｐ型アノード層１１の一部をウェットエッチングすることにより形成される。ｎ型カソード層１４の上面には、カソード電極１９２が形成され、第１の拡散部１５の上面にゲート電極１９３が形成される。
実施の形態１に係る半導体装置１では、駆動回路１２１（図１）から発光素子としての発光サイリスタ１０のゲート電極１９３に信号（ゲート電流）を送ることにより、ｐ型アノード層１１とｎ型カソード層１４との間をオン状態にして、駆動回路１２１（図１）によって供給されるアノード信号（又はカソード信号）により、ｐ型アノード層１１とｎ型カソード層１４との間に電流を流すことで、発光サイリスタ１０のｐ型ゲート層１３を発光させる。ただし、発光サイリスタのｎ型ゲート層及びｎ型カソード層のいずれかを発光させるように、発光サイリスタの各層を形成することもできる。また、アノード信号（又はカソード信号）を所定レベル以下にすることにより、ｐ型アノード層１１とｎ型カソード層１４との間をオフ状態にする。
実施の形態１では、駆動回路１２１から発光サイリスタ１０にゲート信号を送ることにより、任意の発光サイリスタがオン状態となり、このオン状態においてアノード信号又はカソード信号を流すことにより発光する。
《１−３》半導体装置１の製造プロセス
図３（ａ）から（ｆ）は、実施の形態１に係る半導体装置１（発光サイリスタ１０）の製造方法を概略断面によって示す工程説明図である。半導体装置１の製造は、図２に示される半導体基板１２０とは異なる製造用基板１５０上で行われる。
先ず、図３（ａ）に示されるように、製造用基板であるｐ型ＧａＡｓ基板１５０上に、エピタキシャル成長と不純物注入とによって、ｐ型アノード層（ｐ型ＡｌＧａＡｓ層）１１、ｎ型ゲート層（ｎ型ＡｌＧａＡｓ層）１２、ｐ型ゲート層（ｐ型ＡｌＧａＡｓ層）１３、及びｎ型カソード層（ｎ型ＡｌＧａＡｓ層）１４からなる積層構造を形成する。次に、ｎ型カソード層１４上に、開口部１７ａを有する拡散マスク（例えば、ＡｌＮ膜）１７を形成し、拡散源膜（例えば、ＺｎＯ）１８を形成し、アニールキャップ膜１９を形成する。
次に、図３（ｂ）に示されるように、アニーリングにより、Ｚｎを固相拡散させ、ｐ型の第１の拡散部１５を形成する。
次に、図３（ｃ）に示されるように、アニールキャップ膜１９、拡散源膜１８、拡散マスク１７を除去し、例えば、リン酸、過酸化水素水、及び水の混合液などを用いるウェットエッチングによって、ｎ型カソード層１４、ｐ型ゲート層１３、ｎ型ゲート層１２、ｐ型アノード層１１を部分的にエッチングして、ｐ型アノード層１１を部分的に露出させる。
次に、図３（ｄ）に示されるように、ｐ型アノード層１１上にアノード電極１９１を形成し、ｎ型カソード層１４上にカソード電極１９２を形成し、第１の拡散部１５上にゲート電極１９３を形成することにより、発光サイリスタ１０が形成される。また、発光サイリスタ１０は、例えば、エピタキシャルフィルムであり、エッチングにより製造用基板１５０からの剥離、及び、他の基板上への張り付け（ボンディング）が可能である。
次に、図３（ｅ）に示されるように、発光サイリスタ１０を保持装置で保持（例えば、吸着又は吸引など）しながら、製造用基板１５０から剥がす。次に、図３（ｆ）に示されるように、剥がされた発光サイリスタ１０を半導体基板１２０上に移動して、半導体基板１２０の所定位置に貼り付ける。この工程を繰り返し行うことで、半導体基板１２０上に複数の発光サイリスタ（発光素子）１０が形成される。その後、複数の半導体装置１のそれぞれについてアノード電極１９１、カソード電極１９２、及びゲート電極１９３を、駆動回路１２１の電極部に電気的に接続する。以上により、図１及び図２に示される半導体装置１を有する発光素子アレイチップ（発光サイリスタアレイチップ）が形成される。
《１−４》効果
以上に説明したように、実施の形態１に係る半導体装置１によれば、Ｚｎを固相拡散して形成された第１の拡散部１５を、ゲート電極１９３とオーミックコンタクトするｐ型ゲート領域とすることにより、エピタキシャル成長で形成されたｐ型ゲート層１３の不純物濃度を高くすることなく、局所的に（第１の拡散部１５のみで）不純物濃度を上げることができる。このため、第１の拡散部１５とｐ型ゲート層１３との間の良好なコンタクトの形成が可能となる。また、ｐ型ゲート層１３の不純物濃度を上げていないので、カソード電極１９２からｎ型カソード層１４を通してｐ型ゲート層１３に注入された電子が、ｐ型ゲート層１３の正孔と結び付く（再結合）割合は増加せず、ｎ型ゲート層１２に到達する電子の減少は僅かであり、発光サイリスタのスイッチング特性の悪化及びゲート電流の増加などの特性の低下は生じない。
《２》実施の形態２
《２−１》半導体装置２
図４は、本発明の実施の形態２に係る半導体装置２（発光サイリスタ２０）の構造を示す概略断面図である。図４に示されるように、実施の形態２に係る半導体装置２は、基板としての半導体基板２２０と、半導体基板２２０上に備えられ、駆動回路によって駆動される発光サイリスタ２０とを有している。
図４に示されるように、発光サイリスタ２０は、不純物としてドナーを含むｎ型の第３の半導体層（ｎ型カソード層）２１と、ｎ型カソード層２１上に備えられ、不純物としてアクセプタを含むｐ型の第１の半導体層（ｐ型ゲート層）２３と、ｐ型ゲート層２３上に備えられ、ドナーを含むｎ型の第２の半導体層（ｎ型ゲート層）２４と、ｐ型ゲート層２３に接するコンタクト部分２５ａを含み、コンタクト部分２５ａがｐ型ゲート層２３より高濃度のアクセプタを含む領域である、ｐ型の第１の拡散部２５とを有している。第１の拡散部２５は、ｎ型ゲート層２４を貫通し、ｐ型ゲート層２３の厚み方向（深さ方向）の途中に底部を持つ領域である。また、発光サイリスタ２０は、第２の半導体層２４の厚み方向（深さ方向）の途中に底部２６ａを持つ領域であり、第２の半導体層２４に接し、アクセプタを含むｐ型の第２の拡散部（ｐ型アノード層）２６を有している。
ｎ型ゲート層２４は、第１の厚さの領域と、第１の厚さよりも薄い第２の厚さの領域とを有し、第１の拡散部２５は第２の厚さの領域に配置され、第２の拡散部２６は第１の厚さの領域に配置される。第１の拡散部２５と第２の拡散部２６とが同じプロセスで形成される場合は、第１の拡散部２５の深さ方向（厚み方向）の高さＤ２５と第２の拡散部２６の深さ方向の高さＤ２６とは互いに等しい。
例えば、実施の形態２において、ｎ型カソード層２１は、ｎ型ＡｌＧａＡｓ層であり、ｐ型ゲート層２３は、ｐ型ＡｌＧａＡｓ層であり、ｎ型ゲート層２４は、ｎ型ＡｌＧａＡｓ層である。使用される不純物は、実施の形態１の場合と同じである。
カソード電極２９１が形成される面は、ｎ型ゲート層２４、ｐ型ゲート層２３、ｎ型カソード層２１の一部をウェットエッチングすることにより形成される。ｎ型カソード層２１の上面には、カソード電極２９１が形成され、第１の拡散部２５の上面にゲート電極２９３が形成され、第２の拡散部（ｐ型アノード層）２６の上面には、アノード電極２９２が形成される。
実施の形態２に係る半導体装置２では、ゲート電極２９３にゲート信号（ゲート電流）を送ることにより、ｐ型アノード層２６とｎ型カソード層２１との間をオン状態にして、駆動回路１２１（図１）によって供給されるアノード信号（又はカソード信号）により、ｐ型アノード層２６とｎ型カソード層２１との間に電流を流すことで、発光サイリスタ２０のｐ型ゲート層２３を発光させる。また、アノード信号（又はカソード信号）を所定レベル以下にすることにより、ｐ型アノード層２６とｎ型カソード層２１との間をオフ状態にする。
《２−２》半導体装置２の製造プロセス
図５（ａ）から（ｆ）は、実施の形態２に係る半導体装置２（発光サイリスタ２０）の製造方法を概略断面によって示す工程説明図である。半導体装置２の製造は、図４に示される半導体基板２２０とは異なる製造用基板１５０上で行われる。
先ず、図５（ａ）に示されるように、製造用基板１５０上にエピタキシャル成長及び不純物注入により、ｎ型カソード層２１、ｐ型ゲート層２３、及びｎ型ゲート層２４からなる積層構造を形成する。次に、例えば、ウェットエッチングにより、ｎ型ゲート層２４に第１の厚さの領域と、第１の厚さより薄い第２の厚さの領域とを形成する。次に、ｎ型ゲート層２４上に、開口部２７ａ，２７ｂを有する拡散マスク２７を形成し、拡散源膜（例えば、ＺｎＯ）２８を形成し、アニールキャップ膜２９を形成する。
次に、図５（ｂ）に示されるように、アニーリングにより、Ｚｎを固相拡散させ、ｐ型の第１の拡散部２５とｐ型の第２の拡散部２６とを形成する。
次に、図５（ｃ）に示されるように、アニールキャップ膜２９、拡散源膜２８、拡散マスク２７を除去し、例えば、ウェットエッチングによって、ｎ型ゲート層２４、ｐ型ゲート層２３、ｎ型カソード層２１を部分的にエッチングする。
次に、図５（ｄ）に示されるように、カソード電極２９１、アノード電極２９２、ゲート電極２９３を形成することにより、発光サイリスタ２０が形成される。
次に、図５（ｅ）に示されるように、発光サイリスタ２０を保持装置で保持しながら、製造用基板１５０から剥がし、図５（ｆ）に示されるように、剥がされた発光サイリスタ２０を半導体基板２２０上に移動して、半導体基板２２０の所定位置に貼り付ける。この工程を繰り返し行うことで、半導体基板２２０上に複数の発光サイリスタ２０（発光素子部）が形成される。
《２−３》効果
以上に説明したように、実施の形態２に係る半導体装置２によれば、Ｚｎを固相拡散して形成された第１の拡散部２５を、ゲート電極２９３とオーミックコンタクトするｐ型ゲート領域とすることにより、エピタキシャル成長で形成されたｐ型ゲート層２３の不純物濃度を高くすることなく、局所的に（第１の拡散部２５のみで）不純物濃度を上げることができる。このため、第１の拡散部２５とｐ型ゲート層２３との間の良好なコンタクトの形成が可能となる。
また、実施の形態２に係る半導体装置２によれば、図５（ｂ）に示される固相拡散において、ｐ型ゲート層２３の不純物濃度を上げていないので、カソード電極２９１からｎ型カソード層２１を通してｐ型ゲート層２３に注入された電子が、ｐ型ゲート層２３の正孔と結び付く（再結合）割合は増加せず、ｎ型ゲート層２４に到達する電子の減少は僅かである。この結果、発光サイリスタ２０のスイッチング特性の悪化及びゲート電流の増加などの特性の低下は生じない。
また、実施の形態２に係る半導体装置２によれば、アノード領域である第２の拡散部２６をＺｎの固相拡散により形成することにより、積層する層数を削減することができ、さらに、第２の拡散部２６と第１の拡散部２５の拡散の深さをそろえることにより、１つのプロセスによって形成が可能となり、製造プロセスを簡素化することができる。
《３》実施の形態３
《３−１》半導体装置３
図６は、本発明の実施の形態３に係る半導体装置３（発光サイリスタ３０）の構造を示す概略断面図である。図６に示されるように、実施の形態３に係る半導体装置３は、基板としての半導体基板３２０と、半導体基板３２０上に備えられ、駆動回路によって駆動される発光サイリスタ３０とを有している。
図６に示されるように、半導体装置３は、不純物としてアクセプタを含むｐ型の第１の半導体層（ｐ型ゲート層）３３と、ｐ型ゲート層３３上に備えられ、不純物としてドナーを含むｎ型の第２の半導体層（ｎ型カソード層）３４と、ｐ型ゲート層３３に接するコンタクト部分３５ａを含み、コンタクト部分３５ａがｐ型ゲート層３３より高濃度のアクセプタを含む領域である、ｐ型の第１の拡散部３５とを有している。ｐ型ゲート層３３は、ｎ型カソード層３４に覆われていない第１の領域３３ａを有し、第１の拡散部３５は、この第１の領域３３ａにおいてｐ型ゲート層３３の厚み方向の途中に底部を持つ領域である。
また、半導体装置３は、アクセプタを含むｐ型の第３の半導体層（ｐ型アノード層）３１と、ｐ型アノード層３１上に備えられ、ドナーを含むｎ型の第４の半導体層（ｎ型ゲート層）３２とをさらに有する。ｐ型ゲート層３３は、ｎ型ゲート層３２上に備えられる。半導体装置３は、第１の拡散部１５を通してｐ型ゲート層１３に入力されるゲート信号によって制御される発光サイリスタ３０を含む。
実施の形態３において、半導体層３１〜３４の材料は、実施の形態１におけるは、半導体層１１〜１４の材料と同じである。また、第１の拡散部３５の不純物の成分は、実施の形態１における第１の拡散部１５のものと同じである。
アノード電極３９１が形成される面は、例えば、リン酸、過酸化水素水、水の混合液等でｎ型カソード層３４、ｐ型ゲート層３３、ｎ型ゲート層３２、ｐ型アノード層３１の一部をウェットエッチングすることにより形成される。ｎ型カソード層３４の上面には、カソード電極３９２が形成され、第１の拡散部３５の上面にゲート電極３９３が形成される。
《３−２》半導体装置３の製造プロセス
図７（ａ）から（ｆ）は、実施の形態３に係る半導体装置３（発光サイリスタ３０）の製造方法を概略断面によって示す工程説明図である。半導体装置３の製造は、図６に示される半導体基板３２０とは異なる製造用基板１５０上で行われる。
先ず、図７（ａ）に示されるように、エピタキシャル成長及び不純物注入によって、製造用基板１５０上にｐ型アノード層３１、ｎ型ゲート層３２、ｐ型ゲート層３３、及びｎ型カソード層３４からなる積層構造を形成する。次に、ウェットエッチングにより、ｎ型カソード層３４、ｐ型ゲート層３３、ｎ型ゲート層３２、ｐ型アノード層３１を、部分的に除去して、ｐ型ゲート層３３の第１の領域３３ａと、ｐ型アノード層３１の露出領域とを形成する。
次に、図７（ｂ）に示されるように、ｐ型ゲート層３３上に、開口部３７ａを有する拡散マスク３７を形成し、拡散源膜（例えば、ＺｎＯ）３８を形成し、アニールキャップ膜３９を形成し、アニーリングにより、Ｚｎを固相拡散させ、ｐ型の第１の拡散部３５を形成する。
次に、図７（ｃ）に示されるように、アニールキャップ膜３９、拡散源膜３８、拡散マスク３７を除去する。
次に、図７（ｄ）に示されるように、ｐ型アノード層３１上にアノード電極３９１を形成し、ｎ型カソード層３４上にカソード電極３９２を形成し、第１の拡散部３５上にゲート電極３９３を形成することにより、発光サイリスタ３０が形成される。
次に、図７（ｅ）に示されるように、発光サイリスタ３０が製造用基板１５０から剥がされ、図７（ｆ）に示されるように、半導体基板３２０の所定位置に貼り付けられる。
《３−３》効果
以上に説明したように、実施の形態３に係る半導体装置３によれば、Ｚｎを固相拡散した第１の拡散部３５を用いることで、エピタキシャル成長で形成されたｐ型ゲート層３３の不純物濃度を高くすることなく、第１の拡散部３５の不純物濃度を上げることができる。このため、第１の拡散部３５とｐ型ゲート層３３との間の良好なコンタクトの形成が可能となる。
また、実施の形態３に係る半導体装置３によれば、図７（ｂ）に示される固相拡散において、ｐ型ゲート層３３の不純物濃度を上げていないので、カソード電極３９２からｎ型カソード層３４を通してｐ型ゲート層３３に注入された電子が、ｐ型ゲート層３３の正孔と結び付く（再結合）割合は増加せず、ｎ型ゲート層３２に到達する電子の減少は僅かである。この結果、発光サイリスタのスイッチング特性の悪化及びゲート電流の増加などの特性の低下は生じない。
《４》実施の形態４
《４−１》半導体装置４
図８は、本発明の実施の形態４に係る半導体装置４（ｎｐｎバイポーラトランジスタ４０）の構造を示す概略断面図である。図８に示されるように、実施の形態４に係る半導体装置４は、半導体基板（Ｓｉ基板）４２０と、半導体基板４２０上に備えられ、駆動回路によって駆動されるｎｐｎバイポーラトランジスタ４０とを有している。
図８に示されるように、半導体装置４は、Ｓｉ基板４２０上に備えられ、ドナーを含むｎ型の第３の半導体層（ｎ型コレクタ層）４２と、ｎ型コレクタ層４２上に備えられ、アクセプタを含むｐ型の第１の半導体層（ｐ型ベース層）４３と、ｐ型ベース層４３上に備えられ、ドナーを含むｎ型の第２の半導体層（ｎ型エミッタ層）４４と、ｐ型ベース層４３に接するコンタクト部分４５ａを含み、コンタクト部分４５ａがｐ型ベース層４３より高濃度のアクセプタを含む領域である、ｐ型の第１の拡散部（第１の拡散領域）４５とを有している。第１の拡散部４５は、ｎ型エミッタ層４４を貫通し、ｐ型ベース層４３の厚み方向（深さ方向）の途中に底部を持つ領域である。
例えば、実施の形態４において、ｎ型コレクタ層４２は、ｎ型ＡｌＧａＡｓ層であり、ｐ型ベース層４３は、ｐ型ＡｌＧａＡｓ層であり、ｎ型エミッタ層４４は、ｎ型ＡｌＧａＡｓ層である。これらの層において、ｐ型の不純物としては、Ｃ又はＺｎが使用され、ｎ型の不純物としては、Ｓｉが使用される。また、第１の拡散部４５は、例えば、固相拡散法を用いてＺｎを拡散させることで形成される。ｎ型エミッタ層４４の上面には、エミッタ電極４９２が形成され、第１の拡散部４５の上面にベース電極４９３が形成され、ｎ型コレクタ層４２の上面には、コレクタ電極４９１が形成される。
《４−２》半導体装置４の製造プロセス
図９（ａ）から（ｆ）は、実施の形態４に係る半導体装置４（ｎｐｎバイポーラトランジスタ４０）の製造方法を概略断面によって示す工程説明図である。半導体装置４の製造は、図８に示される半導体基板４２０とは異なる製造用基板１５０上で行われる。
先ず、図９（ａ）に示されるように、エピタキシャル成長及び不純物注入によって、製造用基板１５０上にｎ型コレクタ層４２、ｐ型ベース層４３、ｎ型エミッタ層４４からなる積層構造を形成する。次に、ｎ型エミッタ層４４上に、開口部４７ａを有する拡散マスク４７を形成し、拡散源膜（例えば、ＺｎＯ）４８を形成し、アニールキャップ膜４９を形成する。
次に、図９（ｂ）に示されるように、アニーリングにより、Ｚｎを固相拡散させ、ｐ型の第１の拡散部４５を形成する。
次に、図９（ｃ）に示されるように、アニールキャップ膜４９、拡散源膜４８、拡散マスク４７を除去し、例えば、ウェットエッチングによって、ｎ型エミッタ層４４、ｐ型ベース層４３、ｎ型コレクタ層４２を部分的にエッチングして、ｎ型コレクタ層４２を部分的に露出させる。
次に、図９（ｄ）に示されるように、コレクタ電極４９１、エミッタ電極４９２、ベース電極４９３を形成することにより、ｎｐｎバイポーラトランジスタ４０が形成される。ｎｐｎバイポーラトランジスタ４０は、図９（ｅ）に示されるように、製造用基板１５０から剥がされ、図９（ｆ）に示されるように、半導体基板４２０の所定位置に貼り付けられる。
《４−３》効果
以上に説明したように、実施の形態４に係る半導体装置４によれば、Ｚｎを固相拡散した第１の拡散部４５を用いることで、エピタキシャル成長で形成されたｐ型ベース層４３の不純物濃度を高くすることなく、第１の拡散部４５の不純物濃度を上げることができる。このため、第１の拡散部４５とｐ型ベース層４３との間の良好なコンタクトの形成が可能となる。
また、実施の形態４に係る半導体装置４によれば、図９（ｂ）に示される固相拡散において、ｐ型ベース層４３の不純物濃度を局所的にしか上げていないので、電子がｐ型ベース層４３の正孔と結び付く（再結合）割合は増加せず、ｎｐｎバイポーラトランジスタ４０の特性の低下及び消費電力の増加は生じない。
《５》実施の形態５
《５−１》半導体装置５
図１０は、本発明の実施の形態５に係る半導体装置５（ｐｎｐバイポーラトランジスタ５０）の構造を示す概略断面図である。図１０に示されるように、実施の形態５に係る半導体装置５は、基板としての半導体基板５２０と、半導体基板（Ｓｉ基板）５２０上に備えられ、駆動回路によって駆動されるｐｎｐバイポーラトランジスタ５０とを有している。
図１０に示されるように、半導体装置５は、半導体基板５２０上に備えられ、アクセプタを含むｐ型の第１の半導体層（ｐ型コレクタ層）５３と、ｐ型コレクタ層５３上に備えられ、ドナーを含むｎ型の第２の半導体層（ｎ型ベース層）５４と、ｐ型コレクタ層５３に接するコンタクト部分５５ａを含み、コンタクト部分５５ａがｐ型コレクタ層５３より高濃度のアクセプタを含む領域である、ｐ型の第１の拡散部５５とを有している。第１の拡散部５５は、ｎ型ベース層５４を貫通し、ｐ型コレクタ層５３の厚み方向（深さ方向）の途中に底部を持つ領域である。
また、半導体装置５は、ｎ型ベース層５４の厚み方向の途中に底部５６ａを持つ領域であり、ｎ型ベース層５４に接し、アクセプタを含むｐ型の第２の拡散部（ｐ型エミッタ層）５６をさらに有している。ｎ型ベース層５４は、第１の厚さの領域と、第１の厚さよりも薄い第２の厚さの領域とを有し、第１の拡散部５５は第２の厚さの領域に配置され、第２の拡散部（ｐ型エミッタ層）５６は第１の厚さの領域に配置される。同じプロセスで製造された場合、第１の拡散部５５の深さ方向（厚み方向）の高さＤ５５と第２の拡散部５６の深さ方向の高さＤ５６とは互いに等しい。半導体装置５は、第１の拡散部５５を通してｐ型コレクタ層５３に入力される信号によって制御されるｐｎｐバイポーラトランジスタ５０を含む。
例えば、実施の形態５において、ｐ型コレクタ層５３は、ｐ型ＡｌＧａＡｓ層であり、ｎ型ベース層５４は、ｎ型ＡｌＧａＡｓ層である。これらの層において、ｐ型の不純物としては、Ｃ又はＺｎが使用され、ｎ型の不純物としては、Ｓｉが使用される。また、第１の拡散部５５及び第２の拡散部５６は、例えば、固相拡散法を用いてＺｎを拡散させることで形成される。ｎ型ベース層５４の上面には、ベース電極５９１が形成され、第１の拡散部５５の上面にコレクタ電極５９３が形成され、第２の拡散部５６の上面には、エミッタ電極５９２が形成される。
《５−２》半導体装置５の製造プロセス
図１１（ａ）から（ｆ）は、実施の形態５に係る半導体装置５（ｐｎｐバイポーラトランジスタ５０）の製造方法を概略断面によって示す工程説明図である。半導体装置５の製造は、図１０に示される半導体基板５２０とは異なる製造用基板１５０上で行われる。
先ず、図１１（ａ）に示されるように、エピタキシャル成長及び不純物注入によって、製造用基板１５０上にｐ型コレクタ層５３、及びｎ型ベース層５４からなる積層構造を形成する。次に、例えば、第１の厚さのｎ型ベース層５４の一部にウェットエッチング処理を行うことにより、第１の厚さより薄い第２の厚さの領域を形成する。次に、ｎ型ベース層５４上に、第１の厚さの領域と第２の厚さの領域に開口部５７ｂ及び５７ａを有する拡散マスク５７を形成し、拡散源膜（例えば、ＺｎＯ）５８を形成し、アニールキャップ膜５９を形成する。
次に、図１１（ｂ）に示されるように、アニーリングにより、Ｚｎを固相拡散させ、ｐ型の第１の拡散部５５と第２の拡散部５６とを形成する。
次に、図１１（ｃ）に示されるように、アニールキャップ膜５９、拡散源膜５８、拡散マスク５７を除去し、例えば、ウェットエッチングによって、ｎ型ベース層５４、ｐ型コレクタ層５３、ｎ型カソード層５１を部分的にエッチングする。
次に、図１１（ｄ）に示されるように、ベース電極５９１、エミッタ電極５９２、コレクタ電極５９３を形成することにより、ｐｎｐバイポーラトランジスタ５０が形成される。次に、図１１（ｅ）に示されるように、ｐｎｐバイポーラトランジスタ５０を製造用基板１５０から剥がされ、図１１（ｆ）に示されるように、半導体基板５２０の所定位置に貼り付けられる。
《５−３》効果
以上に説明したように、実施の形態５に係る半導体装置５によれば、固相拡散法により形成された第１の拡散部５５を用いることで、エピタキシャル成長で形成されたｐ型コレクタ層５３の不純物濃度を高くすることなく、局所的に（第１の拡散部５５のみで）不純物濃度を上げることができる。このため、第１の拡散部５５とｐ型コレクタ層５３との間の良好なコンタクトの形成が可能となる。
また、図１１（ｂ）に示される固相拡散において、ｐ型コレクタ層５３の不純物濃度を上げていないので、電子がｐ型コレクタ層５３の正孔と結び付く（再結合）割合は増加せず、バイポーラトランジスタ５０の特性の低下及び消費電力の増加は生じない。
さらに、ｎ型ベース層５４において固相拡散法によってＺｎを拡散させることにより、第２の拡散部（ｐ型エミッタ層）５６と第１の拡散部５５とを同じプロセスで形成することができ、製造プロセスを簡素化することができる。
《６》実施の形態６
図１２は、本発明の実施の形態６に係る光プリントヘッド２００の概略構造を示す断面図である。光プリントヘッド２００は、電子写真方式の画像形成装置としての電子写真プリンタの露光装置である。図１２に示されるように、光プリントヘッド２００は、ベース部材２０１と、ＣＯＢ基板１１０（図１にも示される）と、発光素子アレイチップとしての発光サイリスタアレイチップ２０３（例えば、図１に示される半導体基板１２０及び発光サイリスタ１０を含む）と、複数の正立等倍結像レンズを含むレンズアレイ２０４と、レンズホルダ２０５と、クランパ２０６とを備えている。ベース部材２０１は、ＣＯＢ基板１１０を固定するための部材であり、その側面には、クランパ２０６を用いて、ＣＯＢ基板１１０、及び、レンズホルダ２０５をベース部材２０１に固定するための開口部２０２が設けられている。レンズホルダ２０５は、例えば、有機高分子材料などを射出成形することによって形成される。ＣＯＢ基板１１０は、発光サイリスタアレイチップ２０３を基板上に一体化したユニットである。発光サイリスタアレイチップ２０３は、駆動回路を有する基板（例えば、図１における半導体基板１２０）上に発光サイリスタアレイを備えた（複数の発光サイリスタを張り合わせた）ものである。レンズアレイ２０４は、発光サイリスタアレイチップ２０３の発光サイリスタアレイ（発光素子アレイ）から出射された光を像担持体としての感光体ドラム上に結像させる光学レンズ群である。レンズホルダ２０５は、レンズアレイ２０４をベース部材２０１の所定の位置に保持する。クランパ２０６は、ベース部材２０１の開口部２０２及びレンズホルダ２０５の開口部を介して、各構成部分を挟み付けて保持するバネ部材である。
実施の形態６においては、光プリントヘッド２００の発光素子アレイを構成する複数の発光素子部の各々は、実施の形態１、２、３の半導体装置１、２、３（発光サイリスタ１０、２０、３０）のいずれかである。
光プリントヘッド２００は、印刷データに応じて、発光サイリスタアレイが駆動回路により選択的に発光し、その光がレンズアレイ２０４により一様帯電している感光体ドラム上で結像される。これにより、感光体ドラムに静電潜像が形成され、その後、現像工程、転写工程、定着工程を経て、印刷媒体（用紙）上に現像剤からなる画像が形成（印刷）される。
以上説明したように、実施の形態６に係る光プリントヘッド２００によれば、発光サイリスタを含む半導体装置のスイッチング特性が向上し、ゲート電流の上昇を抑えることができるので、感光体ドラムの露光に必要な電力を抑制することができる。
１，２，３，４，５ 半導体装置、 ７ 配線、 １０，２０，３０ 発光サイリスタ、 １１，３１ ｐ型アノード層（第３の半導体層）、 １２，３２ ｎ型ゲート層（第４の半導体層）、 １３，３３ ｐ型ゲート層（第１の半導体層）、 １４，３４ ｎ型カソード層（第２の半導体層）、 １５，２５，３５，４５，５５ 第１の拡散部、 １５ａ，２５ａ，３５ａ，４５ａ，５５ａ コンタクト部分、 １７，２７，３７，４７，５７ 拡散マスク、 １８，２８，３８，４８，５８ 拡散源膜（ＺｎＯ）、 １９，２９，３９，４９，５９ アニールキャップ膜、 ２１ ｎ型カソード層（第３の半導体層）、 ２３ ｐ型ゲート層（第１の半導体層）、 ２４ ｎ型ゲート層（第２の半導体層）、 ２６ ｐ型アノード（第２の拡散部）、 ２６ａ 底部、 ４０ ｎｐｎバイポーラトランジスタ、 ４１ ｎ型コレクタ層、 ４３ ｐ型ベース層、 ４４ ｎ型エミッタ層、 ５０ ｐｎｐバイポーラトランジスタ、 ５３ ｐ型コレクタ層、 ５４ ｎ型ベース層、 ５６ ｐ型エミッタ（第２の拡散部）、 ５６ａ 底部、 ２００ 光プリントヘッド、 ２０１ ベース部材、 ２０３ 発光サイリスタアレイチップ、 ２０４ レンズアレイ、 ２０５ レンズホルダ、 ２０６ クランパ。

Claims (16)

  1. 不純物としてアクセプタを含むｐ型の第１の半導体層と、
    前記第１の半導体層上に備えられ、不純物としてドナーを含むｎ型の第２の半導体層と、
    前記第１の半導体層に接するコンタクト部分を含み、前記コンタクト部分が前記第１の半導体層より高濃度のアクセプタを含む領域である、ｐ型の第１の拡散部と
    を有することを特徴とする半導体装置。
  2. 前記第１の拡散部は、前記第２の半導体層を貫通し、前記第１の半導体層の厚み方向の途中に底部を持つ領域である
    ことを特徴とする請求項１に記載の半導体装置。
  3. 不純物としてアクセプタを含むｐ型の第３の半導体層と、
    前記第３の半導体層上に備えられ、不純物としてドナーを含むｎ型の第４の半導体層と
    をさらに有し、
    前記第１の半導体層は前記第４の半導体層上に備えられ、
    前記第３の半導体層はｐ型アノード層であり、前記第４の半導体層はｎ型ゲート層であり、前記第１の半導体層はｐ型ゲート層であり、前記第２の半導体層はｎ型カソード層であり、前記半導体装置は前記第１の拡散部を通して前記第１の半導体層に入力されるゲート信号によって制御される発光サイリスタである
    ことを特徴とする請求項２に記載の半導体装置。
  4. 不純物としてドナーを含むｎ型の第３の半導体層と、
    前記第２の半導体層の厚み方向の途中に底部を持つ領域であり、前記第２の半導体層に接し、不純物としてアクセプタを含むｐ型の第２の拡散部と
    をさらに有し、
    前記第１の半導体層は前記第３の半導体層上に備えられ、
    前記第３の半導体層はｎ型カソード層であり、前記第１の半導体層はｐ型ゲート層であり、前記第２の半導体層はｎ型ゲート層であり、前記第２の拡散部はｐ型アノード層であり、前記半導体装置は前記第１の拡散部を通して前記第１の半導体層に入力されるゲート信号によって制御される発光サイリスタである
    ことを特徴とする請求項２に記載の半導体装置。
  5. 前記第２の半導体層は、第１の厚さの領域と、前記第１の厚さよりも薄い第２の厚さの領域とを有し、
    前記第１の拡散部は前記第２の厚さの領域に配置され、前記第２の拡散部は前記第１の厚さの領域に配置され、前記第１の拡散部の深さ方向の高さと前記第２の拡散部の深さ方向の高さとは互いに等しい
    ことを特徴とする請求項４に記載の半導体装置。
  6. 不純物としてドナーを含むｎ型の第３の半導体層をさらに有し、
    前記第１の半導体層は前記第３の半導体層上に備えられ、
    前記第３の半導体層はｎ型コレクタ層であり、前記第１の半導体層はｐ型ベース層であり、前記第２の半導体層はｎ型エミッタ層であり、前記半導体装置は前記第１の拡散部を通して前記第１の半導体層に入力されるベース信号によって制御されるバイポーラトランジスタである
    ことを特徴とする請求項２に記載の半導体装置。
  7. 前記第２の半導体層の厚み方向の途中に底部を持つ領域であり、前記第２の半導体層に接し、不純物としてアクセプタを含むｐ型の第２の拡散部をさらに有し、
    前記第１の半導体層はｐ型コレクタ層であり、前記第２の半導体層はｎ型ベース層であり、前記第２の拡散部はｐ型エミッタ層であり、前記半導体装置は前記第１の拡散部を通して前記第１の半導体層に入力されるコレクタ信号によって制御されるバイポーラトランジスタである
    ことを特徴とする請求項２に記載の半導体装置。
  8. 前記第２の半導体層は、第１の厚さの領域と、前記第１の厚さよりも薄い第２の厚さの領域とを有し、
    前記第１の拡散部は前記第２の厚さの領域に配置され、前記第２の拡散部は前記第１の厚さの領域に配置され、前記第１の拡散部の深さ方向の高さと前記第２の拡散部の深さ方向の高さとは互いに等しい
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１の半導体層は、前記第２の半導体層に覆われていない第１の領域を有し、
    前記第１の拡散部は、前記第１の半導体層の厚み方向の途中に底部を持つ領域である
    ことを特徴とする請求項１に記載の半導体装置。
  10. 不純物としてアクセプタを含むｐ型の第３の半導体層と、
    前記第３の半導体層上に備えられ、ドナーを含むｎ型の第４の半導体層と
    をさらに有し、
    前記第１の半導体層は前記第４の半導体層上に備えられ、
    前記第３の半導体層はｐ型アノード層であり、前記第４の半導体層はｎ型ゲート層であり、前記第１の半導体層はｐ型ゲート層であり、前記第２の半導体層はｎ型カソード層であり、前記半導体装置は前記第１の拡散部を通して前記第１の半導体層に入力されるゲート信号によって制御される発光サイリスタである
    ことを特徴とする請求項９に記載の半導体装置。
  11. 前記第１の拡散部に拡散されている不純物は亜鉛であることを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
  12. 前記第１の拡散部及び前記第２の拡散部に拡散されている不純物は亜鉛であることを特徴とする請求項４、５、７、及び８のいずれか１項に記載の半導体装置。
  13. 複数の発光素子と、
    前記複数の発光素子を駆動させる駆動回路と
    を有し、
    前記複数の発光素子の各々は、前記請求項１から５、９、及び１０のいずれか１項に記載の半導体装置である
    ことを特徴とする発光素子アレイ。
  14. 請求項１３に記載の発光素子アレイを有することを特徴とする光プリントヘッド。
  15. 不純物としてアクセプタを含むｐ型の第１の半導体層を形成し、前記第１の半導体層上に、不純物としてドナーを含むｎ型の第２の半導体層を形成する工程と、
    固相拡散法によって、前記第１の半導体層に接するコンタクト部分を有し、前記コンタクト部分が前記第１の半導体層より高濃度のアクセプタを含む領域である、ｐ型の第１の拡散部を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  16. 不純物としてアクセプタを含むｐ型の第１の半導体層を形成し、前記第１の半導体層上に、不純物としてドナーを含むｎ型の第２の半導体層を形成する工程と、
    前記第２の半導体層を部分的にエッチングして、第１の厚さの領域を有する前記第２の半導体層に、前記第１の厚さよりも薄い第２の厚さの領域を形成する工程と、
    固相拡散法によって、前記第２の半導体層の前記第２の厚さの領域に、前記第１の半導体層に接するコンタクト部分を有し、前記コンタクト部分が前記第１の半導体層より高濃度のアクセプタを含む領域である、ｐ型の第１の拡散部を形成すると共に、前記第２の半導体層の前記第１の厚さの領域に、前記第２の半導体層の厚み方向の途中に底部を持つ領域であり、前記第２の半導体層に接し、不純物としてアクセプタを含むｐ型の第２の拡散部を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
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