JPH10163332A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10163332A JPH10163332A JP32001096A JP32001096A JPH10163332A JP H10163332 A JPH10163332 A JP H10163332A JP 32001096 A JP32001096 A JP 32001096A JP 32001096 A JP32001096 A JP 32001096A JP H10163332 A JPH10163332 A JP H10163332A
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Abstract
(57)【要約】
【課題】 ワイヤボンデイングにより起こるパッド部で
の特性不良を無くした半導体装置およびその製造方法を
提供する。 【解決手段】 ＣＶＤＳｉＯ2 膜１８にウォッシュドエ
ミッタ用の開口１９を形成し、イオン注入法により、ベ
ース層２０を形成した後、ポリシリコン膜を堆積し、イ
オン注入法によりポリシリコン膜にイオン注入し、熱処
理によってポリシリコン膜中の不純物をベース層２０に
拡散してエミッタ層２１を形成し、その後ポリシリコン
膜をパターニングして、バイポーラトランジスタ部１に
ポリシリコンエミッタ電極２２と、パッド部２にポリシ
リコンパッド５０を形成する。 【効果】 半導体装置の製造歩留が向上する。
の特性不良を無くした半導体装置およびその製造方法を
提供する。 【解決手段】 ＣＶＤＳｉＯ2 膜１８にウォッシュドエ
ミッタ用の開口１９を形成し、イオン注入法により、ベ
ース層２０を形成した後、ポリシリコン膜を堆積し、イ
オン注入法によりポリシリコン膜にイオン注入し、熱処
理によってポリシリコン膜中の不純物をベース層２０に
拡散してエミッタ層２１を形成し、その後ポリシリコン
膜をパターニングして、バイポーラトランジスタ部１に
ポリシリコンエミッタ電極２２と、パッド部２にポリシ
リコンパッド５０を形成する。 【効果】 半導体装置の製造歩留が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくは、バイポーラ型半導
体装置のパッド部に特徴を有する半導体装置およびその
製造方法に関する。
の製造方法に関し、さらに詳しくは、バイポーラ型半導
体装置のパッド部に特徴を有する半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】近年、バイポーラ型の半導体装置は、高
速化、高集積化を目指し、不純物をドープしたポリシリ
コン膜より不純物を拡散してエミッタ層を形成し、この
ポリシリコン膜をパターニング後、そのままエミッタ電
極とするポリシリコンエミッタバイポーラトランジスタ
で構成されている。この様な構成のバイポーラトランジ
スタは、通常ベース層とエミッタ層とが自己整合で形成
された、所謂ウォッシュドエミッタ構成となっていて、
エミッタ層に拡散層が浅く、またベース層も狭いため
に、高速動作が可能なバイポーラ型半導体装置となる。
速化、高集積化を目指し、不純物をドープしたポリシリ
コン膜より不純物を拡散してエミッタ層を形成し、この
ポリシリコン膜をパターニング後、そのままエミッタ電
極とするポリシリコンエミッタバイポーラトランジスタ
で構成されている。この様な構成のバイポーラトランジ
スタは、通常ベース層とエミッタ層とが自己整合で形成
された、所謂ウォッシュドエミッタ構成となっていて、
エミッタ層に拡散層が浅く、またベース層も狭いため
に、高速動作が可能なバイポーラ型半導体装置となる。
【０００３】上述したポリシリコンエミッタバイポーラ
トランジスタを構成素子として含むバイポーラ型の半導
体装置およびその製造方法の従来例を、図２を参照して
説明する。ここで図２は、バイポーラトランジスタ部１
とパッド部２とを示す、半導体装置の概略断面図であ
る。まず、図２に示すように、Ｐ型半導体基板１１表面
にバイポーラトランジスタ部１のコレクタ埋め込み層１
２を選択的に形成し、このＰ型半導体基板１１上にＮ型
エピタキシャル層１３を形成する。次に、Ｎ型エピタキ
シャル層１３に素子分離用拡散層１４を形成するための
Ｐ型不純物をイオン注入した後、ＬＯＣＯＳ（Ｌｏｃａ
ｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏｎ）法によ
るＬＯＣＯＳ素子分離領域１５を形成する。その後イオ
ン注入法によるＰイオンの選択的なイオン注入と拡散と
により、コレクタ電極引き出し領域１６を形成して、コ
レクタ埋め込み層１２に接続させる。
トランジスタを構成素子として含むバイポーラ型の半導
体装置およびその製造方法の従来例を、図２を参照して
説明する。ここで図２は、バイポーラトランジスタ部１
とパッド部２とを示す、半導体装置の概略断面図であ
る。まず、図２に示すように、Ｐ型半導体基板１１表面
にバイポーラトランジスタ部１のコレクタ埋め込み層１
２を選択的に形成し、このＰ型半導体基板１１上にＮ型
エピタキシャル層１３を形成する。次に、Ｎ型エピタキ
シャル層１３に素子分離用拡散層１４を形成するための
Ｐ型不純物をイオン注入した後、ＬＯＣＯＳ（Ｌｏｃａ
ｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏｎ）法によ
るＬＯＣＯＳ素子分離領域１５を形成する。その後イオ
ン注入法によるＰイオンの選択的なイオン注入と拡散と
により、コレクタ電極引き出し領域１６を形成して、コ
レクタ埋め込み層１２に接続させる。
【０００４】次に、Ｂイオンの選択的なイオン注入と拡
散により、バイポーラトランジスタ部１のべース部の電
極取り出し領域であるグラフトベース層１７を形成す
る。その後ＣＶＤ法によりＣＶＤＳｉＯ2 膜１８を堆積
し、このＣＶＤＳｉＯ2 膜１８をパターニングして、バ
イポーラトランジスタ部１の後述するベース層２０やエ
ミッタ層２１形成のための、ウォッシュドエミッタ（Ｗ
ａｓｈｅｄ Ｅｍｉｔｔｅｒ）用の開口１９を形成す
る。その後、このＣＶＤＳｉＯ2 膜１８をマスクとし
て、開口１９部のＮ型エピタキシャル層１３表面にイオ
ン注入法によりＢイオンを注入し、活性化の熱処理を
し、グラフトベース層１７に接続するべース層２０を形
成する。
散により、バイポーラトランジスタ部１のべース部の電
極取り出し領域であるグラフトベース層１７を形成す
る。その後ＣＶＤ法によりＣＶＤＳｉＯ2 膜１８を堆積
し、このＣＶＤＳｉＯ2 膜１８をパターニングして、バ
イポーラトランジスタ部１の後述するベース層２０やエ
ミッタ層２１形成のための、ウォッシュドエミッタ（Ｗ
ａｓｈｅｄ Ｅｍｉｔｔｅｒ）用の開口１９を形成す
る。その後、このＣＶＤＳｉＯ2 膜１８をマスクとし
て、開口１９部のＮ型エピタキシャル層１３表面にイオ
ン注入法によりＢイオンを注入し、活性化の熱処理を
し、グラフトベース層１７に接続するべース層２０を形
成する。
【０００５】次に、ＣＶＤ法によりポリシリコン膜を堆
積し、その後イオン注入の投影飛程がポリシリコン膜の
ほぼ中央になるような打ち込みエネルギーで、Ａｓイオ
ンを注入する。その後、ポリシリコン膜中の不純物を熱
処理により拡散させて、べース層２０表面にエミッタ層
２１を形成する。更にその後ポリシリコン膜をパターニ
ングして、ポリシリコンエミッタ電極２２を形成する。
この様にして、バイポーラトランジスタ部１のウォッシ
ュドエミッタが形成される。
積し、その後イオン注入の投影飛程がポリシリコン膜の
ほぼ中央になるような打ち込みエネルギーで、Ａｓイオ
ンを注入する。その後、ポリシリコン膜中の不純物を熱
処理により拡散させて、べース層２０表面にエミッタ層
２１を形成する。更にその後ポリシリコン膜をパターニ
ングして、ポリシリコンエミッタ電極２２を形成する。
この様にして、バイポーラトランジスタ部１のウォッシ
ュドエミッタが形成される。
【０００６】次に、ＣＶＤＳｉＯ2 膜１８をパターニン
グして、グラフトベース層１７上部やコレクタ電極引き
出し領域１６上部に開口２３、２４を形成し、その後１
％のＳｉを含むＡｌ膜等の電極配線膜となるＡｌ合金膜
をスパッタリング法等により堆積する。更にその後Ａｌ
合金膜をパターニングして、バイポーラトランジスタ部
１のポリシリコンエミッタ電極２２、グラフトベース層
１７、コレクタ電極引き出し領域１６等にＡｌ合金膜に
よる電極２５、２６、２７、パッド部２にパッド電極２
８等を形成する。その後、プラズマＣＶＤＳｉＮ膜等に
よるパッシベーション膜２９を形成し、その後このパッ
シベーション膜２９をパターニングして、パッド電極２
８上部のパッシベーション膜２９に開口３０を形成す
る。上述の様にして、ポリシリコンエミッタバイポーラ
トランジスタを構成素子として含むバイポーラ型の半導
体装置が作製される。
グして、グラフトベース層１７上部やコレクタ電極引き
出し領域１６上部に開口２３、２４を形成し、その後１
％のＳｉを含むＡｌ膜等の電極配線膜となるＡｌ合金膜
をスパッタリング法等により堆積する。更にその後Ａｌ
合金膜をパターニングして、バイポーラトランジスタ部
１のポリシリコンエミッタ電極２２、グラフトベース層
１７、コレクタ電極引き出し領域１６等にＡｌ合金膜に
よる電極２５、２６、２７、パッド部２にパッド電極２
８等を形成する。その後、プラズマＣＶＤＳｉＮ膜等に
よるパッシベーション膜２９を形成し、その後このパッ
シベーション膜２９をパターニングして、パッド電極２
８上部のパッシベーション膜２９に開口３０を形成す
る。上述の様にして、ポリシリコンエミッタバイポーラ
トランジスタを構成素子として含むバイポーラ型の半導
体装置が作製される。
【０００７】上述の様にして作製された半導体装置は、
その後半導体ウェハ状態にて、動作テスト等の測定が行
われ、更にその後、半導体ウェハより分割された良品の
半導体装置、所謂良品のチップのみをリードフレーム等
にダイボンドし、続いてリードフレームのリード部と半
導体装置のパッド部２間のワイヤボンデイングが行わ
れ、その後樹脂封止等が行われてパッケージに搭載され
た半導体装置が出来上がる。
その後半導体ウェハ状態にて、動作テスト等の測定が行
われ、更にその後、半導体ウェハより分割された良品の
半導体装置、所謂良品のチップのみをリードフレーム等
にダイボンドし、続いてリードフレームのリード部と半
導体装置のパッド部２間のワイヤボンデイングが行わ
れ、その後樹脂封止等が行われてパッケージに搭載され
た半導体装置が出来上がる。
【０００８】上記の動作テスト等の測定時には、測定機
のプローブの針をパッド部２のパッド電極２８に押し当
てるために、針を押し当てた部分のパッド電極２８のＡ
ｌ合金膜が剥がれることがある。このＡｌ合金膜に剥が
れた部分があると、次の工程のワイヤボンデイング時
に、パッド部２のＬＯＣＯＳ素子分離領域１５に機械的
ダメージが入り、パッド部２での耐圧不良という特性不
良を起こしたり、また、ワイヤボンデイング不良による
断線という特性不良を起こたりする虞がある。
のプローブの針をパッド部２のパッド電極２８に押し当
てるために、針を押し当てた部分のパッド電極２８のＡ
ｌ合金膜が剥がれることがある。このＡｌ合金膜に剥が
れた部分があると、次の工程のワイヤボンデイング時
に、パッド部２のＬＯＣＯＳ素子分離領域１５に機械的
ダメージが入り、パッド部２での耐圧不良という特性不
良を起こしたり、また、ワイヤボンデイング不良による
断線という特性不良を起こたりする虞がある。
【０００９】上述した半導体装置の作製においては、電
極配線膜をＡｌ合金膜としたが、近年の拡散層の浅い接
合を用いる半導体装置においては、Ａｌ合金膜と拡散層
のシリコンとの反応で接合が破壊される虞があるため、
バリア膜としてのＴｉＮ膜を堆積した後にＡｌ合金膜を
堆積し、これをパターニングして電極配線としている。
しかし、ＴｉＮ膜と酸化膜の密着性が良くないために、
この対策として薄いＴｉ膜を堆積した後にＴｉＮ膜を堆
積する方法をとる場合もある。このようなバリア膜を用
いる場合も、動作テスト時のプローブの針によるパッド
部２のＡｌ合金膜が剥がれると、上述した問題が発生す
る虞がある。
極配線膜をＡｌ合金膜としたが、近年の拡散層の浅い接
合を用いる半導体装置においては、Ａｌ合金膜と拡散層
のシリコンとの反応で接合が破壊される虞があるため、
バリア膜としてのＴｉＮ膜を堆積した後にＡｌ合金膜を
堆積し、これをパターニングして電極配線としている。
しかし、ＴｉＮ膜と酸化膜の密着性が良くないために、
この対策として薄いＴｉ膜を堆積した後にＴｉＮ膜を堆
積する方法をとる場合もある。このようなバリア膜を用
いる場合も、動作テスト時のプローブの針によるパッド
部２のＡｌ合金膜が剥がれると、上述した問題が発生す
る虞がある。
【００１０】
【発明が解決しようとする課題】本発明は、上述したバ
イポーラトランジスタの半導体装置およびその製造方法
における問題点を解決することをその目的とする。即ち
本発明の課題は、ワイヤボンデイングにより起こるパッ
ド部での特性不良を無くした半導体装置およびその製造
方法を提供することを目的とする。
イポーラトランジスタの半導体装置およびその製造方法
における問題点を解決することをその目的とする。即ち
本発明の課題は、ワイヤボンデイングにより起こるパッ
ド部での特性不良を無くした半導体装置およびその製造
方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置およ
びその製造方法は、上述の課題を解決するために提案す
るものであり、本発明の半導体装置は、半導体装置の導
電膜によるパッド電極下方に、パッド電極と略同じ形状
のポリシリコン膜によるポリシリコンパッドを設けたこ
とを特徴とするものである。
びその製造方法は、上述の課題を解決するために提案す
るものであり、本発明の半導体装置は、半導体装置の導
電膜によるパッド電極下方に、パッド電極と略同じ形状
のポリシリコン膜によるポリシリコンパッドを設けたこ
とを特徴とするものである。
【００１２】また、本発明の半導体装置の製造方法は、
半導体基板表面にコレクタ埋め込み層を形成する工程
と、半導体基板にエピタキシャル層を形成する工程と、
エピタキシャル層に素子分離領域を形成する工程と、エ
ピタキシャル層上に絶縁膜を形成する工程と、絶縁膜に
開口を形成し、イオン注入法により、エピタキシャル層
にベース層を形成する工程と、半導体装置のパッド部
に、ポリシリコン膜によるポリシリコンパッドを形成す
る工程と、ベース層内にエミッタ層を形成する工程と、
導電膜を堆積し、前記導電膜をパターニングして電極配
線を形成する工程とを有することを特徴とするものであ
る。
半導体基板表面にコレクタ埋め込み層を形成する工程
と、半導体基板にエピタキシャル層を形成する工程と、
エピタキシャル層に素子分離領域を形成する工程と、エ
ピタキシャル層上に絶縁膜を形成する工程と、絶縁膜に
開口を形成し、イオン注入法により、エピタキシャル層
にベース層を形成する工程と、半導体装置のパッド部
に、ポリシリコン膜によるポリシリコンパッドを形成す
る工程と、ベース層内にエミッタ層を形成する工程と、
導電膜を堆積し、前記導電膜をパターニングして電極配
線を形成する工程とを有することを特徴とするものであ
る。
【００１３】本発明によれば、半導体装置の導電膜によ
るパッド電極下方に、パッド電極と略同じ形状のポリシ
リコン膜によるポリシリコンパッドを設けたことで、パ
ッド電極とポリシリコンパッドとの密着性、ポリシリコ
ンパッドとポリシリコンパッド下方の酸化膜との密着性
がよいために、半導体ウェハ状態での半導体装置の動作
テスト時にプローブの針によるパッド電極の剥がれが抑
制され、ワイヤボンデイング時の機械的ダメージ等で起
こる耐圧不良や、ワイヤボンデイング不良による接続不
良等の半導体装置の特性不良が起き難くなる。従って、
半導体装置の製造歩留が向上する。
るパッド電極下方に、パッド電極と略同じ形状のポリシ
リコン膜によるポリシリコンパッドを設けたことで、パ
ッド電極とポリシリコンパッドとの密着性、ポリシリコ
ンパッドとポリシリコンパッド下方の酸化膜との密着性
がよいために、半導体ウェハ状態での半導体装置の動作
テスト時にプローブの針によるパッド電極の剥がれが抑
制され、ワイヤボンデイング時の機械的ダメージ等で起
こる耐圧不良や、ワイヤボンデイング不良による接続不
良等の半導体装置の特性不良が起き難くなる。従って、
半導体装置の製造歩留が向上する。
【００１４】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図２中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図２中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
【００１５】本実施例はバイポーラトランジスタを構成
素子として含む半導体装置およびその製造方法に本発明
を適用した例であり、これを図１を参照して説明する。
まず、図１（ａ）に示すように、Ｐ型半導体基板１１表
面にバイポーラトランジスタ部１のコレクタ埋め込み層
１２を、Ｎ型不純物イオン、例えばＰイオンの選択的な
イオン注入と熱拡散とにより、形成する。その後、気相
エピタキシャル結晶成長法により、Ｐ型半導体基板１１
上にＮ型エピタキシャル層１３を形成する。
素子として含む半導体装置およびその製造方法に本発明
を適用した例であり、これを図１を参照して説明する。
まず、図１（ａ）に示すように、Ｐ型半導体基板１１表
面にバイポーラトランジスタ部１のコレクタ埋め込み層
１２を、Ｎ型不純物イオン、例えばＰイオンの選択的な
イオン注入と熱拡散とにより、形成する。その後、気相
エピタキシャル結晶成長法により、Ｐ型半導体基板１１
上にＮ型エピタキシャル層１３を形成する。
【００１６】次に、Ｎ型エピタキシャル層１３表面に、
素子分離用拡散層１４を形成するためのＰ型不純物のイ
オン注入、例えばＢイオン用いたイオン注入をし、その
後素子分離領域、例えばＬＯＣＯＳ法によるＬＯＣＯＳ
素子分離領域１５を形成する。更にその後、コレクタ電
極引き出し領域１６を、Ｎ型不純物イオン、例えばＰイ
オンの選択的なイオン注入と熱拡散とにより形成して、
埋め込み層１２に接続させる。次に、Ｐ型不純物イオ
ン、例えばＢイオンの選択的なイオン注入と拡散により
バイポーラトランジスタ部１のべース部の電極取り出し
領域であるグラフトベース層１７を形成する。
素子分離用拡散層１４を形成するためのＰ型不純物のイ
オン注入、例えばＢイオン用いたイオン注入をし、その
後素子分離領域、例えばＬＯＣＯＳ法によるＬＯＣＯＳ
素子分離領域１５を形成する。更にその後、コレクタ電
極引き出し領域１６を、Ｎ型不純物イオン、例えばＰイ
オンの選択的なイオン注入と熱拡散とにより形成して、
埋め込み層１２に接続させる。次に、Ｐ型不純物イオ
ン、例えばＢイオンの選択的なイオン注入と拡散により
バイポーラトランジスタ部１のべース部の電極取り出し
領域であるグラフトベース層１７を形成する。
【００１７】次に、図１（ｂ）に示すように、絶縁膜、
例えばＣＶＤ法によりＣＶＤＳｉＯ2 膜１８を堆積し、
このＣＶＤＳｉＯ2 膜１８をパターニングして、バイポ
ーラトランジスタ部１の後述するベース層２０やエミッ
タ層２１を形成のための、ウォッシュドエミッタ用の開
口１９を形成する。更にその後、このＣＶＤＳｉＯ2 膜
１８をマスクとして、開口１９部のＮ型エピタキシャル
層１３表面にＰ型不純物イオン、例えばＢイオンをイオ
ン注入し、活性化の熱処理をし、グラフトベース層１７
に接続するべース領域２０を形成する。
例えばＣＶＤ法によりＣＶＤＳｉＯ2 膜１８を堆積し、
このＣＶＤＳｉＯ2 膜１８をパターニングして、バイポ
ーラトランジスタ部１の後述するベース層２０やエミッ
タ層２１を形成のための、ウォッシュドエミッタ用の開
口１９を形成する。更にその後、このＣＶＤＳｉＯ2 膜
１８をマスクとして、開口１９部のＮ型エピタキシャル
層１３表面にＰ型不純物イオン、例えばＢイオンをイオ
ン注入し、活性化の熱処理をし、グラフトベース層１７
に接続するべース領域２０を形成する。
【００１８】次に、ＣＶＤ法によりポリシリコン膜を膜
厚約２００ｎｍ程度堆積し、その後イオン注入の投影飛
程がポリシリコン膜のほぼ中央になるようなイオン注
入、例えばＡｓイオンを用い、打ち込みエネルギー約４
０ｋｅＶ、ドーズ量約５Ｅ１５／ｃｍ2 でのイオン注入
を行なう。その後、ポリシリコン膜中の不純物を熱処理
により拡散させて、ベース層２０表面にエミッタ層２１
を形成する。
厚約２００ｎｍ程度堆積し、その後イオン注入の投影飛
程がポリシリコン膜のほぼ中央になるようなイオン注
入、例えばＡｓイオンを用い、打ち込みエネルギー約４
０ｋｅＶ、ドーズ量約５Ｅ１５／ｃｍ2 でのイオン注入
を行なう。その後、ポリシリコン膜中の不純物を熱処理
により拡散させて、ベース層２０表面にエミッタ層２１
を形成する。
【００１９】次に、ポリシリコン膜をパターニングし
て、ポリシリコンエミッタ電極２２と、パッド部２の位
置にポリシリコン膜によるポリシリコンパッド５０を形
成する。この様にして、バイポーラトランジスタ部１の
ウォッシュドエミッタが形成される。なお、ポリシリコ
ンパッド５０の形状は、後述するＡｌ合金膜のパッド電
極２８の形状と略同じ形状、例えばパッド電極２８と相
似形でパッド電極２８周囲より約１０μｍ幅程大きい形
状とする。
て、ポリシリコンエミッタ電極２２と、パッド部２の位
置にポリシリコン膜によるポリシリコンパッド５０を形
成する。この様にして、バイポーラトランジスタ部１の
ウォッシュドエミッタが形成される。なお、ポリシリコ
ンパッド５０の形状は、後述するＡｌ合金膜のパッド電
極２８の形状と略同じ形状、例えばパッド電極２８と相
似形でパッド電極２８周囲より約１０μｍ幅程大きい形
状とする。
【００２０】次に、図１（ｃ）に示すように、ＣＶＤＳ
ｉＯ2 膜１８をパターニングして、グラフトベース層１
７上部やコレクタ電極引き出し領域１６上部に開口２
３、２４を形成し、その後電極配線膜となるＡｌ合金
膜、例えば１％のＳｉを含むＡｌ膜等のＡｌ合金膜をス
パッタリング法等により堆積する。更にその後Ａｌ合金
膜をパターニングして、バイポーラトランジスタ部１の
ポリシリコンエミッタ電極２２、グラフトベース層１
７、コレクタ電極引き出し領域１６等にＡｌ合金膜によ
る電極２５、２６、２７、およびパッド部２のポリシリ
コンパッド５０上に、Ａｌ合金膜によるパッド電極２８
等を形成する。なお、上述したＡｌ合金膜を堆積する前
に、スパッタリング法等により薄いＴｉ膜とバリア膜と
してのＴｉＮ膜を堆積し、その後にスパッタリング法等
によりＡｌ合金膜を堆積し、これらの膜をパターニング
して、各電極等を形成してもよい。
ｉＯ2 膜１８をパターニングして、グラフトベース層１
７上部やコレクタ電極引き出し領域１６上部に開口２
３、２４を形成し、その後電極配線膜となるＡｌ合金
膜、例えば１％のＳｉを含むＡｌ膜等のＡｌ合金膜をス
パッタリング法等により堆積する。更にその後Ａｌ合金
膜をパターニングして、バイポーラトランジスタ部１の
ポリシリコンエミッタ電極２２、グラフトベース層１
７、コレクタ電極引き出し領域１６等にＡｌ合金膜によ
る電極２５、２６、２７、およびパッド部２のポリシリ
コンパッド５０上に、Ａｌ合金膜によるパッド電極２８
等を形成する。なお、上述したＡｌ合金膜を堆積する前
に、スパッタリング法等により薄いＴｉ膜とバリア膜と
してのＴｉＮ膜を堆積し、その後にスパッタリング法等
によりＡｌ合金膜を堆積し、これらの膜をパターニング
して、各電極等を形成してもよい。
【００２１】次に、プラズマＣＶＤＳｉＮ膜等によるパ
ッシベーション膜２９を形成し、その後このパッシベー
ション膜２９をパターニングして、パッド電極２８上の
パッシベーション膜２９に開口３０を形成する。上述の
様にして、ポリシリコンエミッタバイポーラトランジス
タを構成素子として含むバイポーラ型の半導体装置が作
製される。
ッシベーション膜２９を形成し、その後このパッシベー
ション膜２９をパターニングして、パッド電極２８上の
パッシベーション膜２９に開口３０を形成する。上述の
様にして、ポリシリコンエミッタバイポーラトランジス
タを構成素子として含むバイポーラ型の半導体装置が作
製される。
【００２２】上記の製造方法で作製された半導体装置
は、その後半導体ウェハ状態にて、動作テスト等の測定
が行われ、更にその後、半導体ウェハより分割された良
品の半導体装置、所謂良品のチップのみをリードフレー
ム等にダイボンドし、続いてリードフレームのリード部
と半導体装置のパッド部２間のワイヤボンデイングが行
われ、その後樹脂封止等が行われてパッケージに搭載さ
れた半導体装置が出来上がる。
は、その後半導体ウェハ状態にて、動作テスト等の測定
が行われ、更にその後、半導体ウェハより分割された良
品の半導体装置、所謂良品のチップのみをリードフレー
ム等にダイボンドし、続いてリードフレームのリード部
と半導体装置のパッド部２間のワイヤボンデイングが行
われ、その後樹脂封止等が行われてパッケージに搭載さ
れた半導体装置が出来上がる。
【００２３】上記の製造方法で作製された半導体装置
は、ＬＯＣＯＳ素子分離領域１５上のＣＶＤＳｉＯ2 膜
１８とポリシリコンパッド５０との密着性、ポリシリコ
ンパッド５０とＡｌ合金膜によるパッド電極２８との密
着性が良いために、上述した半導体ウェハ状態での動作
テスト時のプローブの針によるパッド電極２８のＡｌ合
金膜の剥がれを抑制することができる。また、Ａｌ合金
膜が剥がれても下地がポリシリコン膜によるポリシリコ
ンパッド５０であり、ワイヤボンデイングにおけるワイ
ヤの材料は通常ＡｕやＡｌのワイヤなので、ワイヤボン
デイング不良が起き難くなっている。従って、ワイヤボ
ンデイング時の機械的ダメージ等で起こる耐圧不良や、
ワイヤボンデイング不良による接続不良等の半導体装置
の特性不良が起き難くなり、半導体装置の製造歩留が向
上する。また、上述した半導体装置の製法より明らかな
ように、ポリシリコンパッド５０は半導体装置の製造工
程数を増加させずに形成することができる。
は、ＬＯＣＯＳ素子分離領域１５上のＣＶＤＳｉＯ2 膜
１８とポリシリコンパッド５０との密着性、ポリシリコ
ンパッド５０とＡｌ合金膜によるパッド電極２８との密
着性が良いために、上述した半導体ウェハ状態での動作
テスト時のプローブの針によるパッド電極２８のＡｌ合
金膜の剥がれを抑制することができる。また、Ａｌ合金
膜が剥がれても下地がポリシリコン膜によるポリシリコ
ンパッド５０であり、ワイヤボンデイングにおけるワイ
ヤの材料は通常ＡｕやＡｌのワイヤなので、ワイヤボン
デイング不良が起き難くなっている。従って、ワイヤボ
ンデイング時の機械的ダメージ等で起こる耐圧不良や、
ワイヤボンデイング不良による接続不良等の半導体装置
の特性不良が起き難くなり、半導体装置の製造歩留が向
上する。また、上述した半導体装置の製法より明らかな
ように、ポリシリコンパッド５０は半導体装置の製造工
程数を増加させずに形成することができる。
【００２４】以上、本発明を実施例により説明したが、
本発明はこれら実施例に何ら限定されるものではない。
例えば、本発明の実施例では、バイポーラトランジスタ
としてポリシリコンエミッタバイポーラトランジスタを
用いた半導体装置について説明したが、ダブルポリシリ
コンのバイポーラトランジスタを用いた半導体装置でも
よく、またポリシリコンエミッタ電極を用いないＢｉＣ
ＭＯＳ型の半導体装置でも、ＭＯＳトランジスタのゲー
ト電極にするポリシリコン膜を用いて、パッド部にポリ
シリコンパッドを形成する方法をとれば、ＢｉＣＭＯＳ
型の半導体装置でもよい。その他、本発明の技術的思想
の範囲内で、プロセス条件は適宜変更が可能である。
本発明はこれら実施例に何ら限定されるものではない。
例えば、本発明の実施例では、バイポーラトランジスタ
としてポリシリコンエミッタバイポーラトランジスタを
用いた半導体装置について説明したが、ダブルポリシリ
コンのバイポーラトランジスタを用いた半導体装置でも
よく、またポリシリコンエミッタ電極を用いないＢｉＣ
ＭＯＳ型の半導体装置でも、ＭＯＳトランジスタのゲー
ト電極にするポリシリコン膜を用いて、パッド部にポリ
シリコンパッドを形成する方法をとれば、ＢｉＣＭＯＳ
型の半導体装置でもよい。その他、本発明の技術的思想
の範囲内で、プロセス条件は適宜変更が可能である。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置およびその製造方法は、パッド部にポリシ
リコンパッドを形成し、このポリシリコンパッド上にパ
ッド電極を形成することで、ワイヤボンデイングにより
起こるパッド部での特性不良が無くなり、半導体装置の
製造歩留が向上する。
の半導体装置およびその製造方法は、パッド部にポリシ
リコンパッドを形成し、このポリシリコンパッド上にパ
ッド電極を形成することで、ワイヤボンデイングにより
起こるパッド部での特性不良が無くなり、半導体装置の
製造歩留が向上する。
【図１】本発明を適用した実施例の工程を工程順に説明
する、半導体装置の概略断面図で、（ａ）はバイポーラ
トランジスタ部にグラフトベース層を形成した状態、
（ｂ）はポリシリコンエミッタ電極と、ポリシリコンパ
ッドを形成した状態、（ｃ）はパッド部に開口を形成し
た状態である。
する、半導体装置の概略断面図で、（ａ）はバイポーラ
トランジスタ部にグラフトベース層を形成した状態、
（ｂ）はポリシリコンエミッタ電極と、ポリシリコンパ
ッドを形成した状態、（ｃ）はパッド部に開口を形成し
た状態である。
【図２】従来例の半導体装置およびその製造方法を説明
するための、半導体装置の概略断面図である。
するための、半導体装置の概略断面図である。
１…バイポーラトランジスタ部、２…パッド部、１１…
半導体基板、１２…コレクタ埋め込み層、１３…エピタ
キシャル層、１４…素子分離用拡散層、１５…ＬＯＣＯ
Ｓ素子分離領域、１６…コレクタ電極引き出し領域、１
７…グラフトベース層、１８…ＣＶＤＳｉＯ2 膜、１
９，２３，２４，３０…開口、２０…ベース層、２１…
エミッタ層、２２…ポリシリコンエミッタ電極、２５，
２６，２７…電極、２８…パッド電極、２９…パッシベ
ーション膜、５０…ポリシリコンパッド
半導体基板、１２…コレクタ埋め込み層、１３…エピタ
キシャル層、１４…素子分離用拡散層、１５…ＬＯＣＯ
Ｓ素子分離領域、１６…コレクタ電極引き出し領域、１
７…グラフトベース層、１８…ＣＶＤＳｉＯ2 膜、１
９，２３，２４，３０…開口、２０…ベース層、２１…
エミッタ層、２２…ポリシリコンエミッタ電極、２５，
２６，２７…電極、２８…パッド電極、２９…パッシベ
ーション膜、５０…ポリシリコンパッド
Claims (4)
- 【請求項１】 導電膜によるパッド電極下方に、前記パ
ッド電極と略同じ形状のポリシリコン膜によるポリシリ
コンパッドを設けたことを特徴とする、バイポーラトラ
ンジスタを構成素子として含む半導体装置。 - 【請求項２】 前記バイポーラトランジスタをポリシリ
コンエミッタバイポーラトランジスタとし、 前記ポリシリコンパッドに、前記ポリシリコンエミッタ
バイポーラトランジスタ形成時のポリシリコン膜を用い
たことを特徴とする、請求項１に記載の半導体装置。 - 【請求項３】 半導体基板表面にコレクタ埋め込み層を
形成する工程と、 前記半導体基板にエピタキシャル層を形成する工程と、 前記エピタキシャル層に素子分離領域を形成する工程
と、 前記エピタキシャル層上に絶縁膜を形成する工程と、 前記絶縁膜に開口を形成し、イオン注入法により、前記
エピタキシャル層にベース層を形成する工程と、 前記半導体装置のパッド部に、ポリシリコン膜によるポ
リシリコンパッドを形成する工程と、 前記ベース層内にエミッタ層を形成する工程と、 導電膜を堆積し、前記導電膜をパターニングして電極配
線を形成する工程とを有することを特徴とする、バイポ
ーラトランジスタを構成素子として含む半導体装置の製
造方法。 - 【請求項４】 前記絶縁膜に開口を形成し、イオン注入
法により、前記エピタキシャル層にベース層を形成後、
ポリシリコン膜を堆積する工程と、 イオン注入法により、前記ポリシリコン膜に不純物をド
ープする工程と、 熱処理により、前記ポリシリコン膜中の不純物をベース
層に拡散してエミッタ層を形成する工程と、 前記ポリシリコン膜をパターニングして、ポリシリコン
エミッタ電極と、パッド部にポリシリコンパッドを形成
する工程とを有して形成するポリシリコンエミッタバイ
ポーラトランジスタを構成素子とすることを特徴とす
る、請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32001096A JPH10163332A (ja) | 1996-11-29 | 1996-11-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32001096A JPH10163332A (ja) | 1996-11-29 | 1996-11-29 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163332A true JPH10163332A (ja) | 1998-06-19 |
Family
ID=18116750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32001096A Pending JPH10163332A (ja) | 1996-11-29 | 1996-11-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1406306A2 (en) * | 2002-10-01 | 2004-04-07 | NEC Compound Semiconductor Devices, Ltd. | Semiconductor device including bipolar junction transistor, and production method therefor |
-
1996
- 1996-11-29 JP JP32001096A patent/JPH10163332A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1406306A2 (en) * | 2002-10-01 | 2004-04-07 | NEC Compound Semiconductor Devices, Ltd. | Semiconductor device including bipolar junction transistor, and production method therefor |
| EP1406306A3 (en) * | 2002-10-01 | 2004-12-08 | NEC Compound Semiconductor Devices, Ltd. | Semiconductor device including bipolar junction transistor, and production method therefor |
| US6897547B2 (en) | 2002-10-01 | 2005-05-24 | Nec Compound Semiconductor Devices, Ltd. | Semiconductor device including bipolar junction transistor, and production method therefor |
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