DE3411871A1 - Variabler frequenzteiler - Google Patents

Variabler frequenzteiler

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DE3411871A1 DE19843411871 DE3411871A DE3411871A1 DE 3411871 A1 DE3411871 A1 DE 3411871A1 DE 19843411871 DE19843411871 DE 19843411871 DE 3411871 A DE3411871 A DE 3411871A DE 3411871 A1 DE3411871 A1 DE 3411871A1
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Yoshio Funabashi Chiba Oida
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Tokyo Shibaura Electric Co Ltd
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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  • Manipulation Of Pulses (AREA)
  • Superheterodyne Receivers (AREA)

Description

Henkel, Pfenning, Feiler, Hänzel & Meinig
Tokyo Shibaura Denki Kabushiki Kaisha Kawasaki, Japan
Patentanwälte
European Patent Attorneys Zugelassene Vertreter vor dem Europaischen Patentamt
Dr phil G Henkel. München Dipl -Ing J Pfenning, Berlin Dr. rer nat L Feiler, Muncher. Dipl-Ing W Hanzel Muncher. Dipl-Phys K H. Meinig. Beriir Dr Ing A Butenschon, Berlin
Mohlstraße 37
D-8000 München 80
Tel 089/982085-87 Telex 0529802 hnWd Telegramm ellipsoid Telefax (Gr. 2+3)
089/981426
EMP-58P1268-3
30. März 1984/wa
Variabler Frequenzteiler
Die Erfindung betrifft einen variablen oder regelbaren Frequenzteiler, der sich für ein Normalfrequenzgenerator-Abstimmgerät (Tuner) eines Fernsehempfängers, eines Rundfunksender/empfängers usw. eignet.
Fig. 1 veranschaulicht einen bisherigen variablen Frequenzteiler, der als Doppelmodul-Vorteiler (dual modulus prescaler) in einem Normalfrequenzgenerator- oder Synthesizer-Abstimmgerät verwendet wird. Fig. 1 entspricht z.B. der unter der Bezeichnung programmierbarer UHF-Teiler Nr. SP8743B & M von der Firma Plessey Company Limited (England) hergestellten Anordnung. In Fig. 1 stehen die Ziffern 1 bis 3 für Schieberegister (D-Flipflops), die Ziffern 4 bis 6 für Torschaltungen, die Ziffer 7 für einen Dynamikdehner (T-Flipflop), das Symbol CP für einen Takteingang und das Symbol PE für ein Frequenzteilungsverhältnis-Befehlssignal. Dieser variable Frequenzteiler arbeitet in an sich bekannter Weise, wobei das Frequenzteilungsverhältnis für ein frequenzgeteiltes Ausgangssignal OUT in bezug auf einen Eingangstakt CL entsprechend dem logischen Pegel des Signals PE entweder auf 1/8 oder auf 1/9 eingestellt ist.
Die maximale Betriebsfrequenz des variablen Frequenzteilers gemäß Fig. 1 wird durch die Signallaufzeit der Schieberegister 1-3 und der Torschaltungen 4-6 bestimmt. Die maximale Betriebsfrequenz des ®® variablen Frequenzteilers bestimmt sich zu:
1/(Td +Vg)
Darin bedeuten: TD = LaufVerzögerungszeit der Schieberegister 1-3 und T G = Laufverzögerungszeit der 35
Torschaltungen 4-6.
Zur Gewährleistung eines Hochgeschwindigkeitsbetriebs des variablen Frequenzteilers werden als Schieberegister 1-3 Hochgeschwindigkeits-ECUEmitter-ge- ° koppelte Logik)-Schieberegister des Master-Slave-Typs verwendet. Die maximale Betriebsfrequenz solcher ECL-Schieberegister beträgt derzeit etwa 1 GHz, diejenige der Torschaltungen ebenfalls etwa 1 GHz. Die maximale Betriebsfrequenz des variablen Frequenzteilers liegt daher bei etwa 500 MHz. Andererseits besteht jedoch eine große Nachfrage nach Doppelmodul-
Vorteilern, die noch schneller zu arbeiten vermögen und einen geringeren Stromverbrauch besitzen.
Aufgabe der Erfindung ist damit die Schaffung eines variablen Frequenzteilers, dessen maximale Betriebsgeschwindigkeit bei geringem Stromverbrauch diejenige
der verwendeten Schieberegister erreichen kann. 20
Diese Aufgabe wird bei einem variablen Frequenzteiler aus Schieberegistern erfindungsgemäß gelöst durch ein Rückkopplungs-Schieberegister mit einer Rückkopplungs-Tor schaltung des NOR- oder des ODER-Typs, ein Verzögerungs-Schieberegister zum Verzögern von Ausgangsdaten vom Rückkopplungs-Schieberegister um einen Takt, ein Steuer-Schieberegister mit einer Steuer-Torschaltung des UND- oder NAND-Typs, wobei das Steuer-Schieberegister Ausgangsdaten vom Verzögerungs-Schieberegister und ein Steuersignal abnimmt, einen Rückkopplungskreis zum Rückkoppeln der Ausgangsdaten vom Verzögerungs-Schieberegister und vom Steuer-Schieberegister zur Rückkopplungs-Torschal tung und einen Dynamikdehner (Expander), welcher als einen Frequenzteilungseingang die Ausgangsdaten vom Rückkopplungs-Schieberegister abnimmt und das Steuersignal nach Maßgabe des Frequenzteilungsein-
gangs und eines Frequenzteilungsverhältnis-Befehlssignals er2eugt.
Bei diesem variablen Frequenzteiler ist die maximale Betriebsgeschwindigkeit praktisch nur durch die Laufverzögerungszeit der Schieberegister mit Torschaltungen begrenzt. Bei Verwendung von Hochgeschwindigkeits-Schieberegistern (z.B. ECL-Schieberegistern) kann ein variabler Frequenzteiler mit einer maximalen Betriebsgeschwindigkeit (oder -frequenz) von bis zu etwa 1 GHz' realisiert werden. Zudem können dabei die ausschließlich für die Torschaltungen vorgesehene Stromquellen entfallen, so daß ein niedriger Strom-
1^ verbrauch erreicht wird.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand
der Zeichnung näher erläutert. Es zeigen: 20
Fig. 1 ein Schaltbild eines bisherigen variablen Frequenzteilers,
Fig. 2 ein Schaltbild eines variablen Frequenz-2^ teilers gemäß einer Ausführungsform der
Erfindung,
Fig. 3 ein detailliertes Schaltbild von beim
Frequenzteiler nach Fig. 2 verwendeten Schieberegisters des Master-Slave-Typs
(D-Flipflops),
Fig. 4 ein detailliertes Schaltbild eines beim
Frequenzteiler nach Fig. 2 verwendeten Schieberegisters mit einem NOR-Glied in
seinem Eingangskreis,
Fig. 5 ein Zeitsteuerdiagramm zur Darstellung der Takte (timings) der Signale in der 1/9-Frequenzteilungsbetriebsart des Frequenzteilers gemäß Fig. 2,
Fig. 6 ein Schaltbild einer Abwandlung des Schieberegisters gemäß Fig. 4,
Fig. 7 ein Schaltbild einer teilweisen Abwandlung
der Anordnung nach Fig. 2,
Fig. 8 den Aufbau einer anderen Ausführungsform
eines erfindungsgemäßen variablen Frequenz-1^ teilers, der sich für eine integrierte
GaAs-Schaltkreisanordnung (GaAs IC device) eignet, und
Fig. 9 ein detailliertes Schaltbild eines Sourcegekoppelten GaAs-FET-Logik-Schieberegisters
mit im Eingangskreis vorgesehenem NOR-Glied zur Verwendung beim Frequenzteiler gemäß Fig. 8.
Fig. 1 ist eingangs bereits erläutert worden.
Die Anordnung gemäß Fig. 2 enthält Hochgeschwindigkeits-ECL-Schieberegister (D-Flipflops) 21 - 23 mit Taktelementen CK zur Abnahme eines Takteingangs(signals) IN. Von diesen Schieberegistern 21 - 23 dient das Schieberegister 21 als Rückkopplungs-Schieberegister, das an der Dateneingangsklemme Dl ein Zweieingang-NOR-Glied aufweist. Das Schieberegister 22 dient als Verzögerungs-Schieberegister, das an der Dateneingangsklemme D2 Daten D21 von der Datenausgangsklemme Ql des Schieberegisters 21 abnimmt und die Eingangsdaten um einen Takt des Takteingangs IN verzögert. Das Schieberegister 23 weist
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an der Dateneingangsklemme D3 ein Zweieingang-UND-Glied auf, dessen eine Eingangsklemme Daten D22 von der Datenausgangskleitune Q2 des Schieberegisters ° abnimmt, während seine andere Eingangsklemme ein Steuersignal E26 von einem noch zu beschreibenden Dynamikdehner (Expander) 24 abnimmt.
Das Schieberegister 23 dient als Steuer-Schieberegister, das nach Maßgabe des logischen Pegels des Steuersignals E26 bestimmt, ob die Daten D22 vom Schieberegister um einen Takt des Takteingangs IN verzögert werden sollen cder nicht. Ausgangsdaten D23, D22 von den Datenaupgangsklemmen Q3 bzw. Q2 der Schieberegister 23 bzw. 2 2 werden zum Rückkopplungs-NOR-Glied des Schieberegisters 21 rückgekoppelt. Der Dynamikdehner 24 kann durch ein Kipp- oder Toggle-Typ-Flipflop (T-Flipflop) 25 und ein Zweieingang-NOR-Glied 26 gebildet sein. Das T-Flipflop 25 nimmt an der Toggle- oder Kippeingangsklemme T die Ausgangsdaten vom Schieberegister 21 als Frequenzteilungseingang ab. Ein variabel frequenzgeteiltes Ausgangssignal (1/8- oder 1/9-frequenzgeteilt) wird von der Datenausgangsklemme Q4 des T-Flipflops 25 geliefert. Ein frequenzgeteiltes Ausgangssignal OUT und ein Frequenzteilungsverhältnis-Befehlssignal PE werden dem NOR-Glied 26 zugeführt. Ein Ausgangssignal des NOR-Glieds 26 wird als Steuersignal E26 zum UND-Glied des Schieberegisters 23 geliefert.
Die Schieberegister 21 - 23 sind vom Master-Slave-Typ. Der Schaltungsaufbau des Schieberegisters 22 ist in Fig. 3 dargestellt. Die Anordnung nach Fig. 3 umfaßt eine Hochpotential-Stromquelle VCC, eine Niederpotential-Stromquelle VEE, ein Master- oder Hauptseiten-Flipflop 31, ein Slave- oder Nebenseiten-Flipflop 32, Widerstände R, NPN-Transistoren Q und eine Konstantstromquelle I zur Lieferung eines
Stroms IE. Das Schieberegister 21 besitzt den in Fig. 4 gezeigten Aufbau. Die restlichen Teile können, mit Ausnahme der im folgenden angegebenen Unterschiede, im wesentlichen die Anordnung nach Fig. besitzen. Gemäß Fig. 4 ist ein NOR-Glied NORl mit NPN-Transistoren Q an den Dateneingangsklemmen des Hauptseiten-Flipflops 41 vorgesehen. Die Takteingangsklemme CK gemäß Fig. 2 entspricht den Klemmen
CL und CL gemäß Fig. 4.
Das Schieberegister 23 kann denselben Aufbau besitzen wie das Schieberegister 21, jedoch mit zweckmäßigen Abwandlungen der Eingangsverdrahtung und der
Ausgangsphasensteuerung (output phasing) der Eingangstorschaltung (AND). Die Einzelheiten des Schieberegisters 23 sind daher nicht näher veranschaulicht.
Wenn beim variablen Frequenzteiler gemäß Fig. 2 das
——
Befehlssignal PE einen hohen Pegel erhält, erhält das Steuersignal E26 vom NOR-Glied 26 einen niedrigen Pegel, so daß das UND-Glied geschlossen wird bzw. sperrt. Durch die Schieberegister 21 und 22 wird eine 1/4-Frequenzteilung durchgeführt. Der Dynamikdehner 24 liefert ein 1/8-frequenzgeteiltes Ausgangssignal OUT. Wenn andererseits das Befehlssignal PE auf den niedrigen Pegel übergeht, wird das Schieberegister 23 mit dem UND-Glied aktiviert. Sodann beginnen die Schieberegister 21 und 22 Impulse in einer
um 1 größeren Zahl als die im oben angegebenen Fall gezählten Impulse zu zählen. Der Dynamikdehner liefert in diesem Fall ein 1/9-frequenzgeteiltes Ausgangssignal OUT. Fig. 5 veranschaulicht die Zeitsteuerung bzw. den Takt (timing) der an der vorstehend beschriebenen Frequenzteilungsoperation beteiligten Signale.
Der variable Frequenzteiler arbeitet in einer Normalbetriebsart, wenn
TD + Tg < tCL
gilt, mit:tCL = Periode des Takteingangs IN und <£b und fG = Laufverzögerungszeiten in den Verschiebungs- bzw. Torsteueroperationen. Andererseits arbeitet der variable Frequenzteiler nicht in der Normalbetriebsart, und es wird eine größere Zahl von Taktimpulsen als in der Normalbetriebsart gezählt, wenn gilt:
TD + TG > tCL
Da jedoch im Fall eines ECL-Typ-Schieberegisters die Laufverzögerungszeit derjenigen der Torsteueroperation (gate operation) entspricht, kann vorausgesetzt werden, daß TO = TG gilt. Wenn die erfindungsgemäßen Schieberegister 21 - 23 z.B. ECL-Typ-Schieberegister mit entsprechenden Eingangstorschaltungen sind, kann angenommen werden, daß Td = 0 und
Ti) + Tg = T-D gilt.
25
Mit dem erfindungsgemäßen variablen Frequenzteiler kann ein Betrieb in der Normalbetriebsart für Tb < tCL durchgeführt werden, und die maximale Betriebsfrequenz kann bis auf das Doppelte derjenigen bei der bisherigen Anordnung verbessert werden, ohne die Charakteristika der Anordnung besonders zu verbessern. Außerdem sind die den Eingangs-NOR- und -UND-Gliedern speziell zugeordneten Stromquellen nicht erforderlich, so daß der GesamtStromverbrauch herabgesetzt werden kann.
Wenn für die ECL-Schieberegister 21 - 23 Mehrkollektor-Transistoren verwendet werden, wird die parasitäre Kollektorkapazität vermindert/ so daß ein Betrieb ° mit noch höherer Geschwindigkeit möglich ist.
Fig. 6 zeigt ein Beispiel eines Schieberegisters mit NOR-Glied unter Verwendung von Mehrkollektor-Transistoren. Das Schieberegister gemäß Fig. 6 entspricht
1^ dem Schieberegister nach Fig. 4. Die Anordnung nach Fig. 6 umfaßt NPN-Mehrkollektor-Transistoren Ql und Q2, einen NPN-Mehremitter-Transistor Q3, eine einen Strom 2IE liefernde Konstantstromquelle I', Lastwiderstände RL und Emitterwiderstände RE. Die rest-
1^ liehen Teile der Schaltung nach Fig. 6 entsprechen den betreffenden Teilen gemäß Fig. 4.
Die beschriebene Ausführungsform ist vorstehend unter Bezugnahme auf einen 1/8- oder 1/9-Frequenzteilungs-Doppelmodul-Vorteiler beschrieben.
Bei zweckmäßiger Abwandlung des Dynamikdehners 24 kann jedoch auch ein Umschalten zwischen Modulen (moduli) 1/2(n+1) und l/^2(n+l)+l} (mit: η = eine
natürliche Zahl von 1, 2, 3 usw.) erfolgen. 25
Fig. 7 zeigt einen Dynamikdehner zum Umschalten zwischen den Modulen 1/64 und 1/65 (n = 31). Die Anordnung nach Fig. 7 umfaßt T-Typ-Flipflops 71 - 74,
ein ODER-Glied 75 und ein NOR-Glied 76. 30
Beim variablen Frequenzteiler gemäß der Erfindung wird ein NOR-Glied als Eingangstorschaltung des Schieberegisters 21 verwendet. Es kann jedoch auch ein ODER-Glied als Eingangstorschaltung des Schieberegisters 21 verwendet werden. In diesem Fall wird das Schieberegister 23 mit UND-Glied durch ein Schieberegister mit NAND-Glied ersetzt.
Fig. 8 veranschaulicht den Aufbau einer anderen Ausführungsform des erfindungsgemäßen variablen Frequenzteilers, der an eine integrierte GaAs-Schaltkreis- ° anordnung anpaßbar ist. Die Anordnung nach Fig. 8 enthält einen 1/4- oder 1/5-Frequenzteiler aus einem NOR-Eingangs-D-Flipflop, einem D-Flipflop und einem, UND-Eingangs-D-Flipflop. Befehlseingänge Ml und M2
entsprechen dem Eingang(ssignal) PE gemäß Fig. 2. 10
Fig. 9 veranschaulicht die Einzelheiten eines Sourcegekoppelten GaAs-FET-Logik-Schieberegisters mit einem NOR-Glied im Eingangskreis, das beim Frequenzteiler nach Fig. 8 verwendet werden kann. Das Schiebere-
!5 gister gemäß Fig. 9 ist ein Master- oder Haupt-Flipflop in einem Master-Slave-D-Flipflop. Anreicherungstyp-FETs sind als Differential-Transistoren, Verarmungstyp-FETs für Sourcefolge-Transistoren vorgesehen. Der Grund für die Verwendung von FETs der an- gegebenen Typen besteht darin, daß der Stromverbrauch von Anreicherungstyp-FETs sehr klein ist, während die Ansteuerbarkeit von Verarmungstyp-FETs für andere Schaltungen besser ist als bei Anreicherungstyp-FETs. Die "stacked gate"- oder Stapel-Gatekonfiguration liefert komplementäre NOR-Glied-Eingänge A und A sowie B und B. Die gesamte Differentialoperation gewährleistet einen guten Rauschabstand (noise margins). Demzufolge gewährleistet die Anordnung nach Fig. 9 eine sichere Gate- oder Tor-Steuerfunktion. Bei einem Austausch von A für A bzw. B für B arbeitet die Schaltung als UND-Gliedeingangs-Master-Flipflop für das Master-Slave-D-Flipflop.
in Zusammenfassung läßt sich somit sagen, daß beim erfindungsgemäßen variablen Frequenzteiler die maximale Betriebsgeschwindigkeit nahezu auf diejenige
(derzeit bis zu etwa 1 GHz für ECL-Anordnung) des verwendeten Schieberegisters erhöht werden kann. Daneben läßt sich der Stromverbrauch oder -bedarf verringern. Das Merkmal des erfindungsgemäß ermöglichten Hochgeschwindigkeitsbetriebs verbessert die Ansprechcharakteristik (Frequenzgang) bei der Feinabstimmung eines Normalfrequenzgenerator- oder Synthesizer-Abstimmgeräts, diejenige einer phasenstarren Regelschleife (PLL) einer bei einem mit hoher Geschwindigkeit arbeitenden Gerät verwendeten Schaltung usw., wodurch der Anwendungsbereich des erfindungsgemäßen variablen Frequenzteilers entsprechend erweitert wird.

Claims (3)

  1. Patentansprüche
    Variabler Frequenzteiler aus Schieberegistern, gekennzeichnet durch
    ein Rückkopplungs-Schieberegister (21) mit einer Rückkopplungs-Torschaltung (NORl) des NOR- oder des
    ODER-Typs,
    ein Verzögerungs-Schieberegister (22) zum Verzögern von Ausgangsdaten (D21) vom Rückkopplungs-Schieberegister (21) um einen Takt,
    ein Steuer-Schieberegister (23) mit einer Steuer-Torschaltung (AND) des UND- oder NAND-Typs, wobei das Steuer-Schieberegister Ausgangsdaten (D22) vom Verzögerungs-Schieberegister (22) und ein Steuersignal (E26) abnimmt,
    einen Rückkopplungskreis (FC) zum Rückkoppeln der Ausgangsdaten (D22, D23) vom Verzögerungs-Schieberegister (22) und vom Steuer-Schieberegister (23) zur Rückkopplungs-Torschaltung (NORl) und einen Dynamikdehner (Expander) (24), welcher als einen Frequenzteilungseingang die Ausgangsdaten (D21) vom Rückkopplungs-Schieberegister (21) abnimmt und das Steuersignal (E26) nach Maßgabe des Frequenzteilungseingangs und eines Frequenzteilungsverhältnis-Befehlssignals (PE) erzeugt.
  2. 2. Frequenzteiler nach Anspruch 1, dadurch gekennzeichnet, daß die Schieberegister aus Emitter-gekoppelten Logik-Schieberegistern des Master-Slave-Typs gebildet sind.
  3. 3. Frequenzteiler nach Anspruch 2, dadurch gekennzeichnet, daß die Schieberegister-Mehrkollektor-Transistoren aufweisen.
    Frequenzteiler nach Anspruch 1; dadurch gekennzeichnet, daß die Schieberegister aus ECL-Bipolartransistorkreisen gebildet sind.
    Frequenzteiler nach Anspruch 1, dadurch gekennzeichnet, daß die Schieberegister aus Source-gekoppelten GaAs-FET-Logikkreisen gebildet sind.
DE3411871A 1983-03-31 1984-03-30 Variabler Frequenzteiler Expired DE3411871C2 (de)

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DE2629750A1 (de) * 1976-07-02 1978-01-05 Deutsche Bundespost Impulsuntersetzer

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