CN1423279A - 根据存取时的存储单元通过电流来读出数据的半导体存储器 - Google Patents

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Abstract

数据读出电路根据分别流过第1和第2节点的电流之差,生成读出数据。在数据读出工作时,利用电流传递电路和基准电流发生电路,分别在第1和第2节点中流过与选择存储单元的通过电流对应的存取电流和规定的基准电流。在测试模式中,电流切换电路在第1和第2节点中流过同一测试电流,来代替存取电流和基准电流。由此,可评价数据读出电路中的电流读出放大器的偏移。

Description

根据存取时的存储单元 通过电流来读出数据的半导体存储器
(一)技术领域
本发明涉及半导体存储器，更具体地说，涉及具有存取时的通过电流随存储数据而变化的存储单元的半导体存储器。
(二)背景技术
在进行数据存储用的半导体存储器中，存储单元中的数据存储形式可采取各种形态。例如，提供了被构成为存取时的各存储单元的通过电流随存储数据而变化的半导体存储器。在这样的半导体存储器中，在存取时根据作为存取对象的选择存储单元的通过电流与预先设定的基准电流的比较，读出选择存储单元的存储数据。作为具有这样的存储单元的半导体存储器之一，能以低功耗进行非易失性的数据存储的MRAM(磁随机存取存储器)器件越来越引人注目。
特别是，已发表了近年来通过将利用了磁隧道结(MTJ)的薄膜磁性体用作存储单元、MRAM器件的性能得到了飞跃的进步的情况。关于具备有磁隧道结的存储单元的MRAM器件，在“A 10ns Read and WriteNon-Volatile Memory Array Using a Magnetic Tunnel Junction andFET Switch in each Cell(在每个单元中使用磁隧道结和FET开关的10ns读写非易失性存储器阵列)”，ISSCC Digest of TechnicalPapers，TA7.2，Feb.2000.和“Nonvolatile RAM based on MagneticTunnel Junction Element(基于磁隧道结元件的非易失性RAM)”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.等的技术文献中已公开了。
图16是示出具有隧道结部的存储单元(以下，也单单称为『MTJ存储单元』)的结构的概略图。
参照图16，MTJ存储单元包含其电阻值根据以磁的方式写入的存储数据的数据电平而变化的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR在写位线WBL与读位线RBL之间与隧道磁阻元件TMR串联地连接。有代表性的情况是，作为存取晶体管ATR，可应用在半导体衬底上形成的场效应型晶体管。
对于MTJ存储单元来说，设置了在数据写入时分别流过不同的方向的数据写入电流用的写位线WBL和写数字线WDL、指示数据读出用的字线WL以及接受数据读出电流的供给的读位线RBL。在数据读出时，响应于存取晶体管ATR的接通，隧道磁阻元件TMR导电性地连接在被设定为接地电压GND的写位线WBL与读位线RBL之间。
图17是说明对于MTJ存储单元的数据写入工作的概念图。
参照图17，隧道磁阻元件TMR具有有被固定的恒定的磁化方向的强磁性体层(以下，也单单称为『固定磁化层』)FL和在与来自外部的施加磁场对应的方向上被磁化的磁性体层(以下，也单单称为『自由磁化层』)VL。在固定磁化层FL与自由磁化层VL之间设置用绝缘体膜形成的隧道势垒(隧道膜)TB。在自由磁化层VL中，根据被写入的存储数据的电平，在与固定磁化层FL为同一的方向或与固定磁化层FL相反的方向上被磁化。利用该固定磁化层FL、隧道势垒TB和自由磁化层VL形成磁隧道结。
隧道磁阻元件TMR的电阻值根据固定磁化层FL与自由磁化层VL的各自的磁化方向的相对关系而变化。具体地说，在固定磁化层FL的磁化方向与自由磁化层VL中的磁化方向平行的情况下，隧道磁阻元件TMR的电阻值为最小值Rmin，在两者的磁化方向相反(反平行)的情况下，隧道磁阻元件TMR的电阻值为最大值Rmax。
在数据写入时，字线WL被非激活，存取晶体管ATR被关断。在该状态下，在位线BL和写数字线WDL的每一条中在与写入数据的电平对应的方向上流过磁化自由磁化层VL用的数据写入电流。
图18是说明数据写入时的数据写入电流的方向与隧道磁阻元件的磁化方向的关系的概念图。
参照图18，横轴表示在隧道磁阻元件TMR内的自由磁化层VL中在易磁化轴(EA)方向上施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中在难磁化轴(HA)方向上作用的磁场。磁场H(EA)和磁场H(HA)分别与由分别流过位线BL和写数字线WDL的电流产生的2个磁场的各一方相对应。
在MTJ存储单元中，固定磁化层FL的被固定的磁化方向沿自由磁化层VL的易磁化轴，自由磁化层VL根据存储数据的电平(“1”和“0”)，沿易磁化轴方向，在与固定磁化层FL平行或反平行(相反)的方向上被磁化。MTJ存储单元与自由磁化层VL的2种磁化方向相对应，可存储1位的数据(“1”和“ 0”)。
只在所施加的磁场H(EA)和H(HA)之和到达图中示出的星形特性线的外侧的区域的情况下，才能重新改写自由磁化层VL的磁化方向。即，在所施加的数据写入磁场为与星形特性线的内侧的区域相当的强度的情况下，自由磁化层VL的磁化方向不变化。
如星形特性线中所示，通过对自由磁化层VL施加难磁化轴方向的磁场，可降低在使沿易磁化轴的磁化方向变化方面所必要的磁化阈值。
在如图18示出的例子那样设计了数据写入时的工作点的情况下，在作为数据写入对象的MTJ存储单元中，将易磁化轴方向的数据写入磁场设计成其强度为HWR。即，将流过位线BL或写数字线WDL的数据写入电流的值设计成能得到该数据写入磁场HWR。一般来说，数据写入磁场HWR用在磁化方向的切换方面所必要的开关磁场HSR和裕量部分ΔH之和来表示。即，用HWR＝HSW+ΔH来表示。
为了改写MTJ存储单元的存储数据，即隧道磁阻元件TMR的磁化方向，必须在写数字线WDL和位线BL这两者中流过规定电平以上的数据写入电流。由此，隧道磁阻元件TMR中的自由磁化层VL根据沿易磁化轴(EA)的数据写入磁场的方向，在与固定磁化层FL平行或相反(反平行)的方向上被磁化。即，在隧道磁阻元件TMR中一度写入的磁场方向，即MTJ存储单元的存储数据，在进行新的数据写入之前的期间内，以非易失性的方式被保持。
图19是说明来自MTJ存储单元的数据读出的概念图。
参照图19，在数据读出时，存取晶体管ATR响应于字线WL的激活而被接通。写位线WBL被设定为接地电压GND。由此，隧道磁阻元件TMR在被下拉到接地电压GND的状态下与读位线RBL导电性地连接。
在该状态下，如果将读位线RBL上拉到规定的电压，则与隧道磁阻元件TMR的电阻对应的，即与MTJ存储单元的存储数据的电平对应的存储单元电流Icell通过包含读位线RBL和隧道磁阻元件TMR的电流路径。例如，通过将该存储单元电流Icell与规定的基准电流比较，可从MTJ存储单元读出存储数据。
这样，由于隧道磁阻元件TMR的电阻根据由所施加的数据写入磁场可改写的磁化方向而变化，故通过使隧道磁阻元件TMR的电阻值Rmax和Rmin分别与存储数据的电平(“1”和“0”)相对应，可进行非易失性的数据存储。
这样，在MRAM器件中，利用隧道磁阻元件TMR中的与存储数据电平的差异对应的结电阻之差ΔR＝(Rmax-Rmin)进行数据存储。但是，在一般的MTJ存储单元中，该电阻差ΔR不怎么大。有代表性的情况是，电阻Rmin为Rmax的约几十％。因此，与存储数据电平对应的存储单元电流Icell的变化也不怎么大，只是微安(μA：10-6A)的数量级。
因而，要求对选择存储单元的通过电流进行高精度的电流比较。在这样的电流比较工作中，若只使用一般的结构的电流镜像读出放大器，就存在不能以充分的精度检测电流差从而引起误工作的可能性。
(三)发明内容
本发明的目的在于提供根据高精度的电流比较或电压比较来进行数据读出的半导体存储器。
本发明的半导体存储器具备：多个存储单元、存取电流传递电路、基准电流生成电路和电流比较电路。多个存储单元的存取时的通过电流随存储数据而变化。存取电流传递电路用来在第1节点中流过与多个存储单元中的已被选择为存取对象的选择存储单元的通过电流对应的存取电流。基准电流生成电路用来在数据读出时在第2节点中流过基准电流。电流比较电路用来生成与分别流过上述第1和第2节点的电流之差对应的读出电压。测试电流供给电路用来在测试模式中对第1和第2节点的至少一方供给来自外部的测试电流。
由于这样的半导体存储器包含根据来自外部的测试电流对抽出选择存储单元的通过电流与基准电流的电流差用的电流比较电路评价偏移(offset)的测试模式，故可精密地调整电流比较电路的偏移。其结果是，可检测微小的电流差、进行准确的数据读出。
本发明的另一结构的半导体存储器具备：多个存储单元、第1节点、第2节点、数据读出电路和第1偏移调整电路。多个存储单元分别保持存储数据。第1节点在数据读出工作时与多个存储单元中的已被选择为存取对象的选择存储单元导电性地连接。第2节点用来在数据读出工作时传递由第1节点传递的电信号和成为比较用的基准的电信号。数据读出电路用来在数据读出工作时根据第1和第2节点的电信号之差，生成读出电压。第1偏移调整电路用来在数据读出工作的非激活时，根据由读出电压的反馈得到的第1和第2控制电压，调整第1和第2节点的输入阻抗，以使读出电压处于规定的范围内。
这样的半导体存储器可在数据读出工作的非激活时自动地进行数据读出电路的偏移调整。因而，由于可在进行了偏移调整的状态下进行数据读出工作，故可进行高速且高精度的数据读出工作。
本发明的又一结构的半导体存储器具备：多个存储单元、存取电流传递电路、基准电流生成电路、电流比较电路和基准电流调整电路。多个存储单元的存取时的通过电流随存储数据而变化。存取电流传递电路与多个存储单元中的已被选择为存取对象的选择存储单元连接，用来根据通过电流流过的内部节点的电压和基准电压的比较，在第1节点中流过与通过电流对应的存取电流。基准电流生成电路用来在数据读出时在第2节点中流过基准电流。电流比较电路用来生成与分别流过第1和第2节点的电流之差对应的读出电压。基准电流调整电路用来根据各存储单元的制造实际情况，调整基准电压的电平。
这样的半导体存储器可根据存储单元的制造实际情况，调整电流传递电路中使用的基准电压的电平。因而，可跟随存储单元的制造离散性，在将电流传递电路的特性保持为恒定的基础上，检测与选择存储单元的通过电流对应的存取电流。
本发明的又一结构的半导体存储器包含：多个存储单元、存取电流传递电路、基准电流生成电路和电流比较电路。多个存储单元在存取时的通过电流随存储数据而变化。存取电流传递电路用来在第1节点中流过与多个存储单元中的已被选择为存取对象的选择存储单元的通过电流对应的存取电流。基准电流生成电路用来在数据读出时在第2节点中流过基准电流。基准电流生成电路包含：多个虚设存储单元，在半导体存储器上被制造，各自具有与各存储单元同样的结构；以及电流生成电路，根据多个虚设存储单元的通过电流，生成基准电流。多个虚设存储单元中至少逐个地分别存储各存储单元中的存储数据的2种电平。电流比较电路用来生成与分别流过第1和第2节点的电流之差对应的读出电压。
这样的半导体存储器可根据存储单元的实际的电阻，调整电流传递电路中使用的基准电压的电平。因而，可跟随存储单元的制造离散性，将电流传递电路的特性保持为恒定。
(四)附图说明
图1是示出本发明的实施例的MRAM器件的整体结构的概略框图。
图2是示出在选择列的位线中流过数据写入电流用的写驱动器的结构的电路图。
图3是示出实施例1的数据读出电路系统的结构的电路图。
图4是说明由图3中示出的数据读出电路进行的数据读出工作的工作波形图。
图5是说明实施例1的测试模式的第1测试状态中的数据读出电路系统的工作的电路图。
图6是说明实施例1的测试模式的第2测试状态中的数据读出电路系统的工作的电路图。
图7是示出图3中示出的电压比较器的结构和调整电流读出放大器的偏移用的结构的电路图。
图8是示出实施例2的测试模式的第1测试状态的电路图。
图9A和9B是说明实施例2的测试模式中的调整方式的第1和第2概念图。
图10是示出实施例2的测试模式的第2测试状态的电路图。
图11是示出电压比较器62及调整其内部阻抗用的结构的电路图。
图12是示出实施例3的数据读出电路系统的结构的电路图。
图13是示出实施例3的数据读出电路系统的数据读出工作非激活时的状态的电路图。
图14是示出实施例3的数据读出工作的工作波形图。
图15是示出实施例4的基准电压发生电路的结构的电路图。
图16是示出MTJ存储单元的结构的概略图。
图17是说明对于MTJ存储单元的数据写入工作的概念图。
图18是说明数据写入时的数据写入电流与隧道磁阻元件的磁化方向的关系的概念图。
图19是说明来自MTJ存储单元的数据读出的概念图。
具体实施方式
以下，参照附图，详细地说明本发明的实施例。
实施例1
参照图1，本发明的实施例的MRAM器件1响应于来自外部的控制信号CMD和地址信号ADD进行随机存取，进行写入数据DIN的输入和读出数据DAT的输出。
MRAM器件1具备响应于控制信号CMD来控制MRAM器件1的整体工作的控制电路5和具有被配置成行列状的MTJ存储单元的存储器阵列10。
在存储器阵列10中，分别与MTJ存储单元的行对应地配置字线WL和写数字线WDL，分别与MTJ存储单元的列对应地配置位线BL和源线SL。在图1中，示出代表性地示出的1个MTJ存储单元MC、与之对应的字线WL、写数字线WDL、位线BL和源线SL的配置。
MRAM器件1还具备对由地址信号示出的行地址RA进行译码以进行存储器阵列10中的行选择用的行译码器20、对由地址信号ADD示出的列地址CA进行译码以进行存储器阵列10中的列选择用的列译码器25和读出/写入控制电路30、35。
读出/写入控制电路30、35是在数据写入时在位线BL中流过数据写入电流用的电路、在数据读出时在位线BL中流过数据读出电流用的电路和在数据读出时生成读出数据DAT用的电路等的总称。
写数字线WDL在夹住存储器阵列10与行译码器20相反一侧的区域中与接地电压GND结合。行译码器20在数据写入时为了激活根据行选择结果而选择的写数字线WDL而与电源电压Vcc结合。由此，已被激活的写数字线WDL将其两端分别与电源电压Vcc和接地电压GND连接。因而，对于已被激活的写数字线WDL，可流过行方向的数据写入电流Ip。行方向的数据写入电流Ip与写入数据的电平无关，是恒定的。
另一方面，对于非选择的写数字线WDL，行译码器20固定于接地电压GND。由此，在非选择的写数字线WDL中不流过行方向的数据写入电流Ip。
参照图2，读出/写入控制电路30具有与位线BL的一端对应地设置的写驱动器31a。读出/写入控制电路35具有与位线BL的另一端对应地设置的写驱动器31b。再有，在图2中，示出了与代表性地示出的1条位线BL对应的写驱动器31a和31b的配置，但与各存储单元列的位线对应地设置了同样的写驱动器。
写驱动器31a具有：NAND门32，将表示对应的存储单元列中的列选择结果的列选择信号CSL和写入数据DIN作为2个输入；P沟道MOS晶体管33，结合在对应的位线BL的一端与电源电压Vcc之间；以及N沟道MOS晶体管34，导电性地结合在对应的位线BL的一端与接地电压GND之间。
对晶体管33和34的各自的栅输入NAND门32的输出。即，晶体管33和34在选择列中根据写入数据DIN的电平作为驱动位线BL的一端的倒相器来工作。
写驱动器31b具有：NAND门37，将表示对应的存储单元列中的列选择结果的列选择信号CSL和写入数据的反转信号/DIN作为2个输入；P沟道MOS晶体管38，结合在对应的位线BL的另一端与电源电压Vcc之间；以及N沟道MOS晶体管39，导电性地结合在对应的位线BL的另一端与接地电压GND之间。
对晶体管38和39的各自的栅输入NAND门37的输出。即，晶体管38和39在选择列中根据写入数据DIN的反转电平(/DIN)作为驱动位线BL的另一端的倒相器来工作。此外，也可将写驱动器31a和31b的驱动电压定为接地电压GND和电源电压Vcc以外的电压。再有，以下将信号、信号线和数据等的2值的高电压状态(例如，电源电压Vcc)和低电压状态(例如，接地电压GND)分别称为『高电平』和『低电平』。
在非选择列中，NAND门32和37的输出分别被设定为高电平。因而，非选择列的位线BL的两端与接地电压GND结合。与此不同，在选择列中，NAND门32和37的输出根据写入数据DIN的电平，分别被设定为高电平和低电平的各一方。因而，选择列的位线BL的两端根据写入数据DIN的电平，分别与电源电压Vcc和接地电压GND的各一方连接。
其结果是，在选择列的位线BL中，根据写入数据DIN的电平，流过从写驱动器31a朝向31b的方向的数据写入电流+Iw和从写驱动器31b朝向31a的方向的数据写入电流-Iw中的某一方。即，根据写入数据DIN的电平来设定流过选择列的位线BL的数据写入电流±Iw。
在对应的写数字线WDL和位线BL的两者中流过数据写入电流的隧道磁阻元件TMR中，以磁的方式写入与数据写入电流±Iw的方向对应的写入数据。
其次，说明来自存储器阵列10的数据读出工作。
参照图3，在存储器阵列10中将MTJ存储单元MC配置成行列状。在图3中，代表性地示出一部分MTJ存储单元和与之对应的字线WL1、WL2、写数字线WDL1、WDL2、位线BL1～BL3以及源线SL1～SL3。
MTJ存储单元MC具有与图16中已说明的结构同样的结构，包含串联地连接在对应的位线BL与源线SL之间的隧道磁阻元件TMR和存取晶体管ATR。隧道磁阻元件TMR在与存储数据对应的方向上被磁化，存储高电平(“1”)和低电平(“0”)的某一数据。隧道磁阻元件TMR的电阻根据其存储数据被设定为Rmax和Rmin的某一个。
各源线SL与接地电压GND结合。再者，邻接的源线相互间经电阻分量导电性地结合。通过作成这样的结构，可抑制各源线SL的电压的浮起，能可靠地使存取晶体管ATR的源电压为接地电压GND。
再者，与各存储单元列对应地配置列选择门CSG和列选择线CSL。在图3中，代表性地设置了分别与位线BL1～BL3对应的列选择线CSL1～CSL3和列选择门CSG1～CSG3。在根据列地址CA选择了对应的存储单元列的情况下，各列选择线CSL被激活为高电平。在对应的列选择线被激活为高电平的情况下，各列选择门CSG导通，导电性地将对应的位线BL与节点Na结合起来。
例如，在属于图3中用斜线示出的第2行、第2列的MTJ存储单元被选择为存取对象(以下，也将被选择为存取对象的MTJ存储单元单单称为『选择存储单元』)的情况下，对应的字线WL2和列选择线CSL2被激活为高电平。据此，列选择门CSG2和选择存储单元的存取晶体管ATR被接通，存储单元电流Icell通过节点Na～列选择门CSG2～位线BL2～隧道磁阻元件TMR～存取晶体管ATR～源线SL2(接地电压GND)的路径。存储单元电流Icell、即在选择存储单元的存取时通过电流根据对应的隧道磁阻元件TMR的电阻(Rmax或Rmin)、即选择存储单元的存储数据而变化(I1或I0)。
再者，作为如图1所示的读出/写入控制电路30的一部分，设置数据读出电路50和基准电流发生电路60。
数据读出电路50具有：电流传递电路50a，用来将通过选择存储单元的存储单元电流Icell传递给节点Nc；电流读出放大器50b，用来放大分别流过节点Nc和Nd的电流之差；以及读出数据生成电路50c，根据电流读出放大器50b的输出，生成读出数据DAT。基准电流发生电路60使节点Nd发生基准电流Ir。
电流传递电路50a具有：电压比较器51，比较与选择存储单元连接的节点Na的电压与基准电压Vref；以及传递晶体管52，导电性地结合在节点Na与Nc之间。传递晶体管52由N沟道MOS晶体管构成，在其栅上接受电压比较器51的输出。
电流读出放大器50b具有：P沟道MOS晶体管53和54，分别结合在节点Nc和Nd与电源电压Vcc之间；以及主电压比较器70，放大节点Nc与Nd的电压差，生成读出电压VR。P沟道MOS晶体管53和54D的各自的栅与节点Nd连接，两者构成电流镜像。
读出数据生成电路50c具有：电压比较器80，用来比较主电压比较器70输出的读出电压VR与基准电压VrefA；连接开关85，用来控制电压比较器80的输出节点与节点Nf之间的连接；电压比较器90，用来比较读出电压VR与基准电压VrefB；连接开关95，用来控制电压比较器90的输出节点与节点Nf之间的连接；以及电压比较器98，根据节点Nf与Ng的电压差，在节点Nh上生成读出数据DAT。
电流传递电路50a将与选择存储单元导电性地结合的节点Na的电压维持在基准电压Vref的附近，同时使节点Nc上产生反映了存储单元电流Icell的存取电流Iac。因而，存取电流Iac根据选择存储单元的存储数据电平，具有2种电平(I0、I1)。
将利用基准电流发生电路60流过节点Nd的基准电流Ir设定为这样的存取电流Iac的2种电平的中间值。因而，在节点Nc与Nd之间发生与存取电流Iac与基准电流Ir对应的电流差的电压差。主电压比较器70将放大节点Nc与Nd之间产生的电压差而得到的读出电压VR输出给节点Ne。
在数据读出时，连接开关85将电压比较器80的输出节点与节点Nf连接，连接开关95将电压比较器90的输出节点与节点Ng连接。其结果是，电压比较器98根据电压比较器80和90的各自的输出，在节点Nh上生成读出数据DAT。
其次，说明基准电流发生电路60的结构。
基准电流发生电路60具有：虚设存储单元61a和61b；构成电流传递电路60a的电压比较器62；以及传递晶体管63。
虚设存储单元61a和61b具有与MTJ存储单元MC同样的结构，并列地连接在节点Nb与接地电压GND之间。虚设存储单元61a具有串联地连接在节点Nb与接地电压GND之间的隧道磁阻元件TMRd0和存取晶体管ATRd0。同样，虚设存储单元61b具有串联地连接在节点Nb与接地电压GND之间的隧道磁阻元件TMRd1和存取晶体管ATRd1。
隧道磁阻元件TMRd0和TMRd1与MTJ存储单元MC中的隧道磁阻元件TMR同样地被设计和制作。同样，存取晶体管ATRd0和ATRd1的每一个与MTJ存储单元MC中的存取晶体管ATR同样地被设计和制作，各自的栅与虚设字线DRWL连接。即，虚设存储单元61a和61b的每一个具有与MTJ存储单元MC同样的结构。再者，配置对虚设存储单元61a和61b分别进行数据写入用的写数字线WDLd0和WDLd1。
对于虚设存储单元61a和61b预先进行了与通常的MTJ存储单元同样的数据写入，将隧道磁阻元件TMRd0和TMRd1的电阻分别设定为Rmin和Rmax。
电压比较器62将节点Nb的电压与基准电压Vref的比较结果输出给传递晶体管63的栅。传递晶体管63由导电性地结合在节点Nb与N1之间的N沟道MOS晶体管构成。
因而，响应于虚设字线DRWL的激活，在节点Nb中流过(I0+I1)，该(I0+I1)是流过虚设存储单元61a和61b的电流之和。再者，利用电流传递电路60a，将节点Nb的电压与选择存储单元结合的节点Na同样地维持在基准电压Vref的附近，同时将流过节点Nb的电流(I0+I1)传递给节点N1。
基准电流发生电路60还包含根据流过节点N1的电流来生成基准电流Ir用的电流生成电路60b。电流生成电路60b具有：P沟道MOS晶体管64和65，并列地连接在电源电压Vcc与节点N1之间；P沟道MOS晶体管66，导电性地结合在电源电压Vcc与节点N2之间；N沟道MOS晶体管67，导电性地结合在节点Nd与接地电压GND之间；以及N沟道MOS晶体管68，导电性地结合在节点N2与接地电压GND之间。
P沟道MOS晶体管64、65和66的各自的栅与节点N1连接，N沟道MOS晶体管67和68的各自的栅与节点N2结合。再者，将P沟道MOS晶体管64和65的电流驱动力之和设定为P沟道MOS晶体管66的电流驱动力的2倍。
具有这样的电流镜像结构的电流生成电路60b使节点Nd上产生传递给节点N1的电流(I0+I1)的一半的电流。即，将基准电流Ir设定为相当于存储单元电流Icell的2种电平的中间值的(I0+I1)/2。因而，数据读出电路50利用存取电流Iac与基准电流Ir的比较，可读出选择存储单元的存储数据。
基准电流发生电路60还包含导电性地结合在节点N2与接地电压GND之间的、在栅上接受启动信号/EN3的N沟道MOS晶体管69。启动信号/EN3在基准电流发生电路60的工作停止时被非激活为高电平。此时，根据晶体管69的导通，节点N2被设定为接地电压GND，由于晶体管67被强制性地关断，故停止基准电流Ir的供给。
另一方面，在启动信号/EN3被激活为低电平的期间中，基准电流发生电路60使节点Nd上发生上述那样的基准电流Ir。
参照图4，如果在时刻t0处数据读出工作被激活，则选择行的字线WL和虚设字线DRWL被激活为高电平。再者，虽然未图示，但选择列的列选择线CSL以同样的时序被激活为高电平。
据此，由于选择存储单元被导电性地结合在节点Na与接地电压GND之间，故与选择存储单元的存储数据对应的存储单元电流Icell通过节点Na。同样，由于虚设存储单元61a和61b被导电性地并列结合在节点Nb与接地电压GND之间，故在节点Nb中流过虚设存储单元61a和61b的各自的通过电流之和(I0+I1)。
但是，由于电流传递电路50a和60a的缘故，节点Na和Nb的电压几乎不变化，被维持于基准电压Vref附近。例如，在一般的MRAM器件中，考虑隧道磁阻元件TMR内的隧道膜的工作可靠性等，将基准电压Vref设定为约0.4V。这样，通过将节点Na和Nb的电压维持为恒定，可抑制隧道磁阻元件TMR的电阻的变动，可缩短其通过电流到达稳定的时间，可谋求数据读出的高速化。
利用电流传递电路50a在节点Nc中流过与选择存储单元的存储数据电平对应的存取电流Iac(I0，I1)。另一方面，利用电流传递电路60a在节点Nd中流过基准电流Ir(Ir＝(I0+I1)/2)。因而，在节点Nc与Nd之间产生与选择存储单元的存储数据电平对应的电压差。例如，在选择存储单元的存储数据为高电平(电阻Rmax)的情况下，节点Nc的电压比节点Nd的电压高。
主电压比较器70在节点Ne上生成放大了这样产生的节点Nc与Nd之间电压差的读出电压VR。利用电压比较器80和90将来自主电压比较器70的读出电压VR与基准电压VrefA和基准电压VrefB进行比较。
电压比较器98闩锁规定的时序的电压比较器80和90不完全的振幅的输出。再者，电压比较器98将已闩锁的这些输出放大到满振幅电平，将节点Nh的电压设定为电源电压Vcc和接地电压GND的某一电压、即将读出数据DAT设定为高电平和低电平的某一电平。这样，在时刻t0～t1间的数据读出工作中，根据选择存储单元的存储数据生成高电平的读出数据DAT。
另一方面，在时刻t2～t3间，示出选择存储单元的存储数据为低电平时的工作波形。此时，节点Na～Nh上分别产生的电压变化具有与时刻t0～t1间的数据读出工作相反的极性。而且，最终，在节点Nh上生成低电平(接地电压GND)的读出数据DAT。
其次，说明评价和调整电流读出放大器50b的偏移用的结构。
数据读出工作的非激活时的读出电压VR成为与电流读出放大器50b的偏移对应的电平。因而，也将数据读出工作的非激活时的读出电压VR的电平称为『偏移电压Vos』。
如已说明的那样，由于存取电流Iac(存储单元电流Icell)与基准电流Ir的电流差为微安(μA)的数量级，故为了确保数据读出精度，必须将电流读出放大器50b的偏移抑制在规定的电平以下。在理想的状态、即不存在偏移的情况下，偏移电压Vos为恒定的固定的中间电压。将电压比较器80和90中的基准电压VrefA和VrefB与偏移容许范围对应地分别设定为夹住并接近于该中间电压的电平。
以下，为了将这些基准电压VrefA、VrefB与电流传递电路50a、60a中的基准电压Vref区别开来，也称为偏移基准电压VrefA、VrefB。
换言之，在电流读出放大器50b的偏移在容许范围内的情况下，数据读出非激活时(字线WL非激活时)的偏移电压Vos位于偏移基准电压VrefA与VrefB之间。
再次参照图3，在实施例1的结构中，还配置偏移调整用的测试模式中使用的测试电流供给电路100、电流切换电路120和130。
测试电流供给电路100具有：从外部可导电性地接触的焊区102；恒定电流发生电路105，用来产生与焊区102的施加电压对应的恒定电流；以及N沟道MOS晶体管110，导电性地结合在恒定电流发生电路105与接地电压GND之间。
电流切换电路120具有串联地连接在节点Nc与接地电压GND之间的N沟道MOS晶体管122和125。电流切换电路130具有串联地连接在节点Nd与接地电压GND之间的N沟道MOS晶体管132和135。晶体管110、122和132的各栅与晶体管110与恒定电流发生电路105的连接节点连接。再者，对晶体管125和135的栅分别输入启动信号EN4和EN5。在数据读出工作时，由于启动信号EN4和EN5被非激活为低电平，故电流切换电路120和130将测试电流供给电路100与节点Nc和Nd之间断开。
参照图5，在实施例1的测试模式中，启动信号EN4和EN5被激活为高电平，晶体管125和135分别被接通。由此，利用电流切换电路120和130分别将与对焊区102的施加电压对应的测试电流It传递给节点Nc和Nd。
另一方面，启动信号EN1、EN2和/EN3分别被非激活。据此，电压比较器51和62的工作被停止，而且，由基准电流发生电路60进行的基准电流Ir的供给被停止。同样，也不进行由电流传递电路50a进行的对节点Nc的存取电流Iac的传递。因而，在测试模式中，对节点Nc和Nd分别只供给同一测试电流It。这样，在实施例1的测试模式中，在没有节点Nc与Nd的电流差的状态下，评价主电压比较器70的偏移。
如图5中所示，在实施例1的测试模式的第1测试状态中，将启动信号EN6和EN7设定为连接开关85连接电压比较器80的输出节点与节点Nf，而且连接开关95使电压比较器90的输出节点成为开放状态。由此，在图5中示出的第1测试状态中，利用从读出数据生成电路50c输出的读出数据DAT，可进行节点Ne的电压、即偏移电压Vos是否超过了偏移基准电压VrefA的判定。
将图6与图5比较，在实施例1的测试模式的第2测试状态时，变更启动信号EN6和EN7的设定，利用连接开关85使电压比较器80的输出节点成为开放状态，另一方面，利用连接开关95将电压比较器90的输出节点与节点Ng连接。关于数据读出电路的其它的部分，被设定为与图5同样的状态。
因而，在第2测试状态中，利用从读出数据生成电路50c输出的读出数据DAT来判定偏移电压Vos是否低于基准电压VrefB。
因而，通过重复进行图5中示出的第1测试状态和图6中示出的第2测试状态，可只抽出在节点Ne上生成的偏移电压Vos是否处于偏移基准电压VrefA与VrefB之间、即电流读出放大器50b单独的偏移是否处于规定的范围内这一点来进行评价。即，在实施例1的测试模式中，读出数据生成电路50c具有评价电流读出放大器50b单独的偏移的功能。
在设计阶段中，将电流读出放大器50b的偏移设定为进入规定的范围内，但受到MRAM器件的制造工艺中的离散性的影响，即使在节点Nc和Nd中流过同一电流的情况下，有时也产生偏移。在存在了这样的偏移的状态下，难以正确地放大节点Nc与Nd之间的微小的电流差，难以进行准确的数据读出工作。电流读出放大器50b的偏移可主要利用比较节点Nc与Nd的电压用的主电压比较器70的偏移来调整。
因而，以下说明调整主电压比较器70的偏移用的结构。
参照图7，主电压比较器70包含：P沟道MOS晶体管71，导电性地结合在电源电压Vcc与节点Ne之间；P沟道MOS晶体管72，导电性地结合在电源电压Vcc与节点N3之间；阻抗调整电路70a，用来调整节点Nd的输入阻抗；以及阻抗调整电路70b，用来调整节点Nc的输入阻抗。
阻抗调整电路70a具有：N沟道MOS晶体管73a、73b、73c、73d、75，具有与节点Nd连接的栅；以及N沟道MOS晶体管74a、74b、74c、74d，分别在栅上接受控制信号TS1a～TS1d。晶体管75导电性地结合在节点N3与接地电压GND之间。晶体管73a和74a串联地结合在节点N3与接地电压GND之间。同样，晶体管73b和74b串联地结合在节点N3与接地电压GND之间，晶体管73c和74c串联地结合在节点N3与接地电压GND之间，晶体管73d和74d串联地结合在节点N3与接地电压GND之间。
阻抗调整电路70b具有：N沟道MOS晶体管76a、76b、76c、76d、78，具有与节点Nc连接的栅；以及N沟道MOS晶体管77a、77b、77c、77d，分别在栅上接受控制信号TS2a～TS2d。晶体管78导电性地结合在节点Ne与接地电压GND之间。晶体管76a和77a串联地结合在节点Ne与接地电压GND之间。同样，晶体管76b和77b串联地结合在节点Ne与接地电压GND之间，晶体管76c和77c串联地结合在节点Ne与接地电压GND之间，晶体管76d和77d串联地结合在节点Ne与接地电压GND之间。
译码器150根据测试模式时从外部输入的测试地址TA，生成TS1a～TS1d、TS2a～TS2d。选择电路160在测试模式时将由译码器150生成的控制信号TS1a～TS1d、TS2a～TS2d传递给主电压比较器70。
在主电压比较器70中，P沟道MOS晶体管71和72构成电流镜像。因而，流过节点Ne的电流Ic由节点Nc的电压和与控制信号TS2a～TS2d对应的晶体管77a～77d的导通个数来决定。同样，流过节点N3的电流Ic由节点Nd的电压和与控制信号TS1a～TS1d对应的晶体管74a～74d的导通个数来决定。
即，阻抗调整电路70a根据控制信号TS1a～TS1d，可调整与节点Nd对应的主电压比较器70的内部阻抗。同样，阻抗调整电路70b根据控制信号TS2a～TS2d，可调整与节点Nc对应的主电压比较器70的内部阻抗。具体地说，在N沟道MOS晶体管的导通个数较多的一方的节点中内部阻抗较低。其结果是，根据控制信号TS1a～TS1d、TS2a～TS2d，调整了节点Nd和Nc的输入阻抗。
在实施例1的测试模式中，在对节点Nc和Nd供给了同一电流的情况下，利用与从外部输入的测试地址TA对应的控制信号TS1a～TS1d、TS2a～TS2d，设定主电压比较器70的内部阻抗的平衡。再者，通过重复进行图5和图6中分别示出的第1测试状态和第2测试状态，利用与该测试地址TA对应的主电压比较器70的内部阻抗的平衡，进行评价主电压比较器70的偏移是否处于容许范围内的工作测试。在节点Ne的电压、即偏移电压Vos没有处于规定的范围内(VrefB＜Vos＜VrefA)的情况下，变更测试地址TA，再次进行工作测试，直到实现偏移电压Vos处于规定的范围内的状态。
在利用工作测试得到了可将主电压比较器70的偏移调整为容许的范围内的测试地址TA的组合的情况下、即结束了控制信号TS1a～TS1d、TS2a～TS2d的调整的情况下，使编程电路170存储已被调整的控制信号TS1a～TS1d、TS2a～TS2d。编程电路170例如由只读存储器(ROM)构成。
在通常工作时，选择电路160将在编程电路170中存储的控制信号TS1a～TS1d、TS2a～TS2d传递给主电压比较器70。因而，在通常工作时，根据在编程电路170中已被存储的调整后的控制信号TS1a～TS1d、TS2a～TS2d，在将主电压比较器70的偏移抑制为容许范围内的状态下，有效地进行数据读出工作。
这样，按照实施例1的结构，利用电压比较器的内部阻抗的平衡调整，可精密地调整抽出选择存储单元的通过电流与基准电流的电流差用的电流读出放大器的偏移。其结果是，可检测微小的电流差，进行准确的数据读出。
再有，在实施例1中，说明了设置专用的测试模式来进行由主电压比较器70的内部阻抗调整引起的电流读出放大器的偏移调整的结构。但是，也可作成例如在电源接通时等以自试验的方式自动地启动这样的测试模式的结构。此时，由于存储已被调整的控制信号TS1a～TS1d、TS2a～TS2d用的编程电路170不需要进行非易失性的数据存储，故可在电源接通期间中利用进行数据保持的闩锁电路等的寄存器来构成。
此外，在图7中，示出了使用各4个控制信号TS1a～TS1d、TS2a～TS2d来进行偏移调整的结构，但可任意地设定控制信号的数目。即，在图7的结构中，每隔与控制信号的数目对应的个数来配置与晶体管73a～73d、74a～74d、76a～76d、77a～77d相当的晶体管组即可。
实施例2
在实施例2中，说明跟随MTJ存储单元的制造离散性调节基准电流Ir用的测试模式的结构。
在图8中示出实施例2的测试模式的第1测试状态。
参照图8，由于进行数据读出工作用的数据读出电路系统、即数据读出电路50、基准电流发生电路60、测试电流供给电路100和电流切换电路120、130的结构与图2中示出的相同，故不重复进行详细的说明。
在实施例2的测试模式中，也利用启动信号EN1～EN7的设定，使各部分的工作状态与通常的数据读出工作时的状态不同。
在实施例2的测试模式的第1测试状态中，进行掌握MTJ存储单元的通过电流的分布用的工作测试。因而，启动信号EN1被激活，另一方面，启动信号EN2被非激活。因而，由电压比较器51和传递晶体管52构成的电流传递电路50a与数据读出工作时同样地工作，但停止由电压比较器62和传递晶体管63构成的电流传递电路60a的工作。再者，由于启动信号/EN3也被非激活(高电平)，故晶体管69导通，晶体管67关断。由此，基准电流发生电路60与节点Nd导电性地断开。
再者，启动信号EN4和EN5分别被非激活(低电平)和激活(高电平)。据此，晶体管125被关断，晶体管135被接通。其结果是，在实施例2的第1测试状态中，对于节点Nc来说，流过与通过选择存储单元的存储单元电流Icell对应的存取电流Iac，对于节点Nd来说，流过由测试电流供给电路100产生的测试电流It。
其结果是，数据读出电路50生成的读出数据DAT具有与存取电流Iac和测试电流It的大小关系对应的电平。因而，通过使测试电流It的电平以阶梯状变化，可测定存储了高电平或低电平的选择存储单元的通过电流(存储单元电流Icell)的电平。通过重复进行这样的工作测试，在实施例2的测试模式的第1测试状态中，可作成表示存取时的存储单元电流Icell的分布的图。
在图9A中示出分别保持高电平和低电平的存储数据的MTJ存储单元中的存储单元电流Icell的分布。这样，根据存储数据的电平，将存储单元电流Icell分成2种，但在各自的电平中，受到制造离散性的影响而具有某种程度的分布(离散性)。
如已说明的那样，基准电流发生电路60中包含了与MTJ存储单元MC同样地设计和作成的虚设存储单元61a和61b以及与对应于选择存储单元的电流传递电路50a同样地构成的电流传递电路60a。因而，在设计上，可吸收MTJ存储单元的制造离散性、将基准电流Ir设定在与各自的存储数据电平对应的存储单元通过电流的分布的中央。
但是，在基准电流发生电路60内的电流传递电路60a中存在偏移的情况下，如图9B中用虚线示出的那样，产生不能将基准电流Ir设定在正确的电平上的可能性。
在实施例2的测试模式的第2测试状态中，调整基准电流发生电路60中的这样的偏移，进行将基准电流Ir设定在适当的电平上用的调整。
参照图10，在实施例2的测试模式的第2测试状态中，与实施例2的测试模式的第1测试状态相比，掉换启动信号EN4和EN5的设定。据此，晶体管125被导通，另一方面，晶体管135被关断。再者，由于启动信号/EN3被激活为低电平，故晶体管69被关断。据此，晶体管67的栅与接地电压GND断开。
因而，在实施例2的测试模式的第2测试状态中，对于节点Nd来说，流过由基准电流发生电路60生成的基准电流Ir，另一方面，对于节点Nc来说，流过由测试电流供给电路100产生的测试电流It。
其结果是，数据读出电路50生成的读出数据DAT具有与基准电流Ir和测试电流It的大小关系对应的电平。因而，通过一边使测试电流It的电平以阶梯状变化、一边重复进行确认读出数据DAT的电平的工作测试，在实施例2的测试模式的第2测试状态中，可测定基准电流Ir。
这样，在实施例2的测试模式中，读出数据生成电路50c具有独立地检测存取电流Iac(即存储单元通过电流Icell)和基准电流Ir的每一个与从外部可调整的测试电流It的大小关系的功能。
参照图11，电压比较器62具有与图7中示出的主电压比较器70类似的结构，其内部阻抗的平衡根据控制信号TS3a～TS3d和TS4a～TS4d来调整。
电压比较器62具有：P沟道MOS晶体管202，导电性地结合在电源电压Vcc与节点N4之间；P沟道MOS晶体管204，导电性地结合在电源电压Vcc与节点N5之间；N沟道MOS晶体管205a、205b、205c、205d、215，具有与节点Nb连接的栅；以及N沟道MOS晶体管210a～210d，分别在栅上接受控制信号TS3a～TS3d。晶体管215导电性地结合在节点N5与接地电压GND之间。晶体管205a和210a串联地结合在节点N5与接地电压GND之间。同样，晶体管205b和210b串联地结合在节点N5与接地电压GND之间，晶体管205c和210c串联地结合在节点N5与接地电压GND之间，晶体管205d和210d串联地结合在节点N5与接地电压GND之间。节点N4与传递晶体管63的栅连接。
电压比较器62还具有：N沟道MOS晶体管220a、220b、220c、220d、225，具有各自被供给了基准电压Vref的栅；以及N沟道MOS晶体管230a～230d，分别在栅上接受控制信号TS4a～TS4d。晶体管225导电性地结合在节点N4与接地电压GND之间。晶体管220a和230a串联地结合在节点N4与接地电压GND之间。同样，晶体管220b和230b串联地结合在节点N4与接地电压GND之间，晶体管220c和230c串联地结合在节点N4与接地电压GND之间，晶体管220d和230d串联地结合在节点N4与接地电压GND之间。
译码器250根据测试模式时从外部输入的测试地址TA，生成TS3a～TS3d、TS4a～TS4d。选择电路260在测试模式时将由译码器250生成的控制信号TS3a～TS3d、TS4a～TS4d传递给电压比较器62。
通过作成这样的结构，与图10中示出的主电压比较器70的阻抗调整同样地调整电压比较器62的内部阻抗。由此，调整生成基准电流Ir用的电流传递电路60a的输入阻抗，可改变基准电流Ir的电平。
在实施例2的测试模式的第2测试状态中，通过以阶梯状使测试电流It变化，可测定与已被输入的测试地址TA对应的基准电流Ir的电平。考虑在第1测试状态中已被测定的存储单元电流Icell的分布，继续电压比较器62的内部阻抗的调整，以使基准电流Ir进入各自的存储数据电平中的通过电流的分布的中央。
一边重复进行该调整测试，一边在编程电路270中存储与被设定为最佳电平的基准电流Ir对应的控制信号TS3a～TS3d、TS4a～TS4d的状态。
这样，在实施例2的结构中，可精密地调整基准电流发生电路的偏移。其结果是，由于可正确地设定基准电流Ir，故可进行基于微小的电流差的高精度的数据读出。
再有，即使在实施例2中，也说明了设置专用的测试模式来进行由电压比较器62的内部阻抗调整引起的基准电流Ir的调整的结构。但是，也可作成例如在电源接通时等以自试验的方式自动地启动这样的测试模式的结构。此时，由于存储已被调整的控制信号TS3a～TS3d、TS4a～TS4d用的编程电路270不需要进行非易失性的数据存储，故可在电源接通期间中利用进行数据保持的闩锁电路等的寄存器来构成。
此外，在图11中，示出了使用各4个控制信号TS3a～TS3d、TS4a～TS4d来进行偏移调整的结构，但可任意地设定控制信号的数目。即，在图11的结构中，每隔与控制信号的数目对应的个数来配置与晶体管205a～205d、210a～210d、220a～220d、230a～230d相当的晶体管组即可。
实施例3
在实施例3中，说明在数据读出工作的非激活时(例如，在预充电工作时)自动地进行在实施例1中已说明的主电压比较器70的偏移调整的电路结构。
在图12中示出实施例3的数据读出电路系统的结构。
参照图12，在实施例3的结构中，除了图2中示出的实施例1的数据读出电路系统的结构外，还具备偏移调整电路300、310和电流切换电路320。
偏移调整电路300具有：调整电流生成晶体管305，用来从节点Nc流出与节点Nfb的电压Vf1对应的电流；以及电容器307，用来保持节点Nfb的电压Vf1。调整电流生成晶体管305由导电性地结合在节点Nc与接地电压GND之间的N沟道MOS晶体管构成。
同样，偏移调整电路310具有：调整电流生成晶体管315，用来从节点Nd流出与节点Ngb的电压Vf2对应的电流；以及电容器317，用来保持节点Ngb的电压Vf2。调整电流生成晶体管315由导电性地结合在节点Nd与接地电压GND之间的N沟道MOS晶体管构成。
电流切换电路320具有串联地结合在节点Na与接地电压GND之间的N沟道MOS晶体管322和324。对晶体管322的栅输入启动信号EN8。晶体管324的栅与节点N2连接。
在图13中示出实施例3的数据读出电路系统的数据读出工作的非激活时的状态。
参照图13，启动信号EN8在数据读出时被非激活为低电平，在预充电工作时等的数据读出工作的非激活时被激活为高电平。因而，在数据读出工作的非激活时，利用电流切换电路320，即使对于节点Nd来说，也流过基准电流Ir。其结果是，在节点Nc和Nd中分别流过同一基准电流Ir。
在数据读出工作的非激活时，根据启动信号EN6和EN7，连接开关85和95将电压比较器80和90的输出节点分别与节点Nfb和Ngb连接，以便形成主电压比较器70输出的读出电压VR的反馈环。
通过作成这样的结构，在实施例3的结构中，在数据读出工作的非激活时，在节点Nc和Nd中分别流过同一电流的状态下，形成自动地调整节点Nfb和Ngb的电压Vf1和Vf2的读出电压VR的反馈路径，以使主电压比较器70输出的读出电压VR处于基准电压VrefA与VrefB之间、即主电压比较器70的偏移处于规定的电平内。
例如，在存在节点Nc(存取电流Iac一侧)的电压对于节点Nd(基准电流Ir一侧)的电压相对地上升那样的偏移的情况下，主电压比较器70的输出变化到高电平一侧，比基准电压VrefA上升了。据此，由于电压比较器80的输出变化到高电平一侧，故节点Nfb的电压Vf1上升。由此，由调整电流生成晶体管305引起的来自节点Nc的流出电流增加，形成使节点Nc的电压相对地下降的反馈环。
这样，利用调整电流生成晶体管305和315，从节点Nc和Nd分别流出分别与节点Nfb和Ngb的电压Vf1和Vf2对应的电流。由此，调整了节点Nc和Nd的输入阻抗的平衡，以使主电压比较器70的偏移、即电流读出放大器50b的偏移处于规定的范围内。
再有，也可用连接在电源电压Vcc与节点Nc、Nd之间的P沟道MOS晶体管来形成调整电流生成晶体管305和315。此时，必须使形成反馈环的电压比较器80和90的输出电压的极性与图13中示出的结构相反。在作成这样的结构的情况下，调整电流生成晶体管305，使与电压Vf1对应的电流流入节点Nc，调整电流生成晶体管315，使与电压Vf2对应的电流流入节点Nd。
在数据读出工作的激活时，掉换启动信号EN6和EN7的设定，连接开关85和95将电压比较器80和90的输出节点分别与节点Nf和Ng连接。由此，隔断读出电压VR的反馈路径。
但是，由电容器307和317来保持在数据读出工作的非激活时的节点Nfb和Ngb的最终的电压、即由读出电压VR的反馈进行了调整的电压Vf1和Vf2。
在数据读出工作的激活时，启动信号EN8被非激活为低电平，节点Na与基准电流发生电路60断开。由此，在节点Nc中流过与选择存储单元的通过电流对应的存取电流Iac。这样一来，与实施例1中已说明的同样的数据读出工作被开始。此时，利用偏移调整电路300和310，分别从节点Nc和Nd流出与由电容器307和317保持了的电压Vf1和Vf2对应的电流。其结果是，能在自动调整了偏移的状态下进行数据读出工作。
参照图14，在时刻t0以前，各字线WL和虚设字线DRWL被非激活，数据读出工作被非激活。在数据读出工作的非激活时，连接开关85、95被控制在反馈一侧，节点Nfb和Ngb与电压比较器85和90的输出节点连接。
在该状态下，如已说明的那样，主电压比较器70的偏移被自动调整，其调整结果作为节点Nfb和Ngb的电压Vf1和Vf2，由电容器307和317来保持。即，在数据读出工作的非激活时，对节点Nd的电压、即偏移电压Vos自动地被反馈控制，使其进入基准电压VrefA与VrefB之间。
这样，从自动地调整了主电压比较器70的偏移的状态起、从时刻t0起开始与图4同样的数据读出工作。在数据读出工作时，这样来控制连接开关85和95的连接方向，使电压比较器85和90的输出节点分别与作为电压比较器98的输入节点的节点Nf和节点Ng连接。由此，进行与图4所示的同样的数据读出。
在时刻t1处，如果数据读出工作一旦结束，则再现与时刻t0以前同样的状态，进行对于主电压比较器70的偏移自动调整。
再者，如果在时刻t2处进行数据读出工作，则再次切换连接开关85和95的连接方向，进行与图4所示的同样的数据读出工作。
这样，按照实施例3的结构，利用预充电工作时等的数据读出的非激活时，可自动地进行主电压比较器70，即电流读出放大器50b的偏移调整。即，由于可在调整了电流读出放大器的偏移的状态下进行数据读出工作，故可实现高速且高精度的数据读出工作。
再有，在实施例3中，在基于电流比较的数据读出电路系统中，说明了自动调整偏移用的结构，但也可将同样的结构应用于基于电压比较的数据读出电路系统、即，在图12的结构中，即使在对节点Nc和Nd传递电压数据的情况下，也可同样地自动调整比较这些电压数据用的主电压比较器70的偏移。
实施例4
在本发明的实施例1至实施例3中，为了抑制MTJ存储单元和与MTJ存储单元同样地作成的虚设存储单元的电阻的变动，使用电流传递电路50a、60a作成了生成存取电流Iac和基准电流Ir的结构。
在实施例4中，说明跟随MTJ存储单元和虚设存储单元的制造离散性、可将电流传递电路50a、60a的传递特性维持为恒定的结构。
图15是示出实施例4的基准电压发生电路400的结构的电路图。
基准电压发生电路400对构成电流传递电路50a的电压比较器51和构成电流传递电路60a的电压比较器62的每一个生成被供给的基准电压Vref。
基准电压发生电路400具备：电压发生电路405；虚设存储单元410，与MTJ存储单元同样地被作成；基准单元415，用来表示MTJ存储单元的设计电阻值；电流检测电路420，与虚设存储单元410对应地被设置；电流检测电路430，与基准单元415对应地被设置；电流检测电路440、450，用来检测虚设存储单元410和基准单元415的通过电流之差；电压发生电路465，具有与电压发生电路405同样的结构；以及基准电压调整电路460，根据电流检测电路440和450的检测结果，调整电压发生电路405的输出电压以生成基准电压Vref。
电压发生电路405具有：恒定电流发生电路406，结合在电源电压Vcc与节点Nr0之间；以及电阻元件407和408，串联地结合在节点Nr0与接地电压GND之间。由此，在节点Nr0上生成原基准电压Vrr。
虚设存储单元410具有虚设隧道磁阻元件TMRdr和存取晶体管ATRdr。虚设隧道磁阻元件TMRdr与隧道磁阻元件TMR同样地被设计和制作，具有与隧道磁阻元件TMR同样的结构。对虚设隧道磁阻元件TMRdr预先写入了与电阻Rmin对应的存储数据。
基准单元415具有作为隧道磁阻元件TMR的设计电阻值的Rmin的固定电阻417和存取晶体管ATRr。对存取晶体管ATRr和ATRdr的各自的栅输入启动信号EN10。因而，响应于启动信号EN10的激活(高电平)，虚设隧道磁阻元件TMRdr导电性地结合在节点N6与接地电压GND之间，固定电阻417导电性地结合在节点N7与接地电压GND之间。
这样，将固定电阻417的电阻设定为与虚设隧道磁阻元件TMRdr的电阻相同的值。因而，如果将反映成为存取对象的隧道磁阻元件TMR的电阻值的虚设隧道磁阻元件TMRdr的电阻值作成与设计阶段的设定值为同等，则固定电阻417和虚设隧道磁阻元件TMRdr的通过电流为同一电平。此时，将基准电压Vref的电平设定为作为当初的设计值的原基准电压Vrr(例如，约0.4V)。
与此不同，如果将虚设隧道磁阻元件TMRdr的电阻值作成偏离设计阶段的设定值，则在固定电阻417和虚设隧道磁阻元件TMRdr的通过电流中产生差异。电流检测电路420和430将该通过电流差传递为节点N8和N9之间的电流差。
电流检测电路420具有：电压比较器421，进行节点N6的电压与原基准电压Vrr的比较；N沟道MOS晶体管423，导电性地连接在节点N6与N8之间；以及P沟道MOS晶体管425，导电性地结合在电源电压Vcc与节点N8之间。将电压比较器421的输出输入到晶体管423的栅上。电压比较器421响应于启动信号EN11而工作。
同样，电流检测电路430具有：电压比较器431，进行节点N7的电压与原基准电压Vrr的比较；N沟道MOS晶体管433，导电性地结合在节点N7与N9之间；以及P沟道MOS晶体管435，导电性地结合在电源电压Vcc与节点N9之间。将电压比较器431的输出输入到晶体管433的栅上。电压比较器431响应于启动信号EN12而工作。
由此，利用由电压比较器421和传递晶体管423构成的电流传递电路，将虚设存储单元410的通过电流传递给节点N8。同样，利用由电压比较器431和传递晶体管433构成的电流传递电路，将基准单元415的通过电流传递给节点N9。
电流检测电路440具有：P沟道MOS晶体管442和N沟道MOS晶体管448，串联地结合在电源电压Vcc与接地电压GND之间；P沟道MOS晶体管444和446，并列地结合在电源电压Vcc与节点N10之间；以及N沟道MOS晶体管449，结合在节点N10与接地电压GND之间。晶体管442与448的连接节点与晶体管448和449的各自的栅连接。晶体管446的栅与节点N10连接。此外，晶体管442的栅与节点N9连接，晶体管444的栅与节点N8连接。
电流检测电路450具有：P沟道MOS晶体管452和N沟道MOS晶体管458，串联地结合在电源电压Vcc与接地电压GND之间；P沟道MOS晶体管454，结合在电源电压Vcc与节点N11之间；以及N沟道MOS晶体管456和459，并列地结合在节点N11与接地电压GND之间。晶体管452与458的连接节点与晶体管458和459的各自的栅连接。晶体管456的栅与节点N11连接。此外，晶体管452的栅与节点N9连接，晶体管454的栅与节点N8连接。
电流检测电路440在节点N8的通过电流比节点N9的通过电流小的情况下、即虚设隧道磁阻元件TMRdr的电阻比固定电阻417的电阻大的情况下，通过使电流流过图15中用箭头示出的包含晶体管446和449的路径，使节点N10的电压下降。
相反，电流检测电路450在节点N8的通过电流比节点N9的通过电流大的情况下，即虚设隧道磁阻元件TMRdr的电阻比设计值Rmin小的情况下，通过使电流流过图15中用箭头示出的包含晶体管454的路径，使节点N11的电压上升。
电压发生电路465与电压发生电路405同样地被设计，具有恒定电流发生电路466和电阻元件467和468。即，恒定电流发生电路466的供给电流与电压发生电路405内的恒定电流发生电路406同样地被设计。同样，电阻元件467和468的电阻值也与电压发生电路405内的电阻元件407和408同样地被设计。由此，电压发生电路465在节点Nr2上生成与节点Nr0同样的原基准电压Vrr。
基准电压调整电路460具有：P沟道MOS晶体管462，导电性地结合在生成基准电压Vref的节点Nr与电源电压Vcc之间；以及N沟道MOS晶体管464，导电性地结合在节点Nr与接地电压GND之间。晶体管462的栅与节点N10连接，晶体管464的栅与节点N11连接。
通过作成这样的结构，在虚设存储单元410的电阻比基准单元415的电阻大的情况下，利用电流检测电路440使晶体管462的栅电压下降，基准电压Vref上升。与此不同，在虚设存储单元410的电阻比基准单元415的电阻小的情况下，利用电流检测电路440使晶体管462的栅电压上升，基准电压Vref下降。
因而，在虚设存储单元的电阻值比设计值大或小的情况下，根据其差，自动地从当初的设计值(原基准电压Vrr)起调整基准电压Vref的电平。换言之，基准电压发生电路400根据MTJ存储单元的制造实际情况来调整基准电压Vref的电平。
由此，可跟随虚设存储单元的制造离散性、即MTJ存储单元的制造离散性，调整基准电压Vref的电平，将生成存取电流Iac用的电流传递电路50a和基准电流发生电路60内的电流传递电路60a的传递特性保持为恒定。由此，可跟随MTJ存储单元的数据写入后的电阻的制造离散性，以同样的响应速度生成存取电流Iac和基准电流Ir。由此，可将数据读出速度保持为恒定，确保读出工作容限。
此外，在要求低功耗工作的睡眠模式等中，将启动信号EN10～EN12非激活为低电平。由此，可抑制基准电压发生电路400中的贯通电流，可减少功耗。
再有，在本发明的实施例中，代表性地说明了具备在与存储数据对应的方向上被磁化的同时、电阻随该磁化方向而变化的MTJ存储单元的MRAM器件的结构，但本申请发明的应用不限于这样的结构。即，本申请发明的结构可应用于具备存取时的通过电流随存储数据而变化的存储单元的全部半导体存储器。

Claims (15)

1.一种半导体存储器，其特征在于，具备：
多个存储单元，其存取时的通过电流随存储数据而变化；
存取电流传递电路，用来在第1节点中流过与上述多个存储单元中的已被选择为存取对象的选择存储单元的上述通过电流对应的存取电流；
基准电流生成电路，用来在数据读出时在第2节点中流过基准电流；
电流比较电路，用来生成与分别流过上述第1和第2节点的电流之差对应的读出电压；以及
测试电流供给电路，用来在测试模式中对上述第1和第2节点的至少一方供给来自外部的测试电流。
2.如权利要求1中所述的半导体存储器，其特征在于：
还具备偏移检测电路，该电路用来在上述测试模式中根据上述读出电压评价在上述电流比较电路中产生的偏移，
上述测试电流供给电路在上述测试模式中对上述第1和第2节点的每一个供给上述测试电流。
3.如权利要求2中所述的半导体存储器，其特征在于：
上述偏移检测电路在上述测试模式中检测上述读出电压是否处于规定的范围内。
4.如权利要求2中所述的半导体存储器，其特征在于：
上述电流比较电路包含：
第1阻抗调整电路，用来根据第1控制信号调整对于上述第1节点的输入阻抗；以及
第2阻抗调整电路，用来根据第2控制信号调整对于上述第2节点的输入阻抗。
5.如权利要求1中所述的半导体存储器，其特征在于：
还具备电流检测电路，该电路用来在测试模式中检测上述存取电流和上述基准电流的一方与可从外部调整的测试电流的大小关系，
上述测试电流供给电路在上述测试模式中对上述第1和第2节点的一方供给上述测试电流来代替上述存取电流和上述基准电流的一方。
6.如权利要求5中所述的半导体存储器，其特征在于：
上述基准电流生成电路包含：
虚设存储单元，用来流过分别与各上述存储单元中的上述存储数据的2种电平对应的2种通过电流的中间的电流；
电流传递电路，用来对第3节点传递通过上述虚设存储单元的电流；以及
电流生成电路，根据流过上述第3节点的电流来生成上述基准电流，
上述电流传递电路具有根据控制信号来调整的输入阻抗。
7.一种半导体存储器，其特征在于，具备：
多个存储单元，分别保持存储数据；
第1节点，在数据读出工作时与上述多个存储单元中的已被选择为存取对象的选择存储单元导电性地连接；
第2节点，用来在上述数据读出工作时传递由上述第1节点传递的电信号和成为比较用的基准的电信号；
数据读出电路，用来在上述数据读出工作时根据上述第1和第2节点的电信号的差，生成读出电压；以及
第1偏移调整电路，用来在上述数据读出工作的非激活时，根据由上述读出电压的反馈得到的第1和第2控制电压，调整上述第1和第2节点的输入阻抗，以使上述读出电压处于规定的范围内。
8.如权利要求7中所述的半导体存储器，其特征在于：
上述数据读出电路在上述数据读出工作时，根据第1和第2节点的电压差，输出上述读出电压，
上述半导体存储器还具备：
电压保持电路，用来保持上述第1和第2控制电压；以及
开关电路，用来在上述数据读出工作时隔断上述读出电压的反馈路径。
9.如权利要求7中所述的半导体存储器，其特征在于：
上述多个存储单元的每一个具有随存储数据而变化的存取时的通过电流，
上述半导体存储器还具备：
存取电流传递电路，用来在第1节点中流过与上述选择存储单元的上述通过电流对应的存取电流；
基准电流生成电路，用来在上述数据读出工作时将基准电流作为上述基准的电信号，使其流过上述第2节点；以及
电流切换电路，用来在上述数据读出工作的非激活时，对上述第1节点流过上述基准电流来代替上述存取电流，
上述数据读出电路在上述数据读出工作时，根据流过第1和第2节点的电流之差，输出上述读出电压。
10.如权利要求9中所述的半导体存储器，其特征在于，还具备：
电压保持电路，用来保持上述第1和第2控制电压；以及
开关电路，用来在上述数据读出工作时隔断上述读出电压的反馈路径。
11.如权利要求9中所述的半导体存储器，其特征在于：
上述第1偏移调整电路包含：
第1调整电流发生电路，用来使与上述第1控制电压对应的电流流入或流出上述第1节点；以及
第2调整电流发生电路，用来使与上述第2控制电压对应的电流流入或流出上述第2节点。
12.一种半导体存储器，其特征在于，具备：
多个存储单元，其存取时的通过电流随存储数据而变化；
存取电流传递电路，与上述多个存储单元中的已被选择为存取对象的选择存储单元连接，用来根据上述通过电流流过的内部节点的电压和基准电压的比较，在第1节点中流过与上述通过电流对应的存取电流；
基准电流生成电路，用来在数据读出时在第2节点中流过基准电流；
电流比较电路，用来生成与分别流过上述第1和第2节点的电流之差对应的读出电压；以及
基准电流调整电路，用来根据各上述存储单元的制造实际情况，调整上述基准电压的电平。
13.如权利要求12中所述的半导体存储器，其特征在于：
上述基准电流调整电路包含：
虚设存储单元，在上述半导体存储器上被制造，具有与各上述存储单元同样的结构；以及
电压调整电路，根据上述虚设存储单元的通过电流，调整上述基准电压的电平。
14.一种半导体存储器，其特征在于，具备：
多个存储单元，其存取时的通过电流随存储数据而变化；
存取电流传递电路，用来在第1节点中流过与上述多个存储单元中的已被选择为存取对象的选择存储单元的上述通过电流对应的存取电流；以及
基准电流生成电路，用来在数据读出时在第2节点中流过基准电流，
上述基准电流生成电路包含：
多个虚设存储单元，在上述半导体存储器上被制造，各自具有与各上述存储单元同样的结构；以及
电流生成电路，根据上述多个虚设存储单元的通过电流，生成上述基准电流，
上述多个虚设存储单元中至少逐个地分别存储各上述存储单元中的上述存储数据的2种电平，
上述半导体存储器还具备电流比较电路，该电路用来生成与分别流过上述第1和第2节点的电流之差对应的读出电压。
15.如权利要求14中所述的半导体存储器，其特征在于：
上述电流生成电路根据分别存储上述2种电平的虚设存储单元的各自的通过电流的平均值，生成上述基准电流。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100541663C (zh) * 2005-04-12 2009-09-16 株式会社东芝 存储多值数据的非易失性半导体存储器
CN1822227B (zh) * 2004-12-15 2012-01-11 三星电子株式会社 多电平单元存储器器件及相关读取方法
CN103426461A (zh) * 2012-05-17 2013-12-04 三星电子株式会社 磁性随机存取存储器
CN106205680A (zh) * 2014-11-13 2016-12-07 爱思开海力士有限公司 电阻可变存储装置、读取电路单元及其操作方法
CN108630264A (zh) * 2017-03-15 2018-10-09 东芝存储器株式会社 半导体存储装置

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001097227A1 (en) * 2000-06-15 2001-12-20 Pageant Technologies, Inc. Non-volatile ferromagnetic memory having sensor circuitry shared with its state change circuitry
KR100496858B1 (ko) * 2002-08-02 2005-06-22 삼성전자주식회사 비트라인 클램핑 전압에 상관없이 기준 셀로 일정 전류가흐르는 마그네틱 랜덤 억세스 메모리
JP2005141827A (ja) * 2003-11-06 2005-06-02 Sanyo Electric Co Ltd 半導体記憶装置およびその不揮発性メモリ検証方法、マイクロコンピュータおよびその不揮発性メモリ制御方法
KR100528341B1 (ko) * 2003-12-30 2005-11-15 삼성전자주식회사 자기 램 및 그 읽기방법
JP4261432B2 (ja) * 2004-07-09 2009-04-30 株式会社アドバンテスト 半導体試験装置および半導体試験方法
JP4675092B2 (ja) * 2004-11-30 2011-04-20 ルネサスエレクトロニクス株式会社 半導体記憶装置の設計方法及び製造方法
JP4433311B2 (ja) * 2005-09-12 2010-03-17 ソニー株式会社 半導体記憶装置、電子機器及びモード設定方法
US7450449B2 (en) * 2005-09-29 2008-11-11 Yamaha Corporation Semiconductor memory device and its test method
US7321507B2 (en) * 2005-11-21 2008-01-22 Magic Technologies, Inc. Reference cell scheme for MRAM
JP4251576B2 (ja) * 2006-07-28 2009-04-08 シャープ株式会社 不揮発性半導体記憶装置
US7423476B2 (en) * 2006-09-25 2008-09-09 Micron Technology, Inc. Current mirror circuit having drain-source voltage clamp
JP4896830B2 (ja) * 2007-07-03 2012-03-14 株式会社東芝 磁気ランダムアクセスメモリ
KR100919819B1 (ko) * 2007-08-21 2009-10-01 한국전자통신연구원 반도체 메모리 장치 및 그것의 테스트 방법
JP2009087494A (ja) * 2007-10-02 2009-04-23 Toshiba Corp 磁気ランダムアクセスメモリ
JP5676842B2 (ja) * 2008-05-30 2015-02-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2010134994A (ja) * 2008-12-04 2010-06-17 Elpida Memory Inc 半導体装置及びそのカリブレーション方法
KR101105434B1 (ko) 2009-03-02 2012-01-17 주식회사 하이닉스반도체 반도체 메모리 장치의 전류 감지 특성 평가 장치 및 방법
KR101053538B1 (ko) 2009-11-27 2011-08-03 주식회사 하이닉스반도체 테스트 회로, 이를 이용한 비휘발성 반도체 메모리 장치 및 테스트 방법
US8665638B2 (en) * 2011-07-11 2014-03-04 Qualcomm Incorporated MRAM sensing with magnetically annealed reference cell
CN102426845B (zh) * 2011-11-30 2013-12-04 中国科学院微电子研究所 一种电流模灵敏放大器
US8693273B2 (en) * 2012-01-06 2014-04-08 Headway Technologies, Inc. Reference averaging for MRAM sense amplifiers
CN103366791B (zh) * 2012-03-30 2017-04-12 硅存储技术公司 即时可调整读出放大器
US8806284B2 (en) * 2012-05-02 2014-08-12 Avalanche Technology Inc. Method for bit-error rate testing of resistance-based RAM cells using a reflected signal
US9070466B2 (en) 2012-09-06 2015-06-30 Infineon Technologies Ag Mismatch error reduction method and system for STT MRAM
US9202543B2 (en) * 2012-11-30 2015-12-01 Intel Deutschland Gmbh System and methods using a multiplexed reference for sense amplifiers
US9140747B2 (en) * 2013-07-22 2015-09-22 Qualcomm Incorporated Sense amplifier offset voltage reduction
KR102169681B1 (ko) 2013-12-16 2020-10-26 삼성전자주식회사 감지 증폭기, 그것을 포함하는 불휘발성 메모리 장치 및 그것의 센싱 방법
US9281027B1 (en) * 2014-10-10 2016-03-08 Arm Limited Test techniques in memory devices
US9601165B1 (en) 2015-09-24 2017-03-21 Intel IP Corporation Sense amplifier
US9672941B1 (en) 2016-02-08 2017-06-06 Infineon Technologies Ag Memory element status detection
TWI615851B (zh) * 2016-10-14 2018-02-21 旺宏電子股份有限公司 非揮發性記憶裝置的感測電路及方法
US10446241B1 (en) * 2018-08-13 2019-10-15 Micron Technology, Inc. Automatic calibration (autocal) error recovery for a memory sub-system
US11309005B2 (en) * 2018-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Current steering in reading magnetic tunnel junction
US10692575B1 (en) * 2019-03-28 2020-06-23 2X Memory Technology Corp. Method for self-terminated writing with quasi-constant voltage across resistive-type memory element and circuit thereof
US11749372B2 (en) * 2020-12-18 2023-09-05 Ememory Technology Inc. Memory device having reference memory array structure resembling data memory array structure, and methods of operating the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2665792B1 (fr) * 1990-08-08 1993-06-11 Sgs Thomson Microelectronics Memoire integree pourvue de moyens de test ameliores.
JPH0620473A (ja) 1992-07-02 1994-01-28 Nec Corp 半導体メモリ

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1822227B (zh) * 2004-12-15 2012-01-11 三星电子株式会社 多电平单元存储器器件及相关读取方法
CN100541663C (zh) * 2005-04-12 2009-09-16 株式会社东芝 存储多值数据的非易失性半导体存储器
CN103426461A (zh) * 2012-05-17 2013-12-04 三星电子株式会社 磁性随机存取存储器
CN103426461B (zh) * 2012-05-17 2018-03-27 三星电子株式会社 磁性随机存取存储器
US10204670B2 (en) 2012-05-17 2019-02-12 Samsung Electronics Co., Ltd. Spin transfer torque magnetic random access memory for supporting operational modes with mode register
US10446207B2 (en) 2012-05-17 2019-10-15 Samsung Electronics Co., Ltd. Spin transfer torque magnetic random access memory for supporting operational modes with mode register
CN106205680A (zh) * 2014-11-13 2016-12-07 爱思开海力士有限公司 电阻可变存储装置、读取电路单元及其操作方法
CN106205680B (zh) * 2014-11-13 2019-05-31 爱思开海力士有限公司 电阻可变存储装置、读取电路单元及其操作方法
CN108630264A (zh) * 2017-03-15 2018-10-09 东芝存储器株式会社 半导体存储装置
CN108630264B (zh) * 2017-03-15 2022-05-13 铠侠股份有限公司 半导体存储装置

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