TW567491B - Semiconductor memory device - Google Patents

Description

567491 五、發明說明（1) 【發明詳細說明】 v 【發明之技術領域】 本發明係關於半導體記憶裝置，更特定而言，係相關具 備有：配合記憶資料而進行存取時，通過電流產生變化之 記、憶單元的半導體記憶裝置。 【背景技術】 在供執行資料記憶用的半導體記憶裝置中，記憶單元中 的資料記憶形式有各種形態。譬如：提供進行存取時的各 記憶單元之通過電流，依配合記憶資料而變化之方式所構 成的半導體記憶裝置。在此類半導體記憶裝置中，於進行 存取時，將屬於存取對象的選擇記憶單元之通過電流’與 預設的基準電流進行比較，並配合比較結果而讀取選擇記 憶單元的記憶資料。具有此種記憶單元的半導體記憶裝置 之一，屬、低消耗功率且可執行非揮發性資料記憶的MR AM (Magnetic Random Access Memory)裝置，已然備受矚目 著。 特別係近年有發表著藉由將利用磁隧道接面（MT J : Magnetic Tunnel Junction)的薄膜磁性體當作記憶單元 使用，而使MR AM裝置的性能大幅進步。相關設置有具備磁 隧道接面之記憶單元的MRAM裝置，在如nA 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell 丨丨， ISSCC Digest of Technical Papers, TA7.2, Feb. 2000•及,’Nonvolatile RAM based on Magnetic Tunnel

C:\2D-CODE\9Ml\9m9238.ptd 第5頁 567491 五、發明說明（2)

Junction Elements" ， ISSCC Digest of Technical Papers，TA7·；]， Feb. 2000等技術文獻中已有揭示。 圖1 6所示係設有磁隧道接面部之記憶單元（以下亦有稱 「Μ T J記憶單元」）結構的概略圖。 參照圖1 6所示，MT J記憶單元係具備有：配合磁性寫入之 記憶資料的資料位準而變化電阻的磁隨電阻元件TMR ;以 及存取電晶體ATR。存取電晶體ATR係在位寫入元線WBL與 讀出位元線RBL之間，串聯連接於磁隧電阻元件TMR。代表 性而言，存取電晶體ATR係可採用形成於半導體基板上的 場效型電晶體。 Μ T J 5己丨思早元没有：供在資料寫入時，分別流通不同方向 之資料寫入電流用的寫入位元線WBL與寫入數位線WDL ;供 指示資料讀取用之字元線WL ;以及接受資料讀取電流之供 應的讀出位元線RBL。在資料讀取時，響應存取電晶體atr 的導通，磁隨電阻元件T M R便電搞合於被設置為接地電壓 GND的寫入位元線WBL，與讀出位元線RBL之間。 圖1 7所示係說明從MTJ記憶單元的資料寫入動作概念 圖。 參照圖1 7所示，磁隧電阻元件TMR係設有：具有經固定於 一定磁化方向的強磁性體層（以下簡稱「固定磁性層」）F L ，以及對應於源自外部施加磁場之方向的強磁性體層（以 下簡稱「自由磁化層」）V L。在在固定磁性層F L與自由磁 化層V L之間，設有由絕緣體膜所形成的隧道阻障（隨道膜） ΤΒ。自由磁化層VL係按照被寫入記憶資料的位準，而被磁

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567491 五、發明說明（3) 化為與固定磁性層F L相同方向、或與固定磁性層F L相反方 向。利用該等固定磁性層FL、隧道阻障TB、及自由磁化層 VL，而形成磁隧接面。 磁隧電阻元件TMR的電阻係配合固定磁性層FL與自由磁 化層V L之各磁化方向相對關係而變化。具體而言，當固定 磁性層F L磁化方向與自由磁化層v L磁化方向呈平行的情況 時’便呈最小值Rm i n ;當二者磁化方向呈相反（反平行）方 向的情況時，便呈最大值Rmax。 在資料寫入時，字元線WL將被非激活化，而存取電晶體 ATR將被截止。在此狀態下，供將自由磁化層VL磁化用的 資料寫入電流，便分別在位元線BL與寫入數位線WDL中， 朝對應於資料寫入位準的方向流動。 圖1 8係說明資料寫入時，資料寫入電流與磁隧電阻元件 磁化方向間之關係的概念圖。 參照圖1 8所示，橫軸係表示磁隧電阻元件TMR内之自由 磁化層V L·中’施加於磁化容易軸（e A : E a s y A X i s )方向的磁 場。縱軸Η (HA)係指自由磁化層VL中，作用於磁化困難軸 (HA: Hard Axis)方向的磁場。磁場H(EA)與H(HA)係分別各 自對應於分別使位元線BL與寫入數位線WDL中流通電流而 所產生二個磁場。 在MT J記憶單元中，固定磁化層f L被固定的磁化方向係 沿自由磁化層VL的磁化容易軸；自由磁化層VL則按照記憶 資料位準（π 1"及"〇π )，而沿磁化容易軸方向，被磁化於與 固定磁化層F L平行或反平行（相反）方向。μ T J記憶單元便

C:\2D-C0DE\91 -11\91119238.p td 第7頁 567491 五、發明說明（4) 按照自由磁化層VL的二種磁化方向，而可記憶1位元的資 料（Μ Γ 及π Οπ )。 自由磁化層VL的磁化方向，僅可當所施加磁場Η(ΕΑ)與 Η (Η A)之總計，達到圖中所示磁滯特性線外側區域的情況 時才可重新寫入。換句話說，當所施加的資料寫入磁場相 當於磁滯特性線内側區域的強度之情況時，自由磁化層 的磁化方向並未產生變化。 如磁滯特性線所示般，利用對自由磁化層VL施加磁化困 難軸方向的磁場，便可降低使沿磁化容易軸之磁化方向產 生變化時所需的磁，化臨界值。 如圖1 8所示例子，當設計資料寫入時的動作點之情況 時’於資料寫入對象的MT J記憶單元中，磁化容易軸方向 的資料寫入磁場將被設計成其強度為HWR之狀態。換句話 說’依獲得此資料寫入磁場之方式，而設計流通於位元 線BL或寫入數位線wdl中之資料寫入電流的值。一般資料 寫入磁場^係依磁化方向切換上所必要的開關磁場Hsw，與 餘裕份ΔΗ的合計表示。換句話說，= υ Δη。 在為重寫MT J記憶單元之記憶資料（即，磁隧電阻元件 TMR磁化方向）上，必須寫入數位線WDL與位元線虬二者均 流通既定位準以上的資料寫入電流。藉此，磁隧電阻元件 TMR中的自由磁化層VL，便將按照沿磁化容易軸（E A )之資 料寫入磁場方向，被磁化為與固定磁化層FL平行或相反 (反平行）方向。一經寫入於磁隧電阻元件τ〇中的磁化方 向（即’ MTJ記憶單元的記憶資料），截至執行新的資料寫

567491 五、發明說明（5) 入為止均維持非揮發狀鲅 進行資料讀取的概念 圖19所示係說明從MTJ記憶單元 圖。 參知、圖1 9所示，在資料括 字元線WL的激活化而，電晶體爪將響應 定於接地電壓GND。^γ古寫入位凡線？儿則被設 顯被下拉的狀態Γ 在峨^ .,,,At 卜 興靖出位兀線RBL·電性耦合。 3 若將碩出位元線依既定電壓予以切斷 的話，匕έ讀出位元線RBL與磁隨電阻元件TMR在内的電流 路徑中\便將#流通對應於磁隧電阻元件TMR之電阻（即，對 應於MTJ圮憶單70的記憶資料位準）的記憶單元電流 I ce 11。#如’利用將此記憶單元電流丨ce i 1與既定的基準 電流進行·比較，便可從MTJ記憶單元讀取記憶資料。 此種磁隧電阻元件TMR因為利用所施加的資料寫入磁 場，並按照可重寫的磁化方向而變化其電阻，因此藉由分 別對應賦予磁隧電阻元件TMR電阻值Rmax與Rmin、及記憶 資料之位準（"Γ及” 〇 |，），便可執行非揮發性的資料記憶。 如此的話，在MRAM裝置中，利用磁隧電阻元件TMR中， 按照記憶資料位準差異的接面電阻差△RMRmax-Rmin)， 而執行資料記憶。但是，在一般MT J記憶單元中，此電阻 差△ R並無法變為如何的較大值。代表性而言，電阻R m i η 將僅止於Rmax的數十百分比程度而已。因此，對應記憶資 料位準的記憶單元電流I ce 1 1變化亦將不致如何的大，僅 止於微安培（// A : 1 0〜6 A)級。

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流差，而存在 戶::選擇圮憶單元的通過電流便將被要 白、“ /;I、L比車父。此類電流比較動作中，僅採用 :鏡，測方欠A ◎，i無法&足夠•度感測電 有可月b引發錯誤動作的虞虞。 【發明概要】 ~ , 本發明 較而執行 依照本 元、存取 較電路。 過電流。 存取對象 流入於第 使基準電 分別流通 試電流供 一方，供 此類半 元通過電 據來自外 的調整電 執行正確 依照本 數記憶單 之目的在於提供根據高精度的電流 資料讀取的半導體記憶裝置。 軚或電壓比 發明的半導體記憶裝置，係豆備有· > 電流傳輸電路、基準電流產：電路二= ;數記憶單元係按照記憶資料而改變以流比 子取電流傳輸電路係使複數記憶單元中2的通 之選擇記憶單元的通過電存j選為 i w。基準電流產生電路係在1^之，取電流 流流入於第？铲机丄 你貝抖頃取時， 、 Ρ點中。電流比較電路传吝祉 於上述第1與第2節點中之電流差的許百產^對應 :電路係在測♦試模式中，對第i盘、第貝、昼。測 應來自外部的測試電流。 〃第2即點之至少 :體，憶裝置乃因為含 流，與基準雷、、六 、 V ^出遥擇圮憶單 部的測試電产ζ二之電流差的電流比較電路，根 流比較電I;;;估::償的測式模式，…精密 的資料讀取。 。果便可仏剩微小電流差而 發明=-構造的半導體記 兀、第1節點、·^ 9於机一 係具備有：複 弟2即點、貧料讀取電路、以及第

567491 、發明說明（7) 節勒貝枝周彳王電路。複數記憶單元係各自保持記憶資料。第1 記憶單元，，被選擇為存取對象的選擇記憶 2 貢料讀取動作時，進行電連接狀態。第2節點係 行I，取動作時，供傳輸與經第1節點所傳輸電信號進 父用的基準電信號。資料讀取電路係供在資料讀取動 了丄按照第1與第2節點之電信號差，而產生讀取電壓 佶读第1補償調整電路係在資料讀取動作非激活時，便依 =取，壓在既定範圍内之方式，按照經讀取電壓回饋所 :侍的第1與第2控制電壓之方式，調整第1與第2節點之輸 γ顯半^r體s己,丨思裝置在資料讀取動作非激活時，將自動 =貝料讀取電路的補償調整。所以，因為在補償已調整 狀怨下’可執行資料讀取動作，因此可進行高速且 的資料讀取動作。 …月又 本發明之再另一構造的半導體記憶裝置，係具備有：複 婁^記憶單元、存，取電流傳輸電路、基準電流產生電路、電 2比較電路、以及基準電流調整電路。複數記憶單元係按 二、圮fe資料而變化存取時的通過電流。存取電流傳輸電路 係按照與複數記憶單元中被選為存取對象之選擇記憶單一 而流通通過電流的内部節點電壓，與基準電壓之比較，70 將對應通過電流的存取電流流入於第1節點中。基準電充 產生電路係在資料讀取時，使基準電流流入於第2節點 中。電流比較電路係產生按照分別流通於上述第1與第2〜 點中之電流差的讀取電壓。基準電流調整電路係配合，

567491 五、發明說明（8) 憶單元的製造實況，而調整基準電壓位 此類半導體圮憶裝置係配合記憶單元一 整電流傳輸電路所採用的基準電壓位 二化貫況，可調 憶單元的製造誤差’而使電傳輸電路特性唯；，除追蹤記 並可配合選擇記憶單元的通過 ， 、准持一定之外， 本發明之再另一構造#本道M瓜而感測出存取電流。 ^ 構&的丰導體記憶裝置，传且供古* 數記憶單元、存取電流傳輸電路、 備有：稷 及電流比較電路。複數記憶單元係按=^ =產生電路、以 取時的通過電流。存取電流傳輸電路：使變存 中，被選為存取對象之選擇記憶單元 3己憶早兀 之存取電流流入於第！節點中。基w電^ ’所對應 基二電流Λ入於第2節點中。基準電流產生 製作於半導體記憶裝置上，且各別具有與 相同結構之複數虛設記憶單元；以及根據複數 …過電流，產生基準電流的電流產生電 路。復數虛設記憶單元中至少每—個，分別記憶各記憶單 =記憶資料的二種位準。t流比較電路係產生按照分別 k通於上述第1與第2節點中之電流差的讀取電壓。 敫^類半導體記憶裝置，可配合記憶單元之實際電阻，調 玉，奴傳輸電路中所採用基準電壓的位準。所以，可跟蹤 =早元的製作誤差’使電傳輸電路特性維持一定狀態。 【較佳實施例】 以下，針對本發明實施例，參照圖式進行詳細說明。 c貫施例1 )

567491 五、發明說明（9) 參照圖1所示，本發明實施例之MR AM裝置1係從外部響應 控制k號0^10及位址信號ADD兔執行隨機存取，並施行寫入 資料DIN之輸入及讀取資料DAT之輸出。 MRAM裝置1係具備有：響應控制信號CMD而控制MRAM震置^ 整體動作的控制電路5 ;及包含有配置呈行列狀之記憶 單元MC的記憶體陣列1〇。 〜 在記憶體陣列1 〇中，分別按照MT J記憶單元的列配置字 元線WL及寫入數位線WD]L，並分別按照MT j記憶單元的行配 置位元線BL及源極線SL。在圖1中，僅代表性的例示著」 個MT J記憶單元MC，以及對應其之字元線WL、寫入數位線 WDL、位元線BL、源極線儿的配置狀態。 MRAM裝置1係更具備有：供將經位址信號所表示的列位址 行解碼，並執行記憶體陣列10中之列選擇用的列解碼 益，供將經位址信號ADD所表示的行位址以進行解碼， :執们己憶體陣列10中之行選擇用的行解碼器25 ; 括 取/寫入控制電路3〇與35。 °貝 入=ί =人控制電路3G與35係在f料讀取時供使資料寫 料二ΐ位7中之用的電路、在資料讀取時供資 ，項取電〜〜入於位元線BL中之用的電路、 貝 取時供產生讀取資料DAT用的電路等之統稱。及在貝枓頃 寫入數位線WDL係包夾記憶體陣列丨〇且與列 同：丨區域中禺合於接地電壓GND。列解碼：，不 在貧料寫入時’供將配合列選擇結果而選：馬接於 位線m予以激活化用的電源電壓Vcc。。擇===

567491 五、發明說明（ίο) " — 寫入數位線WDL的二端，便分別耦接於電源電壓Vcc與接地 電壓GND。所以，便可使對經激活化的寫入數位線WD]L，流 心^列方向貢料寫入電流丨p。列方向資料寫入電流〖p係不管 寫入資料的位準均為一定。 此外，列解碼器20對非選擇的寫入數位線WDl則固定於 接地電壓GND。藉此在寫入數位線WDL中便不致流入列方向 資料寫入電流I p。 蒼照圖2所不’讀取/寫入控制電路3 〇係設有對·應位元線 BL —端而所設置的寫入驅動器3U。讀取/寫入控制電路35 係设有按照位元線BL另一端而所設置的寫入驅動器3丨b。 另外’在圖2中，僅代表性的顯示按照一條位元線BL的寫 入驅動益3 1 a與3 1 b之配置，相同的複數寫入驅動器將按照 各記憶單元行之位元線而設置。 寫入驅動器3 1 a係具備有：所對應記憶單元行中，表示行 選擇結果之行選擇信號CSL、與將寫入資料DIN設為2輸入 的N A N D閘3 2，連接於所對應位元線b l —端與電源電壓v c c 之間的P通道MOS電晶體33 ;以及電耦合於所對應位元線BL 一端與接地電壓GND之間的N通道MOS電晶體34。 電晶體3 3與3 4的各閘極中，輸入n a N D閘3 2的輸出。換句 話說’電晶體33與34係當作在選擇行中配合寫入資料DIN 位準’而驅動位元線BL —端的反相器用而進行動作。 寫入驅動杰3 1 b係設有：將表示所對應記憶單元行中之行 遙擇結果的行選擇信號CSL、及寫入資料反轉信號/din設 定為2輸入的NAND閘37 ;耦接於所對應位元線Bl另一端與

C:\2D-CODE\91-ll\91H9238.ptd 567491 五、發明說明（11) 電源電壓Vcc之間的P通道M〇s電晶體38 ;以及耦接於所對

應位凡線叽另一端與接地電壓GND之間的N通道MOS電晶體 3 9 〇 I 在電晶體38與39的各閘極中，輸入NMD閘37的輸出。電 曰曰 體38與39係、當作在選擇行中配合寫人資料DIN之反轉位 準/DIN，而驅動位元線阢另一端之反相器用而進行動作。 此二卜’亦可將寫入驅動器31a，31b的驅動電壓設，定為接地 f壓GND與^源電壓Vcc以外的電壓。另外，在下述中，將 L 5虎、’泉，貝=等的二值高電壓狀態（譬如：電源電壓kd 與低電壓狀態（譬如：接地電壓GND)，分別稱為「Η位 準」、「L位準」。 ^ Ϊ非=擇^中，NAND閘32與37之輸出將分別被設定於11 ΓΝΠ $ 4擇列之位元線BL二端便將耦接於接地電壓 =寫°入資=’在選擇列中，麵閉32與37之輸出係按 ^ — 位準，而分別被設定於ίί位準與L位準。所 ==2 =位元線BL二端便將按照寫人資料D I Ν的位 社 f自耦接於電源電壓Vce與接地電壓GND之一。 準了 ί通ί ί擇行的位元線BL中’則按照寫入資料D 1 N位 广文入、、入驅動器3 1 a朝向3 1 b方向的資料寫入電流 ^ 一”、 ·、、、區動态3 1 b朝向3 1 a方向的資料寫入電流一丨w中 入電〜Iw係:臭句話說’流通選擇行之位元線乩的資料寫 入電机-Iw係按照寫入資料DIN位準而設定。 ，所，應之寫入數位線視與位元紐二者中，流 枓寫入電流的碌隧電阻元件TMR中，按照資料寫入電流土 C:\2D-mDE\9Ml\91119238.ptci

第15頁 567491 五、發明說明（12) ' ' *——- w方向的寫入資料將被磁性的寫入。 其次，針對從記憶體陣列10進行資料讀取動作進行說 明〇 參照圖3所*，在記憶體陣列1〇中，MTJ記憶單元⑽配置 一矩陣狀。在圖3中，代表性的顯示出一部份的MTJ記憶單 凡、及相對於其之字元線WL1，WL2、寫入數 WDL2、位元線BL1〜BL3及源極線SL1〜SU。 ^WDU， Μ T J a憶單元％ c係具有如同在圖1 6中所說明之相同結 構，並串聯耦接於所對應的位元線BL與源極線讥之間的磁 隨電阻元件TMR及存取電晶體ATR。磁隧電阻元件TMR係被 磁化為按照記憶資料的方向，並記憶Η位準（” 1 ”）與l位準 (〇 )中的任一資料。磁隨電阻元件TMR的電阻係按照此記 憶資料而被設定為Rmax與Rmin中之任一者。 各源極線SL係耦接於接地電壓GND上。而相鄰源極線間. 則透過電阻成分而電搞合。藉由此種結構，便可抑制各源 極線S L電壓的浮起，並可將存取電晶體a τ R之源極電壓確 實的變成接地電壓GND。 再者’對應於各記憶單元行，配置行選擇閘C S G與行選 擇信號CSL。在圖3中，代表性的顯示出分別對應於位元線 BL卜BL3的行選擇線CSL卜CSL3、及行選擇閘CSG卜CSG3。 各行選擇信號CSL係當所對應的記憶單元列配合行位址CA 而被選擇的情況時，便被激活為Η位準。各行選擇閘CSG係 當對應的列選擇線被激活化為Η位準的情況時，便呈導通 狀態，並將所對應的位元線BL與節點Na予以電耦合。

C:\2D-C0DE\9Mi\91119238.ptd 第16頁 567491 五、發明說明（13) 譬如當圖3中斜線部分所示第2列、第2行的MTJ記憶單元 被選擇為存取對象（以下，將被選擇為存取對象的MT J記憶 單元，簡稱為「選擇記憶單元」）之情況時，所對應的字 元線WL2與行選擇信號CSL2將被激活化為η位準。相對於 此’行選擇閘CSG2與選擇記憶單元之存取電晶體ATR便將 導通’而使記憶單元電流IceU通過：節點Na〜行選擇閘 CSG2〜位元線儿2〜磁隧電阻元件TMR〜存取電晶體ATR〜源極 線SL2(接地電壓GND)的路徑。記憶單元電流Uel 1(換句話 況遥擇5己單元存取時的通過電流），便將按照所對應 磁隨電阻元件TMR電阻（Rmax或Rmin)(換句話說，選擇記憶 單元之記憶資料）而進行變化（丨1或丨〇 )。 〜 再者’作為圖1所示讀取/寫入控制電路3〇其中一部份， 係設置資料讀取電路5〇及基準電流產生電路6〇。 抑資料讀取電路50係設有··供將通過選擇記憶單元的記憶 單元電流Icell傳輸於節點Nc用的電流傳輸電路5〇a ;供將 分別，通於節點Nc與“中的電流差予以放大用的電流感測 放大器50b ;以及配合電流感測放大器5〇b的輸出，而產生 ό貝取資料DAT的項取資料產生電流5 〇c。基準電流產生 6 0係在節點Nd處產生基準電流丨r。 電流傳輸電路50a係設有：將耦接於選擇記憶單元的

Na電壓與基準電壓Vref進行比較的電壓比較器51 ;以及電 搞合於、節點Na與Nc之間的傳輸電晶體52。傳輸電晶體“係 由N通迢MOS電晶體所構成，其閘極則接收電壓比較器。的 輸出。

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電流感測放大器5 0 b係設有：分別搞接於節點n c及n d、应 電源電壓Vcc間的P通道MOS電晶體53與54 ;將節點Nc與^、 的電壓差予以放大並產生讀取電壓VR的主電壓比較器^。 Ρ通道M0S電晶體53與54的各閘極係耦接於節點Nd W，二者 將構成電流鏡。 — 項取資料產生電流5 0 C係設有：供將主電壓比較器γ 〇所輪 出的讀取電壓V R與基準電壓V r e f Α進行比較的電壓比較哭’ 8〇 ;供控制電壓比較器80之輸出節點與節點Nf間之連接^的 連接開關85 ;供將讀取電壓VR與基準電壓VrefB予以比較 用的電壓比較器9 0 ;供控制電壓比較器8 〇之輸出節點與節 點N f間之連接用的連接開關9 5 ;以及配合節點n f與n g之電 G差’而在卽點N h處產生項取貧料D A T用的電壓比較 98。 α 電流傳輸電路50a係將電耦合於選擇記憶單元上的節點 Na電壓’維持於基準電壓vref附近，同時在節點Nc上產生 反映a己丨思早’元電流I c e 1 1的存取電流I a c。所以，存取電流 I ac便形成配合選擇記憶單元之記憶資料位準，而具有二 種位準（I 0，11)。 利用基準電流產生電路6 〇而流入於節點n d中的基準電流 I r ’將被設定於此種存取電流I a c之二種位準中間。所 以’在節點N c與N d之間，便將產生按照存取電流I a c與基 準電流I r間之電流差的電壓差。主電壓比較器7 〇則將節點 Nc與Nd間所產生的電壓差予以放大，而所獲得的讀取電壓 V R輸出於節點N e。

C:\2D-C0DE\9Ml\91119238.ptd 第18頁 567491 五、發明說明（15) 在=貝料頃取時’耦接開關8 5便將電壓比較器8 〇的輸出節 =，耦接於節點Nf。耦接開關95則將電壓比較器9〇的輸出 筇點，耦接於節點Ng。結果，電壓比較器98便將配合電壓 比較為8 0與9 0的各個輸出，而在節點Nh中產生讀取資料 DAT 〇 其次，針對基準電流產生電路6〇的結構進行說明。 基準電流產生電路6 0係設有··虛設記憶單元6丨a與6丨b ; 以及構成電流傳輸電路6〇a的電壓比較器62與傳輸電晶體 6 3 ° 虛設記憶單元6 la與61b係具有如同MTJ記憶單元㈣相同 的結構，且並聯連接於節點Nb與接地·電壓GND之間。虛設 記憶單兀61a係設有：串聯連接於節點仆與接地電壓GND之 間的磁隧電阻元件TMRdO與存取電晶體ATRd〇。同樣的，虛 設記憶單7L61b則設有：串聯耦接於節點心與接地電壓GND 之間的磁隧電阻元件T M R d 1與存取電晶體a τ R d 1。 磁1¾電阻元件TMRdO與TMRd 1係如MTJ記憶單元MC中的磁 隧電阻元件TMR般的進行設計與製作。同樣的，存取電晶 體ATRdO與ATRdl係分別如同MTJ記憶單元MC中的存取電Z 體ATR般的進行設計與製作，且各自的閘極則耦接於虛設 字元線DWRL。換句話說，虛設記憶單元61a與61b係分別具 有如同MT J記憶單元MC相同的結構。此外，設置有供對产 設記憶單元6 la與61b，分別執行資料讀取用的寫入數位i"線 WDLdO 與WDLdl ° ' 對虛設記憶單元6 1 a與6 1 b預先執行如同通常訂j記憶單

C:\2D-C0DE\9Ml\91119238.ptd 第19頁 567491 五、發明說明（16) "一^— 元的資料寫入。磁隧電阻元件TMRdO與TMRdl的電阻係分 設定於Rmin與Rmax。 電壓比較器62係將節點Nb電壓與基準電壓矸以間的比較 結果，輸出於傳輸電晶體63的閘極十。傳輸電晶體63係^ 電耦合於節點Nb與N1間的N通道M0S電晶體所構成。 所以’響應虛設字元線DWRL的激活化，在節點.中便將 流通於虛設記憶單元6 1 a與6 1 b中之電流的合計（丨〇 +丨丨）。 此外’利用電流傳輸電路6 〇 a將節點N b電壓，如同耗接於 送擇Z fe單元之印點N a般，維持於基準電壓v r e f附近，並 將流通於節點Nb中的電流（I 〇 + 11)傳輸於節點n丨中。 基準電流產生電.路6 0係更含有：供配合流通於節點N丨中 的電流，而產生基準電流lr用的電流產生電路6〇b。電流 產生電路60b係設有：並聯連接於電源電壓Vcc與節電N1之 間的P通道M0S電晶體64與65 ;電耦合於電源電壓Vcc與節 點N2之間的P通道M0S電晶體66 ;電耦合於節點Nd與接地電 壓GND之間的N通道M0S電晶體67 ;以及電耦合於節點…與 接地電壓GND之間的N通道M0S電晶體68。 P通道Μ 0 S電晶體6 4、6 5及6 6的各閘極係耗接於節點n 1。 Ν通運M0S電晶體6 7與68的各閘極係耦接於節點Ν2。此外， Ρ通道Μ 0 S電晶體6 4與6 5的電流驅動力合計，被設定為ρ通 道Μ 0 S電晶體6 6之電流驅動力的2倍。 … 具有此類電流鏡結構的電流產生電路6 〇 b，將使節點Nd 中所產生之傳輸至節點N1中的電流量（I 〇 + 11 ) 一半之電流 i。換句活說’基準電流I r係設定為相當於記憶單元電流

567491 五、發明說明（17) —----

Icel 1之二種位準中間值的（1〇 + 1丨）/2。所以，資料讀取電 路5 0便可經由存取電流丨ac與基準電流丨r間的比較，而费 取出選擇記憶單元的記憶資料。 、 基準電流產生電路60係電耦合於節點…與接地電壓gnd 之間，並在閘極中設有接受致能信號/EN3的N通道M〇s電晶 體69。致能信號/EN3信號/EN3係在基準電流產生電路6〇 g 作停止時，將被非激活化為Η位準。此情況下，配合電晶 體69的導通，使節點⑽被設定於接地電壓GNi),且二為^ 晶體67將被強制悻的截止，因此便停止基準電流卜的供 應。 j 八 此外，致能jg號/EN3在被激活化於l位準的期間中，基 準電流產生電路60將在節點Nd中產生如上述的基準電流^ Ir— 參照圖4所示/若在時間點t 〇中，資料讀取動作被激活 化的洁’選擇列的字元線WL與虛設字元線DWRL將被激活化 為Η位準。此外，雖未圖示，但是在相同時序下，選擇行 的行選擇信號CSL將被激活化為Η位準。 對應於此，因為選擇記憶單元將電耦合於節點Na與接地 電壓GND之間，因此按照選擇記憶單元之記憶資料的記憶 單元電流I ce 1 1便將通過節點Na。同樣的，虛設記憶單元 61a與6 lb因為並聯電耦合於節點Nb與接地電壓GND之間， 因此在節點Nb中便將流通分別在虛設記憶單元6 1 a與6 1 b中 之通過電流的總和（11 + 11)。 但是’利用電流傳輸電路5 0 a與6 0 a，使節點N a與N b的電

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567491 五、發明說明（19) ' '~ 此外，在％間點t 2〜t 3之間，則將顯示出選擇記憶單元 之記憶=料呈L位準之情況時的動作波形。在此情況下， 分別在節點N a〜N h中所產生的電壓變化，將呈有與時間點 tO〜tl間之資料讀取動作相反的極性。所以了最後便將在 節點Nh中產生L位準（接地電壓(jnd)的讀取資料DAT。 其次’針對供對電流感測放大器5 〇 b之補償，進行評估 與調整用的結構進行說明。 、處料項取動作非激活時的讀取電壓VR，將呈相應於電流 感測放大器50b之補償的位準。所以，資料讀取動作非激 活時的讀取電壓VR位準，亦稱為「補償電壓v〇s」。 如上述已說明般，存取電流Iac(記憶單元電流IceU)與 基準電流^間的電流差，因為屬於微安培（#〇級，因此 ，為確保資料讀取精度之情況下，便必須將電流感測放大 器5 0 b的補償抑制於既定位準以下。當理想狀態（即，未存 在，彳貝）之情況時’補償電壓v 〇 s便將成為一定的固定中間 電壓。電壓比較器80與90中的基準電壓yrefa與yrefB，便 將在靠近於包夾此中間電壓的位準中，分別被設定於對應 於補償許可範圍内。 在下述中’該等基準電壓Vref A，VrefB為區別於電流傳 輸電路50a，50b中的基準電壓Vref，因此亦稱為「補償基 準電壓VrefA，VrefB」。 換言之，當電流感測放大器5〇b之補償在許可範圍内的 情況時’資料讀取非激活時（字元線礼非激活時）的補償電 壓Vos ’便將位於基準電壓VrefA與VrefB之間。

C:\2D-C0DE\91-ll\9L119238.ptd 第23頁 567491 五、發明說明（20) 再度參照圖3所示，在實施例1之結構中，更配置有：供 補償調整用之測試模式中所採用的測試電流供應電路丨〇〇 及電流切換電路1 2 0與1 3 0。 測試電流供應電路1 〇 〇係設有：可從外部進行電接觸的鲜 墊1 0 2 ;供產生對應於銲墊1 〇 2之施加電壓的一定電流用之 定電流產生電路1 0 5 ;電耦合於定電流產生電路1 〇 5與接地 電壓GND間的N通道MOS電晶體1 10。 電流切換電路1 2 0係設有：串聯連接於節點N c與接地電壓 GND間的N通道MOS電晶體122與125。電流切換電路130係設 有：串聯連接於節點Nd與接地電壓GND間的N通道MOS電晶體 132與135。N通道MOS電晶體1 1 0, 1 2 2, 1 32的各閘極，耦接 於N通道MOS電晶體11〇與定電流產生電路1〇5的連接節點。 電晶體125與135的閘極中，分別輸入致能信號EN4與EN5。 在資料讀取動作時，因為致能信號EN4與別5將被非激活化 於L位準，因此電流切換電路丨2〇與丨30，在測試電流供應 電路1 0 0，及節點N c與N d之間便將被切斷。 參照圖5所不’依照實施例1之測試模式，致能信號EN4 與EN5將被激活化為η位準，且電晶體125與135將分別被導 通。藉此，對銲墊1 〇 2的施加電壓所對應的測試電流丨t， 便將經由電流切換電路1 2〇與1 30，而分別傳輸給節點nc與 Nd ° 而致能信號EN1,EN2及/EN3將分別呈非激活化。相對應 於此，電壓比較器5 1與6 2動作將停止，且將停止利用基準 電流產生電路60的基準電流Ir供應。同樣的，亦不執行利

C:\2D-OODE\9Ml\91119238.ptd 第24頁 567491 五、發明說明（21) 用電流傳輸電路50a對節點Nc的存取電流Iac傳輸。所以， 在測試模式中，分別對節點NcWd，將僅供應相同的測試 電流11。如此，在實施例！的測試模式中，於無產生節點 =與Nd電流差的狀態下，對主電壓比較器7〇的補償進行評 如圖5所示，在實施例丨的測試模式之第丨測試狀熊中， 致能信，EN6與EN7將設定為輕接開關85轉#電壓比^交器別 =,出即點與節點Nf ’ _^接開關95則使電壓比較器9〇之 ^出二點呈開放狀態。藉此，在圖5所示的幻測試狀態 中，卽點Ne電壓（換句話說，補償電壓v〇s) ’便可利用從 所輸出的讀取資料DAT，而執行是否超過 補償基準電壓Vref A的判斷。 圖6相較於圖5之下，在實施例丨之測試模式的第二測試 狀態時’致能信號删與EN7的設定將變化，並利用搞接開 關85而使電遂比較器80的輸出節點呈開放狀態。而利用搞 接開關95將使電壓比較器9〇的輸出節點耗接於節點Ng。相 關資料讀取電路系統的其他部分，則如同圖5進行設定。 。所以，在第2測試狀態中，補償電壓v〇s是否低於基準電 壓VrefB ’乃利用從讀取資料產生電流5〇〇 資料DAT進行判斷。 故藉由重複圖5所不第1測試狀態，與圖6所示第2測試 狀態，便可對節點Nb中所產生的補償電壓v〇s，是否在基 f電壓VrefA與訏6“間（即，僅單獨篩選出電流感測放大 為5 0 b的補仏疋否在既定範圍内）進行評估。換句話說，在 第25頁 C:\2D-CODE\9Ml\91119238.ptd 567491 五、發明說明（22) 實施例1的測試模式中，讀取資料產生電流5〇c將具有單 評估電流感測放大器5 〇 b之補償的機能。 一在設計階段中，電流感測放大器5〇b的補償，依在既定 f圍内之方式進行設定，但是受到MRAM裝置之製造程序的 誤差影響，亦有在節點NC與Nd中將流通相同電流的情況， 而有產生補償的情況。在存在有此種補償的狀態下，頗難 將節點Nc與Nd間的微小電流差予以正確放大，而較難執行 正確資料讀取動作。電流感測放大器5〇b的補償，主要可 利用供將節點Nc與Nd之電壓進行比較用的主電壓比較器7 之補償進行調整，。 σσ 所以，在下述中，便針對供調整主電壓比較器7〇補償 的結構進行說明。 參照圖7所示，主電壓比較器7〇係含有··電耦合於電源電 壓Vcc與節點Ne間的Ρ通道MOS電晶體71 ;電耦合於電源電 壓Vcc與節點N3間的P通道MOS電晶體72 ;供調整節之 入電阻用的電阻調整電路7〇b。 電阻調整電路70a係設有：具耦接於節點Nd之閘極的N閘 極MOS電晶體73a，73b，73c，73d，75 ;以及各自的閘極中分 別接受控制信號TSla〜TSld的N閘極MOS電晶體 7 4 a，7 4 b，7 4 c，7 4 d。電晶體7 5係電耦合於節點n 3與接地電 壓G N D之間。電晶體7 3 a與7 4 a係串聯連接於節點n 3與接地 電壓GND之間。同樣的，電晶體73b與74b係串聯連接於節 點N 3與接地電壓G N D之間，電晶體7 3 c與7 4 c則串聯連接於 _ C:\2D-CODE\91-li\91119238.ptd 第26頁 567491

與接地電塵GND之間；電晶體73d與74d則串聯連 於卽點N 3與接地電壓g n D之間。 電阻調整電路70b係設有：具耦接於節點Nc之 =電晶體76&，湯，心，7吣78;以及各自的閉極中： 別接受控制信號TS2a~TS2d 閘極M0S電晶體77a，77b， 7 7c’ 77d。電晶體78係電耦合於節點心與接地電壓gnd之 間。電晶體76a與77a係串聯連接於節點Ne與接地電壓gnd 之間。同樣的，電晶體76b與77b係串聯連接於節點^虫接 地電壓GND之間；電晶體76cm7c則串聯連接於節點 接地電壓GND之間；電晶體76d|Smd則串聯連接於節她 與接地電壓GND之間。 解碼為1 5 0係按照測試模式時，從外部所輸入的測試位 址丁八，而產生控制信號1^13〜7^1(1，1^28〜以2(1。選擇器電 路1 60係在測試模式中，將利用解碼器丨5〇所產生的控‘制信 號丁Sla〜TSld，TS2a〜TS2d，傳輸給主電壓比較器7〇。 在主電壓比較|§ 70中’P通道MOS電晶體71與72將構成電 流鏡。所以’節點N e中所流通的電流I c，乃依照節點n c電 壓，與對應於控制信號TS2a〜TS2d的電晶體77a〜77d之導通 個數而決定。同樣的，節點N3中所流通的電流1(1，乃依照 節點Nd電壓，與對應於控制信號TSla〜Tsld的電晶體74a〜 7 4d之導通個數而決定。 換句話說’電阻調整電路7 0 a可按照控制信號 T S1 a〜T S1 d，而調整節點N d所對應主電壓比較器7 〇的内部 電阻。同樣的，電阻調整電路70b可按照控制信號

C:\2D-CODE\9Ml\91119238.ptd 第 27 頁 567491 五、發明說明（24) TS2a〜TS2d，而調整節點Nc所對應主電壓比較器7〇的内部 電阻。具體而言，在N通道MOS電晶體導通個數較多者的節 點中，内部電阻將較低。此結果、，將按照控制信號TSla〜 TSld，TS2a〜TS2d，而調整節點Nd與Nc的輸入電阻。 實施例1的測試模式，在對節點Nc與⑽供應相同電流的 情況下，利用按照從外部所輸入測試位址TA的控制信號 TSla〜TSld與TS2a〜TS2d，而設定主電壓比較器7〇内部電阻 的平衡。此外，藉由重複分別於圖5與圖6中所示的第1測 試狀態與第2測試狀態，並利用該測試位址TA所對應的主 電壓比較器7 0内部電阻均衡，便可執行主電壓比較器7 〇之 補債疋否在。午可範圍内的§平估動作測試。當節點N e的電壓 (即’補償電壓Vos)並未在既定範圍内（VrefB < v〇s < VirefA)的情況時，便改變測試位址TA，直到補償電壓v〇s 在既疋範圍内的狀態為止，均再執行動作測試。 當利用動作測試，而獲得組合主電壓比較器7〇補償，可 t可犯圍内之測試位址TA的情況時（即，控制·信號 a〜TSld，TS2a〜TS2d的調整已完成）的情況時，便將經 調整過的控制信號TSla〜TSld, TS2a〜TS2d，記憶於裎a雷 路no中^。程式電路丨7〇係由如唯讀記憶體（r〇m)所構/。 在動作中，選擇器電路16〇便將程式 二：二”常動作時’按照程式電路17°中所記憶

t^ =，TSla〜TSld，TS2a〜TS2d，MM 軏时70補侦被抑制於許可範圍内的狀態下，執行資料讀

C:\2D-C0DE\9Ml\9iii9238.ptd 第28頁 567491 五、發明說明（25) 取動作。 如此依照貫施例1之結構的話，經電壓比較器内部電阻 的均衡調整，便可將供篩選出選擇記憶單元之通過電流與 基準電流間之電流差用的電流放大器補償，進行精密的調 整。結果，便可感測出微小的電流差，而執行正確的資料 讀取。 另外，在貫施例1中，針對利用主電壓比較器7 〇内部電 阻調整的電流放大态補償調整，利用設置專屬測試模式而 執行的結構進行說明。但是，此類測試模式，孽如在電源 投入時等情況時，亦可構成自我測試的自動啟動。此情況 下’供§己憶經_整過控制信號丁31&〜丁81(1，了323~丁82(1用的 程式電路170，因為不需要非揮發性資料記憶，因此便可 ，利用在電源投入期間中，執行資料保存的閂鎖電路等暫存 器而構成。 再者’在圖7中’雖針對各自採用四個控制信號 TSla〜TTSld，TS2a〜TS2d，執行補償調整的結構，但是控制 信號的數目亦可任意設定。換句話說，在圖7之結構中， 相當於電晶體73a〜73d，74a，74d, 76 a〜76d，77a〜77d的電晶 體組，亦可配合每個控制信號數量的個數而設置。 (實施例2) 在實施例2中，針對供跟蹤MTJ記憶單元製造誤差，而調 節基準電流I r用之測試模式結構進行說明。 圖8所示係實施例2之測試模式的第1測試狀態。 參照圖8所示，供執行資料讀取動作用的資料讀取電路

C:\2D-CODE\9Ml\91119238.ptd 567491 五、發明說明（26) ~ - 系統（即，資料讀取電路50、基準電流產生電路6〇、測試 電流供應電路1 〇 〇、及電流切換電路丨2 〇，i 3 〇 )結構，因為 如同圖2中所示者相同，因此便不再重複贅述。 ' 即便在實施例2的測試模式中，亦屬於利用致能信號 EN卜EN7的設定，而使各部分的動作狀態，從通常的資料 讀取動作時便呈不同。 、 在實施例2的測試模式之第丨測試狀態中，便可執行供 握MTJ記憶單元通過電流分布的動作測試。所以，致能信 號EN便將被激活，而致能信號EN2則將被非激活化。所" 以，由電壓比較器5 1與傳輸電晶體52所構成的電流傳 路50a '雖進行與資料讀取動作時的相同動作，但是由 壓比較器62與傳輸電晶體63所構成的電流傳輸電路6〇&動 作便將停.止。此外，因為致能信號/EN3亦將呈非激活（h位 準）狀態，因此電晶體69便將導通，而電晶體67則將被截 止/藉此基準電流產生電路60與節點Nd便將被電切離。 再者’致能信號EN4與EN5將分別被非激活化（L位準）與 激活化（H位準）。相對於此，電晶體丨25將被截止，而電晶 體1 3 5則將被導通。結果，實施例2的第1測試狀態中，將 對節點Nc流通按照通過選擇記憶單元之記憶單元^電流 ’ Icel 1的存取電流lac，而對節點Nd則將流通經由測g電流 供應電路1 0 〇的測試電流11。 此結果便使產生 > 料項取電路50的讀取資料dat，目有 按照存取電流I ac與測試電流11間之大小關係的位準了所 以，利用使測試電流11位準產生階段性的變化，便可測量

567491 五、發明說明（27) 記憶Η位準或L位進夕、登视a ^ -.τ +之k擇圮憶單元的通過電流（纪恃I亓 電流I ce 1 1)位準。兹山去、— 、电机、α己1«早70 2的測試模式之第〗你舻士 切1下別A，在貝施例 一 4中，便可製成表示存取時之記怜單 兀電流Icell分布的圖形。 才之β己^早 i — : 丁係刀別保持11位準與L位準之記憶資料的MTJ 單η5己Λ單元電流1cel1的分布。如此雖將記憶 .^ ^ 己匕貝枓的位準而區分為二種，作是 (，吳各差自)的位準中，存在受到製作誤差影響的某種程二 :口刖㉛’基準電流產生電路6〇係含有：如同MTj記憶單元 M C相同的設計與製作的虑讯 心 说_ 朴的虚叹圮憶早兀6 1 a與6 1 b ;以及如同 遠擇記憶單元所按昭雷，户值私恭 …、電爪傳輪電路5 0 a相同結構的電流傳 輸電路6 0 a。所以，在設計卜 你 一士制、α 、，仕又卞上，便可设計成吸收MT J記憶單 凡在衣造上的誤差，並將基準雷、、* τ 儿訂丞+冤，爪I r没定為各自記憶資料 位準所對應之記憶單元通過電流分布的中央處。 但疋’當基準電流產生電路6◦内的電流傳輸電路6 &存 在有補償的情況時，便如圖9B令虛線所示，將有產生無法 將基準電流I r設定於正確位準的可能性。 在貫施例2的測試模式之第2測試狀態中，便調整基準電 流產生電路60中的此類補償，俾執行為將基準電流&設定 於適當位準的調整。 芩照圖1 0所不，在實施例2的測試模式之第2測試狀態 中，相較於實施例的測試模式之第丨測試狀態，前者更換 致能信號EN4與EN5的設定。配合此，便電晶體丨25將被導

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受控制信號TS3a〜TS3d的N通道MOS電晶體21〇a〜21〇d。電晶 體215係電耦合於節點心與接地電壓GND之間。電晶體 與210a係串聯耦接於節點N5與接地電壓gnd之間。同樣 的，電晶體205b與210b係串聯耦接於節點N5與接地電壓 之間，電晶體2〇5c與210c係串聯耦接於節點N5與接地 電壓GND之間；電晶體2〇5(1與21〇(1係串聯耦接於節點㈣與 接地電壓GND之間。節點N4則库馬接於傳輸電晶體㈡的閘 極。 電壓比較器6 2係更設有：分別被供應基準電壓Vre f的閘 極之1^通道肘03電晶體22〇8,2 2 01)，22 0(：,220(1，225;以及各 自的閘極分別接受控制信號TS4a〜TS4d的N通道M〇s電晶體 230a 230d電曰曰體225係電搞合於節點N4與接地電壓gnd 之間。電晶體2 2 0a與230a係串聯耦接於節點N4與接地電壓 GND之間。同樣的，電晶體22 〇b與2 3Ob係串聯耦接於節點 N4與接地電壓GND之間，·電晶體22〇c與23 0c係串聯耦接於 節點N4與接地電壓GND之間；電晶體22〇d與23〇〇1係串， 接於節點N4與接地電壓GND之間。 串^ 解碼器25 0係按照測試模式時，從外部所輸入的測試位 址TA ’而產生控制信號TS3a〜TS3d, TS4a〜TS4d。選擇器電 路2 6 0係在測試模式中，將利用解碼器2 5 〇所產生的控制信 號TS3a〜TS3d，TS4a〜TS4d，傳輸給電壓比較1162。 藉由此種結構，便如同圖1 〇所示主電壓比較器7 〇的電阻 調整’調整電壓比較器62的内部電阻。藉此，便可調整供 產生基準電流Ir用的電流傳輸電路60a之輸入電阻，而改八

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五、發明說明（30) 變基準電流I r的位準。 在實施例2的測試模式之第2測試狀態下，藉由使測試電 流11產生階段性的變化，便可測得對應於所輸入測試位址 丁 A的基準電流I r位準。若考慮第1測試狀態中所測得記憶 單元電流I ce 1 1的分布，基準電流I r便將依可位於各記憶 資料位準的通過電流分布中央之方式，繼續電壓比哭 内部電阻的調整。 重複此調整測試，對應於經設定在最適位準之基準電流 Ir的控制信號TS3a〜TS3d, TS4a〜TS4d狀態，便將被記憶^ 程式電路270中。 〜、 如此在實施例2的結構中，可精密的調整基準電流產生 電路的補償。結果，因為可正確的設定基準電流丨r，因此 可執行依據微小電流差的高精度資料讀取。 另外，在實施例2中，亦是針對利用電壓比較器62的内· 部電=調整，而調整基準電流Ir之事項，為利用設計專屬 測試模式執行的結構方式進行說明。但是，此種測試模式 :可形成譬如在電源投入時，便自我測試的自動啟動的結 。此情況下’供記憶經調整過控制信號TS3a〜Ts3d， "27° 1 „, 鎖電路等暫存器4:源投入期間中，執行資料保存的問 再者，在圖1 1中，雜h , TS3d，TS4a〜丁S4d，勃，十對各自採用四個控制信號TS3a〜 的數目亦可任意設〜行補償調整的結構，但是控制信號 义 換句話說，在圖7之結構中，相當

567491 五、發明說明（31) 於電晶體205a〜205d，210a〜210d，220a〜220d,230a〜230d 的 電晶體組，亦可配合每個控制信號數量的個數而設置。 (實施例3) 在實施例3中，針對於資料讀取動作非激活時（譬如··預 充電動作時），自動執行實施例1中所說明的主電壓比較器 7 0補償調整之電路結構進行說明。 圖1 2中所示係實施例3的資料讀取電路系統結構。 參照圖1 2所示，實施例3的結構，除圖2所示實施例1的 資料讀取電路系統結構之外，尚設有：補償調整電路 3 0 0，3 1 0，與電流切換電路3 2 〇。 補償調整電路3 0 0係設有：供從節點N c中流出配合節點 Nfb電壓Vfl之電流的調整電流產生電晶體3〇5 ;以及供保 持節點Nfb電壓Vfl用的電容器30 7。調整電流產生電晶體 3 0 5係由電耦合於節點Nc與接地電壓GND間的N通道MOS電晶 體所構成。 同樣的，補償調整電路3 1 0係設有：供從節點Nd中流出配 合節點Ngb電壓Vf 2之電流的調整電流產生電晶體315 ;以 及供保持節點N g b電壓V f 2用的電容器3 1 7。調整電流產生 電晶體31 5係由電耦合於節點Nd與接地電壓gnd間的N通道 MOS電晶體所構成 電流切換電路32 0係具有串聯耦接於節點1與接地電壓 GND間的N通道MOS電晶體322與324。對電晶體3 2 2的閘極輸 入致能信號E N 8。電晶體3 2 4的閘極則轉接於節點n 2。 圖1 3所示係實施例3之資料讀取電路系統的資料讀取動

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567491 五、發明說明（33) 必須從圖1 3所示結構予以反轉。當依此種結構的情況時， 調整電流產生電晶體3 0 5將使按照電壓Vfl流入於節點Nc 中’而調整電流產生電晶體32 5則使按照電壓Vf 2流入於節 點Nd中。 在資料讀取動作激活時，便更換致能信號EN6與EN7的設 定，而耦接開關8 5與9 5則使電壓比較器8 0與9 0的輸出節 點，分別搞接於節點N f與N g。藉此，讀取電壓V R的回饋路 徑便將被阻斷。 但是，經資料讀取動作非激活時的節點Nfb與Ngb最終電 壓（即，讀取電壓VR之回饋）而調整的電壓vfl與Vf 2，則將 利用電容器3 0 7與3 1 7而保持。在節點N c中流通選擇記憶單 元之通過電流所對應的存取電流I a c。依此便開始進行如 同實施例1中所說明的資料讀取動作。此時，利用補償調 整電路3 0 0與3 1 0，按照被電容器3 〇 7與3 1 7所保持的電壓 V f 1與V f 2之電流’便將分別從節點n c與n d中流出。結果， 在補顿自動调整的狀態下，便可執行資料讀取動作。 參照圖1 4所示，在時間點t 〇以前，各字元線WL與虛設字 元線DWRL將非激活化，而資料讀取動作則將被非激活化。 在資料讀取動作非激活時，耦接開關8 5，9 5將被回饋所控 制，節點Nfb與Ngb將耦接於耦接開關85與9〇的輸出節點。 利用此狀態，如前所說明，主電壓比較器7〇的補償將被 自動調整，而此調整結果便將被當作節點Nfb與Ngb的電壓 Vfl與Vf2，而利用電容器3 0 7與317保持。換句話說，在資 料項取動作的非激活時，節點N d的電壓（即，補償電壓

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第37頁 567491 五、發明說明（34)

Vos)將被自動的回饋控制進入基準電壓VrefA與矸以8之 間。 依此從主電壓比較器7 〇補償被自動的進行調整狀態開 始^由時間點to起便開始如同圖4的資料讀取動作。在資 料續取動作中，耦接開關8 5與9 5的耦接方向，係被控制為 將電壓比較裔8 0與9 0的輸出節點，分別耦接於電壓比較器 9 8輸出即點的節點ν f與節點Ng。藉此便執行如同圖4所示 相同的資料讀取。 在時間點11中，若資料讀取動作一但結束的話，便再度 出現時間點tG以前的相同狀態，而執行對主電壓比較器7〇 的補償自動調整。 然後，於時間點t2中，若執行資料讀取動作的話，麵接 開關85’95的耦接方向便將再度被切換，而執行如同圖4所 示相同的資料讀取。 如此，依照實施例3之結構的話，利用預充電動作時等 的資料讀取非激活時’便可自動的執行主電壓比較器 7〇(即，電流感.測放大器5〇b)的補償調整。換句話說，因 為資料讀取在電流感測放大器補償經調整過的狀態下進 行，因此可進行高速且高精度的資料讀取動作。 二卜’在實施例3中’於根據電流比較的資料讀取電路 =中广十對供自動調整補償用的結構進行說明 相同的結構’•用於根據比較電壓的資料讀取電 二=二換句話說’在圖12所示結構中，當對節點N。與 Nd傳輸電壓資料的情況時，亦' 可同樣 供比

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壓資料用的主電壓比較器7〇補償之自動調整。 (實施例4) 因為抑制Μ T J記憶 設記憶單元的電阻 ’產生存取電流lac 在本發明之從實施例1至實碜例3中 單7C、與如同MT J記憶單元所製成的虛 變動’因此採用電流傳輸電路5〇3, 6〇a 及基準電流I r的結構。 在^施例4中，針對追蹤MTJ記憶單元與虛設記憶單元之 製造块差，俾可使電流傳輸電路5〇a與6〇a的傳輸特性 一定的結構進行說明。 、 圖15所示為實施例4的基準電壓產生電路4〇〇結構的電路 圖。 基準電壓產生電路4〇〇係產生分別對構成電流傳輸電路 50a的電壓比較器51，及構成電流傳輸電路6〇a的電壓比較 器6 2進行供應的基準電壓yre f。 基準電壓產生電路4 0 0係包括有：電壓產生電路4〇5 ;如 同Μ T J §己憶單元所製成虛設記憶單元4丨〇 ;供顯示出μ τ j記 憶單元设汁電阻值的基準單元4 1 5 ;按照虛設記憶單元4 1 〇 而所設置的電流檢測電路420 ;按照基準單元415而所設置 的電流檢測電路430 ;供檢測出虛設記憶單元4 1 〇與基準單 元415之通過電流差用的電流檢測電路44〇, 45〇 ;具有如同 電壓產生電路4 0 5相同結構的電壓產生電路4 6 5 ;以及按照 電流檢測電路4 4 0與4 5 0的檢測結果，調整電壓產生電路 405的輸出電壓，而產生基準電壓ν ref的基準電壓調整電 路4 6 0 0

C:\2D-CODE\91-ll\91119238.ptd 567491 五、發明說明（36) 電壓產生電路4 0 5係没有··搞接於電源電壓v c c與節點N r 0 間的定電流產生電路4 0 6 ;以及串聯耦接於節點n r 0與接地 電壓GND間的電阻元件407與408。藉此在節點計0中，便將 產生原基準電壓Vrr。 虛設記憶單元4 1 0係設有虛設磁隧電阻元件TMRdr及存取 電晶體A T R d r。虛設磁隨電阻元件T M R d r係如同磁隨電阻元 件TMR相同的設計與製作，且具有如同磁隧電阻元件TMR相 同的結構。在虛設磁隧電阻元件TMRdr中，預先寫入對應 電阻Rmin的記憶資料。 基準單元41 5係設有：具磁隧電阻元件TMR設計電阻值 Rmin的固定電阻417 ;以及存取電晶體ATRr。對存取電晶 體ATRr與ATRdr的各閘極中，输入致能信號EN10。所以， 響應致能信？虎ΕΝ 1 0的激活（Η位準），虛設磁隧電阻元件 TMRdr便將電耦合於節點Νβ與接地電壓GND之間，而固定電 阻417則將電耦合於節點Ν7與接地電壓GND之間。 如此固定電阻41 7的電阻便被設定為與虛設磁隧電阻元 件TMRdr相同的數值。所以，反映出構成存取對象的磁隧 電阻元件TMR電阻值之虛設磁隧電阻元件TMRdr，僅要修整 為與設計偕段之設定值為等值的話，便可使固定電阻4 1 7 與虛設磁隧電阻元件TMRdr的通過電流為相同位準。此情 況下’基準電壓V r e f的位準，將被設定為屬於當初設計值 的原基準電壓Vrr(譬如.：約〇. 4V)。 相對於此，若將虛設磁隧電阻元件TMRdr的電阻，修整 為伙没汁階段的設定值進行變動的話，固定電阻4 1 7與虛

C:\2D-CODE\9Ml\91119238.ptd 第40頁 567491 五、發明說明（37) 設磁隧電阻元件TMRdr的通過電流便將產生差值。電流檢 測電路42 0與430便將此通過電流差傳輸於節點N8與N9間的 電流差。 電流檢測電路4 2 0係設有··執行節點N 6電壓與原基準電壓 Vrr之比較的電壓比較器421 ;電耦合於節點M6與N8間的N 通道MOS電晶體423 ;以及電耦合於電源電壓Vcc與節點N8 間的P通道MOS電晶體425。電壓比較器421的輸出將被輸入 於電晶體423中。電壓比較器421響應致能信號EN11而產生 動作。 同樣的，電流檢測電路4 3 0係設有：執行節點N 7電壓與原 基準電壓Vrr之比較的電壓比較器431 ;電耦合於節點N7與 N9間的N通道MOS電晶體433 ;以及電耦合於電源電壓vcc與 節點N9間的P通道MOS電晶體435。電壓比較器431的輸出將 被輸入於電晶體433中。電壓比較器431響應致能信號EN12 而產生動作 藉此，經由利用電壓比較器421與傳輸電晶體423所構成 的電流傳輸電路，虛設記憶單元41 〇之通過電流便將傳達 給節點N8。同樣的，經由利用電壓比較器4 3 1與傳輸電晶 體433所構成的電流傳輸電路，基準單元415之通過電流便 將傳達給節點N8。 電流檢測電路440係設有：串聯耦接於電源電壓Vcc與接 地電壓GND間的P通道m〇s電晶體442與N通道MOS電晶體 448，亚聯連接於電源電壓Vcc與節點1〇間的p通道M〇s電晶 體444與446 ;以及耦接於節點1〇與接地電壓GND間的N通道

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MOS電晶體449。f晶體442與448的輕接節點係分別 電晶體448與449的閘極。電晶體446的閘極耦接於節點、 1〇。此外，電晶體442的閘極耦接於節點㈣， 4 閘極則耦接於節點N8。 月豆的 電流檢測電路45 0係設有：串聯耦接於電源電壓Vcc與 地電壓GND間的P通道M0S電晶體452與[^通道M〇s電晶體、 458 ;耦接於電源電壓Vcc與節點n間的p通道M〇s電晶體 454 ;以及並聯連接於節點n與接地電壓GND間的n通道^⑽ 電晶體456與459。電晶體45 2與458的耦接節點係分別耦接 於電晶體458與459的閘極。電晶體45 6的閘極耦接於節點 11。此外，電晶體452的閘極耦接於節點N9，電晶體454的 閘極則耦接於節點N 8。 電流檢測電路440係當節點N8的通過電流小於節點N9的 通過電流之情況時（即，當虛設磁隨電阻元件T M r d r之電 阻’大於固疋電阻4 1 7之電阻值的情況時），便如圖1 &中箭 號所示，藉由使電流流通於包含電晶體446與449在内的路 徑，而使節點N1 0的電壓降低。 相反的’電流檢測電路4 5 0係當節點N 8的通過電流大於 節點N 9的通過電流之情況時（即，當虛設磁隧電阻元件 T M R d r之電阻，小於設計值R m i η之情況時），便如圖1 5中箭 號所示，藉由使電流流通於包含電晶體4 5 4在内的路徑， 而使節點Ν11的電壓上升。 電壓產生電路465係如同電壓產生電路4〇5相同的設計， 具有··定電流產生電路466，以及電阻元件467與468。換句

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活說，定電流產生電路4 6 β的供應電流量係如同電壓產生 電路40 5内的定電流產生電路4〇6相同的設計。同樣的，電 阻元件467與468的電阻值，亦是如同電壓產生電路4〇5内 的電阻元件407與408相同的設計。藉此電壓產生電路465 便設定為在節點計2中產生如同節點壯〇相同的原基準電壓 Vrr 〇 基準電壓調整電路460係設有：電耦合於產生基準電壓 Vref之節點Nr與電源電壓Vcc間的p通道M〇s電晶體46 2 ;以 及電轉合於節點Nr與接地電壓GND間的N通道MOS電晶體 464。電晶體462的閘極耦接於節點N10，而電晶體464的閘 極則連接於節點N11。 藉由此種結構，當虛設記憶單元4 1 〇的電阻，大於基準 單元4 1 5電阻的情況時，便利用電流檢測電路4 4 〇使電晶體 4 62閘極電壓了降，並使基準電壓”以上升。相對於此， ^虛設記憶單元41〇的電阻，小於基準單元415電阻的情況 時’便利用電流檢測電路440使電晶體462閘極電壓上升， 並使基準電壓Vref下降。 4 所以’當虛設記憶單元的電阻值，大於或小於設計值的 f月況％，配合此差值，便可從當初的設計值（原基準電壓

Vrr)自動的調整基準電壓Vref的位準。換言之，基準電壓 產生電路40 0係配合MTJ記憶單元的製造實況，而調整基準 電壓Vref的位準。 土 藉此’追縱虛設記憶單元之製造誤差（即，追縱M T J記惊 單元的製造誤差），而調整基準電壓Vref的位準，便可將。

567491 五、發明說明（40) 供產生存取電流I a c用的電流傳輸電路5 0 a，以及基準雷 /j\i

產生電路60内的電流傳輸電路60a之傳輸特性維持於—& L 狀態。藉此，便可追蹤MTJ記憶單元在資料寫入後的電戈 製造誤差，而可依相同的響應速度產生存取電流Iac與^ 準電流Ir。藉此，便可將資料讀取速度保持一定，而'確" 讀取動作餘裕。 &保 再者，致能信號EN10〜EN12在要求低消耗電力動作的 息模式中，將被非激活為L位準。藉此便可抑制基準 產生電路400中的貫穿電流，俾減少電力消耗。， - 另外，在本實施例巾，雖針對具備有：被磁化於 料對應的方向，同時配合舲成儿士人 u 、 f-抑- i 此磁化方向而改變電阻的MTJ記 憶早7G之MR AM裝置結槿為从主、^ y ,^ 稱马代表進行說明，但是本發明所適 用者，並不僅限於此類纟士椹 般的、高用於i供# =、、σ構。換句話說，本發明結構可通 ^ ^ ^ I ^ 。己匕貝料，而改變存取時之通過電 流的圮丨思早兀之半導體記憶裝置。 、 【元件編號說明】 t 1 5 10 20 25 3 0 31a 31b MRAM裝置 控制電路 記憶體陣列 列解碼器 行解碼器 讀取/寫入控制電路 寫入驅動器 寫入驅動器

C:\2D-CODE\9Ml\91119238.ptd 第44頁 567491 五、發明說明 (41) 32 NAND 閘 33 P通道MOS電晶體 34 N通道MOS電晶體 35 讀取/寫入控制電路 37 NAND 閘 38 P通道MOS電晶體 38,39 電晶體 39 N通道MOS電晶體 50 資料讀取電路 50a 電流傳輸電路 50b 電流感測放大器 50c 讀取資料產生電流 51 電壓比較器 52 傳輸電晶體 53,54 P通道M0S電晶體 60 基準電流產生電路 6 0a 電流傳輸電路 60b 電流產生電路 61a, 61b 虛設記憶單元 62 電壓比較器 63 傳輸電晶體 64, 65 P通道M0S電晶體 66 P通道M0S電晶體 67 N通道M0S電晶體

C:\2D-C0DE\91-ll\91119238.ptd 第45頁 567491 五、發明說明 (42) 68 N通道MOS電晶體 69 N通道MOS電晶體 70 主電壓比較器 70a 電阻調整電路 70b 電阻調整電路 71 P通道M0S電晶體 72 P通道M0S電晶體 73a, 73b, 73c, 73d, 75 N 閘極MOS 電晶體 74a,74b, 74c, 74d N 閘極MOS 電晶體 8 0 電壓比較器 85 耦接開關 90 電壓比較器 9 5 搞接開關 98 電壓比較器 10 0 測試電流供應電路 102 銲墊 10 5 定電流產生電路 110 N通道M0S電晶體 1 2 0，1 3 0 電流切換電路 1 22, 1 25 N通道M0S電晶體 130 電流切換電路 1 32, 1 3 5 N通道M0S電晶體 150 解碼器 160 選擇器電路

C:\2D-C0DE\91-ll\91119238.ptd 第46頁 567491

202 P通道MOS電晶體 N通道MOS電晶體 N通道MOS電晶體 N通道M0S電晶體 N通道M0S電晶體 205a,205b, 205c,205d,215 210a-210d 220a,220b,220c,220d,225 230a〜230d 2 50 解碼器 2 6 0 選擇器電路 2 70 程式電路 3 0 0 , 3 1 0補償調整電路

3 0 5 調整電流產生電E 307 電 容 器 315 調 整 電 流 產 生 電晶體 317 電 容 器 320 電 流 切 換 電 路 3 22, 3 24 N 通道M0S 電 晶 體 400 基 準 電 壓 產 生 電路 405 電 壓 產 生 電 路 406 定 電 流 產 生 電 路 407,408 電 阻 元 件 410 虛 設 記 憶 單 元 415 基 準 單 元 417 固 定 電 阻 420 電 流 檢 測 電 路

C:\2D-CODE\91-ll\91119238.ptd 第47頁 567491 五、發明說明（44) 421 電壓比較 器 423 N通道M0S 電 晶 體 425 P通道M0S 電 晶 體 430 電流檢測 電 路 431 電壓比較 器 433 N通道M0S 電 晶 體 435 P通道M0S 電 晶 體 440, 4 5 0 電流檢測 電 路 442 P通道M0S 電 晶 體 444, 446 P 通道M0S 電 晶 體 448 N通道M0S 電 晶 體 449 N通道M0S 電 晶 體 452 P通道M0S 電 晶 體 454 P通道M0S 電 晶 體 45 6, 459 N 通道M0S 電 晶 體 458 N通道M0S 電 晶 體 460 基準電壓 調 整 電路 462 P通道M0S 電 晶 體 464 N通道M0S 電 晶 體 465 電壓產生 電 路 466 定電流產 生 電 路 467, 4 6 8 電阻元件 TMR 磁隧電阻 元 件 TMRdO 磁隧電阻 元 件

C:\2D-CODE\9Ml\91119238.ptd 第48頁 567491 五、發明說明（45) TMRdl 磁隧電阻元件 TMRdr 虛設磁隨電阻元件

C:\2D-00DE\91-ll\91119238.ptd 第49頁 567491 圖式簡單說明 圖1為本發明實施例之MRAM裝置的整體構造概略方塊 圖。 / 圖2為供使資料寫入電流流入於選擇行之位元線中的寫 入驅動器構造電路圖。 圖3為實施例1之資料讀取電路系統構造電路圖。 圖4為圖3所示資料讀取電路之資料讀取動作的說明動作 波形圖。 圖5為實施例1中，測試模式之第1測試狀態下，資料讀 取電路系統動作的說明電路圖。 圖6為實施例1中，測試模式之第2測試狀態下，資料讀 取電路系統動作的說明電路圖。 圖7為圖3所示電壓比較器構造、與供調整電流感測放大 器之補償用的構造電路圖。 圖8為實施例2中，測試模式之第1測試狀態下的電路 圖。 圖9 A、圖9B為實施例2中，說明測試模式之調整方式的 第1與第2概略圖。 圖1 0為實施例2中，測試模式之第2測試狀態下的電路 圖。 圖1 1為電壓比較器6 2、與調整其内部阻抗用之構造的電 路圖。 圖1 2為實施例3中，資料讀取電路系統構造的電路圖。 圖1 3為實施例3中，資料讀取電路系統之資料讀取動作 非激活時的狀態電路圖。

C:\2D-CODE\9Ml\91119238.ptd 第50頁 567491 圖式簡單說明 圖1 4為實施例3中，資料讀取動作的動作波形圖。 圖15為實施例4中，基準電壓產生電路構造的電路圖。 圖16為MTJ記憶單元構造的概略圖。 圖1 7為說明對MTJ記憶單元進行資料寫入動作的概略 圖。 圖1 8為說明貧料寫入時’貧料寫入電流與磁隨電阻元件 磁化方向間之關係的概略圖。 圖1 9為說明從MTJ記憶單元進行資料讀取的概略圖。

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Claims (1)

1. 567491 六、申請專利範圍 1. 一種半導體記憶裝置，係具備有： 複數記憶單元，係按照記憶資料而改變存取時的通過電 流； 存取電流傳輸電路，使上述複數記憶單元中，被選為存 取對象之選擇記憶單元的上述通過電流，所對應之存取電 流流入於第1節點中； 基準電流產生電路，在資料讀取時，使基準電流流入於 第2節點中； 電流比較電路，產生對應分別流通於上述第1與第2節點 中之電流差的讀取電壓；以及 測試電流供應電路，在測試模式中，對上述第1與第2節 點之至少一方，供應來自外部的測試電流。 2. 如申請專利範圍第1項之半導體記憶裝置，其更具備 有補償檢知電路，用以在上述測試模式中，根據上述讀取 電壓而評估上述電流比較電路中所產生的補償； 上述測試電流供應電路係在上述測試模式中，分別對上 述第1與第2節點供應上述測試電流。 3. 如申請專利範圍第2項之半導體記憶裝置，其中，上 述補償檢測電路係在上述測試模式中，檢知上述讀取電壓 是否在既定範圍内。 4. 如申請專利範圍第2項之半導體記憶裝置，其中，上 述電流比較電路，係包括有： 第1阻抗調整電路，按照第1控制信號，用以調整上述第 1節點的輸入阻抗；以及

   C:\2D-C0DE\9Mi\91119238.ptd 第52頁 567491 ，匕圍 第2阻抗調整電路，按照第2控制信號， 2節點的輪入阻抗。’ ， t i口 i專利範圍第1項之半導體記憶裝置，a p曰 有電 '"丨L 4双測雷田 更具備 4 β L €路用以在上述測試模式中，檢測卜、+、+ 電^ ,上述基準電流中之一方， 述存昂 試電流間的大小關係； 〃、了伙卜卩進仃調整之琪 K述測話Φ 4 . 六、申請專利範 以 述第 Y:申：：為供應上取“與上述基準電 ί2;ί;電：“含有： 」 記憶資料二種位準用以'L通分別與上述各記憶單元之上 電流傳輸電路1所對應的二種通過電流之中間電、4 輸給第3節點以及用以將通過上述虛設記憶單元的 電流產生雷％ k 上述基準電流的； -^ "IL ΓΠ7 ) 其中上述雷、、ώ 丄 <傳輸電路係具有按照控制作 入阻抗。 4 Ίσ琥而進行 —屯播 《.· 路铋照上述第3節點中所流通的電流而產当 的輸入阻抗。 種半‘體記憶裝置，係具備有： 稷數/己憶單A，各自保持記憶資料； 第1即點，與上述複數記憶單元中，被選擇 的選擇/己憶單元，在資料讀取動作時進行電連”接狀能 第2節點，在上述資料讀取動作時，傳輸與經上述3 567491 六、申請專利範圍 點所傳輸電信號進行比較用的基準電信號； 資料讀取電路，在上述資料讀取動作時，按照上述第1 與第2節點之電信號差，而產生讀取電壓；以及 第1補償調整電路，在上述資料讀取動作非激活時，便 依使上述讀取電壓在既定範圍内之方式，按照經上述讀取 電壓回饋所獲得的第1與第2控制電壓，而調整上述第1與 第2節點的輸出入阻抗。 8. 如申請專利範圍第7項之半導體記憶裝置，其中， 上述資料讀取電路，係在上述資料讀取動作時，按照第 1與第2節點的電壓差而輸出上述讀取電壓； 上述半導體記憶裝置係更具備有： 電壓保持電路，用以保持上述第1與第2控制電壓；以及 開關電路，用以在上述資料讀取動作時，阻斷上述讀取 電壓之回饋路徑。 9. 如申請專利範圍第7項之半導體記憶裝置，其中， 上述複數記憶單元係分別具有依記憶資料而變化的存取 時通過電流； 上述半導體記憶裝置係更具備有： 存取電流傳輸電路，使上述選擇記憶單元之上述通過電 流所對應的存取電流流入於第1節點； 基準電流產生電路，在上述資料讀取動作時，將基準電 流當作上述基準的電信號，並流通於上述第2節點中；以 及 電流切換電路，在上述資料讀取動作非激活時，取代上

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   :存取電流而改為使上述基準電流流通於上述第】節點 ^其中上述資料讀取電路係在上述資料讀取動作時，按照 第1與第2節點中所流通電流的差值，而輸出上述讀取 、 壓。 ％ 1 〇·如申請專利範圍第9項之半導體記憶裝置，其更包含 有： 電壓保持電路，用以保持上述第1與第2控制電壓；以及 開關電路’用以在上述資料讀取動作時，阻斷上述讀取 電壓之回饋路徑。 11.如申請專利範圍第9項之半導體記憶裝置，其中，上 述第1補償調整電路，係包含有： 第1調整電流產生電路，對上述第1節點，流入或流出上 述第1控制電壓所對應的電流；以及 第2調整電流產生電路，對上述第2節點，流入或流出上 述第2控制電壓所對應的電流。 1 2 · —種半導體記憶裝置，係具備有： 複數記憶單元，按照記憶資料而改變存取時的通過電 流； 存取電流傳輸電路，按照與上述複數記憶單元中被選為 存取對象之選擇記憶單元而流通上述通過電流的内部節點 電壓’與基準電壓之比較，而將上述通過電流所對應的存 取電流流入於第1節點中； 基準電流產生電路，在資料讀取時，使基準電流流入於

   C:\2D-CODE\9Ml\91119238.ptd 第55頁 567491 六、申請專利範圍 第2節點中 電流比較電路，產生按照分別流通於 中之電流差的讀取電壓；以及 述第1與第2節 的製造實況，而調 j::$調整電路’配合各記 整基準電壓位準。 L 13·如申請專利範圍 上述基準電流調整電路負人之體冗憶裝置，其中， 虛設記憶單元，製作^已3 · 與上述各記憶單元相同二半導體記憶裝置上，並具有 電壓調整電路，按昭上、σ ，以及 調整上述基準電壓的位二述虛設記憶單元之通過電流，而 14· 一種半導體記壯。 複數記憶單元，按〜的衣置，係具備有： 流； “?、記憶資料而改變存取時的通過電 存取電流傳輸電路， — 對象之選擇記憶單元的使上述複數記憶單元中被選為存取 流入於第1節點中·、上述通過電流，所對應之存取電流 ，Μ及 基準電流產生電跟 第2節點中； 在資料讀取時，使基準電流流入於 其中，上述基準雷、☆ 複數虛設記憶單產生電路係包含有： 曰 各別具有與各記情軍’製作於上述半導體記憶裝置上 電流產生電路相同的結構；以及 也备 生上述美準電泣·據複數虛設記憶單元之通過電^，產

   第56頁 567491 六、申請專利範圍 而，上述複數虛設記憶單元中至少每一個，分別記憶上 述各記憶單元之上述記憶資料的二種位準； 上述半導體記憶裝置係更具備有電流比較電路，用以產 生對應分別流通於上述第1與第2節點中之電流差的讀取電 壓〇 1 5.如申請專利範圍第1 4項之半導體記憶裝置，其中， 上述電流產生電路，係按照分別記憶上述二種位準的虛設 記憶單元之各通過電流的平均值，而產生上述基準電流。

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