JPH0620473A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0620473A JPH0620473A JP4175124A JP17512492A JPH0620473A JP H0620473 A JPH0620473 A JP H0620473A JP 4175124 A JP4175124 A JP 4175124A JP 17512492 A JP17512492 A JP 17512492A JP H0620473 A JPH0620473 A JP H0620473A
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- sense amplifier
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Abstract
(57)【要約】
【目的】センスアンプ３とリファレンスセンスアンプ４
のリファレンス比を変更できるようにすることにある。 【構成】この半導体メモリは、メモリセルの他にセンス
アンプ回路３と、リファレンスセンスアンプ回路４とを
備え、このリファレンスセンスアンプ回路４が供給する
リファレンス電圧ＶＲをテスト回路及びリファレンス切
換回路１，２より制御する。
のリファレンス比を変更できるようにすることにある。 【構成】この半導体メモリは、メモリセルの他にセンス
アンプ回路３と、リファレンスセンスアンプ回路４とを
備え、このリファレンスセンスアンプ回路４が供給する
リファレンス電圧ＶＲをテスト回路及びリファレンス切
換回路１，２より制御する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にセンスアンプ回路に供給する基準電圧もしくは基準電
流を変更する半導体メモリに関する。
にセンスアンプ回路に供給する基準電圧もしくは基準電
流を変更する半導体メモリに関する。
【０００２】
【従来の技術】従来の半導体メモリにおいては、メモリ
セルからのデータを増幅するセンスアンプ回路と、この
センスアンプ回路に固定された基準電位を供給するリフ
ァレンスアンプ回路（基準電圧発生回路）とを備えてい
る。この基準電圧発生回路には、ダミーセルからのデー
タが入力される。
セルからのデータを増幅するセンスアンプ回路と、この
センスアンプ回路に固定された基準電位を供給するリフ
ァレンスアンプ回路（基準電圧発生回路）とを備えてい
る。この基準電圧発生回路には、ダミーセルからのデー
タが入力される。
【０００３】図３は従来の一例を説明するための半導体
メモリにおけるセンスアンプおよびリファレンスアンプ
の回路図である。図３に示すように、従来の半導体メモ
リにおいては、メモリセルおよびダミーセル（図示省
略）の他に、センスアンプ回路３と、リファレンスアン
プ回路４ａとを有している。センスアンプ回路３は、ビ
ット線を入力に接続されたフィードバック回路１１と、
ＰチャンネルトランジスタＰＴ３，ＰＴ４により構成さ
れたカレントミラー回路１０と、Ｎチャンネルトランジ
スタＮＴ１９，ＮＴ２０とにより構成されている。ま
た、リファレンスアンプ回路４ａは、基準電位発生用に
設けたダミーメモリセルを入力に持つフィードバック回
路７と、同じくＰチャンネルトランジスタで構成された
カレントミラー回路６と、ＮチャンネルトランジスタＮ
Ｔ５，ＮＴ６とにより構成されている。このリファレン
スアンプ回路４ａにおいて、ゲートおよびドレインが共
通接続されたＮＴ５のドレインは、リファレンス電圧Ｖ
Ｒとしてセンスアンプ回路３のＮＴ１９のゲートに入力
される。
メモリにおけるセンスアンプおよびリファレンスアンプ
の回路図である。図３に示すように、従来の半導体メモ
リにおいては、メモリセルおよびダミーセル（図示省
略）の他に、センスアンプ回路３と、リファレンスアン
プ回路４ａとを有している。センスアンプ回路３は、ビ
ット線を入力に接続されたフィードバック回路１１と、
ＰチャンネルトランジスタＰＴ３，ＰＴ４により構成さ
れたカレントミラー回路１０と、Ｎチャンネルトランジ
スタＮＴ１９，ＮＴ２０とにより構成されている。ま
た、リファレンスアンプ回路４ａは、基準電位発生用に
設けたダミーメモリセルを入力に持つフィードバック回
路７と、同じくＰチャンネルトランジスタで構成された
カレントミラー回路６と、ＮチャンネルトランジスタＮ
Ｔ５，ＮＴ６とにより構成されている。このリファレン
スアンプ回路４ａにおいて、ゲートおよびドレインが共
通接続されたＮＴ５のドレインは、リファレンス電圧Ｖ
Ｒとしてセンスアンプ回路３のＮＴ１９のゲートに入力
される。
【０００４】ここで、リファレンスアンプ回路４ａはＮ
Ｔ５，ＮＴ６を除きすべてセンスアンプ回路３と同一の
トランジスタを使用し、ＮＴ５，ＮＴ６のみがそれぞれ
ＮＴ１９，ＮＴ２０の２倍のｇｍを持つように設計され
ている。すなわち、従来例では、センスアンプ回路３と
リファレンスアンプ回路４ａの比（以下、リファレンス
比）は２：１に設定されていることになる。リファレン
スアンプ回路４ａの設計に際しては、このリファレンス
比をどのぐらいにするかがもっとも重要な要素であり、
その決定にあたっては、半導体メモリのＬ出力、Ｈ出力
の遅延時間のバランスや製造上のバラツキによるメモリ
セルのＯＮ電流（以下、Ｉｏｎ）のばらつきなどを考慮
して決定しなければならない。
Ｔ５，ＮＴ６を除きすべてセンスアンプ回路３と同一の
トランジスタを使用し、ＮＴ５，ＮＴ６のみがそれぞれ
ＮＴ１９，ＮＴ２０の２倍のｇｍを持つように設計され
ている。すなわち、従来例では、センスアンプ回路３と
リファレンスアンプ回路４ａの比（以下、リファレンス
比）は２：１に設定されていることになる。リファレン
スアンプ回路４ａの設計に際しては、このリファレンス
比をどのぐらいにするかがもっとも重要な要素であり、
その決定にあたっては、半導体メモリのＬ出力、Ｈ出力
の遅延時間のバランスや製造上のバラツキによるメモリ
セルのＯＮ電流（以下、Ｉｏｎ）のばらつきなどを考慮
して決定しなければならない。
【０００５】次に、図４，図５を用いてリファレンス比
のセンスアンプ回路に及ぼす影響を説明する。
のセンスアンプ回路に及ぼす影響を説明する。
【０００６】図４は図３に示すＰチャンネルトランジス
タに流れる電流のリファレンス電圧によりＮチャンネル
トランジスタに流れようとする電流（以下、リファレン
ス電流）の時間変化の特性図であり、図５は図４の変化
によるセンスアンプ出力の時間変化の特性図である。図
４および図５に示すように、Ａはセンスアンプとリファ
レンスアンプの電流比１．５：１のときのリファレンス
電流であり、同様にＢ，Ｃはそれぞれ２：１および３：
１のときのリファレンス電流である。従来例はリファレ
ンス比が２：１に設定されているため、リファレンス電
流ＢをＩｐが越えた時、センスアンプの出力が“Ｈ”へ
変化し、逆にリファレンス電流ＢよりＩｐが小さくなっ
た時、センスアンプ出力が“Ｌ”へ変化する。この時の
電流Ｉｐの定常値とリファレンス電流との差はセンスア
ンプ回路４ａが動作するためのマージンとなり、Ｉｏｎ
等のばらつきをここで吸収する。
タに流れる電流のリファレンス電圧によりＮチャンネル
トランジスタに流れようとする電流（以下、リファレン
ス電流）の時間変化の特性図であり、図５は図４の変化
によるセンスアンプ出力の時間変化の特性図である。図
４および図５に示すように、Ａはセンスアンプとリファ
レンスアンプの電流比１．５：１のときのリファレンス
電流であり、同様にＢ，Ｃはそれぞれ２：１および３：
１のときのリファレンス電流である。従来例はリファレ
ンス比が２：１に設定されているため、リファレンス電
流ＢをＩｐが越えた時、センスアンプの出力が“Ｈ”へ
変化し、逆にリファレンス電流ＢよりＩｐが小さくなっ
た時、センスアンプ出力が“Ｌ”へ変化する。この時の
電流Ｉｐの定常値とリファレンス電流との差はセンスア
ンプ回路４ａが動作するためのマージンとなり、Ｉｏｎ
等のばらつきをここで吸収する。
【０００７】また、リファレンス比を大きくリファレン
ス電流をＣ（図中では、３：１）にすると、センスアン
プ回路３が“Ｈ”出力に要する時間ｔｏｎは短くなり、
“Ｌ”出力に要する時間ｔＯＦは長くなる。更に、Ｉｐ
とのマージンΔＩｏｎは大きくなる。
ス電流をＣ（図中では、３：１）にすると、センスアン
プ回路３が“Ｈ”出力に要する時間ｔｏｎは短くなり、
“Ｌ”出力に要する時間ｔＯＦは長くなる。更に、Ｉｐ
とのマージンΔＩｏｎは大きくなる。
【０００８】一方、かかるリファレンス比を小さくリフ
ァレンス電流をＡ（図中では１．５：１）にすると、逆
に“Ｈ”出力に要する時間ｔｏｎは長く且つ“Ｌ”出力
に要する時間ｔＯＦは短かくなり、またＩｐとのマージ
ンΔＩｏｎは小さくなる。
ァレンス電流をＡ（図中では１．５：１）にすると、逆
に“Ｈ”出力に要する時間ｔｏｎは長く且つ“Ｌ”出力
に要する時間ｔＯＦは短かくなり、またＩｐとのマージ
ンΔＩｏｎは小さくなる。
【０００９】このように、センスアンプ回路３とリファ
レンスアンプ回路４ａとの比により、センスアンプ回路
３の反応速度、つまり半導体メモリ装置全体の速度製造
のばらつきに対するマージンが決定される。
レンスアンプ回路４ａとの比により、センスアンプ回路
３の反応速度、つまり半導体メモリ装置全体の速度製造
のばらつきに対するマージンが決定される。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
メモリにおいては、センスアンプ回路とリファレンス回
路の比、すなわちリファレンス比を、製造上考えられる
ばらつき（例えば、メモリセルのゲート長のばらつきに
よるＩｏｎのばらつき等）に対しても動作するよう、ま
た半導体メモリ全体の“Ｈ”出力および“Ｌ”出力の速
度バランスを考慮して最速になるよう決定している。
メモリにおいては、センスアンプ回路とリファレンス回
路の比、すなわちリファレンス比を、製造上考えられる
ばらつき（例えば、メモリセルのゲート長のばらつきに
よるＩｏｎのばらつき等）に対しても動作するよう、ま
た半導体メモリ全体の“Ｈ”出力および“Ｌ”出力の速
度バランスを考慮して最速になるよう決定している。
【００１１】しかしながら、現実には同一種類の半導体
メモリであったとしても、完成した半導体メモリ個々に
おいて、Ｉｏｎやトランジスタのスレッショルド電圧等
が異なり、必ずしも決定されたリファレンス比が最適の
ものではない。このため、Ｉｏｎに対するリファレンス
電流のマージンがなくて動作しなかったり、速度が遅く
て規格を満足しなかったりする。
メモリであったとしても、完成した半導体メモリ個々に
おいて、Ｉｏｎやトランジスタのスレッショルド電圧等
が異なり、必ずしも決定されたリファレンス比が最適の
ものではない。このため、Ｉｏｎに対するリファレンス
電流のマージンがなくて動作しなかったり、速度が遅く
て規格を満足しなかったりする。
【００１２】従って、従来のセンスアンプ回路及びリフ
ァレンスアンプ回路を備えた半導体メモリは、完成後の
リファレンス比が最適でなかった場合、そのリファレン
ス比を変更できないという欠点がある。
ァレンスアンプ回路を備えた半導体メモリは、完成後の
リファレンス比が最適でなかった場合、そのリファレン
ス比を変更できないという欠点がある。
【００１３】本発明の目的は、かかるリファレンス比を
変更することのできる半導体メモリを提供することにあ
る。
変更することのできる半導体メモリを提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明の半導体メモリ
は、センスアンプ回路と、前記センスアンプ回路への基
準電圧もしくは基準電流を発生させるリファレンスアン
プ回路とを備えた半導体メモリにおいて、外部よりの信
号により前記基準電圧もしくは、基準電流のレベルをリ
アルタイムに変化させたり、または初期のレベルに再び
戻したりするテスト回路と、前記基準電圧もしくは基準
電流のレベルを外部よりの信号により変化させた後は外
部信号によらずに変化後のレベルに固定できる切換回路
とを有して構成される。
は、センスアンプ回路と、前記センスアンプ回路への基
準電圧もしくは基準電流を発生させるリファレンスアン
プ回路とを備えた半導体メモリにおいて、外部よりの信
号により前記基準電圧もしくは、基準電流のレベルをリ
アルタイムに変化させたり、または初期のレベルに再び
戻したりするテスト回路と、前記基準電圧もしくは基準
電流のレベルを外部よりの信号により変化させた後は外
部信号によらずに変化後のレベルに固定できる切換回路
とを有して構成される。
【００１５】
【実施例】次に、本発明の実施例について図面を用いて
説明する。図１は本発明の第１の実施例を説明するため
の半導体メモリにおけるアンプ回路とテスト回路および
リファレンス切換回路の構成図である。図１に示すよう
に、本実施例は従来と同一のセンスアンプ回路３と、従
来のリファレンスアンプ回路４ａにリファレンス比切換
用ＮチャンネルトランジスタＮＴ７〜ＮＴ１０を備えた
リファレンスアンプ回路４と、２つのリファレンス比テ
スト回路及びリファレンス比切換回路１および２とから
構成される。まず、リファレンス比テスト回路及びリフ
ァレンス比切換回路１は、ＮチャンネルトランジスタＮ
Ｔ１〜ＮＴ４と、Ｎチャンネルディプレッショントラン
ジスタＤＴ１，ＤＴ２と、ＰチャンネルトランジスタＰ
Ｔ１，ＰＴ２によるカレントミラー回路５と、ヒューズ
Ｆ，ＮＡＮＤ回路およびインバータ回路等で構成されて
いる。図中の信号“Ｓ”はスタンバイ時が“Ｌ”のスタ
ンバイ信号、Ｓ反転はそのインバート信号である。ま
た、Ｔ１，Ｔ２はリファレンス比テスト回路用の外部端
子であり、ＶＷ１，ＶＷ２およびＷ反転はリファレンス
比切換回路用の外部端子である。更に、リファレンスセ
ンスアンプ４におけるＮチャンネルトランジスタＮＴ
５，ＮＴ６は、センスアンプ回路（図３参照）３におけ
るＮチャンネルトランジスタＮＴ１９，ＮＴ２０のそれ
ぞれのｇｍの１．５倍に設定され、しかもＮＴ７，ＮＴ
８は同一のｇｍであり、ＮＴ９，ＮＴ１０は０．５倍の
ｇｍに設定されている。
説明する。図１は本発明の第１の実施例を説明するため
の半導体メモリにおけるアンプ回路とテスト回路および
リファレンス切換回路の構成図である。図１に示すよう
に、本実施例は従来と同一のセンスアンプ回路３と、従
来のリファレンスアンプ回路４ａにリファレンス比切換
用ＮチャンネルトランジスタＮＴ７〜ＮＴ１０を備えた
リファレンスアンプ回路４と、２つのリファレンス比テ
スト回路及びリファレンス比切換回路１および２とから
構成される。まず、リファレンス比テスト回路及びリフ
ァレンス比切換回路１は、ＮチャンネルトランジスタＮ
Ｔ１〜ＮＴ４と、Ｎチャンネルディプレッショントラン
ジスタＤＴ１，ＤＴ２と、ＰチャンネルトランジスタＰ
Ｔ１，ＰＴ２によるカレントミラー回路５と、ヒューズ
Ｆ，ＮＡＮＤ回路およびインバータ回路等で構成されて
いる。図中の信号“Ｓ”はスタンバイ時が“Ｌ”のスタ
ンバイ信号、Ｓ反転はそのインバート信号である。ま
た、Ｔ１，Ｔ２はリファレンス比テスト回路用の外部端
子であり、ＶＷ１，ＶＷ２およびＷ反転はリファレンス
比切換回路用の外部端子である。更に、リファレンスセ
ンスアンプ４におけるＮチャンネルトランジスタＮＴ
５，ＮＴ６は、センスアンプ回路（図３参照）３におけ
るＮチャンネルトランジスタＮＴ１９，ＮＴ２０のそれ
ぞれのｇｍの１．５倍に設定され、しかもＮＴ７，ＮＴ
８は同一のｇｍであり、ＮＴ９，ＮＴ１０は０．５倍の
ｇｍに設定されている。
【００１６】まず、外部端子Ｔ１，Ｔ２，ＶＷ１，ＶＷ
２，Ｗ反転に全く電圧を与えない初期状態においては、
ＮＴ１およびＮＴ２がＯＮし、ヒュージＦを介して電流
が流れる。このため、ノードＴＯ１は“Ｈ”、ノードＴ
Ｏ２はインバータが１個少ないため“Ｌ”であるので、
ＮＴ１０が“ＯＮ”、ＮＴ８が“ＯＦＦ”となる。この
ため、初期のリファレンス比は２：１に設定されてい
る。
２，Ｗ反転に全く電圧を与えない初期状態においては、
ＮＴ１およびＮＴ２がＯＮし、ヒュージＦを介して電流
が流れる。このため、ノードＴＯ１は“Ｈ”、ノードＴ
Ｏ２はインバータが１個少ないため“Ｌ”であるので、
ＮＴ１０が“ＯＮ”、ＮＴ８が“ＯＦＦ”となる。この
ため、初期のリファレンス比は２：１に設定されてい
る。
【００１７】次に、外部端子Ｔ１を外部より“Ｌ”にす
ると、ＮチャンネルトランジスタＮＴ１が“ＯＦＦ”
し、電流が流れなくなる。このため、ノードＴＯ１が
“Ｌ”となり、ＮチャンネルトランジスタＮＴ１０は
“ＯＦＦ”される。これにより、リファレンス比は１．
５：１になる。一方、外部端子Ｔ２を外部より“Ｌ”に
すると、同様にノードＴＯ２が“Ｈ”になり、今度はＮ
Ｔ８が“ＯＮ”するので、リファレンス比は３：１にな
る。このように、外部端子Ｔ１，Ｔ２のレベルにより、
リファレンス比を１．５：１，２：１，２．５：１，
３：１の４種類に変更し、テストすることができる。こ
の４種類のリファレンス比において、速度および電源マ
ージン等を測定し、最適なリファレンス比を決定する。
ると、ＮチャンネルトランジスタＮＴ１が“ＯＦＦ”
し、電流が流れなくなる。このため、ノードＴＯ１が
“Ｌ”となり、ＮチャンネルトランジスタＮＴ１０は
“ＯＦＦ”される。これにより、リファレンス比は１．
５：１になる。一方、外部端子Ｔ２を外部より“Ｌ”に
すると、同様にノードＴＯ２が“Ｈ”になり、今度はＮ
Ｔ８が“ＯＮ”するので、リファレンス比は３：１にな
る。このように、外部端子Ｔ１，Ｔ２のレベルにより、
リファレンス比を１．５：１，２：１，２．５：１，
３：１の４種類に変更し、テストすることができる。こ
の４種類のリファレンス比において、速度および電源マ
ージン等を測定し、最適なリファレンス比を決定する。
【００１８】次に、リファレンス比切換回路により、リ
ファレンス比を切換えるが、仮に１．５：１のリファレ
ンス比が最適とすると、外部端子Ｗ反転に“Ｌ”電圧を
与えてＮＴ２，ＮＴ１をＯＦＦ且つＮＴ３をＯＮさせた
状態で、外部端子ＶＷ１にヒューズＦを溶断するに足り
る電圧を印加すると、ヒューズＦ，ＮＴ３の経路で電流
が流れるので、ヒューズＦは溶断される。このヒューズ
Ｆが溶断されると、外部端子より電圧が印加されなくて
も、ＮＴ１を介して電流が流れなくなり、ノードＴＯ１
は“Ｌ”となる。これによりＮＴ１０が“ＯＦＦ”し、
リファレンス比は外部信号に頼らず１．５：１に固定さ
れ、最適のリファレンス比を与える。他の比の場合も同
様に実現できる。
ファレンス比を切換えるが、仮に１．５：１のリファレ
ンス比が最適とすると、外部端子Ｗ反転に“Ｌ”電圧を
与えてＮＴ２，ＮＴ１をＯＦＦ且つＮＴ３をＯＮさせた
状態で、外部端子ＶＷ１にヒューズＦを溶断するに足り
る電圧を印加すると、ヒューズＦ，ＮＴ３の経路で電流
が流れるので、ヒューズＦは溶断される。このヒューズ
Ｆが溶断されると、外部端子より電圧が印加されなくて
も、ＮＴ１を介して電流が流れなくなり、ノードＴＯ１
は“Ｌ”となる。これによりＮＴ１０が“ＯＦＦ”し、
リファレンス比は外部信号に頼らず１．５：１に固定さ
れ、最適のリファレンス比を与える。他の比の場合も同
様に実現できる。
【００１９】図２は本発明の第２の実施例を説明するた
めの半導体メモリにおけるアンプ回路とテスト回路及び
リファレンス切換回路の構成図である。図２に示すよう
に、本実施例は、前述した第１の実施例がテスト回路及
び切換え回路１および２の専用の外部端子を設けた（す
なわち、ウェハー状態のみで切換え可能）のに対し、ア
ドレス端子に入力バッファに並列して３値回路９ａ〜９
ｃを備えたことにある。この３値回路９ａ〜９ｃはＶｃ
ｃより高電圧、例えば１０Ｖの電圧が印加された時、動
作するように構成されている。この３値回路９ａ〜９ｃ
の出力は、入力が０Ｖ〜Ｖｃｃの範囲では“Ｌ”を出力
し、高電圧が印加されると、“Ｈ”レベルを出力する。
めの半導体メモリにおけるアンプ回路とテスト回路及び
リファレンス切換回路の構成図である。図２に示すよう
に、本実施例は、前述した第１の実施例がテスト回路及
び切換え回路１および２の専用の外部端子を設けた（す
なわち、ウェハー状態のみで切換え可能）のに対し、ア
ドレス端子に入力バッファに並列して３値回路９ａ〜９
ｃを備えたことにある。この３値回路９ａ〜９ｃはＶｃ
ｃより高電圧、例えば１０Ｖの電圧が印加された時、動
作するように構成されている。この３値回路９ａ〜９ｃ
の出力は、入力が０Ｖ〜Ｖｃｃの範囲では“Ｌ”を出力
し、高電圧が印加されると、“Ｈ”レベルを出力する。
【００２０】かかる本実施例の各回路の基本動作は全く
第１の実施例と同様であり、ＯＥ反転／Ｔ１およびＣＥ
反転／Ｔ２端子に高電圧を印加することにより、リファ
レンス比を変更することができる。また、ＡＯ／Ｗ端子
に高電圧を印加し且つＡ１／ＶＷ１よりヒューズＦを溶
断するための電圧を加えることにより、ヒューズＦを溶
断し、リファレンス比を切換え固定できる。
第１の実施例と同様であり、ＯＥ反転／Ｔ１およびＣＥ
反転／Ｔ２端子に高電圧を印加することにより、リファ
レンス比を変更することができる。また、ＡＯ／Ｗ端子
に高電圧を印加し且つＡ１／ＶＷ１よりヒューズＦを溶
断するための電圧を加えることにより、ヒューズＦを溶
断し、リファレンス比を切換え固定できる。
【００２１】
【発明の効果】以上説明したように、本発明の半導体メ
モリは、センスアンプ回路用の基準電圧もしくは基準電
流をメモリの拡散後に変更させて特性を測定することが
でき、その結果にもとづき切換えられるようにすること
により、各々１個１個のメモリに最適の基準電圧もしく
は基準電流を設定でき、より高速で且つ製造上のばらつ
きに対しても強くすることができるという効果がある。
モリは、センスアンプ回路用の基準電圧もしくは基準電
流をメモリの拡散後に変更させて特性を測定することが
でき、その結果にもとづき切換えられるようにすること
により、各々１個１個のメモリに最適の基準電圧もしく
は基準電流を設定でき、より高速で且つ製造上のばらつ
きに対しても強くすることができるという効果がある。
【図１】本発明の第１の実施例を説明するための半導体
メモリにおけるアンプ回路とテスト回路およびリファレ
ンス切換回路の構成図である。
メモリにおけるアンプ回路とテスト回路およびリファレ
ンス切換回路の構成図である。
【図２】本発明の第２の実施例を説明するための半導体
メモリにおけるアンプ回路とテスト回路およびリファレ
ンス切換回路の構成図である。
メモリにおけるアンプ回路とテスト回路およびリファレ
ンス切換回路の構成図である。
【図３】従来の一例を説明するための半導体メモリにお
けるセンスアンプおよびリファレンスアンプの回路図で
ある。
けるセンスアンプおよびリファレンスアンプの回路図で
ある。
【図４】図３に示すＰチャンネルトランジスタに流れる
電流のリファレンス電流に対する時間変化の特性図であ
る。
電流のリファレンス電流に対する時間変化の特性図であ
る。
【図５】図４の変化によるセンスアンプ出力の時間変化
の特性図である。
の特性図である。
１，２ テスト回路及びリファレンス切換回路 ３ センスアンプ ４ リファレンスセンスアンプ回路 ５，６，１０ カレントミラー回路 ７，１１ フィードバック回路 ８ａ〜８ｅ バッファ ９ａ〜９ｃ ３値回路 ＰＴ１〜ＰＴ４ Ｐチャンネルトランジスタ ＮＴ１〜ＮＴ２０ Ｎチャンネルトランジスタ ＶＲ リファレンス電圧
Claims (1)
- 【請求項１】 センスアンプ回路と、前記センスアンプ
回路への基準電圧もしくは基準電流を発生させるリファ
レンスアンプ回路とを備えた半導体メモリにおいて、外
部よりの信号により前記基準電圧もしくは、基準電流の
レベルをリアルタイムに変化させたり、または初期のレ
ベルに再び戻したりするテスト回路と、前記基準電圧も
しくは基準電流のレベルを外部よりの信号により変化さ
せた後は外部信号によらずに変化後のレベルに固定でき
る切換回路とを有することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175124A JPH0620473A (ja) | 1992-07-02 | 1992-07-02 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175124A JPH0620473A (ja) | 1992-07-02 | 1992-07-02 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620473A true JPH0620473A (ja) | 1994-01-28 |
Family
ID=15990708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175124A Withdrawn JPH0620473A (ja) | 1992-07-02 | 1992-07-02 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620473A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791890B2 (en) | 2001-12-03 | 2004-09-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device reading data based on memory cell passing current during access |
-
1992
- 1992-07-02 JP JP4175124A patent/JPH0620473A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791890B2 (en) | 2001-12-03 | 2004-09-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device reading data based on memory cell passing current during access |
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