KR100492436B1 - 액세스시의 메모리 셀 통과 전류에 기초하여 데이터를판독하는 반도체 기억 장치 - Google Patents

액세스시의 메모리 셀 통과 전류에 기초하여 데이터를판독하는 반도체 기억 장치 Download PDF

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Abstract

데이터 판독 회로는 제1 및 제2 노드에 각각 흐르는 전류의 차에 따라, 판독 데이터를 생성한다. 데이터 판독 동작시에는, 전류 전달 회로 및 기준 전류 발생에 의해 선택 메모리 셀의 통과 전류에 따른 액세스 전류 및 소정의 기준 전류가 제1 및 제2 노드에 각각 흐른다. 테스트 모드에서, 전류 전환 회로는 액세스 전류 및 기준 전류 대신에, 동일한 테스트 전류를 제1 및 제2 노드에 흘린다. 이에 의해, 데이터 판독 회로 중의 전류 센스 앰프의 오프세트를 평가할 수 있다.

Description

액세스시의 메모리 셀 통과 전류에 기초하여 데이터를 판독하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE READING DATA BASED ON MEMORY CELL PASSING CURRENT DURING ACCESS}
본 발명은 반도체 기억 장치에 관한 것으로, 보다 특정적으로는 기억 데이터에 따라 액세스시의 통과 전류가 변화하는 메모리 셀을 갖는 반도체 기억 장치에 관한 것이다.
데이터 기억을 실행하기 위한 반도체 기억 장치에서는, 메모리 셀에서의 데이터 기억 형식은 각종 형태가 취해진다. 예를 들면, 액세스시의 각 메모리 셀의 통과 전류가 기억 데이터에 따라 변화하도록 구성되는 반도체 기억 장치가 제공되고 있다. 이와 같은 반도체 기억 장치에서는, 액세스시에는 액세스 대상인 선택 메모리 셀의 통과 전류와 미리 설정된 기준 전류와의 비교에 따라, 선택 메모리 셀의 기억 데이터가 판독된다. 이와 같은 메모리 셀을 갖는 반도체 기억 장치의 하나로서, 저소비 전력으로 불휘발적인 데이터 기억이 실행 가능한 MRAM (Magnetic Random Access Memory) 디바이스가 주목되고 있다.
특히, 근래에는 자기 터널 접합 (MTJ: Magnetic Tunnel Junction)을 이용한 박막 자성체를 메모리 셀로 이용함으로써, MRAM 디바이스의 성능이 비산적으로 진행하는 것이 발표되고 있다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000 및 "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000 등의 기술 문헌에 개시되어 있다.
도 16은 터널 접합부를 갖는 메모리 셀 (이하, 단순히 「MTJ 메모리 셀」으로도 칭함)의 구성을 나타내는 개략도이다.
도 16을 참조하여, MTJ 메모리 셀은 전기적으로 기입된 기억 데이터의 데이터 레벨에 따라 전기 저항을 변화하는 터널 전기 저항 소자 TMR과, 액세스 트랜지스터 ATR를 포함한다. 액세스 트랜지스터 ATR은 라이트 비트선 WBL 및 리드 비트선 RBL의 사이에, 터널 전기 저항 소자 TMR과 직렬로 접속된다. 대표적으로는, 액세스 트랜지스터 ATR로서, 반도체 기판 상에 형성된 전계 효과형 트랜지스터가 적용된다.
MTJ 메모리 셀에 대해서는, 데이터 기입시에 다른 방향의 데이터 기입 전류를 각각 흐르게 하기 위한 라이트 비트선 WBL 및 라이트 디지트선 WDL과, 데이터 판독을 지시하기 위한 워드선 WL과, 데이터 판독 전류의 공급을 받는 리드 비트선 RBL이 설치된다. 데이터 판독시에는, 액세스 트랜지스터 ATR의 턴 온에 응답하여, 터널 자기 저항 소자 TMR은 접지 전압 GND에 설정된 라이트 비트선 WBL과, 리드 비트선 RBL의 사이에 전기적으로 접합된다.
도 17은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.
도 17을 참조하여, 터널 자기 저항 소자 TMR은 고정된 일정의 자기 방향을 갖는 강자성체층(이하, 단순히 「고정 자화층」으로도 칭함) FL과, 외부에서 인가된 전계에 따른 방향으로 자화되는 강자성체층 (이하, 단순히 「자유 자화층」으로도 칭함) VL을 갖는다. 고정 자화층 FL 및 자유 자화층 VL의 사이에는, 절연체막으로 형성되는 터널 배리어 (터널막) TB가 설치된다. 자유 자화층 VL은 기입되는 기억 데이터의 레벨에 따라서, 고정 자화층 FL과 동일 방향 또는 고정 자화층 FL과 반대 방향으로 자화된다. 이들의 고정 자화층 FL, 터널 배리어 TB 및 자유 자화층 VL에 의해, 자기 터널 접합이 형성된다.
터널 자기 저항 소자 TMR의 전기 저항은 고정 자화층 FL 및 자유 자화층 VL 각각의 자화 방향의 상대 관계에 따라 변화한다. 구체적으로는 터널 자기 저항 소자 TMR의 자기 저항치는 고정 자화층 FL의 자화 방향과 자유 자화층 VL의 자화 방향이 평행한 경우에 최소치 Rmin가 되고, 양자의 자화 방향이 반대 (반평행) 방향인 경우에 최대치 Rmax가 된다.
데이터 기입시에는, 워드선 WL이 비활성화되어, 액세스 트랜지스터 ATR은 턴온된다. 이 상태에서, 자유 자화층 VL을 변화시키기 위한 데이터 기입 전류는 비트선 BL 및 라이트 디지트선 WDL의 각각에서, 기입 데이터의 레벨에 따른 방향으로 흐른다.
도 18은 데이터 기입시의 데이터 기입 전류와 터널 자기 저항 소자의 자화 방향의 관계를 설명하는 개념도이다.
도 18을 참조하면, 횡축은 터널 자기 저항 소자 TMR 내의 자유 자화층 VL에서 자화 용이축 (EA: Easy Axis) 방향으로 인가되는 자계를 나타낸다. 한편, 종축 H(HA)는 자유 자화층 VL에서 자화 곤란층 (HA: Hard Axis) 방향으로 작용하는 전계를 나타낸다. 자계 H(EA) 및 H(HA)는 비트선 BL 및 라이트 디지트선 WDL을 각각 흐르는 전류에 의해 생기는 두 개의 자계의 한 쪽씩에 각각 대응한다.
MTJ 메모리 셀에서는, 고정 자화층 FL이 고정된 자화 방향은 자유 자화층 VL의 자화 용이축을 따르고 있고, 자유 자화층 VL은 기억 데이터의 레벨 ("1" 및 "0")에 따라, 자화 용이축 방향을 따라, 고정 자화층 FL와 평행 또는 반평행 (반대) 방향으로 자화된다. MTJ 메모리 셀은 자유 자화층 VL의 두 자화 방향과 대응시켜, 1비트의 데이터 ("1" 비트 "0")를 기억할 수 있다.
자유 자화층 VL의 자화 방향은 인가되는 자계 H(EA) 및 H(HA)의 합이 도면 중에 도시되는 아스테로이드 특성선의 외측의 영역에 달하는 경우에만 새로 개서할 수 있다. 즉, 인가된 데이터 기입 자계가 아스테로이드 특성의 내측의 영역에 상당하는 강도인 경우에는, 자유 자화층 VL의 자화 방향은 변화하지 않는다.
아스테로이드 특성선에서 나타낸 바와 같이, 자유 자화층 VL에 대해 자화 곤란축 방향의 자계를 인가함으로써, 자화 용이축을 따른 자화 방향을 변화시키는 데에 필요한 자화 임계치를 내릴 수가 있다.
도 18에 나타낸 예와 같이 데이터 기입시의 동작점을 설계한 경우에는, 데이터 기입 대상인 MTJ 메모리에서, 자화 용이축 방향의 데이터 기입 자계는, 그 강도가 HWR이 되도록 설계된다. 즉, 이 데이터 기입 자계 HWR이 취득되도록, 비트선 BL 또는 라이트 디지트선 WDL을 흐르는 데이터 기입 전류의 값이 설계된다. 일반적으로, 데이터 기입 자계 HWR은 자화 방향의 전환에 필요한 스위칭 자계 HSW와, 마진분 △H의 합으로 나타낸다. 즉, HWR=HSW+△H로 나타낸다.
MTJ 메모리 셀의 기억 데이터, 즉 터널 자계 저항 소자 TMR의 자화 방향을 개선하기 위해서는, 라이트 디지트선 WDL과 비트선 BL의 양 쪽에 소정 레벨 이상의 데이터 기입 전류가 흐를 필요가 있다. 이에 의해, 터널 자기 저항 소자 TMR 중의 자유 자화층 VL은 자화 용이축 (EA)을 따른 데이터 기입 자계의 방향을 따라, 고정 자화층 FL과 평행 또는 반대 (반평행) 방향으로 자화된다. 터널 자기 저항 소자 TMR에 일단 기입된 자화 방향, 즉 MTJ 메모리 셀의 기억 데이터는 새로운 데이터 기입이 실행될 때 까지 동안 불휘발적으로 유지된다.
도 19는 MTJ 메모리 셀로부터의 데이터 판독을 설명하는 개념도이다.
도 19를 참조하여, 데이터 판독시에는, 액세스 트랜지스터 ATR은 워드선 WL의 활성화에 응답하여 턴온한다. 또, 라이트 비트선 WBL은 접지 전압 GND에 설정된다. 이에 의해, 터널 자기 저항 소자 TMR은 접지 전압 GND에서 풀다운된 상태에서 리드 비트선 RBL과 전기적으로 결합된다.
이 상태에서, 리드 비트선 RBL을 소정 전압으로 풀업하면, 리드 비트선 RBL 및 터널 자기 저항 소자 TMR을 포함하는 전류 경로를, 터널 자기 저항 소자 TMR의 전기 저항에 따른, 즉 MTJ 메모리 셀의 기억 데이터의 레벨에 따른 메모리 셀 전류 Icell이 통과한다. 예를 들면, 이 메모리 셀 전류 Icell을 소정의 기준 전류와 비교함으로써, MTJ 메모리 셀으로부터 기억 데이터를 판독할 수 있다.
이와 같이 터널 전기 저항 소자 TMR은 인가되는 데이터 기입 자계에 의해 개선 가능한 자화 방향을 따라 그 전기 저항이 변화하기 때문에, 터널 자기 저항 소자 TMR의 전기 저항치 Rmax 및 Rmin와, 자기 데이터의 레벨 ("1" 및 "0")과 각각 대응함으로써, 불휘발적인 데이터 기억을 실행할 수 있다.
이와 같이, MRAM 디바이스에서는, 터널 자기 저항 소자 TMR에서의, 기억 데이터 레벨의 차에 대응하는 접합 저항의 차 △R=(Rmax-Rmin)를 이용하여 데이터 기억이 실행된다. 그러나, 일반적인 MTJ 메모리 셀에서는, 이 저항차 △R은 그 만큼 커지게 되지는 않는다. 대표적으로는, 전기 저항 Rmin은 Rmax의 수십 % 정도에 머물러 있다. 이 때문에, 기억 데이터 레벨에 따른 메모리 셀 전류 Icell의 변화도 그만큼 커지지 않고, 마이크로암페어 (㎂:10-6) 오더에 머문다.
따라서, 선택 메모리 셀의 통과 전류에 대해, 고정밀도의 전류 비교를 실행하는 것이 요구된다. 이와 같은 전류 비교 동작에, 일반적인 구성의 커런트 미러 센스 앰프를 이용한 것만으로는, 전류차를 충분한 정밀도로 검출할 수 없어 오동작을 일으켜 버릴 우려가 존재한다.
본 발명의 목적은 고정밀도의 전류 비교 또는 전압 비교에 기초하여 데이터 판독을 실행하는 반도체 기억 장치를 제공하는 것이다.
본 발명에 수반하는 반도체 기억 장치는 복수의 메모리 셀과, 액세스 전류 전달 회로와, 기준 전류 생성 회로와, 전류 비교 회로를 구비한다. 복수의 메모리 셀은 기억 데이터에 따라 액세스시의 통과 전류가 변화한다. 액세스 전류 전달 회로는 복수의 메모리 셀 중 액세스 대상으로 선택된 선택 메모리 셀의 통과 전류에 따른 액세스 전류를 제1 노드에 흘린다. 기준 전류 생성 회로는 데이터 판독시에, 기준 전류를 제2 노드에 흘린다. 전류 비교 회로는 상기 제1 및 제2 노드에 각각 흐르는 전류의 차에 따른 판독 전압을 생성한다. 테스트 전류 공급 회로는 테스트 모드에서, 제1 및 제2 노드 중 적어도 한 쪽에 대해 외부로부터의 테스트 전류를 공급한다.
이와 같은 반도체 기억 장치는 선택 메모리 셀의 통과 전류와 기준 전류의 전류차를 추출하기 위한 전류 비교 회로에 대해, 외부로부터의 테스트 전류에 기초하여 오프세트를 평가하는 테스트 모드를 포함하기 때문에, 전류 비교 회로의 오프세트를 정밀하게 조정할 수 있다. 그 결과, 미소한 전류차를 추출하여 정확한 데이터 판독을 실행할 수 있다.
본 발명의 다른 구성에 따른 반도체 기억 장치는 복수의 메모리 셀과, 제1 노드와, 제2 노드와, 데이터 판독 회로와, 제1 오프세트 조정 회로를 구비한다. 복수의 메모리 셀 각각은 기억 데이터를 유지한다. 제1 노드는 복수의 메모리 셀 중 액세스 대상으로 선택된 선택 메모리 셀과 데이터 추출 동작시에 전기적으로 접속된다. 제2 노드는 데이터 판독 동작시에 제1 노드에 의해 전달되는 전기 신호와 비교하기 위한 기준이 되는 전기 신호를 전달한다. 데이터 판독 회로는 데이터 판독 동작시에 제1 및 제2 노드의 전기 신호의 차에 따라 판독 전압을 생성한다. 제1 오프세트 조정 회로는 데이터 판독 동작의 비활성시에, 판독 전압이 소정 범위내에 들어오도록, 판독 전압의 피드백에 의해 얻어진 제1 및 제2 제어 전압에 따라 제1 및 제2 노드의 입력 임피던스를 조정한다.
이와 같은 반도체 기억 장치는 데이터 판독 회로의 오프세트 조정을 데이터 판독 동작의 비활성시에 자동적으로 실행할 수 있다. 따라서, 오프세트가 조정된 상태 하에서, 데이터 판독 동작을 실행할 수 있기 때문에, 고속 또는 고정밀도의 데이터 판독 동작이 가능하게 된다.
본 발명의 또 다른 구성에 따른 반도체 기억 장치는, 복수의 메모리 셀과, 액세스 전류 전달 회로와, 기준 전류 생성 회로와, 전류 비교 회로와, 기준 전류 조정 회로를 구비한다. 복수의 메모리 셀은 기억 데이터에 따라 액세스시의 통과 전류가 변화한다. 액세스 전류 전달 회로는 복수의 메모리 셀 중 액세스 대상으로 선택된 선택 메모리 셀과 접속되어 통과 전류가 흐르는 내부 노드의 전압, 및 기준 전압의 비교에 따라 통과 전류에 따른 액세스 전류를 제1 노드에 흘린다. 기준 전류 생성 회로는 데이터 판독시에 기준 전류를 제2 노드에 흘린다. 전류 비교 회로는 제1 및 제2 노드에 각각 흐르는 전류의 차에 따른 판독 전압을 생성한다. 기준 전류 조정 회로는 각 메모리 셀의 제조 실적에 따라, 기준 전압의 레벨을 조정한다.
이와 같은 반도체 기억 장치는, 메모리 셀의 제조 실적에 따라 전류 전달 회로에서 이용되는 기준 전압의 레벨을 조정할 수 있다. 따라서, 메모리 셀의 제조 오차를 추적하여, 전류 전달 회로의 특성을 일정하게 유지한 후에, 선택 메모리 셀의 통과 전류에 따른 액세스 전류를 검출할 수가 있다.
본 발명의 또 다른 구성에 수반하는 반도체 기억 장치는 복수의 메모리 셀과, 액세스 전류 전달 회로와, 기준 전류 생성 회로와, 전류 비교 회로를 포함한다. 액세스 전류 전달 회로는 복수의 메모리 셀 중 액세스 대상으로 선택된 선택 메모리 셀의 통과 전류에 따른 액세스 전류를 제1 노드에 흘린다. 기준 전류 생성 회로 데이터 판독시에, 기준 전류를 제2 노드에 흘린다. 기준 전류 생성 회로는 반도체 기억 장치 상에 제작되고, 각각이 각 메모리 셀과 동일한 구조를 갖는 복수의 더미 메모리 셀과, 복수의 더미 메모리 셀의 통과 전류에 기초하여, 기준 전류를 생성하는 전류 생성 회로를 포함한다. 복수의 더미 메모시 셀 중 적어도 하나 씩은 각 메모리 셀에서의 기억 데이터의 2종류의 레벨을 각각 기억한다. 전류 비교 회로는 제1 및 제2 노드에 각각 흐르는 전류의 차에 따른 판독 전압을 생성한다.
이와 같은 반도체 기억 장치는 메모리 셀의 실제의 전기 저항에 따라, 전류 전달 회로에서 이용되는 기준 전압의 레벨을 조정할 수 있다. 따라서, 메모리 셀의 제조 오차에 따라서 전류 전달 회로의 특성을 일정하게 유지할 수가 있다.
이하에서, 본 발명의 실시 형태에 대해서 도면을 참조하여 상세히 설명한다.
<실시 형태 1>
도 1을 참조하여, 본 발명의 실시 형태에 수반하는 MRAM 디바이스(1)는 외부로부터 제어 신호 CMD 및 어드레스 신호 ADD에 응답하여 랜덤 액세스를 행하고, 기입 데이터 DIN의 입력 및 판독 데이터 DAT의 출력을 실행한다.
MRAM 디바이스(1)는 제어 신호 CMD에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 컨트롤 회로(5)와, 행렬상으로 배치된 MTJ 메모리 셀 MC를 포함하는 메모리 어레이(10)를 구비한다.
메모리 어레이(1)에서는, MTJ 메모리 셀의 행에 각각 대응하여, 워드선 WL 및 라이트 디지트선 WDL가 배치되고, MTJ 메모리 셀의 열에 각각 대응하여, 비트선 BL 및 소스선 SL이 배치된다. 도 1에서는, 대표적으로 나타내는 1개의 MTJ 메모리 셀 MC와, 이에 대응하는 워드선 WL, 라이트 디지트선 WDL, 비트선 BL 및 소스선 SL의 배치가 나타난다.
MRAM 디바이스(1)는 어드레스 신호에 의해 나타내는 로우 어드레스 RA를 디코드하여, 메모리 어레이(10)에서의 행선택을 실행하기 위한 행 디코더(20)와, 어드레스 신호 ADD에 의해 나타낸 컬럼 어드레스 CA를 디코드하여, 메모리 어레이(10)에서의 열 선택을 실행하기 위한 열 디코더(25)와, 판독/기입 제어 회로(30 및 35)를 더 구비한다.
판독/기입 제어 회로(30 및 35)는 데이터 기입시에 비트선 BL에 데이터 기입 전류를 흘리기 위한 회로, 데이터 판독시에 비트선 BL에 데이터 판독 전류를 흘리기 위한 회로, 및 데이터 판독시에 판독 데이터 DAT를 생성하기 위한 회로 등을 총칭한 것이다.
라이트 디지트선 WDL은 메모리 어레이(10)를 사이에 두고 행디코더(20)와 반대측의 영역에서, 접지 전압 GND와 결합된다. 행디코더(20)는 데이터 기입시에, 행선택 결과에 따라 선택된 라이트 디지트선 WDL을 활성화하기 위해 전원 전압 Vcc와 결합한다. 이에 의해, 활성화된 라이트 디지트선 WDL은 그 양단을 전원 전압 Vcc 및 접지 전압 GND와 각각 접속된다. 따라서, 활성화된 라이트 디지트선 WDL에 대해, 행방향의 데이터 기입 전류 Ip를 흐를 수가 있다. 행방향의 데이터 기입 전류 Ip는 기입 데이터의 레벨에 상관 없이 일정하다.
한편, 행디코더(20)는 비선택의 라이트 디지트선 WDL에 대해서는, 접지 전압 GND에 고정한다. 이에 의해, 비선택의 라이트 디지트선 WDL에 행방향의 데이터 기입 전류 Ip가 흐르는 일은 없다.
도 2를 참조하여, 판독/기입 제어 회로(30)는 비트선 BL의 일단측에 대응하여 설치된 라이트 드라이버(31a)를 갖는다. 판독/기입 제어 회로(35)는 비트선 BL의 타단에 대응하여 설치된 라이트 드라이버(31b)를 갖는다. 또, 도 2에서는, 대표적으로 나타낸 1개의 비트선 BL에 대응하는 라이트 드라이버(31a 및 31b)의 배치가 나타나 있지만, 동일한 라이트 드라이버가 각 메모리 셀 열의 비트선에 대응하여 설치되어 있다.
라이트 드라이버(31a)는 대응하는 메모리 셀열에서의 열 선택 결과를 나타내는 컬럼 선택열 CSL 및 기입 데이터 DIN을 2입력으로 하는 NAND 게이트(32)와, 대응하는 비트선 BL의 일단 및 전원 전압 Vcc 사이에 접속된 P 채널 MOS 트랜지스터(33)와, 대응하는 비트선 BL의 일단 및 접지 전압 GND의 사이에 전기적으로 결합되는 N 채널 MOS 트랜지스터(34)를 갖는다.
트랜지스터(33 및 34)의 각각의 게이트에는, NAND 게이트(32)의 출력이 입력된다. 즉, 트랜지스터(33 및 34)는 선택열에서 기입 데이터 DIN의 레벨에 따라 비트선 BL의 일단을 구동하는 인버터로서 동작한다.
라이트 드라이버(31b)는 대응하는 메모리 셀열에서의 열 선택 결과를 나타내는 랜덤 선택열 CSL 및 기입 데이터의 반전 신호 /DIN을 2입력으로 하는 NAND 게이트(37)와, 대응하는 비트선 BL의 타단 및 전원 전압 Vcc의 사이에 접속된 P 채널 MOS 트랜지스터(38)와, 대응하는 비트선 BL의 타단 및 접지 전압 GND의 사이에 전기적으로 결합되는 N채널 MOS 트랜지스터(39)를 갖는다.
트랜지스터(38 및 39) 각각의 게이트에는, NAND 게이트(37)의 출력이 입력된다. 즉, 트랜지스터(38 및 39)는 선택열에서 기입 데이터 DIN의 반전 레벨 (/DIN)에 따라 비트선 BL의 타단을 구동하는 인버터로서 동작한다. 또, 라이트 드라이버(31a, 31b)의 구동 전압을, 접지 전압 GND 및 전원 전압 Vcc 이외의 전압으로 할 수도 있다. 또, 이하에서는, 신호, 신호선 및 데이터 등의 2치적인 고전압 상태 (예를 들면, 전원 전압 Vcc) 및 저전압 상태 (예를 들면, 접지 전압 GND)를, 각각 「H 레벨」 및 「L 레벨」로도 칭한다.
비선택열에서, NAND 게이트(32 및 37)의 출력은 각각 H 레벨에 설정된다. 따라서, 비선택열의 비트선 BL의 양단은 접지 전압 GND와 결합된다. 이에 대해, 선택열에서는, NAND 게이트(32 및 37)의 출력은 기입 데이터 DIN의 레벨에 따라, H 레벨 및 L 레벨의 한쪽씩에 각각 설정된다. 따라서, 선택열의 비트선 BL의 양단은 기입 데이터 DIN의 레벨에 따라 전원 전압 Vcc 및 접지 전압 GND의 한쪽씩과 각각 접속된다.
그 결과, 선택열의 비트선 BL에는 기입 데이터 DIN의 레벨에 따라 라이트 드라이버(31a)에서 (31b)로 향하는 방향의 데이터 기입 전류 +Iw 및 라이트 드라이버(31b)에서 라이트 드라이버(31a)로 향하는 방향의 데이터 기입 전류 -Iw 중 어느 것인가가 흐른다. 즉, 선택열의 비트선 BL을 흐르는 데이터 기입 전류 ±Iw는 기입 데이터 DIN의 레벨에 따라 설정된다.
대응하는 라이트 디지트선 WDL 및 비트선 BL의 양쪽에 데이터 기입 전류가 흐른 터널 자기 저항 소자 TMR에서, 데이터 기입 전류 ±Iw의 방향에 따른 기입 데이터가 전기적으로 기입된다.
다음에, 메모리 어레이(10)로부터의 데이터 판독 동작에 대해 설명한다.
도 3을 참조하여, 메모리 어레이(10)에는 MTJ 메모리 셀 MC가 행렬상으로 배치된다. 도 3에서는, 일부의 MTJ 메모리 셀 및 이들에 대응하는 워드선 WL1, WL2, 라이트 디지트선 WDL1, WDL2, 비트선1∼BL3 및 소스선 SL1∼SL3가 대표적으로 나타난다.
MTJ 메모리 셀 MC는 도 16에서 설명한 것과 동일한 구성을 가지며, 대응하는 비트선 BL 및 소스선 SL 사이에 직렬로 접속되는, 터널 자기 저항 소자 TMR 및 액세스 트랜지스터 ATR를 포함한다. 터널 자기 저항 소자 TMR은 기억 데이터에 따른 방향으로 자화되어, H 레벨 ("1") 및 L 레벨 ("0") 중 어느 하나의 데이터를 기억한다. 터널 자기 저항 소자 TMR의 전기 저항은 그 기억 데이터에 따라 Rmax 및 Rmin의 어느 하나에 설정된다.
각 소스선 SL은 접지 전압 GND와 결합된다. 또한, 인접하는 소스선 끼리의 사이는 저항 성분을 거쳐 전기적으로 결합된다. 이와 같은 구성으로 함으로써, 각 소스선 SL의 전압의 부상을 억제하여, 액세스 트랜지스터 ATR의 소스 전압을 확실하게 접지 전압 GND로 할 수 있다.
또한, 각 메모리 셀 열에 대응하여, 컬럼 선택 게이트 CSG 및 컬럼 선택선 CSL이 배치된다. 도 3에서는, 비트선 BL1∼BL3에 각각 대응하는, 컬럼 선택선 CSL1∼CSL3와, 컬럼 선택 게이트 CSG1∼CSG3가 대표적으로 나타나 있다. 각 컬럼 선택선 CSL은 대응하는 메모리 셀열이 컬럼 액세스 CA에 따라 선택된 경우에 H 레벨로 활성화된다. 각 컬럼 선택 게이트 CSG는 대응하는 컬럼 선택선이 H 레벨로 활성화된 경우에 온하여, 대응하는 비트선 BL과 노드 Na를 전기적으로 결합한다.
예를 들면, 도 3에서 사선으로 나타낸 제2행·제2열에 속하는 MTJ 메모리 셀이 액세스 대상으로 선택된 (이하, 액세스 대상으로 선택된 MTJ 메모리 셀을 단순히 「선택 메모리 셀」로도 칭함) 경우에는, 대응하는 워드선 WL2 및 컬럼 선택선 CSL2가 H 레벨로 활성화된다. 이에 따라, 컬럼 선택 게이트 CSG2 및 선택 메모리 셀의 액세스 트랜지스터 ATR이 턴온하여, 노드 Na∼컬럼 선택 게이트 CSG2∼비트선 BL2∼터널 자기 저항 소자 TMR∼액세스 트랜지스터 ATR∼소스선 SL2(접지 전압 GND)의 경로를 메모리 셀 전류 Icell이 통과한다. 메모리 셀 전류 Icell, 즉 선택 메모리 셀의 액세스시에 통과 전류는 대응하는 터널 전기 저항 소자 TMR의 전기 저항 (Rmax 또는 Rmin), 즉 선택 메모리 셀의 기억 데이터에 따라 변화한다 (I1 또는 I0).
또한, 도 1에 나타낸 판독/기입 제어 회로(30)의 일부로서, 데이터 판독 회로(50) 및 기준 전류 발생 회로(60)가 설치된다.
데이터 판독 회로(50)는 선택 메모리 셀을 통과하는 메모리 셀 전류 Icell을 노드 Nc에 전달하기 위한 전류 전달 회로(50a)와, 노드 Nc 및 Nd를 각각 흐르는 전류의 차를 증폭하기 위한 전류 센스 앰프(50b)와, 전류 센스 앰프(50b)의 출력에 따라 판독 데이타 DAT를 생성하는 판독 데이터 생성 회로(50c)를 갖는다. 기준 전류 발생 회로(60)는 노드 Nd에 기준 전류 Ir을 발생시킨다.
전류 전달 회로(50a)는 선택 메모리 셀과 접속된 노드 Na의 전압 및 기준 전압 Vref을 비교하는 전압 비교기(51)와, 노드 Na와 Nc의 사이에 전기적으로 결합된 전달 트랜지스터(52)를 갖는다. 전달 트랜지스터(52)는 N 채널 MOS 트랜지스터로 구성되고, 그 게이트는 전압 비교기(51)의 출력을 받는다.
전류 센스앰프(50b)는 노드 Nc 및 Nd와 전원 전압 Vcc 사이에 각각 결합된다. P 채널 MOS 트랜지스터(53 및 54)와, 노드 Nc 및 Nd의 전압차를 증폭하여 판독 전압 VR을 생성하는 주 전압 비교기(70)를 갖는다. P 채널 MOS 트랜지스터(53 및 54)의 각각의 게이트는 노드 Nd와 접속되어, 양자는 커런트 미러를 구성한다.
판독 데이터 생성 회로(50c)는 주전압 비교기(70)가 출력하는 판독 전압 VR 및 기준 전압 VrefA를 비교하기 위한 전압 비교기(80)와, 전압 비교기(80)의 출력 노드 및 노드 Nf 사이의 접속을 제어하기 위한 접속 스위치(85)와, 판독 전압 VR 및 기준 전압 VrefB를 비교하기 위한 전압 비교기(90)와, 전압 비교기(80)의 출력 노드 및 노드 Nf의 사이의 접속을 제어하기 위한 접속 스위치(95)와, 노드 Nf 및 Ng의 전압차에 따라 판독 데이터 DAT를 노드 Nh에 생성하는 전압 비교기(98)를 갖는다.
전류 전달 회로(50a)는 선택 메모리 셀과 전기적으로 결합된 노드 Na의 전압을 기준 전압 Vref 근방에 유지함과 동시에, 메모리 셀 전류 Icell를 반영한 액세스 전류 Iac를 노드 Nc에 생기게 한다. 따라서, 액세스 전류 Iac는 선택 메모리 셀의 기억 데이터 레벨에 따라 2종류의 레벨 (I0, I1)을 갖게 된다.
기준 전류 발생 회로(60)에 의해 노드 Nd에 흐르는 기준 전류 Ir은 이와 같은 액세스 전류 Iac의 2종류의 레벨의 중간에 설정된다. 따라서, 노드 Nc 및 Nd의 사이에는 액세스 전류 Iac 및 기준 전류 Ir의 전류차에 따른 전압차가 발생한다. 주전압 비교기(70)은 노드 Nc 및 Nd의 사이에 생성된 전압차를 증폭하여 얻어지는 판독 전압 VR을 노드 Ne에 출력한다.
데이터 판독시에, 접속 스위치(85)는 전압 비교기(80)의 출력 노드를 노드 Nf와 접속하고, 접속 스위치(95)는 전압 비교기(90)의 출력 노드를 노드 Ng와 접속한다. 이 결과, 전압 비교기(98)는 전압 비교기(80 및 90)의 각각의 출력에 따라 판독 데이터 DAT를 노드 Nh에 생성한다.
다음에, 기준 전류 발생 회로(60)의 구성에 대해 설명한다.
기준 전류 발생 회로(60)는 더미 메모리 셀(61a 및 61b)와, 전류 전달 회로(60a)를 구성하는 전압 비교기(62) 및 전달 트랜지스터(63)를 갖는다.
더미 메모리 셀(61a 및 61b)은 MTJ 메모리 셀 MC와 동일한 구성을 갖고, 노드 Nb와 접지 전압 GND의 사이에 병렬로 접속된다. 더미 메모리 셀(61a)은 노드 Nb와 접지 전압 GND의 사이에 직렬로 접속된다. 터널 자기 저항 소자 TMRd0 및 액세스 트랜지스터 ATRd0을 갖는다. 동일하게, 더미 메모리 셀(61b)은 노드 Nb와 접지 전압 GND의 사이에 직렬로 접속된다. 터널 자기 저항 소자 TMRd1 및 액세스 트랜지스터 ATRd1을 갖는다.
터널 자기 저항 소자 TMRd0 및 TMRd1은 MTJ 메모리 셀 MC 중의 터널 자기 저항 소자 TMR과 동일하게, 설계 및 제작된다. 동일하게, 액세스 트랜지스터 ATRd0 및 ATRd1 각각은 MTJ 메모리 셀 MC 중의 액세스 트랜지스터 ATR과 동일하게 설계 및 제작되어, 각각의 게이트는 더미워드선 DRWL과 접속되어 있다. 즉, 더미 메모리 셀 (61a 및 61d)의 각각은 MTJ 메모리 셀 MC와 동일의 구성을 갖는다. 또한, 더미 메모리 셀(61a 및 61b)에 대해 데이터 기입을 각각 실행하기 위한 라이트 디지트선 WDLd0 및 WDLd1이 배치된다.
더미 메모리 셀(61a 및 61b)에 대해서는, 통상의 MTJ 메모리 셀과 동일한 데이터 기입이 미리 실행되고 있고, 터널 자기 저항 소자 TMRd0 및 TMRd1의 전기 저항은 Rmin 및 Rmax로 각각 설정된다.
전압 비교기(62)는 노드 Nb의 전압과 기준 전압 Vref의 비교 결과를 전달 트랜지스터(63)의 게이트에 출력한다. 전달 트랜지스터(63)는 노드 Nb 및 N1의 사이에 전기적으로 결합되는 N 채널 MOS 트랜지스터로 구성된다.
따라서, 더미 워드선 DRWL의 활성화에 응답하여, 노드 Nb에는 더미 메모리 셀(61a 및 61b)를 흐르는 전류의 합 (I0+I1)이 흐른다. 또한, 전류 전달 회로(60a)에 의해, 노드 Nb의 전압을 선택 메모리 셀과 결합되는 노드 Na와 동일하게 기준 전압 Vref 근방에 유지함과 동시에, 노드 Nb를 흐르는 전류 (I0+I1)를 노드 N1에 전달할 수 있다.
기준 전류 발생 회로(60)은 노드 N1를 흐르는 전류에 따라 기준 전류 Ir를 생성하기 위한 전류 생성 회로(60b)를 더 포함한다. 전류 생성 회로(60b)는 전원 전압 Vcc 및 노드 N1의 사이에 병렬로 접속되는 P채널 MOS 트랜지스터(64 및 65)과, 전원 전압 Vcc 및 노드 N2의 사이에 전기적으로 결합되는 P채널 MOS 트랜지스터(66)과, 노드 Nd와 접지 전압 GND 사이에 전기적으로 결합되는 N채널 MOS 트랜지스터(67)과, 노드 N2와 접지 전압 GND의 사이에 전기적으로 결합되는 N채널 MOS 트랜지스터(68)을 갖는다.
P채널 MOS 트랜지스터(64, 65 및 66)의 각각의 게이트는 노드 N1과 접속되며, N채널 MOS 트랜지스터(67 및 68)의 각각의 게이트는 노드 N2와 결합된다. 또한, P채널 MOS 트랜지스터(64 및 65)의 전류 구동력의 합은 P채널 MOS 트랜지스터(66)의 전류 구동력의 2배로 설정된다.
이와 같은 커런트 미러 구성을 갖는 전류 생성 회로(60b)는 노드 N1에 전달된 전류량 (I0+I1)의 반분의 전류량을 노드 Nd에 생성시킨다. 즉, 기준 전류 Ir은 메모리 셀 전류 Icell의 2종류의 레벨의 중간치에 상당하는 (I0+I1)/2로 설정된다. 따라서, 데이터 판독 회로(50)는 액세스 전류 Iac 및 기준 전류 Ir의 비교에 의해, 선택 메모리 셀의 기억 데이터를 판독할 수 있다.
기준 전류 발생 회로(60)는 또한 노드 N2 및 접지 전압 GND의 사이에 전기적으로 결합되어, 게이트에 이네이블 신호 /EN3를 받는 N 채널 MOS 트랜지스터(69)를 갖는다. 이네이블 신호 /EN3은 기준 전류 발생 회로(60)의 동작 정지시에는 H레벨로 비활성화된다. 이 경우에는, 트랜지스터(69)의 온에 따라 노드 N2가 접지 전압 GND에 설정되어, 트랜지스터(67)이 강제적으로 오프되기 때문에, 기준 전류 Ir의 공급은 정지된다.
한편, 이네이블 신호 /EN3가 L 레벨로 활성화되어 있는 기간중에는, 기준 전류 발생 회로(60)는 상술한 바와 같은 기준 전류 Ir을 노드 Nd에 발생시킨다.
도 4를 참조하여, 시각 t0에서 데이터 판독 동작이 활성화되면, 선택행의 워드선 WL 및 더미 워드선 DRWL은 H 레벨로 활성화된다. 또한, 도시하지 않았지만, 동일한 타이밍에서, 선택열의 컬럼 선택선 CSL이 H 레벨로 활성화된다.
이에 따라, 선택 메모리 셀은 노드 Na 및 접지 전압 GND 사이에 전기적으로 결합되기 때문에, 선택 메모리 셀의 기억 데이터에 따른 메모리 셀 전류 Icell이 노드 Na를 통과한다. 동일하게, 더미 메모리 셀(61a 및 61b)은 노드 Nb 및 접지 전압 GND의 사이에 병렬로 전기적으로 결합되기 때문에, 노드 Nb에는 더미 메모리 셀(61a 및 61b)의 각각의 통과 전류의 합 (I0+I1)이 흐른다.
그러나, 전류 전달 회로(50a 및 60a)에 의해, 노드 Na 및 Nb의 전압을 거의 변화시키지 않고, 기준 전압 Vref 근방에 유지된다. 예를 들면, 일반적인 MRAM 디바이스에서는, 기준 전압 Vref는 터널 자기 저항 소자 TMR 내의 터널막의 동작 신뢰성 등을 고려하여, 약 0.4V 정도로 설정된다. 이와 같이 노드 Na 및 Nb의 전압을 일정하게 유지함으로써, 터널 자기 저항 소자 TMR의 전기 저항의 변동을 억제하여, 그 통과 전류가 안정화할 때까지의 시간을 단축하여, 데이터 판독의 고속화를 도모할 수 있다.
노드 Nc에는 전류 전달 회로(50a)에 의해, 선택 메모리 셀의 기억 데이터 레벨에 따른 액세스 전류 Iac (I0+I1)가 흐른다. 한편, 노드 Nd에는 전류 전달 회로(60a)에 의해 기준 전류 Ir (Ir=(I0+I1)/2)가 흐른다. 따라서, 노드 Nc 및 Nd의 사이에는 선택 메모리 셀의 기억 데이터 레벨에 따른 전압차가 생긴다. 예를 들면, 선택 메모리 셀의 기억 데이터가 H레벨 (전기 저항 Rmax)인 경우에는, 노드 Nc의 전압은 노드 Nd의 전압 보다 높아진다.
주전압 비교기(70)는 이와 같이 하여 생긴 노드 Nc 및 Nd 간의 전압차를 증폭한 판독 전압 VR을 노드 Ne에 생성한다. 주전압 비교기(70)로부터의 판독 전압 VR은 전압 비교기(80 및 90)에 의해, 기준 전압 VrefA 및 VrefB와 비교된다.
전압 비교기(98)는 소정 타이밍에서의 전압 비교기(80 및 90)의 불완전한 증폭에서의 출력을 래치한다. 또한, 전압 비교기(98)는 래치한 이들의 출력을 풀 진폭 레벨 까지 증폭하여, 노드 Nh의 전압을 전원 전압 Vcc 및 접지 전압 GND의 어느 하나에 즉 판독 데이터 DAT를 H 레벨 및 L 레벨의 어느 하나에 설정한다. 이와 같이, 시각 t0∼t1 간의 데이터 판독 동작에서는, 선택 메모리 셀의 기억 데이터에 따라 H 레벨의 판독 데이터 DAT가 생성된다.
한편, 시각 t2∼t3 사이에서는, 선택 메모리 셀의 기억 데이터가 L레벨인 경우의 동작 파형이 나타난다. 이 경우에서는, 노드 Na∼Nh에 각각 생긴 전압 변화는 시각 t0∼t1 간의 데이터 판독 동작과는 반대의 극성을 갖는다. 그리고, 최종적으로는, L 레벨 (접지 전압 GND)의 판독 데이터 DAT가 노드 Nh에 생성된다.
다음에, 전류 센스 앰프(50b)의 오프세트를 평가 및 조정하기 위한 구성에 대해 설명한다.
데이터 판독 동작의 비활성시에서의 판독 전압 VR은 전류 센스앰프(50b)의 오프세트에 따른 레벨이 된다. 따라서, 데이터 판독 동작의 비활성시에서의 판독 전압 VR의 레벨을 「오프세트 전압 Vos」로도 칭한다.
이미 설명한 바와 같이, 액세스 전류 Iac (메모리 셀 전류 Icell)과 기준 전류 Ir의 전류차는 마이크로암페어(㎂) 오더이기 때문에, 데이터 판독 정밀도를 확보하기 위해서는, 전류 센스앰프(50b)의 오프세트를 소정 레벨 이하로 억제할 필요가 있다. 이상적인 상태, 즉 오프세트가 존재하지 않는 경우에는, 오프세트 전압 Vos는 일정의 고정적인 중간 전압이 된다. 전압 비교기(80 및 90)에서의 기준 전압 VrefA 및 VrefB는 이 중간 전압을 사이에 둔 근접한 레벨에 오프세트 허용 범위에 대응시켜 각각 설정된다.
이하에서는, 이들 기준 전압 VrefA, VrefB를, 전류 전달 회로(50a, 60a)에서의 기준 전압 Vref와 구별하기 위해서, 오프세트 기준 전압 VrefA, VrefB로도 칭한다.
환언하면, 전류 센스앰프(50b)의 오프세트가 허용 범위내인 경우에는, 데이터 판독 비활성시 (워드선 WL 비활성시)에서의 오프세트 전압 Vos는 오프세트 기준 전압 VrefA 및 VrefB 사이에 위치하게 된다.
다시 도 3을 참조하여, 실시 형태 1에 따른 구성에서는, 오프세트 조정을 위한 테스트 모드에 이용되는, 테스트 전류 공급 회로(100) 및 전류 전환 회로(120 및 130)가 더 배치된다.
테스트 전류 공급 회로(100)는 외부로부터 전기적으로 컨택트 가능한 패드(102)와, 패드(102)의 인가 전압에 따른 일정 전류를 생기게 하기 위한 정전류 발생 회로(105)와, 정전류 발생 회로(105) 및 접지 전압 GND 사이에 전기적으로 결합되는 N 채널 MOS 트랜지스터(110)를 갖는다.
전류 전환 회로(120)는 노드 Nc 및 접지 전압 GND 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터(122 및 125)를 갖는다. 전류 전환 회로(130)는 노드 Nd 및 접지 전압 GND 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터(132 및 135)를 갖는다. 트랜지스터(110, 122 및 132)의 각 노드는 트랜지스터(110) 및 정전류 발생 회로(105)의 접속 노드와 결합된다. 또, 트랜지스터(125 및 135)의 게이트에는 이네이블 신호 EN4 및 EN5가 각각 입력된다. 데이터 판독 동작시에는 이네이블 신호 EN4 및 EN5는 L 레벨로 비활성화되기 때문에, 전류 전환 회로(120 및 130)는 테스트 전류 공급 회로(100)와 노드 Nc 및 Nd 사이를 분리한다.
도 5를 참조하여, 실시 형태 1에 따른 테스트 모드에서는, 이네이블 신호 EN4 및 EN5가 H 레벨로 활성화되어, 트랜지스터(125 및 135)의 각각은 턴온한다. 이에 의해, 패드(102)에의 인가 전압에 따른 테스트 전류 It가 전류 전환 회로(120 및 130)에 의해 노드 Nc 및 Nd에 각각 전달된다.
한편, 이네이블 신호 EN1, EN2 및 /EN3의 각각은 비활성화된다. 이에 따라, 전압 비교기(51 및 62)의 동작은 정지되고, 또, 기준 전류 발생 회로(60)에 의한 기준 전류 Ir의 공급은 정지된다. 동일하게, 전류 전달 회로(50a)에 의한 노드 Nc에 대한 액세스 전류 Iac의 전달도 행해지지 않는다. 따라서, 테스트 모드에서는, 노드 Nc 및 Nd의 각각에 대해 동일한 테스트 전류 It 만이 공급된다. 이에 의해, 실시 형태 1에 따른 테스트 모드에서는, 노드 Nc 및 Nd의 전류차가 없는 상태에서, 주전압 비교기(70)의 오프세트가 평가된다.
도 5에 나타낸 바와 같이, 실시 형태 1에 따른 테스트 모드의 제1 테스트 상태에서는, 이네이블 신호 EN6 및 EN7은 접속 스위치(85)가 전압 비교기(80)의 출력 노드와 노드 Nf를 접속하고, 또 접속 스위치(95)가 전압 비교기(90)의 출력 노드를 개방 상태로 하도록 설정된다. 이에 의해, 도 5에 나타낸 제1 테스트 상태에서는, 노드 Ne의 전압, 즉 오프세트 전압 Vos가 오프세트 기준 전압 VrefA를 초과하고 있는지의 여부의 판정을, 판독 데이터 생성 회로(50c)로부터 출력되는 판독 데이터 DAT에 의해 행해질 수 있다.
도 6을 도 5와 비교하여, 실시 형태 1에 따른 테스트 모드의 제2 테스트 상태시에서는, 이네이블 신호 EN6 및 EN7의 설정이 변경되어, 접속 스위치(85)에 의해 전압 비교기(80)의 출력 노드가 개방 상태가 되는 한편, 접속 스위치(95)에 의해 전압 비교기(90)의 출력 노드가 노드 Ng와 접속된다. 데이터 판독 회로계의 그 다른 부분에 대해서는, 도 5와 동일한 상태에 설정된다.
따라서, 제2 테스트 상태에서는, 오프세트 전압 Vos가 기준 전압 VrefB를 하회하고 있는지의 여부가 판독 데이터 생성 회로(50c)로부터 출력되는 판독 데이터 DAT에 의해 판정된다.
따라서, 도 5에 나타낸 제1 테스트 상태와, 도 6에 나타낸 제2 테스트 상태를 반복함으로써, 노드 Ne에 생성되는 오프세트 전압 Vos가 오프세트 기준 전압 VrefA 및 VrefB 사이에 들어 있든지, 즉 전류 센스앰프(50b) 단독의 오프세트가 소정 범위내에 들어 있는지만을 추출하여 평가할 수 있다. 즉, 실시 형태 1에 따른 테스트 모드에서는, 판독 데이터 생성 회로(50c)는 전류 센스 앰프(50b) 단독의 오프세트를 평가하는 기능을 갖는다.
설계 단계에서는, 전류 센스 앰프(50b)의 오프세트는 소정 범위내에 들어가도록 설정되어 있지만, MRAM 디바이스의 제조 프로세스에서의 오차의 영향 등을 받아, 노드 Nc 및 Nd에 동일 전류가 흐른 경우에도, 오프세트가 생기는 경우가 있다. 이와 같은 오프세트가 존재한 경우에는, 노드 Nc 및 Nd 사이에서의 미소 전류차를 정확하게 증폭하여, 정확한 데이터 판독 동작을 실행하는 것이 곤란하게 된다. 전류 센스 앰프(50b)의 오프세트는 주로 노드 Nc 및 Nd의 전압을 비교하기 위한 주전압 비교기(70)의 오프세트에 의해 조정할 수 있다.
따라서, 이하에서는, 주전압 비교기(70)의 오프세트를 조정하기 위한 구성에 대해 설명한다.
도 7을 참조하여, 주전압 비교기(70)는 전원 전압 Vcc 및 노드 Ne의 사이에 전기적으로 결합되는 P 채널 MOS 트랜지스터(71)와, 전원 전압 Vcc 및 노드 N3의 사이에 전기적으로 결합되는 P 채널 MOS 트랜지스터(72)와, 노드 Nd의 입력 임피던스를 조정하기 위한 임피던스 조정 회로(70a), 노드 Nc의 입력 임피던스를 조정하기 위한 임피던스 조정 회로(70b)를 포함한다.
임피던스 조정 회로(70a)는 노드 Nd와 접속된 게이트를 갖는 N 채널 MOS 트랜지스터(73a, 73b, 73c, 73d, 75)와, 제어 신호 TS1a∼TS1d를 각각 게이트에 받는 N 채널 MOS 트랜지스터(74a, 74b, 74c, 74d)를 갖는다. 트랜지스터(75)는 노드 N3와 접지 전압 GND의 사이에 전기적으로 결합된다. 트랜지스터(73a 및 74a)는 노드 N3와 접지 전압 GND의 사이에 직렬로 접속된다. 동일하게, 트랜지스터(73b 및 74b)는 노드 N3 및 접지 전압 GND의 사이에 직렬로 접속되고, 트랜지스터(73c 및 74c)는 노드 N3 및 접지 전압 GND 사이에 직렬로 접속되고, 트랜지스터(73d 및 74d)는 노드 N3 및 접지 전압 GND 사이에 직렬로 접속된다.
임피던스 조정 회로(70b)는 노드 Nc와 접속된 게이트를 갖는 N 채널 MOS 트랜지스터(76a, 76b, 76c, 76d, 78)와, 제어 신호 TS2a∼TS2d를 각각 게이트에 받은 N 채널 MOS 트랜지스터(77a, 77b, 77c, 77d)를 갖는다. 트랜지스터(78)는 노드 Ne와 접지 전압 GND 사이에 전기적으로 결합된다. 트랜지스터(76a 및 77a)는 노드 Ne와 접지 전압 GND 사이에 직렬로 접속된다. 동일하게, 트랜지스터(76b 및 77b)는 노드 Ne 및 접지 전압 GND의 사이에 직렬로 접속되고, 트랜지스터(76c 및 77c)는 노드 Ne 및 접지 전압 GND의 사이에 직렬로 접속되고, 트랜지스터(76d 및 77d)는 노드 Ne 접지 전압 GND의 사이에 직렬로 접속된다.
디코더(150)는 테스트 모드시에 외부로부터 입력되는 테스트 어드레스 TA에 따라 제어 신호 TS1a∼TS1d, TS2a∼TS2d를 생성한다. 셀렉터 회로(160)는 테스트 모드시에는 디코더(150)에 의해 생성된 제어 신호 TS1a∼TS1d, TS2a∼TS2d를 주전압 비교기(70)에 전달한다.
주전압 비교기(70)에서, P 채널 MOS 트랜지스터(71 및 72)는 커런트 미러를 구성한다. 따라서, 노드 Ne를 흐르는 전류 Ic는 노드 Nc의 전압 및 제어 신호 TS2a∼TS2d에 따른 트랜지스터(77a∼77d)의 온 개수에 의해 결정된다. 동일하게, 노드 N3를 흐르는 전류 Id는 노드 Nd의 전압 및 제어 신호 TS1a∼TS1d에 따른 트랜지스터(74a∼74d)의 온 개수에 의해 결정된다.
즉, 임피던스 조정 회로(70a)는 제어 신호 TS1a∼TS1d에 따라, 노드 Nd에 대응하는 주전압 비교기(70)의 내부 임피던스를 조정할 수 있다. 동일하게, 임피던스 조정 회로(70b)는 제어 신호 TS2a∼TS2d에 따라 노드 Nc에 대응하는 주전압 비교기(70)의 내부 임피던스를 조정할 수 있다. 구체적으로는 N 채널 MOS 트랜지스터의 온 개수가 보다 많은 쪽의 노드에서 내부 임피던스가 낮아진다. 그 결과, 제어 신호 TS1a∼TS1d, TS2a∼TS2d에 따라 노드 Nd 및 Nc의 입력 임피던스가 조정된다.
실시 형태 1에 따른 테스트 모드에서는, 노드 Nc 및 Nd에 동일 전류가 공급된 데다가, 외부에서 입력된 테스트 어드레스 TA에 따른 제어 신호 TS1a∼TS1d 및 TS2a∼TS2d에 의해, 주 전압 비교기(70)의 내부 임피던스의 밸런스가 설정된다. 또한, 도 5 및 도 6에 각각 나타낸 제1 테스트 상태 및 제2 테스트 상태를 반복함으로써, 해당 테스트 어드레스 TA에 대응하는 주 전압 비교기(70)의 내부 임피던스의 밸런스에 의해, 주 전압 비교기(70)의 오프세트가 허용 범위 내에 들어가 있는지의 여부를 평가하는 동작 테스트가 실행된다. 노드 Ne의 전압, 즉 오프세트 전압 Vos가 소정 범위 내 (VrefB<Vos<VrefA)에 들어가 있지 않는 경우에는, 테스트 어드레스 TA를 변경하여, 오프세트 전압 Vos가 소정 범위 내에 들어간 상태가 실현되기 때문에, 동작 테스트가 재실행된다.
동작 테스트에 의해, 주전압 비교기(70)의 오프세트를 허용 범위 내로 조정할 수 있는 테스트 어드레스 TA의 조합이 얻어진 경우, 즉 제어 신호 TS1a∼TS1d, TS2a∼TS2d의 조정이 완료한 경우에는, 조정된 제어 신호 TS1a∼TS1d, TS2a∼TS2d를 프로그램 회로(170)에 기억시킨다. 프로그램 회로(170)는 예를 들면 리드온리 메모리 (ROM)로 구성된다.
통상 동작시에는, 셀렉터 회로(160)는 프로그램 회로(170)에 기억된 제어 신호 TS1a∼TS1d, TS2a∼TS2d를 주 전압 비교기(70)에 전달한다. 따라서, 통상 동작시에는, 프로그램 회로(170)에 기억된 조정 후의 제어 신호 TS1a∼TS1d, TS2a∼TS2d에 따라, 주전압 비교기(70)의 오프세트가 허용 범위 내로 억제된 상태하에서, 데이터 판독 동작이 실효된다.
이와 같이, 실시 형태 1에 따른 구성에 의하면, 전압 비교기의 내부 임피던스의 밸런스 조정에 의해, 선택 메모리 셀의 통과 전류와 기준 전류의 전류차를 추출하기 위한 전류 센스 앰프의 오프세트를 정밀하게 조정할 수 있다. 그 결과, 미소한 전류차를 검출하여 정확한 데이터 판독을 실행할 수 있다.
또, 실시 형태 1에서는, 주 전압 비교기(70)의 내부 임피던스 조정에 의한 전류 센스앰프의 오프세트 조정을 전용 테스트 모드를 설치하여 실행하는 구성에 대해 설명했다. 그러나, 이와 같은 테스트 모드는 예를 들면 전원 투입시 등에 자기 시험적으로 자동적으로 기동되는 구성으로 해도 좋다. 그 경우에는, 조정된 제어 신호 TS1a∼TS1d, TS2a∼TS2d를 기억하기 위한 프로그램 회로(170)는 불휘발적인 데이터 기억이 불필요하게 되기 때문에, 전원 투입 기간 중에 데이터 유지를 행하는 래치 회로 등의 레지스터에 의해 구성할 수 있다.
또, 도 7에서는, 4개씩의 제어 신호 TS1a∼TS1d, TS2a∼TS2d를 이용하여 오프세트 조정을 행하는 구성을 나타냈지만, 제어 신호의 수는 임의로 설정 가능하다. 즉, 도 7의 구성에서, 트랜지스터(73a∼73d, 74a∼74d, 76a∼76d, 77a∼77d)에 상당하는 트랜지스터군은 제어 신호의 수에 따른 개수씩 배치하면 좋다.
<실시 형태 2>
실시 형태 2에서는, MTJ 메모리 셀의 제조 오차를 추적하여 기준 전류 Ir을 조절하기 위한 테스트 모드의 구성에 대해 설명한다.
도 8에는, 실시 형태 2에 따른 테스트 모드의 제1 테스트 상태가 나타난다.
도 8을 참조하여, 데이터 판독 동작을 실행하기 위한 데이터 판독 회로계, 즉 데이터 판독 회로(50), 기준 전류 발생 회로(60), 테스트 전류 공급 회로(100) 및 전류 전환 회로(120, 130)의 구성은 도 2에 나타낸 것과 동일하기 때문에 상세한 설명은 반복하지 않다.
실시 형태 2에 따른 테스트 모드에서도, 이네이블 신호 EN1∼EN7의 설정에 의해, 각 부분의 동작 상태가 통상의 데이터 판독 동작시와는 다른 것이 된다.
실시 형태 2에 따른 테스트 모드의 제1 테스트 상태에서는, MTJ 메모리 셀의 통과 전류의 분포를 파악하기 위한 동작 테스트가 실행된다. 따라서, 터널 신호 EN1이 활성화되는 한편, 이네이블 신호 EN2는 비활성화된다. 따라서, 전압 비교기(51) 및 전달 트랜지스터(52)로 구성되는 전류 전달 회로(50a)는 데이터 판독 동작시와 동일하게 동작하지만, 전압 비교기(62) 및 전달 트랜지스터(63)로 구성되는 전류 전달 회로(60a)의 동작은 정지된다. 또한, 이네이블 신호 /EN3도 비활성화 (H 레벨)되기 때문에, 트랜지스터(69)와 노드 Nd는 전기적으로 분리된다.
또한, 이네이블 신호 EN4 및 EN5는 각각 비활성화 (L 레벨) 및 활성화 (H 레벨)된다. 이에 따라 트랜지스터(125)는 턴오프되고, 트랜지스터(135)는 턴온된다. 그 결과, 실시 형태 2에 따른 제1 테스트 상태에서는, 노드 Nc에 대해서는 선택 메모리 셀을 통과하는 메모리 셀 전류 Icell에 따른 액세스 전류 Iac가 흐르고, 노드 Nd에 대해서는 테스트 전류 공급 회로(100)에 의한 테스트 전류 It가 흐른다.
그 결과, 데이터 판독 회로(50)가 생성하는 판독 데이터 DAT는 액세스 전류 Iac와 테스트 전류 It의 대소 관계에 따른 레벨을 갖는다. 따라서, 테스트 전류 It의 레벨을 단계적으로 변화시켜 감으로써, H 레벨 또는 L 레벨이 기억된 선택 메모리 셀의 통과 전류 (메모리 셀 전류 Icell) 레벨을 측정할 수 있다. 이와 같은 동작 테스트를 반복하여 실행함으로써, 실시 형태 2에 따른 테스트 모드의 제1 테스트 상태에서는, 액세스시에서의 메모리 셀 전류 Icell의 분포를 나타내는 맵을 작성할 수 있다.
도 9a에는, H 레벨 및 L 레벨의 기억 데이터를 각각 유지하는 MTJ 메모리 셀에서의 메모리 셀 전류 Icell의 분포가 나타난다. 이와 같이, 메모리 셀 전류 Icell은 기억 데이터의 레벨에 따라 2종류로 나누어지지만, 각각의 레벨에서 제조 오차의 영향을 받아 어느 정도의 분포 (오차)를 갖고 있다.
이미 설명한 바와 같이, 기준 전류 발생 회로(60)는 MTJ 메모리 셀 MC와 동일하게 설계 및 작성된 더미 메모리 셀(61a 및 61b)과, 선택 메모리 셀에 대응하는 전류 전달 회로(50a)와 동일하게 구성된 전류 전달 회로(60a)를 포함하고 있다. 따라서, 설계상은, MTJ 메모리 셀의 제조 오차를 흡수하여, 기준 전류 Ir를 각각의 기억 데이터 레벨에 대응하는 메모리 셀 통과 전류의 분포의 중앙에 설정할 수가 있다.
그러나, 기준 전류 발생 회로(60) 내의 전류 전달 회로(60a)에 오프세트가 존재하는 경우에는, 도 9b에 점선으로 나타낸 바와 같이, 기준 전류 Ir를 정확한 레벨로 설정할 수 없는 가능성이 생긴다.
실시 형태 2에 따른 테스트 모드의 제2 테스트 상태에서는, 기준 전류 발생 회로(60)에서의 이와 같은 오프세트를 조정하여, 기준 전류 Ir를 적정한 레벨로 설정하기 위한 조정이 행해진다.
도 10을 참조하여, 실시 형태 2에 따른 테스트 모드의 제2 테스트 상태에서는, 실시 형태에 따른 테스트 모드의 제1 테스트 상태와 비교하여, 이네이블 신호 EN4 및 EN5의 설정이 서로 교환된다. 이에 따라, 트랜지스터(125)는 온되는 한편, 트랜지스터(135)가 오프된다. 또한, 이네이블 신호 /EN3가 L 레벨로 활성화되기 때문에, 트랜지스터(69)는 오프된다. 이에 따라, 트랜지스터(67)의 게이트는 접지 전압 GND로부터 분리된다.
따라서, 실시 형태 2에 따른 테스트 모드의 제2 테스트 상태에서는, 노드 Nd에 대해 기준 전류 발생 회로(60)에 의해 생성된 기준 전류 Ir이 흐르는 한편, 노드 Nc에 대해서는 테스트 전류 공급 회로(100)에 의한 테스트 전류 It가 흐른다.
그 결과, 데이터 판독 회로(50)가 생성하는 판독 데이터 DAT는 기준 전류 Ir와 테스트 전류 It의 대소 관계에 따른 레벨을 갖는다. 따라서, 테스트 전류 It의 레벨을 단계적으로 변화시키면서 판독 데이터 DAT의 레벨을 확인하는 동작 테스트를 반복하여 실행함으로써, 실시 형태 2에 따른 테스트 모드의 제2 테스트 상태에서는, 기준 전류 Ir을 측정할 수 있다.
이와 같이, 실시 형태 2에 따른 테스트 모드에서는, 판독 데이터 생성 회로(50c)는 액세스 전류 Iac (즉 메모리 셀 통과전류 Icell) 및 기준 전류 Ir의 각각과, 외부로부터 조정 가능한 테스트 전류 It의 대소 관계를 개별로 검출하는 기능을 갖는다.
도 11을 참조하여, 전압 비교기(62)는 도 7에 나타낸 주 전압 비교기(70)와 유사한 구성을 가지고, 그 내부 임피던스의 밸런스는 제어 신호 TS3a∼TS3d 및 TS4a∼TS4d에 따라 조정된다.
전압 비교기(62)는 전원 전압 Vcc 및 노드 N4 간에 전기적으로 결합된 P 채널 MOS 트랜지스터(202)와, 전원 전압 Vcc 및 노드 N5 사이에 전기적으로 결합되는 P 채널 MOS 트랜지스터(204)와, 노드 Nb와 접속된 게이트를 갖는 N 채널 MOS 트랜지스터(205a, 205b, 205c, 205d, 215)와, 제어 신호 TS3a∼TS3d를 각각 게이트에 수신하는 N 채널 MOS 트랜지스터(210a∼210d)를 갖는다. 트랜지스터(215)는 노드 N5와 접지 전압 GND의 사이에 전기적으로 결합된다. 트랜지스터(205a 및 210a)는 노드 N5와 접지 전압 GND의 사이에 직렬로 접속된다. 동일하게, 트랜지스터(205b 및 210b)는 노드 N5 및 접지 전압 GND의 사이에 직렬 접속되고, 트랜지스터(205c 및 201c)는 노드 N5 및 접지 전압 GND의 사이에 직렬로 접속되고, 트랜지스터(205d 및 210d)는 노드 N5 및 접지 전압 GND의 사이에 직렬로 접속된다. 노드 N4는 전달 트랜지스터(63)의 게이트와 접속된다.
전압 비교기(62)는 또한 각각 기준 전압 Vref를 부여한 게이트를 갖는 N 채널 MOS 트랜지스터(220a, 220b, 220c, 220d, 225)와, 제어 신호 TS4a∼TS4d를 각각 게이트에 부여한 N 채널 MOS 트랜지스터(230a∼230d)를 갖는다. 트랜지스터(225)는 노드 N4와 접지 전압 GND의 사이에 전기적으로 결합된다. 트랜지스터(220a 및 230a)는 노드 N4와 접지 전압 GND의 사이에 직렬로 접속된다. 동일하게, 트랜지스터(220b 및 230b)는 노드 N4 및 접지 전압 GND의 사이에 직렬로 접속되고, 트랜지스터(220c 및 230c)는 노드 N4 및 접지 전압 GND의 사이에 직렬로 접속되고, 트랜지스터(220d 및 230d)는 노드 N4 및 접지 전압 GND의 사이에 직렬로 접속된다.
디코더(250)는 테스트 모드시에 외부로부터 입력되는 테스트 어드레스 TA에 따라 제어 신호 TS3a∼TS3d, TS4a∼TS4d를 생성한다. 셀렉터 회로(260)는 테스트 모드시에는 디코더(250)에 의해 생성된 제어 신호 TS3a∼TS3d, TS4a∼TS4d를 전압 비교기(62)에 전달한다.
이와 같은 구성으로 함으로써, 도 10에 나타낸 주 전압 비교기(70)의 임피던스 조정과 동일하게 하여, 전압 비교기(62)의 내부 임피던스를 조정한다. 이에 의해, 기준 전류 Ir를 생성하기 위한 전류 전달 회로(60a)의 입력 임피던스를 조정하여, 기준 전류 Ir의 레벨을 변화시킬 수 있다.
실시 형태 2에 따른 테스트 모드의 제2 테스트 상태에서는, 테스트 전류 Ir을 단계적으로 변화시킴으로써, 입력된 테스트 어드레스 TA에 대응하는 기준 전류 Ir의 레벨을 측정할 수 있다. 제1 테스트 상태에서 측정된 메모리 셀 전류 Icell의 분포를 고려하여, 기준 전류 Ir이 각각의 기억 데이터 레벨에서의 통과 전류의 분포의 중앙에 오도록, 전압 비교기(62)의 내부 임피던스의 조정은 계속된다.
이 조정 테스트를 반복하면서, 최적 레벨에 설정된 기준 전류 Ir에 대응하는 제어 신호 TS3a∼TS3d, TS4a∼TS4d의 상태가 프로그램 회로(270)에 기억된다.
이와 같이, 실시 형태 2에 따른 구성에서는, 기준 전류 발생 회로의 오프세트를 정밀하게 조정할 수 있다. 그 결과, 기준 전류 Ir을 정확하게 설정할 수 있기 때문에, 미소의 전류차에 기초한 정밀도의 데이터 판독을 실행할 수 있다.
또, 실시 형태 2에서도, 전압 비교기(62)의 내부 임피던스 조정에 의한 기준 전류 Ir의 조정을 전용 테스트 모드를 설치하여 실행하는 구성에 대해 설명했다. 그러나, 이와 같은 테스트 모드는 예를 들면 전원 투입시 등에, 자기 시험적으로 자동적으로 기동되는 구성으로 해도 좋다. 그 경우에는, 조정된 제어 신호 TS3a∼TS4a∼TS4d를 기억하기 위한 프로그램 회로(270)는 불휘발적인 데이터 기억이 불필요하게 되기 때문에, 전원 투입 기간 중에 데이터 유지를 행하는 래치 회로 등의 레지스터에 의해 구성할 수 있다.
또, 도 11에서는 4개씩의 제어 신호 TS3a∼TS3d, TS4a∼TS4d를 이용하여 오프세트 조정을 행하는 구성을 나타냈지만, 제어 신호의 수는 임의로 설정 가능하다. 즉, 도 11의 구성에서, 트랜지스터(205a∼205d, 210a∼210d, 220a∼220d, 230a∼230d)에 상당하는 트랜지스터군은 제어 신호의 수에 따른 개수씩 배치하면 된다.
<실시 형태 3>
실시 형태 3에서는 데이터 판독 동작의 비활성시 (예를 들면 프리챠지 동작시)에, 실시 형태 1에서 설명한 주 전압 비교기(70)의 오프세트 조정을 자동적으로 실행하는 회로 구성에 대해 설명한다.
도 12에는 실시 형태 3에 따른 데이터 판독 회로계의 구성이 나타난다.
도 12를 참조하여, 실시 형태 3에 따른 구성에서는, 도 2에 나타낸 실시 형태 1에 따른 데이터 판독 회로계의 구성에 부가하여, 오프세트 조정 회로(300, 310)와, 전류 전환 회로(320)가 더 구비된다.
오프세트 조정 회로(300)는 노드 Nfb의 전압 Vf1에 따른 전류를 노드 Nc로부터 유출시키기 위한 조정 전류 생성 트랜지스터(305)와, 노드 Nfb의 전압 Vf1을 유지하기 위한 캐패시터(307)를 갖는다. 조정 전류 생성 트랜지스터(305)는 노드 Nc 및 접지 전압 GND의 사이에 전기적으로 결합된 N 채널 MOS 트랜지스터로 구성된다.
동일하게, 오프세트 조정 회로(310)는 노드 Ngb의 전압 Vf2에 따른 전류를 노드 Nd로부터 유출시키기 위한 조정 전류 생성 트랜지스터(315)와, 노드 Ngb의 전압 Vf2를 유지하기 위한 캐패시터(317)를 갖는다. 조정 전류 생성 트랜지스터(315)는 노드 Nd 및 접지 전압 GND 사이에 전기적으로 결합된 N 채널 MOS 트랜지스터로 구성된다.
전류 전환 회로(320)는 노드 Na와 접지 전압 GND의 사이에 직렬로 접속된 N 채널 MOS 트랜지스터(322 및 324)를 갖는다. 트랜지스터(322)의 게이트에는 이네이블 신호 En8이 입력된다. 트랜지스터(324)의 게이트는 노드 N2와 접속된다.
도 13에는 실시 형태 3에 따른 데이터 판독 회로계의 데이터 판독 동작 비활성시에서의 상태가 나타난다.
도 13을 참조하여, 이네이블 신호 EN8은 데이터 판독시에는 L 레벨로 비활성화되고, 프리챠지 동작시 등의 데이터 판독 동작의 비활성시에 H 레벨로 활성화된다. 따라서, 데이터 판독 동작의 비활성시에는, 전류 전환 회로(320)에 의해, 노드 Nd에 대해서도 기준 전류 Ir이 흐른다. 이 결과, 노드 Nc 및 Nd 각각에 동일한 기준 전류 Ir이 흐른다.
데이터 판독 동작의 비활성시에는, 이네이블 신호 EN6 및 EN7에 따라, 접속 스위치(85 및 95)는 주 전압 비교기(70)가 출력하는 판독 전압 VR의 피드백 루프가 형성되도록, 전압 비교기(80 및 90)의 출력 노드를 노드 Nfb 및 Ngb와 각각 접속한다.
이와 같은 구성으로 함으로써, 실시 형태 3에 따른 구성에서는, 데이터 판독 동작의 비활성화시에, 노드 Nc 및 Nd의 각각에 동 전류가 흐른 상태에서, 주 전압 비교기(70)가 출력하는 판독 전압 VR이 기준 전압 VrefA 및 VrefB 사이에 들어오도록 노드 Nfb 및 Ngb의 전압 Vf1 및 Vf2를 자동적으로 조정하는, 판독 전압 VR의 피드백 경로가 형성된다.
예를 들면, 노드 Nc (액세스 전류 Iac측)의 전압이 노드 Nd(기준 전류 Ir측)의 전압에 대해 상대적으로 상승하는 오프세트가 존재하고 있는 경우에는, 주 전압 비교기(70)의 출력은 H 레벨측으로 변화하여 기준 전압 VrefA 보다 상승하여 버린다. 이에 따라, 전압 비교기(80)의 출력이 H 레벨측으로 변화하기 때문에, 노드 Nfb의 전압 Vf1이 상승한다. 이에 의해 조정 전류 생성 트랜지스터(305)에 의한 노드 Nc로부터의 유출 전류가 증가하여, 노드 Nc의 전압을 상대적으로 저하시키도록 하는 피드백 루프가 형성된다.
이와 같이, 조정 전류 생성 트랜지스터(305 및 315)에 의해, 노드 Nfb 및 Ngb의 전압 Vf1 및 Vf2에 각각 따른 전류가 노드 Nc 및 Nd의 각각으로부터 유출된다. 이에 의해, 주 전압 비교기(70)의 오프세트, 즉 전류 센스앰프(50b)의 오프세트가 소정 범위에 들어가도록, 노드 Nc 및 Nd의 입력 임피던스의 밸런스가 조정된다.
또, 조정 전류 생성 트랜지스터(305 및 315)는 전원 전압 Vcc와 노드 Nc, Nd 사이에 접속된 P 채널 MOS 트랜지스터로 형성할 수도 있다. 이 경우에는 피드백 루프를 형성하는 전압 비교기(80 및 90)의 출력 전압의 극성을 도 13에 나타내는 구성에서 역전시킬 필요가 있다. 이와 같은 구성으로 한 경우에는 조정 전류 생성 트랜지스터(305)는 전압 Vf1에 따른 전류를 노드 Nc에 흐르게 하고, 조정 전류 생성 트랜지스터(325)는 전압 Vf2에 따른 전류를 노드 Nd에 흐르게 한다.
데이터 판독 동작의 활성시에는 이네이블 신호 EN6 및 EN7의 설정이 서로 교환되어, 접속 스위치(85 및 95)는 전압 비교기(80 및 90)의 출력 노드를 노드 Nf 및 Ng와 각각 접속한다. 이에 의해, 판독 전압 VR의 피드백 경로는 차단된다.
그러나, 데이터 판독 동작의 비활성시에서의 노드 Nfb 및 Ngb의 최종적인 전압, 즉 판독 전압 VR의 피드백에 의해 조정된 전압 Vf1 및 Vf2는 캐패시터(307 및 317)에 의해 유지된다.
데이터 판독 동작의 활성시에는, 이네이블 신호 EN8이 L 레벨로 비활성화되어, 노드 Na는 기준 전류 발생 회로(60)과는 분리된다. 이에 의해, 노드 Nc에는 선택 메모리 셀의 통과 전류에 따른 액세스 전류 Iac가 흐른다. 이와 같이 하여, 실시 형태 1에서 설명한 것과 동일한 데이터 판독 동작이 개시된다. 이 때, 오프세트 조정 회로(300 및 310)에 의해, 캐패시터(307 및 317)에 의해 유지된 전압 Vf1 및 Vf2에 따른 전류가 노드 Nc 및 Nd로부터 각각 유출된다. 그 결과, 오프세트가 자동 조정된 상태에서, 데이터 판독 동작을 실행하는 것이 가능하게 된다.
도 14를 참조하여, 시각 t0 이전에서는, 각 워드선 WL 및 더미 워드선 DRWL이 비활성화되어, 데이터 판독 동작은 비활성화되어 있다. 데이터 판독 동작의 비활성화시에는, 접속 스위치(85, 95)는 피드백측에서 제어되어, 노드 Nfb 및 Ngb가 전압 비교기(85 및 90)의 출력 노드와 접속된다.
이 상태에서, 이미 설명한 바와 같이, 주 전압 비교기(70)의 오프세트가 자동 조정되어, 그 조정 결과는 노드 Nfb 및 Ngb의 전압 Vf1 및 Vf2로서 캐패시터(307 및 317)에 의해 유지된다. 즉, 데이터 판독 동작의 비활성시에, 노드 Nd의 전압, 즉 오프세트 전압 Vos는 기준 전압 VrefA 및 VrefB 사이에 들어가도록 자동적으로 피드백 제어된다.
이와 같이, 주 전압 비교기(70)의 오프세트가 자동적으로 조정된 상태로부터, 시각 t0로부터, 도 4와 동일한 데이터 판독 동작이 개시된다. 데이터 판독 동작시에는, 접속 스위치(85 및 95)의 접속 방향은 전압 비교기(80 및 90)의 출력 노드를 전압 비교기(98)의 입력 노드인 노드 Nf 및 노드 Ng와 각각 접속하도록 제어된다. 이에 의해, 도 4에서 나타낸 것과 동일한 데이터 판독이 실행된다.
시각 t1에서, 데이터 판독 동작이 일단 종료되면, 시각 t0 이전과 동일한 상태가 재현되어, 주 전압 비교기(70)에 대한 오프세트 자동 조정이 실행된다.
또한, 시각 t2에서 데이터 판독 동작이 실행되면, 접속 스위치(85, 95)의 접속 방향이 다시 전환되어, 도 4에 나타낸 것과 동일한 데이터 판독 동작이 실행된다.
이와 같이, 실시 형태 3에 따른 구성에 의하면, 프리챠지 동작시 등의 데이터 판독의 비활성시를 이용하여, 주 전압 비교기(70), 즉 전류 센스 앰프(50b)의 오프세트 조정을 자동적으로 실행할 수 있다. 즉, 데이터 판독 동작을 전류 센스 앰프의 오프세트가 조정된 상태 하에서 행할 수 있기 때문에, 고속 또는 고정밀한 데이터 판독 동작이 가능하게 된다.
또, 실시 형태 3에서는, 전류 비교에 기초한 데이터 판독 회로계에서 오프세트를 자동 조정하기 위한 구성에 대해 설명했지만, 동일한 구성을 전압 비교에 기초한 데이터 판독 회로계에 적용하는 것도 가능하다. 즉, 도 12의 구성에서, 노드 Nc 및 Nd에 대해 전압 데이터가 전달되는 경우에도, 이들 전압 데이터를 비교하기 위한 주 전압 비교기(70)의 오프세트를 동일하게 자동 조정할 수가 있다.
<실시 형태 4>
본 발명의 실시 형태 1 내지 실시 형태 3에서는, MTJ 메모리 셀 및 MTJ 메모리 셀과 동일하게 작성된 더미 메모리 셀의 전기 저항의 변동을 억제하기 위해서, 전류 전달 회로(50a, 60a)를 이용하여 액세스 전류 Iac 및 기준 전류 Ir를 생성하는 구성으로 하고 있다.
실시 형태 4에서는, MTJ 메모리 셀 및 더미 메모리 셀의 제조 오차를 추적하여, 전류 전달 회로(50a 및 60a)의 전달 특성을 일정하게 유지하는 것이 가능한 구성에 대해 설명한다.
도 15는 실시 형태 4에 따른, 기준 전압 발생 회로(400)의 구성을 나타내는 회로도이다.
기준 전압 발생 회로(400)는 전류 전달 회로(50a)를 구성하는 전압 비교기(51) 및 전류 전달 회로(60a)를 구성하는 전압 비교기(62)의 각각에 대해 공급되는 기준 전압 Vref를 생성한다.
기준 전압 발생 회로(400)는 전압 발생 회로(405)와, MTJ 메모리 셀과 동일하게 작성된 더미 메모리 셀(410)과, MTJ 메모리 셀의 설계 저항치를 나타내기 위한 기준 셀(415)과, 더미 메모리 셀(410)에 대응하여 설치되는 전류 검출 회로(420)와, 기준 셀(415)에 대응하여 설치되는 전류 검출 회로(430)와, 더미 메모리 셀(410) 및 기준 셀(415)의 통과 전류의 차를 검출하기 위한 전류 검출 회로(440, 450)와, 전압 발생 회로(405)와 동일한 구성을 갖는 전압 발생 회로(465)와, 전류 검출 회로(440 및 450)의 검출 결과에 따라서, 전압 발생 회로(405)의 출력 전압을 조정하여 기준 전압 Vref를 생성하는 기준 전압 조정 회로(460)를 포함한다.
전압 발생 회로(405)는 전원 전압 Vcc와 노드 Nr0의 사이에 접속된 정전류 발생 회로(406)와, 노드 Nr0과 접지 전압 GND 사이에 직렬로 접속되는 저항 소자(407 및 408)를 갖는다. 이에 의해, 노드 Nr0에는 원기준 전압 Vrr이 생성된다.
더미 메모리 셀(410)은 더미 터널 자기 저항 소자 TMRdr 및 액세스 트랜지스터 ATRdr를 갖는다. 더미 터널 자기 저항 소자 TMRdr은 터널 자기 저항 소자 TMR과 동일하게 설계 및 제작되어, 터널 자기 저항 소자 TMR과 동일한 구조를 갖는다. 더미 터널 자기 저항 소자 TMRdr에는 자기 저항 Rmin에 대응하는 기억 데이터가 미리 기입되어 있다.
기준 셀(415)은 터널 자기 저항 소자 TMR의 설계 저항치인 Rmin를 갖는 고정 저항(417)과, 액세스 트랜지스터 ATRr을 갖는다. 액세스 트랜지스터 ATRr 및 ATRdr의 각각의 게이트에는 이네이블 신호 EN10가 입력된다. 따라서, 이네이블 신호 EN10의 활성화 (H 레벨)에 응답하여, 더미 터널 자기 저항 소자 TMRdr은 노드 N6 및 접지 전위 GND 사이에 전기적으로 결합되고, 고정 저항(417)은 노드 N7 및 접지 전압 GND의 사이에 전기적으로 결합된다.
이와 같이, 고정 저항(417)의 전기 저항은 더미 터널 자기 저항 소자 TMRdr과 동일한 값으로 설정되어 있다. 따라서, 액세스 대상이 되는 터널 자기 저항 소자 TMR의 전기 저항치를 반영하는 더미 터널 자기 저항 소자 TMRdr이 설계 단계의 설정치와 동일하게 되어 있으면, 고정 저항(417) 및 더미 터널 자기 저항 소자 TMRdr의 통과 전류는 동일 레벨이 된다. 이 경우에는 기준 전압 Vref의 레벨은 당초의 설계치인 원기준 전압 Vrr (예를 들면 약 0.4V)으로 설정된다.
이에 대해, 더미 터널 자기 저항 소자 TMRdr의 전기 저항이 설계 단계의 설정치로부터 변동하여 이루어져 있으면, 고정 저항(417) 및 더미 터널 자기 저항 소자 TMRdr의 통과 전류에 차가 생긴다. 전류 검출 회로(420 및 430)은 이 통과 전류차를 노드 N8 및 N9 사이의 전류차에 전달한다.
전류 검출 회로(420)는 노드 N6의 전압과 원기준 전압 Vrr의 비교를 실행하는 전압 비교기(421)와, 노드 N6 및 N8 사이에 전기적으로 결합되는 N 채널 MOS 트랜지스터(423)과, 전원 전압 Vcc 및 노드 N8의 사이에 전기적으로 결합되는 P 채널 MOS 트랜지스터(425)를 갖는다. 전압 비교기(421)의 출력은 트랜지스터(423)의 게이트에 입력된다. 전압 비교기(421)는 이네이블 신호 EN11에 응답하여 동작한다.
동일하게, 전류 검출 회로(430)는 노드 N7의 전압과 원기준 전압 Vrr의 비교를 실행하는 전압 비교기(431)와, 노드 N7 및 N9 사이에 전기적으로 결합되는 N 채널 MOS 트랜지스터(433)와, 전원 전압 Vcc 및 노드 N9 사이에 전기적으로 결합되는 P 채널 MOS 트랜지스터(435)를 갖는다. 전압 비교기(431)의 출력은 트랜지스터(433)의 게이트에 입력된다. 전압 비교기(431)는 이네이블 신호 EN12에 응답하여 동작한다.
이에 의해, 전압 비교기(421) 및 전달 트랜지스터(423)에 의해 구성되는 전류 전달 회로에 의해, 더미 메모리 셀(410)의 통과 전류가 노드 N8에 전달된다. 동일하게, 전압 비교기(431) 및 전달 트랜지스터(433)에 의해 구성되는 전류 전달 회로에 의해, 기준 셀(415)의 통과 전류가 노드 N9에 전달된다.
전류 검출 회로(440)는 전원 전압 Vcc 및 접지 전압 GND 간에 직렬로 접속되는 P 채널 MOS 트랜지스터(442) 및 N 채널 MOS 트랜지스터(448)와, 전원 전압 Vcc 및 노드 N10의 사이에 병렬로 접속되는 P 채널 MOS 트랜지스터(444 및 446)와, 노드 N10 및 접지 전압 GND 사이에 접속되는 N 채널 MOS 트랜지스터(449)를 갖는다. 트랜지스터(442 및 448)의 접속 노드는 트랜지스터(448 및 449)의 각각의 게이트와 접속된다. 트랜지스터(446)의 게이트는 노드 N10과 접속된다. 또, 트랜지스터(442)의 게이트는 노드 N9와 접속되고, 트랜지스터(444)의 게이트는 N8과 접속된다.
전류 검출 회로(450)는 전원 전압 Vcc 및 접지 전압 GND의 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터((452) 및 N 채널 MOS 트랜지스터(458)와, 전원 전압 Vcc 및 노드 N11의 사이에 병렬로 접속되는 P 채널 MOS 트랜지스터(454)와, 노드 N11 및 접지 전압 GND 사이에 병렬로 접속되는 N 채널 MOS 트랜지스터(456 및 459)을 갖는다. 트랜지스터(452 및 458)의 접속 노드는 트랜지스터(458 및 459)의 각각의 게이트와 접속된다. 트랜지스터(456)의 게이트는 노드 N11과 접속된다. 또, 트랜지스터(452)의 게이트는 노드 N9와 접속되고, 트랜지스터(454)의 게이트는 N8과 접속된다.
전류 검출 회로(440)는 노드 N8의 통과 전류가 노드 N9의 통과 전류 보다 작아진 경우, 즉 더미 터널 자기 저항 소자 TMRdr의 전기 저항이 고정 저항(417)의 저항치보다 큰 경우에, 도 15중에 화살표로 나타내는 트랜지스터(446 및 449)를 포함하는 경로에 전류를 흐르게 함으로써, 노드 N1의 전압을 저하시킨다.
반대로, 전류 검출 회로(450)는 노드 N8의 통과 전류가 노드 N9의 통과 전류 보다 큰 경우, 즉 더미 터널 자기 저항 소자 TMRdr의 전기 저항이 설계치 Rmin 보다 작은 경우에는, 도 15중에 화살표로 나타내는 트랜지스터(454)를 포함하는 경로에 전류를 흐르게 함으로써, 노드 N1의 전압을 상승시킨다.
전압 발생 회로(465)는 전압 발생 회로(405)와 동일하게 설계되어, 정전류 발생 회로(466) 및 저항 소자(467 및 468)를 갖는다. 즉, 정전류 발생 회로(466)의 공급 전류량은 전압 발생 회로(405) 내의 정전류 발생 회로(406)와 동일하게 설계된다. 동일하게, 저항 소자(467 및 468)의 저항치도, 전압 발생 회로(405) 내의 저항 소자(407 및 408)와 동일하게 설계된다. 이에 의해, 정전압 발생 회로(465)는 노드 Nr2에 노드 Nr0와 동일한 원기준 전압 Vrr를 생성하고자 한다.
기준 전압 조정 회로(460)는 기준 전압 Vref가 생성되는 노드 Nr과 전원 전압 Vcc의 사이에 전기적으로 결합되는 P 채널 MOS 트랜지스터(462)와, 노드 Nr과 접지 전압 GND의 사이에 전기적으로 결합되는 N 채널 MOS 트랜지스터(464)를 갖는다. 트랜지스터(462)의 게이트는 노드 N10과 접속되고, 트랜지스터(464)의 게이트는 노드 N11과 접속된다.
이와 같은 구성으로 함으로써, 더미 메모리 셀(410)의 전기 저항이 기준 셀(415)의 전기 저항 보다 큰 경우에는, 전류 검출 회로(440)에 의해, 트랜지스터(462)의 게이트 전압이 저하되어, 기준 전압 Vref가 상승한다. 이에 대해, 더미 메모리 셀(410)의 전기 저항이 기준 셀(415)의 전기 저항 보다 작은 경우에는, 전류 검출 회로(440)에 의해 트랜지스터(462)의 게이트 전압이 상승되어, 기준 전압 Vref가 저하한다.
따라서, 더미 메모리 셀의 저항치가 설계치 보다 크거나 또는 작게 되어 버린 경우에는 이 차에 따라 기준 전압 Vref의 레벨이 당초의 설계치 (원기준 전압 Vrr)로부터 자동적으로 조정된다. 환언하면, 기준 전압 발생 회로(400)는 MTJ 메모리 셀의 제조 실적에 따라, 기준 전압 Vref의 레벨을 조정한다.
이에 의해, 더미 메모리 셀의 제조 오차, 즉 MTJ 메모리 셀의 제조 오차를 추적하여, 기준 전압 Vref의 레벨을 조정하여, 액세스 전류 Iac를 생성하기 위한 전류 전달 회로(50a) 및 기준 전류 발생 회로(60) 내의 전류 전달 회로(60a)의 전달 특성을 일정하게 유지할 수 있다. 이에 의해, MTJ 메모리 셀의 데이터 기입 후의 전기 저항의 제조 오차를 추적하여, 액세스 전류 Iac 및 기준 전류 Ir을 동일한 응답 속도로 생성할 수 있다. 이에 의해, 데이터 판독 속도를 일정하게 유지하여, 판독 동작 마진을 확보할 수 있다.
또, 이네이블 신호 EN10∼EN12는 저소비 전력 동작을 요구하는 슬리브 모드 등에서는, L 레벨로 비활성화된다. 이에 의해, 기준 전압 발생 회로(400)에서의 통과 전류가 억제되어, 소비 전력을 저감하는 것이 가능하다.
또, 본 발명의 실시 형태에서는, 기억 데이터에 따른 방향으로 자화됨과 동시에, 그 자화 방향에 따라 전기 저항이 변화하는 MTJ 메모리 셀을 구비하는 MRAM 디바이스의 구성에 대해 대표적으로 설명했지만, 본원 발명의 적용은 이와 같은 구성에 한정되는 것은 아니다. 즉, 본원 발명의 구성은 기억 데이터에 따라 액세스시의 통과 전류가 변화하는 메모리 셀을 구비하는 반도체 기억 장치 전반에 대해 적용 가능하다.
이와 같은 반도체 기억 장치는 선택 메모리 셀의 통과 전류와 기준 전류의 전류차를 추출하기 위한 전류 비교 회로에 대해, 외부로부터의 테스트 전류에 기초하여 오프세트를 평가하는 테스트 모드를 포함하기 때문에, 전류 비교 회로의 오프세트를 정밀하게 조정할 수 있다. 그 결과, 미소한 전류차를 추출하여 정확한 데이터 판독을 실행할 수 있다.
도 1은 본 발명의 실시 형태에 따른 MRAM 디바이스의 전체 구성을 나타내는 개략 블럭도.
도 2는 선택열의 비트선에 데이터 기입 전류를 흘리기 위한 라이트 드라이버 구성을 나타내는 회로도.
도 3은 실시 형태 1에 따른 데이터 판독 회로계의 구성을 나타내는 회로도.
도 4는 도 3에 나타낸 데이터 판독 회로에 의한 데이터 판독 동작을 설명하는 동작 파형도.
도 5는 실시 형태 1에 따른 테스트 모드의 제1 테스트 상태에서의 데이터 판독 회로계의 동작을 설명하는 회로도.
도 6은 실시 형태 1에 따른 테스트 모드의 제2 테스트 상태에서의 데이터 판독 회로계의 동작을 설명하는 회로도.
도 7은 도 3에 나타낸 전압 비교기의 구성 및 전류 센스 앰프의 오프세트를 조정하기 위한 구성을 나타내는 회로도.
도 8은 실시 형태 2에 따른 테스트 모드의 제1 테스트 상태를 나타내는 회로도.
도 9a 및 9b는 실시 형태 2에 따른 테스트 모드에서의 조정 방식을 설명하는 제1 및 제2 개념도.
도 10은 실시 형태 2에 따른 테스트 모드의 제2 테스트 상태를 나타내는 회로도.
도 11은 전압 비교기(62) 및 그 내부 임피던스를 조정하기 위한 구성을 나타내는 회로도.
도 12는 실시 형태 3에 나타낸 데이터 판독 회로계의 구성을 나타내는 회로도.
도 13은 실시 형태 3에 나타낸 데이터 판독 회로계의 데이터 판독 동작 비활성시에서의 상태를 나타내는 회로도.
도 14는 실시 형태 3에 나타낸 데이터 판독 동작을 나타내는 동작 파형도.
도 15는 실시 형태 4에 수반하는, 기준 전압 발생 회로의 구성을 나타내는 회로도.
도 16은 MTJ 메모리 셀의 구성을 나타내는 개략도.
도 17은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.
도 18은 데이터 기입시에서의 데이터 전류와 터널 전기 저항 소자의 자화 방향의 관계를 설명하는 개념도.
도 19는 MTJ 메모리 셀로부터의 데이터 판독을 설명하는 개념도.
<도면의 주요 부분에 대한 간단한 설명>
1 : MRAM 디바이스
10 : 메모리 어레이
20 : 행 디코더
25 : 열 디코더
30, 35 : 판독/기입 제어 회로
31a, 31b : 라이트 드라이버
50 : 데이터 판독 회로
50a, 60a : 전류 전달 회로
50b : 전류 센스 앰프
50c : 판독 데이터 생성 회로
51, 62, 80, 90, 98 : 전압 비교기
60 : 기준 전류 발생 회로
60b : 전류 생성 회로
61a, 61b : 더미 메모리 셀
70 : 주전압 비교기
85, 95 : 접속
100 : 테스트 전류 공급 회로
120, 130, 320 : 전류 전환 회로
150, 250 : 디코더

Claims (3)

  1. 반도체 기억 장치에 있어서,
    기억 데이터에 따라 액세스시의 통과 전류가 변화하는 복수의 메모리 셀;
    상기 복수의 메모리 셀 중 액세스 대상으로 선택된 선택 메모리 셀의 상기 통과 전류에 따른 액세스 전류를 제1 노드에 흘리기 위한 액세스 전류 전달 회로;
    데이터 판독시에 기준 전류를 제2 노드에 흘리기 위한 기준 전류 생성 회로;
    상기 제1 및 제2 노드에 각각 흐르는 전류의 차에 따른 판독 전압을 생성하기 위한 전류 비교 회로;
    테스트 모드에서, 상기 제1 및 제2 노드 중 적어도 한 쪽에 대해 외부로부터의 테스트 전류를 공급하기 위한 테스트 전류 공급 회로를 포함하는 반도체 기억 장치.
  2. 반도체 기억 장치에 있어서:
    기억 데이터에 따라 액세스시의 통과 전류가 변화하는 복수의 메모리 셀;
    상기 복수의 메모리 셀 중 액세스 대상으로 선택된 선택 메모리 셀과 접속되어 상기 통과 전류가 흐르는 내부 노드의 전압, 및 기준 전압의 비교에 따라 상기 통과 전류에 따른 액세스 전류를 제1 노드에 흘리기 위한 액세스 전류 전달 회로;
    데이터 판독시에, 기준 전류를 제2 노드에 흘리기 위한 기준 전류 생성 회로;
    상기 제1 및 제2 노드에 각각 흐르는 전류의 차에 따른 판독 전압을 생성하기 위한 전류 비교 회로;
    상기 각 메모리 셀의 제조 실적에 따라, 상기 기준 전압의 레벨을 조정하기 위한 기준 전류 조정 회로
    를 포함하고,
    상기 기준 전류 조정 회로는,
    상기 반도체 기억 장치 상에, 상기 각 메모리 셀과 동일하게 제작된 더미 메모리 셀과,
    상기 메모리 셀의 설계치에 따라 통과 전류를 발생시키는 기준 셀과,
    상기 더미 메모리 셀 및 기준 셀의 통과 전류차에 따라, 상기 기준 전압의 레벨을 조정하는 전압 조정 회로를 포함하는 반도체 기억 장치.
  3. 반도체 기억 장치에 있어서,
    기억 데이터에 따라 액세스시의 통과 전류가 변화하는 복수의 메모리 셀;
    상기 복수의 메모리 셀 중 액세스 대상으로 선택된 선택 메모리 셀의 상기 통과 전류에 따른 액세스 전류를 제1 노드에 흘리기 위한 액세스 전류 전달 회로; 및
    데이터 판독시에, 기준 전류를 제2 노드에 흘리기 위한 기준 전류 생성 회로
    를 포함하고,
    상기 기준 전류 생성 회로는,
    상기 반도체 기억 장치 상에 제작되어, 각각이, 상기 각 메모리 셀과 동일한 구조를 갖는 복수의 더미 메모리 셀 - 상기 복수의 더미 메모리 셀 중 적어도 하나씩은 상기 각 메모리 셀에서의 상기 기억 데이터의 2종류의 레벨을 각각 기억함 - , 및 상기 복수의 더미 메모리 셀에 각각 기억된 2종류의 기억 데이터에 따른 통과 전류에 기초하여, 상기 기준 전류를 생성하기 위한 전류 생성 회로를 포함하고,
    상기 반도체 기억 장치는 상기 제1 및 제2 노드에 각각 흐르는 전류의 차에 따른 판독 전압을 생성하기 위한 전류 비교 회로를 더 포함하는 반도체 기억 장치.
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