KR20010102838A - 자기 저항 메모리 효과를 갖는 메모리 셀로 구성된 집적메모리 - Google Patents

자기 저항 메모리 효과를 갖는 메모리 셀로 구성된 집적메모리 Download PDF

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Abstract

본 발명은 매트릭스형 메모리 셀 필드(1)내에서 자기저항 메모리 효과를 갖는 메모리 셀(MC)을 포함하는 집적 메모리에 관한 것이다. 상기 메모리 셀(MC)은 각각 열 라인(BL) 중 하나와 행 라인(WL) 중 하나 사이에 연결된다. 상기 열 라인(BL)은 메모리 셀(MC)의 데이터 신호를 판독출력하기 위해 각각 판독 증폭기(2)에 연결된다. 상기 판독 증폭기(2)는 제 1 제어 입력(31)을 갖는 궤환 연산 증폭기(3)를 포함하고, 상기 연산 증폭기(3)는 열 라인(BL)중 하나에 연결된다. 상기 연산 증폭기(3)의 제 2 입력(32)과 공급 전위(GND)용 단자 사이에 커패시터(5)가 연결되며, 상기 커패시터(5)에 의해 연산 증폭기(3)의 제어 입력(31, 32)에서 오프셋-전압의 보상이 이루어진다. 이로써 메모리 셀(MC)의 판독될 데이터 신호가 비교적 안전하게 검출될 수 있게 된다.

Description

자기 저항 메모리 효과를 갖는 메모리 셀로 구성된 집적 메모리{INTEGRATED MEMORY WITH MEMORY CELLS WITH MAGNETORESISTIVE MEMORY EFFECT}
본 발명은 열 라인 및 행 라인을 갖는 매트릭스형 메모리 셀 필드와 자기저항 메모리 효과를 갖는 메모리 셀로 구성된 집적 메모리에 관한 것으로서, 상기 메모리 셀들은 각각 상기 열 라인들 중 하나와 상기 행 라인들 중 하나의 사이에 접속되고, 상기 열 라인들은 상응하는 메모리 셀의 데이터 신호를 판독출력하기 위해 각각 판독 증폭기에 연결되며, 상기 판독 증폭기는 판독출력 신호가 검출될 수 있는 궤환 연산 증폭기를 가지고, 상기 연산 증폭기의 제 1 제어 입력이 열 라인들 중 하나에 연결된다.
자기저항 메모리 효과를 갖는 메모리 셀들은 데이터 신호를 저장하기 위해 일반적으로 상태가 변동될 수 있는 강자성 층을 갖는다. 상기 메모리 효과는 일반적으로 소위 GMR(giant magnetoresistive)-효과 또는 TMR(tunneling magnetoresistive)-효과로 공지되어있다. 상기 메모리 셀의 전기 저항은 강자성 층내에서의 자화에 의해 좌우된다.
DE 197 40 942.3에는 메모리 셀 장치 및 상기 메모리 셀 장치의, 자기 RAM(소위 MRAM)으로서의 용도가 기술되어있다. 상기 메모리 셀 장치는 서로 평행하게 연장되는 행 라인 및 열 라인을 가지며, 상기 행 라인은 열 라인에 대해 횡으로 연장된다. 상기 행 라인들 중 하나와 열 라인들 중 하나 사이에 각각 접속되고, 상기 행 라인들 및 열 라인들보다 더 높은 옴값을 갖는, 자기저항 메모리 효과를 갖는 메모리 셀이 제공된다. 상기 열 라인들은 메모리 셀 중 하나의 데이터 신호를 판독출력하기 위해 각각 판독 증폭기에 연결되고, 상기 판독 증폭기를 통해 각각의열 라인에서의 전위가 공급 전위 내지는 기준 전위로 조절될 수 있다. 판독을 위해 상기 열 라인상에서 검출될 수 있는 전류가 측정된다.
상기 판독 증폭기는 판독출력 신호가 검출될 수 있는 궤환 연산 증폭기를 포함한다. 상기 연산 증폭기의 비반전 입력이 기준 전위에 연결된다. 열 라인들 중 하나가 반전 입력에 연결된다. 기준 전위가 예컨대 집적 메모리의 접지 전위와 일치하면, 상기 연산 증폭기는 열 라인에 마찬가지로 접지 전위가 인가되는 것을 보증한다. 때문에 판독 증폭기는 소위 "가상 접지(virtual ground)" 판독 증폭기로도 불린다. 상기 연산 증폭기의 출력 신호는 선택된 메모리 셀의 저항을 위한 척도이다.
상기 방식으로 구성된 MRAM-메모리의 경우, 데이터 신호의 판독출력을 위해 메모리 셀을 어드레싱에 따라 열 라인들에 연결시키는 다이오드 또는 트랜지스터가 제공되지 않는다. 따라서 메모리 셀 필드내에서의 기생 전류를 방지하기 위해 판독 과정동안 모든 열 라인들을 동일한 전위에 인가시키는 것이 중요하다.
전술한 판독 증폭기에 포함되는 연산 증폭기는 통상 기술적으로 제한되는 소위 오프셋-전압을 가진다. 즉, 입력 트랜지스터들의 사용 전압 및 게이트-소스-전압이 완전히 동일하지는 않다. 그로 인해 각각의 열 라인의 전위가 기존의 기준 전위와 동일하게 조절되지 않는다. 매우 소량의 오프셋-전압이 비교적 큰 메모리 셀 필드내에서 기생 전류를 일으킬 수 있다. 상기 기생 전류는 판독될 데이터 신호 또는 측정 신호보다 더 클 수 있다. 이 경우 상기 신호가 변조됨으로써 더 이상 검출되지 않을 수 있다.
본 발명의 목적은 판독될 데이터 신호의 비교적 안전한 검출을 가능하게 하는, 도입부에 언급한 방식의 집적 메모리를 제공하는 것이다.
도 1은 본 발명에 따른, 자기저항 메모리 효과를 갖는 메모리의 실시예.
도 2는 판독 증폭기의 실시예.
도 3은 판독 증폭기의 제 2 실시예.
도면의 주요 부호 설명
1 : 메모리 셀 필드 2 : 판독 증폭기
3 : 연산 증폭기 4 : 저항
5 : 커패시터 7 : 추가 커패시터
11 : 제 1 스위치 12 : 제 2 스위치
13 : 제 3 스위치 14 : 제 4 스위치
31 : 제 1 제어 입력 32 : 제 2 제어 입력
33 : 출력 MC : 메모리 셀
BL : 열 라인 WL : 행 라인
OUT : 판독출력 신호 GND : 공급(기준) 전위
상기 목적은 자기저항 메모리 효과를 갖는 메모리 셀, 및 열 라인과 행 라인을 갖는 매트릭스형 메모리 셀 필드를 포함하고, 상기 메모리 셀이 각각 열 라인들 중 하나와 행 라인들 중 하나 사이에 연결되며, 상기 열 라인들이 상응하는 메모리 셀의 데이터 신호의 판독출력을 위해 각각 판독 증폭기에 연결되고, 상기 판독 증폭기는 판독출력 신호가 검출될 수 있는 궤환 연산 증폭기를 포함하며, 상기 연산 증폭기의 제 1 제어 입력이 상기 열 라인들 중 하나에 연결되고, 상기 연산 증폭기의 제 2 제어 입력과 공급 전위용 단자 사이에 커패시터가 연결되는 것을 특징으로 하는 집적 메모리에 의해 달성된다.
본 발명에 따른 집적 메모리에 의해 판독 증폭기에 포함된 연산 증폭기의 오프셋-전압이 존재하는 경우 메모리 셀 필드내에 기생 전류가 발생하는 것이 방지된다. 상기 집적 메모리는 존재하는 오프셋-전압의 보상을 위한 회로 장치를 포함한다. 상기 회로 장치에 의해, 연산 증폭기의 제 2 제어 입력과 공급 전위, 예컨대 메모리의 기준 전위용 단자 사이에 연결된 커패시터내에 상기 연산 증폭기의 오프셋-전압이 저장될 수 있다. 그럼으로써 연산 증폭기의 오프셋-전압의 작용이 동일한 양의 전압에 의해 커패시터에서 보상될 수 있다. 따라서 연산 증폭기의 제 1 제어 입력에 있는 각 열 라인의 전위가 공급 전위 또는 기준 전위로 조절된다. 그로 인해 판독출력될 측정 신호를 변조시킬 수 있는 기생 전류가 발생하지 않게 된다.
커패시터에 인가되는 전위는 예컨대 모든 판독 사이클에서 보정될 수 있다. 메모리 셀의 데이터 신호를 판독출력하기 위해 선택되지 않은 모든 행 라인들이 공급 전위에 인가된다. 선택된 행 라인에는 상기 공급 전위와 상이한 전위를 갖는 신호가 인가된다. 그로 인해 선택된 행 라인으로부터 모든 열 라인들로 이르는 전류 경로가 폐쇄된다. 각각의 판독 증폭기에서의 출력 신호, 판독 증폭기의 전기적 특성값, 공급 전위 및 열 라인의 저항으로부터 각각의 열 라인과 행 라인의 교차점에 위치하는 메모리 셀의 저항이 결정된다. 경우에 따라 추가 회로 부분의 판독 증폭기의 출력신호가 중간 저장되고, 평가되거나 다른 일반적 형태로 재처리된 후, 다시 오프셋-전압의 보상이 수행될 수 있다. 그러나 오프셋-전압이 각각의 평가 과정 이후에 중간 저장되는 것이 아니라 더 많은 수의 평가 과정이 끝난 후에만 보상이 수행될 가능성도 있다.
바람직한 실시예 및 개선예들은 종속항에 제시되어있다.
본 발명의 한 실시예에서는 연산 증폭기의 제 1 입력과 공급 전위용 단자 사이에 제 1 스위치가 연결되고, 상기 연산 증폭기의 궤환 경로내에 제 2 스위치가 연결되며, 상기 연산 증폭기의 출력은 제 3 스위치를 통해 제 2 제어 입력에 연결된다. 오프셋-전압의 보상을 위한 보상 단계가 2 가지 평가 과정 중간에 놓인다. 이를 위해 상기 평형 위상에서 제 2 스위치가 개방됨에 따라 연산 증폭기의 부궤환이 차단된다. 상기 제 1 스위치 및 제 3 스위치가 폐쇄된다. 그로 인해 연산 증폭기의 오프셋-전압을 커패시터에 가하는 폐쇄 제어 회로가 형성된다. 후속하는 평가 과정을 위해 제 1 스위치 및 제 3 스위치가 다시 개방되고, 제 2 스위치가 폐쇄되며, 판독출력될 데이터 신호가 판독 증폭기에 전송된다.
본 발명의 한 개선예에서는 궤환 연산 증폭기가 반전 증폭기로서 형성된다. 즉, 각각의 열 라인이 반전 제어 입력에 연결된다. 이 경우 연산 증폭기의 출력과 제 2 제어 입력 사이에 반전 회로가 연결된다. 그로 인해 커패시터내에 저장될 오프셋-전압의 올바른 극성이 달성된다.
상기 연산 증폭기의 궤환 경로내에 예컨대 저항이 연결된다. 이 경우 궤환 연산 증폭기는 전류-전압-증폭기로서 동작한다. 추가로 또는 이에 대한 대안으로 궤환 경로내에 추가 커패시터가 연결된다. 이 경우 궤환 연산 증폭기는 프리메인(pre-main) 전류-전압-증폭기로서 작용한다. 그로 인해 데이터 신호의 판독시 효과적인 잡음 억제가 달성될 수 있다.
보상 단계동안 추가 커패시터를 방전시키기 위해, 연산 증폭기의 궤환 경로에 제 4 스위치가 상기 추가 커패시터에 대해 병렬로 연결된다. 상기 제 4 스위치는 보상 단계동안은 폐쇄되고, 평가 과정동안에는 개방된다.
본 발명은 도시된 도면을 참고로 하기에 더 자세히 설명된다.
도 1은 본 발명에 따른, 자기저항 메모리 효과를 갖는 메모리의 실시예를 나타낸다. 메모리 셀로는, 열 라인 또는 비트선 및 행 라인 또는 워드선보다 더 높은 저항을 갖는, 공지된 모든 GMR-/TMR-부품이 적절하다. 매트릭스형 메모리 셀 필드(1)내에 배치된 메모리 셀(MC)은 각각 비트선(BL) 중 하나와 워드선(WL)중 하나 사이에 접속된다. 상기 메모리 셀(MC)의 데이터 신호를 판독출력하기 위해 상응하는 비트선이 판독 증폭기(2)에 연결된다. 나머지 비트선(BL)들도 마찬가지로 다른 판독 증폭기에 연결되거나, 또는 도 1에 도시된 것처럼 기준 전위(GND)용 단자에 연결된다. 상기 판독 증폭기(2)는 판독출력 신호(OUT)가 검출될 수 있는 궤환 연산 증폭기(feedback operating amplifier, 3)를 포함한다.
메모리 셀 장치내에 저장된 정보를 판독하기 위해 관련 워드선(WL)이 트리거링된다. 이를 위해 상기 워드선(WL)이 전위 (VNL)에 놓인다. 다른 모든 워드선들(WL)은 기준 전위(GND)에 놓인다. 데이터 신호를 판독출력하기 위해 관련 비트선(BL)이 연산 증폭기(3)의 반전 입력(31)에 연결된다. 상기 연산 증폭기(3)의 비반전 입력(32)과 기준 전위(GND)용 단자 사이에 커패시터(5)가 접속된다.
도 2는 도 1의 판독 증폭기(2)의 실시예를 도시한 것이다. 연산 증폭기(3)의 반전 입력(31)과 기준 전위(GND)용 단자 사이에 스위치(11)가 접속된다. 또 다른 스위치(12)가 상기 연산 증폭기(3)의 궤환 경로로 접속된다. 상기 연산 증폭기(3)의 출력(33)은 스위치(13)를 통해 연산 증폭기(3)의 비반전 입력(32)에 연결된다. 또한 상기 연산 증폭기(3)의 비반전 입력(32)과 출력(33) 사이에 반전 회로(6)가 접속된다. 상기 연산 증폭기(3)는 궤환 경로로 접속되는 궤환 저항(4)을 갖는다.
상기 연산 증폭기(3)의 오프셋-전압을 보상하기 위해, 2 가지 평가 과정 사이의 보상 단계에서 상기 오프셋-전압이 커패시터(5)내에 저장된다. 이를 위해 상기 스위치(12)가 개방됨으로써 연산 증폭기(3)의 부궤환이 차단된다. 반전 회로(6)에 의해 제어 회로가 형성되고, 상기 제어 회로는 연산 증폭기(3)의 입력에서의 오프셋-전압을 커패시터(5)에 가한다.
메모리 셀(MC) 중 하나의 데이터 신호를 판독출력하기 위해 스위치 (11) 및 (13)이 다시 개방되고, 스위치 (12)가 폐쇄된다. 판독 과정이 종료된 후 갱신된 보정이 실행될 수 있다. 그러나 더 많은 수의 판독 과정 이후에 갱신된 보정이 실시될 수도 있다. 도 2에 따른 회로의 장점은 오프셋-전압의 보상이 자동조절 방식으로 실시된다는 점이다.
도 3에는 도 2의 판독 증폭기(2)의 제 2 실시예가 도시되어있으며, 여기서는 저항(4) 대신에 추가 커패시터(7)가 연산 증폭기의 궤환 경로내에 제공된다. 또한 상기 궤환 경로에는 스위치(14)가 상기 커패시터(7)에 대해 병렬로 연결된다. 상기 커패시터가 궤환 경로내에 제공됨으로써, 신호의 세기가 비교적 약한 경우에도 데이터 신호의 판독시 지속적인 잡음 억제가 가능하다. 위상 보정시 상기 커패시터의 방전을 위해 상기 스위치(14)가 폐쇄된다. 판독 과정동안 상기 스위치(14)가 개방된다.
본 발명을 통해 판독될 데이터 신호의 비교적 안전한 검출을 가능하게 하는, 도입부에 언급한 방식의 집적 메모리를 제공하는 것이 보증된다.

Claims (6)

  1. - 자기저항 메모리 효과를 갖는 메모리 셀(MC),
    - 열 라인(BL) 및 행 라인(WL)을 갖는 매트릭스형 메모리 셀 필드(1)를 포함하고,
    - 상기 메모리 셀(MC)이 각각 열 라인들(BL) 중 하나와 행 라인들(WL) 중 하나 사이에 연결되며,
    - 상기 열 라인들(BL)이 상응하는 메모리 셀(MC)의 데이터 신호의 판독출력을 위해 각각 판독 증폭기(2)에 연결되고,
    - 상기 판독 증폭기(2)는 판독출력 신호(OUT)가 검출될 수 있는 궤환 연산 증폭기(3)를 포함하며,
    - 상기 연산 증폭기(3)의 제 1 제어 입력(31)이 상기 열 라인들(BL) 중 하나에 연결되는 집적 메모리에 있어서,
    상기 연산 증폭기(3)의 제 2 제어 입력(32)과 공급 전위(GND)용 단자 사이에 커패시터(5)가 연결되는 것을 특징으로 하는 집적 메모리.
  2. 제 1항에 있어서,
    - 상기 제 1 제어 입력(31)과 공급 전위(GND)용 단자 사이에 제 1 스위치(11)가 연결되고,
    - 상기 연산 증폭기(3)의 궤환 경로내에 제 2 스위치(12)가 연결되며,
    - 상기 연산 증폭기(3)의 출력(33)이 제 3 스위치(13)를 통해 상기 제 2 제어 입력(32)에 연결되는 것을 특징으로 하는 집적 메모리.
  3. 제 2항에 있어서,
    - 상기 궤환 연산 증폭기(3)가 반전 증폭기로서 형성되고,
    - 상기 연산 증폭기(3)의 출력(33)과 제 2 제어 입력(32) 사이에 반전 회로(6)가 연결되는 것을 특징으로 하는 집적 메모리.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서,
    상기 연산 증폭기(3)의 궤환 경로내에 저항(4)이 연결되는 것을 특징으로 하는 집적 메모리.
  5. 제 1항 내지 3항 중 어느 한 항에 있어서,
    상기 연산 증폭기(3)의 궤환 경로내에 추가 커패시터(7)가 연결되는 것을 특징으로 하는 집적 메모리.
  6. 제 5항에 있어서,
    상기 연산 증폭기(3)의 궤환 경로내에 제 4 스위치(14)가 상기 커패시터(7)에 대해 병렬로 연결되는 것을 특징으로 하는 집적 메모리.
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