JP2011520329A - 論理関数を実行するための磁気デバイス - Google Patents
論理関数を実行するための磁気デバイス Download PDFInfo
- Publication number
- JP2011520329A JP2011520329A JP2011504512A JP2011504512A JP2011520329A JP 2011520329 A JP2011520329 A JP 2011520329A JP 2011504512 A JP2011504512 A JP 2011504512A JP 2011504512 A JP2011504512 A JP 2011504512A JP 2011520329 A JP2011520329 A JP 2011520329A
- Authority
- JP
- Japan
- Prior art keywords
- current
- line
- stack
- layer
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/18—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using galvano-magnetic devices, e.g. Hall-effect devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Optimization (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Hall/Mr Elements (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
本発明は、磁気構造からなる、「論理関数」を実行するためのデバイス(9)に関する。磁気構造は、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも第一の磁気抵抗スタック(MTJ3)、そして前記第一の磁気抵抗スタック(MTJ3)の近くに位置して、電流が通過するときに第一のスタック(MTJ3)の近くに磁場を発生させる電流のための少なくとも一つの第一のライン(32)からなる。第一のライン(32)は、少なくとも二つの電流入力点を含むため、第一のライン(32)で二つの電流が加算される。そして二つの電流の和が前記論理関数によって決定される。
【選択図】 図8
【選択図】 図8
Description
本発明は、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層からなる少なくとも一つの磁気抵抗スタックを含む、論理関数を実行するためのデバイスに関する。
スピン・エレクトロニクスは、スピントロニクスとも呼ばれ、電荷を使用するのみのシリコンに関する古典的なエレクトロニクスに比べ、もう一つの自由度として電子スピンを利用することからなる急速に発展している分野である。実際、スピンは、強磁性体の移送特性に有意な影響を及ぼす。スピントロニクスの多数のアプリケーション、特にメモリまたは論理素子は、一つの非磁性層によって分離された少なくとも二つの強磁性層からなる磁気抵抗スタックを使用する。強磁性層の一層の磁化を固定方向に保持して基準層として機能させながら、他層の磁化は、磁場またはスピン極化電流による磁気モーメントを用いて、比較的に容易に切り換えることができる。
これらのスタックは、分離層が絶縁性を持つ場合は磁気トンネル・ジャンクション(MTJ)であり、また、分離層が金属である場合はスピン・バルブとして既知である構造である。これらの構造では、電気抵抗が、両強磁性層の磁化の相対配向に応じて変化する。
磁気トンネル・ジャンクションは、一つの酸化物層によって分離された二つの強磁性層からなるナノ構造である。強磁性層の一層(硬層「HL」と呼ぶ)の磁化は固定される。この層の安定性は、その形状によって、または反強磁性(AFM)層との交換結合によって保証できる。他層(軟層「SL」と呼ぶ)の磁化は調整できる。そのため、スタックの抵抗は、これら二つの強磁性層の相対配向に依存する。これが、トンネル・マグネト・レジスタンス[TMR]効果である。平行(P)磁化から逆平行(AP)磁化への変化は、履歴特性を示すため、抵抗値が、ジャンクションに含まれる情報をコード化することになる。
強磁性体では、磁気モーメントと結晶ネットワークとの相互作用があるために、結晶磁気異方性が存在する。結果は、外部誘導が存在しない状態で磁化が自然に整列する磁化容易と呼ぶ方向である。この結晶異方性に形状異方性を加えることができ、この場合、ジャンクションの形状に依存することになる。例えば、楕円形のジャンクションを使用した場合、形状異方性は、ジャンクションの最長軸に磁化を整列させる傾向がある。磁性結晶体磁化容易軸がこれと同じ方向へ配向されるならば、効果は加算され、ジャンクションの安定性が大きく増す。
ジャイアント・トンネル・ジャンクション磁気抵抗素子は、新しいタイプの不揮発性磁気メモリの記憶素子である。アドレス指定アレイに関連して、それらは、磁気ランダム・アクセス・メモリ[MRAM]を構成する。磁気デバイスに本来備わっている不揮発性は、高集積度、高書き込み速度および発散への良好な耐性と組み合わせることによって、種々の既存の電子メモリの品質の組み合わせを可能にし、それらの性能を超越することを可能とする。メモリ用途においては、集積度、そして書き込みおよび読み込みにおける速度および消耗が重要な特性である。
MRAMタイプ・メモリの他に、これらのトンネル効果磁気抵抗のアプリケーションとして範囲が広いのが、プログラマブル・ロジックである。プログラム可能な論理回路とは、標準回路を使用して機能をプログラムできる回路である。その機能を数回修正できるな
らば、それらは再プログラム可能な回路として知られている。現在最も良く使用される再プログラム可能な回路は、フィールド・プログラマブル・ゲート・アレイ[FPGA]であり、これは、変換テーブル(またはルックアップ・テーブル[LUT])として知られる基本的なプログラマブル論理関数が相互接続されて、複雑な論理関数を形成している。この種の回路では、各LUTの関数は、メモリに記憶されたコードによってコード化される。したがって、論理ゲートまたは他の論理素子は、トンネル・ジャンクションまたはスピン・バルブを使って設計できる。これらの素子は、情報の不揮発性から、そしてゲートを再プログラム、つまり、その機能を変化させる(例えば、ANDゲートをNO・ORへ変換する)ことの可能性から利益を得る。したがって、プログラマブル・ロジックの課題は、メモリに対するものと非常に似ている。しかし、次に示すような、いくつかのわずかな違いがある。
らば、それらは再プログラム可能な回路として知られている。現在最も良く使用される再プログラム可能な回路は、フィールド・プログラマブル・ゲート・アレイ[FPGA]であり、これは、変換テーブル(またはルックアップ・テーブル[LUT])として知られる基本的なプログラマブル論理関数が相互接続されて、複雑な論理関数を形成している。この種の回路では、各LUTの関数は、メモリに記憶されたコードによってコード化される。したがって、論理ゲートまたは他の論理素子は、トンネル・ジャンクションまたはスピン・バルブを使って設計できる。これらの素子は、情報の不揮発性から、そしてゲートを再プログラム、つまり、その機能を変化させる(例えば、ANDゲートをNO・ORへ変換する)ことの可能性から利益を得る。したがって、プログラマブル・ロジックの課題は、メモリに対するものと非常に似ている。しかし、次に示すような、いくつかのわずかな違いがある。
−(プログラマブル・ロジック・メモリ素子は、大量のデータではなく、回路機能を記憶するように機能するだけであるので、)集積度は、メモリの場合ほど重要ではない。
− 回路機能は一度プログラムされ、そして回路作動は、(使用過程中に回路の機能が進化する動的再構成のケースを除いて)一連の読み取りサイクルのみからなるので、速度および書き込み消耗もそれほど重要ではない。
第三の大きな論理回路ファミリーは、再プログラムが不可能な論理回路または特定用途向け集積回路[ASIC]である。これらの回路では、論理関数は不変であり、回路は、各論理関数のために設計されなければならない。このアプローチは、集積化に関して非常に有効であるが、再プログラム可能なアプローチを採用した場合よりも非常に高価な特別な回路を必要とする。これには、メモリの局面がない。論理関数は、一般的に、「標準セル」と呼ばれる(「AND」、「OR」および「サプリメント」等の)基本論理関数へ分解でき、所望の論理関数を形成するために相互接続される。
MRAMおよびFPGAについては多くの研究が行われてきたが、再プログラムが不可能な磁気論理に対する研究は、あまり行われていない。実際、MTJの不揮発性および発散耐性は、それらがメモリ・タイプの用途に向いていることを示す。また、これらのデバイスは受動的なものであるため、信号を再生するために相補的金属酸化膜半導体[CMOS]部品を利用しないならば、機能を劣化させることなく二つの純粋磁気論理関数を直接的に結合することは理論的に不可能である。そのため、一般的に、論理関数は基本論理関数へ分解される。
さらに、メモリ・タイプまたはFGPAの使用のケースでは、論理信号は、わずかに2、3度、一つの技術から他へ(磁気からCMOSへ、そしてその逆へ)移行される。すなわち、磁気部品の数とCMOS部品の数との関係は、このアプローチの信頼性を保証するのに十分に大きなものである。逆に、基本論理関数を使用して複素関数を実行する必要がある場合、論理信号は、多数の基本的な論理セルを横切らなければならない。このことは、毎回、二度の技術的変化を必要とするので、これらの変化の回数は、急激に過度なものとなる。このことは、また、次のようにも言える。磁気部品の数とCMOS部品の数との上述の関係は、急速に受け入れがたくなり、そして磁気部品を使用することの利点は疑わしくなる。
この文脈において、本発明の目的は、前述の問題を克服する磁気構造を用いて、再プログラムが不可能な論理関数を実行可能にするデバイスを提供することである。
この目的のために、本発明は、次のものからなる磁気構造を持つ、「論理関数」を実行するためのデバイスを提案する。
− 非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも第一の磁気抵抗スタック。
− 第一の磁気抵抗スタックの近くに位置し、電流に横切られるときに第一のスタックの近くに磁場を発生させる少なくとも第一の電流ライン。
前記デバイスは、少なくとも一つのスタックに対して、第一のラインが少なくとも二つの電流入力点を含むため、二つの電流が第一のラインで加算され、二つの電流の和が論理関数によって決定される、という特徴を持つ。
論理関数は、四つの関数「AND」、「OR」、「NO・AND」または「NO・OR」の少なくとも一つに同等な、最小ブール複雑性スレショルドを持つ関数を意味する。したがって、メモリの読み書きは、本発明の意味する論理関数とは考えない。
さらに、慣例によれば、非強磁性中間層(金属あるいは絶縁層)によって分離された少なくとも一つの硬強磁性層と一つの軟強磁性層を含む磁気抵抗素子は、「磁気抵抗スタック」または「磁気トンネル・ジャンクション」と呼ばれる。この素子は、以下で、用語「磁気抵抗スタック」を使って説明される。
このようなスタックでは、強磁性層の一方または両方が、それ自体、全体が高性能の単一強磁性層として作動するように、いわゆる合成磁気層を形成するように設計された複数の強磁性および非強磁性層から形成されてもよい。以下においては、用語「磁気層」あるいは「強磁性層」が用いられる。
本発明においては、フィールド・ライト・イン磁気抵抗スタックを用い、そして異なる電流信号を持つ(ラインにリンクされた)入力を結合することにより、電流の和(キルヒホッフ法則)を介して論理関数を形成する。これは、(スタックの近くの複数の書き込みラインを巻き込んで)磁場の和を直接的に得るものではない。本発明においては、デバイスが、単一の書き込みラインに集められた(ラインに関わる)電流の入力を理解する。この構成は、多くの入力がある場合に特に有益である。この方法によれば、同じスタックの周りに多くの電流ラインを持つことを避けることができる。
注目すべきことは、電流ラインが、種々のワイヤまたはテープの形状を持つことである。
注意すべきは、等しい電流、そして強磁性層からの等しい距離であっても、幅の広いラインによって発生する磁場が、幅の狭いラインによって発生する磁場よりも弱いよう、異なる幅のラインを利用することも可能であることである。
本発明によるデバイスは、個々に、あるいは技術的に可能なすべての組み合わせで考察すれば、下記の特徴の一つ以上を提示することができる。
− 第一のラインは、第一のラインのメタライゼーション・レベルとは異なるレベルのメタライゼーションに属する少なくとももう一つの電流ラインへ結合されている。両ラインは相互接続伝導ラインによって結合され、相互接続ラインと第一のラインとの接続点が、二つの電流入力点の一つを形成する。
− 少なくとも二つの電流入力点が、各々電流I1およびI2を第三のラインに投入すると、第三のラインによって軟層の近くに発生する場の強度H'は、H'/H=(I1+I2)/Iである。式中、Hは、電流Iが横切るときに第三の電流ラインによって発生する磁場の強度を示す。
− 本発明によるデバイスは、次のものを含む。
○ 前記第一のスタックと組み合わせてもよい、あるいは第一のスタックから分離した、少なくとも第二の磁気抵抗スタック。なお、第二のスタックは、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む。
○ 第一および第二のレベルのメタライゼーションに各々属する、少なくとも二つの電流ライン。二つのラインの各々は、電流が横切るときに第二のスタックの近くに磁場を発生させる。
また、二つのラインは、第二のスタックの第二の強磁性層から異なる距離で位置する。ラインと第二の層との間の距離は、第二の層の中心と、第二の層の中心に最も近いラインの点とを分離する距離として理解すべきである。第二の層は多くの場合、軟強磁性層であり、そして第一の層は多くの場合、基準として使われる固定磁束に保持される硬強磁性層である。注目すべきは、電流の方向における電流ラインの対称軸と第二の層の中心とが、必ずしも同一平面になければならないわけではないことである。このケースでは、これは、空間的な「オフセット」として知られる。半導体集積回路に類似した方式で、本発明によるこの実施例のデバイスは、層に平行に延びた金属被覆伝導ラインを備える「メタライゼーション・レベル」とも呼ばれる導電層と、二つのメタライゼーション・レベル間での電気的結合を可能にする伝導バイアが通る絶縁層との交互の層からなる複数の相互接続層を用いて製造される。一つのメタライゼーション層は、誘電物質から製造された領域に囲まれた複数の伝導ラインからなる。書き込みラインと軟層との間の距離を変化させることによって、他のラインのもう一つの電流に比較して電流の効果を査定できる。これは、論理関数の生成に貢献する。すべての既知のデバイス(例えばメモリ・タイプ・セル)においては、磁気抵抗スタックへのラインの距離は、固定され、電流密度の論点から最小である。逆に、本発明のこの実施例によれば、磁場の振幅は、軟層とラインとの間に種々の距離を持つ相互接続トポロジーを採用することによって調整され、各ラインの効果の和が、発生磁場の和によって表される。したがって、相互接続トポロジーは、磁気抵抗スタックの周りに書き込みラインを賢明に配置することからなり、結果として生じるトンネル抵抗が所望の情報をコード化するよう軟層の磁化を硬層のものに比較して配向するのに必要な総磁場を作用させる。この実施例は、書き込みラインのトポロジー(磁気抵抗スタックに対するラインの方向、それらを通過する電流の方向、そして、これらラインとスタックとの間の距離の特別な選択)を用いて、基本論理関数の相互接続の問題を避ける。
− 第二の磁気抵抗スタックの両側に二つのラインが配置される。
− 二つのラインの一方は、第二の層の上方に距離d1で位置し、そして二つのラインの他方は、第二の層の下方に距離d2に位置するため、二つのラインに各々流れる同じ強度の二つの電流に対して、第二の層の近くに距離d1で位置するラインによって、そして距離d2で位置するラインによって各々発生する場の強度H1およびH2は、H1/H2=d2/d1となる。
− 本発明におけるデバイスは、次のものを含む。
○ 非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも一つの磁気抵抗スタック。
○ 第一および第二のメタライゼーション・レベルに各々属する少なくとも二つの電流ライン。二つのラインの各々は、電流が横切るときに少なくとも一つのスタックの近くに磁場を発生させる。
また、二つのラインは、等しい距離で第二の強磁性層の両側に位置する。
− 単数あるいは複数の第一の強磁性層は、基準として用いられる固定磁束に留められる硬強磁性層であり、そして単数あるいは複数の第二の強磁性層は軟強磁性層である。
− 単数あるいは複数の軟層は、それらの磁性配向を調整するのに必要な書き込み電流を最小限にするため、円形または準円形の形状を提示する。
− 磁気抵抗スタックの各々の硬層は、同じスタックの軟層のための基準として用いられる磁化容易軸に直交する磁束に留められ、磁気抵抗スタックの軟層は、電気信号を発するのに十分なスタックの横断抵抗への修正を誘導するよう、磁気抵抗スタックの近くに位置する単数または複数の電流ラインから来る電流によって調整可能な磁性配向を提示する。スタックの軟層の磁性配向のこの調整は、配向が二つの安定位置間で切り替わるのではなく、一つの安定位置の周りで変動するよう十分に弱いものである。
− 本発明のデバイスは、次のものからなる入力インターフェイスを含む。
○ 論理「0」または「1」を表す電圧レベルの形式でコード化された論理情報を受ける少なくとも一つの入力。
○ 相互接続伝導ラインへ結合された少なくとも一つの出力。
○ 相互接続伝導ラインに、論理情報を表す方向を持つ電流を発生させる電子手段。なお、電流の強度の絶対値は、電流のどちらの方向においても同一である。
− 本発明のデバイスは、少なくとも一つの第一の磁気抵抗スタックへ電気的に結合された一つの出力を持つ。このインターフェイスは、つぎのものを含む。
○ 少なくとも一つの第一の磁気抵抗スタックへ電気的にリンクする相互接続伝導ラインへリンクされた一つの入力。
○ 少なくとも一つの第一のスタックを循環する、少なくとも第一のスタックの磁束を表す電流を測定するための手段。
○ 前記電流による磁束を表す電圧を発生させるための手段。
− 本発明のデバイスは、次のものを含む。
○ 非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む第二の磁気抵抗スタック。
○ 第一および第二の磁気抵抗スタックへ電気的にリンクされた出力インターフェイス、そしてこのインターフェイスは、次のものからなる。
・ 第一の磁気抵抗スタックへ電気的にリンクする相互接続伝導ラインへリンクされた第一の入力。
・ 第二の磁気抵抗スタックへ電気的にリンクする相互接続伝導ラインへリンクされた第二の入力。
・ バイアス電圧にさらされたときに第一のスタックに流れる電流と第二のスタックに流れる電流との間に、論理情報を表す差動電流を発生させるための手段。
・ 差動電流に応じて、論理情報を表す電圧を発生させるための手段。
− 前記入力および/あるいは出力インターフェイスは、CMOS技術で製造される。
− 磁気構造は、CMOS技術を用いて製造された前記インターフェイスの上方に位置する。
− 非強磁性ジャンクション中間層は、酸化マグネシウムMgOから製造される。
− 本発明によるデバイスは、磁気抵抗スタックの近くに位置する異なる幅の少なくとも二つのラインから構成される。
本発明の目的は、また、本発明のデバイスを取り入れた第一の加算器でもある。この加算器は、
− 三つの相互接続ラインを流れる電流信号IA、IBおよびICinに対する入力インターフェイス、そして
− 磁気構造からなり、この磁気構造は、
○ 和の生成のための磁気部品、そして
○ キャリーの生成のための磁気部品からなり、
キャリーの生成のための磁気部品は、次のものからなる。
− 非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
− 非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
− 第一および第二のスタックの近くに磁場を発生させる、第一および第三のスタックの各々の軟層の垂直軸に沿って距離dに位置する第一の電流ライン。
− 第一の電流ラインを、電流IAが流れる第二の電流ラインへ、そして電流IB+ICinの和が流れる第三の電流ラインの枝ラインへ各々電気的にリンクする第一および第二の垂直伝導バイア。これにより、電流IB+ICinおよびIAは、第一および第二のスタックの近くに磁場を発生させる第一の電流ラインへ経路設定される前に加算される。
和の生成のための磁気部品は、有利に、次のものを含む。
− 非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第三の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
− 非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第四の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
− 第三および第四の電流ライン。なお、第二、第三および第四の電流ラインは、各々、第一、第二および第三のメタライゼーション・レベルに属する。
− 第二、第三および第四の電流ラインに各々電気的に結合された前記入力インターフェイスへのアクセスのための第三、第四および第五の垂直伝導バイア。これにより、第三垂直バイアは第三のラインに電流IBを投入し、第四の垂直バイアは第二のラインに電流IAを投入し、そして第五の垂直バイアは第四の電流ラインに電流ICinを投入する。
第二の電流ラインは、第三および第四のスタックの近くに磁場を発生させ、そして第三および第四のスタックの各々の軟層の垂直軸に沿って距離dに位置する。第三電流ラインは、第三のスタックの近くに磁場を発生させ、そして第三のスタックの軟層の垂直軸に沿って距離2xdに位置する。
第四の電流ラインは、第三および第四のスタックの近くに磁場を発生させ、そして第三および第四のスタックの各々の軟層の垂直軸に沿って距離2xdに位置する。
第三の電流ラインは、垂直相互接続バイアを介して第四の電流ラインへ電気的にリンクされているため、第三および第四のラインの電流IBおよびICinは、第四のスタックの近くに磁場を発生させる第四の電流ラインの枝ラインへ経路設定される前に加算される。
第二の電流ラインは、第三のスタックの近くで第三および第四の電流ラインと顕著に直角をなす。そして第二の電流ラインは、第四のスタックの近くで第四の電流ラインと顕著に直角をなす。
本発明の目的は、本発明のデバイスを取り入れてた第二の加算器でもあり、
− 三つの相互接続ラインを流れる電流IA0、IB0およびICin0に対する信号入力インターフェイス、
− そして磁気構造からなり、
○ この磁気構造は、和を生成するための磁気部品を含み、そして磁気部品は、次のものを含む。
・非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
・非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
・第一、第二および第三のメタライゼーション・レベルに各々属する第一、第二および第三の電流ライン。
・第一、第二および第三の電流ラインへ各々電気的に結合された前記入力インターフェイスへのアクセスのための第一、第二および第三の垂直伝導バイア。これにより、第一の垂直バイアは第一のラインに電流IBを投入し、第二の垂直バイアは第二のラインに電流IAを投入し、そして第三のバイアは第三のラインに電流ICinを投入する。
第二の電流ラインは、第一および第二のスタックの近くに磁場を発生させ、そして第一および第二のスタックの各々の軟層の垂直軸に沿って距離dに位置する。第一の電流ラインは、第一のスタックの近くに磁場を発生させ、そして第一のスタックの軟層の垂直軸に沿って距離2xdに位置する。
第三の電流ラインは、第一および第二のスタックの近くに磁場を発生させ、そして第一および第二のスタックの各々の軟層の垂直軸に沿って距離2xdに位置する。第一の電流ラインは、垂直相互接続バイアを介して第三の電流ラインへ電気的にリンクされているため、第一および第三のラインの電流IBおよびICinは、第二のスタックの近くに磁場を発生させる第三の電流ラインの枝ラインへ経路設定される前に加算される。
第二の電流ラインは、第一のスタックの近くで第一および第三の電流ラインと顕著に直角をなす。そして第二の電流ラインは、第二のスタックの近くで第三の電流ラインと顕著に直角をなす。そして前記磁気構造は、さらに、次のものを含む。
○ 第一のメタライゼーション・レベルに属するキャリー伝播ラインと呼ばれる第四の電流ライン。
○ 第四の電流ラインを、電流IAが流れる第二の電流ラインへ、そして電流IB+ICinの和が流れる第三の電流ラインの枝ラインへ各々電気的にリンクする第四および第五の垂直伝導バイア。これにより、電流IB+ICinおよびIAは、第四の電流ラインへ経路設定される前に加算される。
○ 第一のメタライゼーション・レベルとは異なるメタライゼーション・レベルに属する、磁気抵抗スタックの近くに磁場を発生させることが可能な第五の電流ライン。
○ 第四の電流ラインを第五の電流ラインへ電気的にリンクする第六の垂直伝導バイア。
第二の加算器は、有利に、次のものを含む。
− 前記キャリー伝播ラインへ電気的にリンクされた第七の垂直伝導バイア。
− キャリー伝播ラインを流れる電流の絶対値を制限するための電流リミッタ回路。なお、電流リミッタ回路は、第七の伝導バイアによって前記伝播ラインへリンクされている。
プレファレンスとして、前記リミッタは、直列に取り付けられた三つのPMOSトランジスタおよび三つのNMOSトランジスタを含み、第一のPMOSトランジスタと第三のNMOSトランジスタは共通ゲートを持ち、第二のPMOSトランジスタと第二のNMOSトランジスタは共通ゲートを持ち、第三のPMOSトランジスタと第一のNMOSトランジスタは共通ゲートを持ち、第一のNMOSトランジスタと第三のPMOSトランジスタの共通ドレインは、第七の垂直伝導バイアによって、キャリー伝播ラインへ結合されている。
本発明の目的は、また、本発明のデバイスを取り入れた「AND」論理ゲートである。この「AND」ゲートは、
− 電流IAおよびIBの信号に対する入力インターフェイス、
− そして磁気構造からなり、この磁気構造は、次のものからなる。
○ 非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
○ 第一、第二、第三および第四の電流ライン。
第一の電流ラインは電流IAを受け、第二の電流ラインは電流IBを受け、そして第三電流ラインは所定の一定な電流を受ける。第四の電流ラインは、磁気抵抗スタックの近くに位置し、電流が通過するときに前記スタックの近くに磁場を発生させる。第四の電流ラインは、それ自体を第一、第二および第三の電流ラインへ電気的にリンクする三つの電流入力点を持つため、第一、第二および第三の電流ラインを循環する電流は、第四のラインで加算される。
最後に、本発明の目的は、本発明のデバイスを取り入れた多数決デバイスである。この多数決回路は、
− 三つの相互接続ラインを流れる電流Ia、IbおよびIcの信号に対する入力インターフェイス、そして
− 前記多数決回路から出力を生成するための磁気部品を含む磁気構造からなる。そして磁気部品は、次のものを含む。
○ 非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
○ 非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二の磁気抵抗スタック。なお、硬強磁性層は、基準として使用されて固定磁束に留められる。
○ 第一および第二のスタックの近くに磁場を発生させる、第一および第三のスタックの各々の軟層の垂直軸に沿って距離dに位置する第一の電流ライン。
○ 第一の電流ラインを、電流Iaが流れる第二の電流ラインへ、そして電流Ib+Icの和が流れる第三の電流ラインの枝ラインへ各々電気的にリンクする第一および第二の伝導バイア。これにより、電流Ib+IcおよびIaは、前記第一および第二のスタックの近くに磁場を発生させる第一の電流ラインへ経路指定される前に加算される。
本発明の他の特徴および利点を、添付図面を参照する以下の説明で明らかにする。これらの図面は、本発明を限定するものではない。
すべての図に共通なエレメントは、同じ参照番号を持つ。
注目すべきことは、符号xがベクトル積を示すことである。
電流密度Vの分布に対して得られる総磁場は、この方程式を体積Vの全体へ積分することによって、次のように得られる。
既に明らかなように、この近似における場の値は、電流の方向、コースおよび値、そして考慮すべき点へのラインからの距離に依存する。
さて、例えば、加えて硬強磁性層(HL)、そしてSLおよびHL層を分離する非強磁性中間層(IC)からなる、図2(a)に表すような磁気トンネル・ジャンクション[MTJ]磁気抵抗スタックについて、点Mが軟強磁性層(SL)の中心を表すことを考える。電流ラインFは、常に電流lが通る。図2(b)の記法では、θcurr、θmsl、そしてθmhlは、各々、電流ラインF、軟層の磁化および硬層の磁化によって、(平面内でx軸がy軸に直交し、そしてz軸が平面に直交する座標系xyzのy軸上に位置する)軟層の磁化容易軸に関して形成される角度である。軟層の中心に作用する磁場は、次の方程式によって決まる。
形状異方性がなく、そして結晶磁気異方性場が、作用する場に比較して無視できると考えるなら、磁気モーメントが、発生した場に整列する第一の近似と考えてもよい。
硬層の磁化が磁化容易軸に直交する(すなわち、θmhl=90°)例を考察する場合、下記の表1に示すように、磁気抵抗スタックの(Pと記す)平行状態、(APと記す)逆平行状態または(INTと記す)中間状態を得るよう、適用すべき電流の方向を選択することは容易である。(RPは、平行状態にあるMTJ磁気抵抗スタックの抵抗を示す。RAPは、逆平行状態にある磁気抵抗スタックの抵抗を示す。そしてRINTは、中間状態にある磁気抵抗スタックの抵抗を示す。例えば、RAP>RINT>RPである。)
[表1]
θcurr θmsl 状態 磁気抵抗スタックの抵抗
0 90° 平行 RP
180° 270° 逆平行 RAP
90° 180° 中間 RINT
θcurr θmsl 状態 磁気抵抗スタックの抵抗
0 90° 平行 RP
180° 270° 逆平行 RAP
90° 180° 中間 RINT
軟層の中心から各々距離r1およびr2に、二つの電流ラインL1およびL2があると仮定する。この場合、次の方程式によって値が決まる場が発生する。
式中、θ1 currおよびθ2 currは、各々、硬層の磁化容易軸に関して二つの電流ラインL1およびL2が形成する角度である。
前述の内容を二つのライン、軟層の上方に距離d1で位置する第一のライン、そして軟層の下方に距離d2で位置する第二のラインに適用すると、第一のラインおよび第二のラインを各々通る同じ強度の二つの電流に対して、第一および第二のラインによって各々軟層の近くに発生する場の強度H1およびH2は、H1/H2=d2/d1となる。
したがって、二つの電流ラインの方向、それらを流れる二つの電流の方向および大きさの選択は、発生する磁場の方向および強度の正確な選択を可能にし、場の下での磁化方向の正確な選択を可能にする。このアプローチは、一般的に、n本の伝導ワイヤに適用してもよい。この例は、例証のみであり、概して、各電流の方向および値に関して(相互接続層のトポロジーの選択によって示す)3次元におけるラインの位置のどの選択も、磁気全加算器[MFA]論理関数を実行する二つの例を用いて以下に詳細に考察するように、比較的に複雑な論理関数を実行するのに使用できる。磁気全加算器とは、他の磁気全加算器と連結可能なように、キャリー入力[CI]およびキャリー出力[CO]を含む加算器である。
加えて、発生する磁場の強度は、ラインを通過する電流の強度に直接的に依存する。したがって、ラインに到達する複数の伝導ワイヤのアドホックな相互接続を介して同じラインに到達する入力電流を加えること(キルヒホッフの法則)によって、磁場強度の値を修正できる。これによって発生する場の強度は、例えば、軟層から同じ距離に位置して電流Iが通過するラインに比べ、電流2xIが通過するラインは2倍高い。
プロセッサは、次のような四つの作動システムを含むことが既知である。
− メモリ回路(コード、データ)。
− 制御回路(バス・アービタ、エネルギ管理ブロック、等)。
− プロセッサ回路(「オンチップ」)間の、または外部回路(「オフチップ」)とのダイアログを可能とする入出力回路。
− (演算自体を実行する)情報処理専用のプロセッサ「コア」または「データ・パス」。
プロセッサの「標準」コアは、概して、一連の相互連結した作動ブロックからなり、演算の基本的な、純粋に論理の組み合わせ(「AND」、「OR」等)または算術演算(加算、乗算、比較、シフト)を実行する。なお、これらすべては制御ブロックによって指示される。意図するアプリケーションに対して、プロセッサ速度(与えられた演算を実行するための演算時間であり、速度はしばしば、コア内の比較的に重要な経路による作動タイプに、そして処理すべきデータのタイプに依存する)、あるいは、与えられた演算に費やされる最大エネルギが優先される。現在のコアの大部分は、32ビットまたは64ビット
・ワードで作動する。ワードの各ビットに対して同じ演算を実行しなければならないため、コアは、(例えば32ビット・ワードに対して)並列に作動する32の同一のスライスからなり、各スライスは、1ビットのデータに対して演算する(「ビット・スライス・アーキテクチャ」)。したがって、32ビット・コアの製造は、ワードを構成するビット数と同じ回数だけ繰り返される単一スライスの製造および最適化に言及する。このアプローチは、特に、コアの構成要素の一つである加算器にあてはまる。加算は、また、最も使用頻度の高い算術演算であるが、演算速度に関してコアを制限するブロックでもある。したがって、加算器のアーキテクチャは重要である。現在、それを最適化することを目的とする(CMOS技術における)いくつかのアプローチがある。(「桁上げ先見加算器」のような)回路レベルまたは論理レベルの最適化がある。 図3に、全二進加算器FAを示す。AおよびBは、加算すべきビットである。Cin(「キャリー・イン」)は、(nビットに対する加法のケースにおける)先の和から登ってくるキャリーを表し、そして、Cout(次の加算器のCin)は、計算結果としてしてのキャリー(「キャリー・アウト」)を表す。そのようなFA加算器の真理値表を、以下の表2に示す。
・ワードで作動する。ワードの各ビットに対して同じ演算を実行しなければならないため、コアは、(例えば32ビット・ワードに対して)並列に作動する32の同一のスライスからなり、各スライスは、1ビットのデータに対して演算する(「ビット・スライス・アーキテクチャ」)。したがって、32ビット・コアの製造は、ワードを構成するビット数と同じ回数だけ繰り返される単一スライスの製造および最適化に言及する。このアプローチは、特に、コアの構成要素の一つである加算器にあてはまる。加算は、また、最も使用頻度の高い算術演算であるが、演算速度に関してコアを制限するブロックでもある。したがって、加算器のアーキテクチャは重要である。現在、それを最適化することを目的とする(CMOS技術における)いくつかのアプローチがある。(「桁上げ先見加算器」のような)回路レベルまたは論理レベルの最適化がある。 図3に、全二進加算器FAを示す。AおよびBは、加算すべきビットである。Cin(「キャリー・イン」)は、(nビットに対する加法のケースにおける)先の和から登ってくるキャリーを表し、そして、Cout(次の加算器のCin)は、計算結果としてしてのキャリー(「キャリー・アウト」)を表す。そのようなFA加算器の真理値表を、以下の表2に示す。
[表2]
A B Cin S Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
A B Cin S Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
完全な二進加算器の具現を可能にするいくつかのタイプのCMOSアーキテクチャ(静的加算器、ミラー加算器、伝達ゲート・ベースの加算器)がある。目的は、主に、nビットに対する全加算器のシリコン・コストおよび演算時間を最小限にすることである。各々の加算器が、図3に示すような加算器であるn個の加算器FA0からFAn-1を継続接続することによって、nビット加算器を構成できる。nビットに対するそのような直列のフルFAS加算器の一例を図4に示す。この構成では、FAi加算器のCouti出力キャリーが、FAi+1加算器のキャリー入力へ投入される。この構造は、演算時間tp adder(または全加算器伝播時間)が、主に、キャリーを計算するための時間と、チェーンを通ってのそれの伝播に依存する(したがって、ビットの数nに依存する)ことを示す。これが増加するケースでは、伝播時間を減少させるために、例えば、このような直線的複雑性(tp adder∝n)から、nのルート(tp adder∝√n)または対数関数的複雑性(tp adder∝lnn)へと、例えば、桁上げ先見加算器を具現することによって、論理システムを最適化するためのアプローチを使う必要がある。
本発明の一つの特に有利な実施例によれば、先に述べたような純粋にCMOSによる技術から、CMOS技術と磁気技術とを組み合わせる技術へと移行し、演算全体を磁気部品によって実行するハイブリッド全加算器回路を実現することが可能である。図5は、本発明による、加算器タイプ1論理関数を実行するためのデバイスのアーキテクチャを表す。
加算器1は、三つの論理入力、A、BおよびCinを持ち、AおよびBが、加算すべきビットを構成し、そしてCinが、先の加算器からのキャリーを構成する。そして、二つの論理出力SおよびCoutは、各々、表2の真理値表を参照して定義される和およびキャリーを構成する。論理入力A、BおよびCinは、論理値が0であるならば、質量に対応する電圧レベルに対応し、そして論理値が1ならば、MOSトランジスタ・ゲートのバイアス電
圧に対応する。
圧に対応する。
加算器1は、次のものからなる。
− 入力に印加された論理情報に方向が依存する三つの相互接続ラインを通る電流IA、IBおよびICinに対する信号を生成するための、CMOS技術を用いて製造された第一のブロック2入力インターフェイス。
− 和Sを生成するための第二のブロック7。
− キャリーCoutを生成するための第三のブロック8。
和Sを生成するための第二のブロック7は、次のものからなる。
− 差動モードで作動し、二つの磁気抵抗情報出力I1およびI2を発生させる磁気部品3。
− 磁気抵抗情報I1およびI2をCMOS、S互換電圧へ変換するための、CMOS技術を使用して製造された出力インターフェイス4。
同様に、Coutキャリーを生成するための第三のブロック8は、次のものを含む。
− 差動モードで作動し、二つの磁気抵抗情報出力I3およびI4を発生させる磁気部品5。
− 磁気抵抗情報l3およびI4をCMOS、Cout互換電圧へ変換するための、CMOS技術を使用して製造された出力インターフェイス6。
ハイブリッド加算器1は、(下記に考察する相互接続システムのトポロジーを含んで)磁気部品3および5が算術演算を実行し、そしてCMOS部品(入力インターフェイス2および二つの出力インターフェイス4および6)が、外界とのインターフェイスとして使用されるシステムとして提示されている。
入力インターフェイス2を製造するための一つの方法を、図6(a)に示す。このインターフェイス2は、論理情報Aから電流IAを生成する。二つの他の類似回路を、BからIB、そしてCinからICinを生成するために使用してもよい。
本発明によれば、入力インターフェイス2は、全体がCMOS技術で製造される。このインターフェイス2は、直列に結合されたCMOSインバータに対で取り付けた四つの、202から205のトランジスタを含む。本ケースでは、対202および203のトランジスタはPMOSタイプであり、対204および205のトランジスタはNMOSタイプである(各々、P型金属酸化膜半導体およびN型金属酸化膜半導体)。
(ゲートに付けた円によって表す)PMOS202および203トランジスタは、それらの共通ソースが正VDD電圧源に結合され、そしてNMOS204および205トランジスタは、それらの共通ソースが接地されている。
PMOS202およびNMOS204トランジスタは、それらの共通ドレインを持ち、そしてPMOS203およびNMOS205トランジスタは、それらの共通ゲートを持ち、そして202および204トランジスタの共通ドレインは、203および205トラン
ジスタの共通ゲートにリンクされている。
ジスタの共通ゲートにリンクされている。
PMOS203およびNMOS205トランジスタは、それらの共通ドレインが、正VDD電圧の半分に等しい供給源にリンクされている。
PMOS202およびNMOS204トランジスタは、それらの共通ゲートを持ち、このゲートで論理情報Aを受ける。CMOS論理によれば、この論理情報Aは、バイナリ情報が0ならば、(NMOS204トランジスタが遮断され、PMOS202トランジスタがビジー状態になるように)ゼロ電圧の形式で、そしてバイナリ情報が1であれば、(NMOS204トランジスタがビジー状態になり、PMOS202トランジスタが遮断されるように)正電圧レベルの形式でコード化される。
したがって、送信すべき論理情報が「A=0」であるなら、NMOS204およびPMOS203トランジスタは「オフ」であり、PMOS202およびNMOS205トランジスタは「オン」である。逆に「A=1」ならば、NMOS204およびPMOS203トランジスタは「オン」であり、PMOS202およびNMOS205トランジスタは「オフ」である。
Lは、論理情報Aを表す電流IAが循環する相互接続ラインを示す。(ドレインにリンクされると共にVDD/2へバイアスされた)相互接続システムを形成するラインLへ入力される電流Iを正として、そして出力電流を負として考察すると、図6(b)および図6(c)を参照にして、次の等価事項を書くことができる。
A=「0」 ⇔ IA=−I[ 図6(c)]、そして
A=「1」 ⇔ IA=I[ 図6(b)]。
A=「1」 ⇔ IA=I[ 図6(b)]。
したがって、電流IAは、情報Aが「0」である場合に負であり、情報Aが「1」である場合に正である。
Iは、本発明によるデバイスに使用される軟層の中央に局所的場Hを発生させて、平行状態から逆平行状態への移行を可能にするのに十分な大きさの電流の絶対値を示す。この「電流モード」アプローチは、また、(現在の「小型化」傾向に関して興味のある)比較的に低い電圧源での作動の可能性をも含んでいる。
書き込み電流は、両方向(センドあるいはリターン)に相互接続ラインLを流れるので、時に、双方向性電流と表される。
したがって、情報が電圧レベルの形式でコード化されるCMOS論理に反して、磁気部品の論理は、両バイナリ値に対して、しかし相反する方向に等価レベルの電流を用いる。
入力ブロック2は、電圧モード(CMOS互換レベル)にある論理情報を、相互接続回路で発生する場を介して磁気抵抗スタックの磁束を調整するのに十分なレベルの電流へ変換することを可能にする。
出力インターフェイス4および6は、CMOS技術で製造される。図7は、出力インターフェイス4の実施例を表す。出力インターフェイス6も同様に製造できる。
図7は、入力インターフェイス2の部分から電流+Iまたは−Iの形式でコード化された論理情報を受ける(後にもう一度説明するところの)磁気部品3に、二つの相互接続伝導ラインL1およびL2を介して電気的に結合された出力インターフェイス4を表す。磁
気部品3は、正VDD電圧源の助けでバイアスされて伝導ラインL1およびL2に各々電流I1およびI2を発生させる二つの磁気抵抗スタックを含む。これらの電流は、各々のスタックの電気抵抗に依存する(この抵抗自体は、基準硬層の磁場の配向に比較した軟層の磁場の配向に依存する)。
気部品3は、正VDD電圧源の助けでバイアスされて伝導ラインL1およびL2に各々電流I1およびI2を発生させる二つの磁気抵抗スタックを含む。これらの電流は、各々のスタックの電気抵抗に依存する(この抵抗自体は、基準硬層の磁場の配向に比較した軟層の磁場の配向に依存する)。
出力インターフェイス7は、次のものからなる。
− 「クランプ」回路302。
− 差動電流ミラー回路303。
− バッファ増幅素子304。
(電圧リミッタを形成する)「クランプ」回路302は、ゲートがリンクされた二つのPMOSトランジスタからなり、各PMOSトランジスタは、そのソースに各々電流I1および電流I2を受ける。これらPMOSクランプ・トランジスタの両方は、二つのゲートに印加されるVclamp電圧に作用することによって操作される規制によって、磁気抵抗スタックのVbias電圧バイアスを制限する。
図7に示すように、これらPMOSトランジスタの各々のドレインからの電流は、その後、303差動電流のミラーを使って比較される。303差動電流のこのようなミラーを形成するために、二つのNMOSトランジスタを用い、それらのゲートを、差動電流△ireadを生成するために一つのドレイン電位へと移行させる。なお、この差動電流はバッファ増幅器304または出力バッファをアタックする。この差動電流△ireadは、二つの磁気抵抗スタック間の抵抗△Rの差を表すものである。
電流△ireadの方向に応じて、差動303ミラー電流は、バッファ増幅素子304を充電または放電する。このバッファ素子の役割は、それを、CMOS部品の論理レベルと互換性のあるS電圧の形式に変換することによって、デジタル情報を再生することである。
出力インターフェイスは、磁気抵抗情報I1およびI2のCMOS互換電圧への変換を可能にする。したがって例えば、
− △R>0、「S=1」(すなわち、Sが論理1に対応する電圧レベルを持つ)。
− △R<0、「S=0」(すなわち、Sが論理0に対応するゼロ電圧レベルを持つ)。
図8は、(xが横軸を表してyが縦軸(y軸)を表すことによって、xyは水平面を形成し、そして、zが垂直軸を表す)xyz直交基準枠による三次元表示である。この図は、和を生成するための磁気部品3、そしてキャリーを生成するための磁気部品5を含む、図5に示す加算器デバイスの磁気回路9を実現する方法を表す。
和を生成するための磁気部品3は、次のものからなる。
− 非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一のMTJ1磁気抵抗スタック。
− 非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二のMTJ2磁気抵抗スタック。
明快さのために、両MTJ1およびMTJ2スタックの異なる層が示されてないことは明白である。軟強磁性層は、例えばパーマロイ等の磁気的にソフトな材料で製造される。その磁化は、作用する外部磁場の変化に非常に良く反応する。この層は、その磁化が、弱い磁束に対して実質的な影響を及ぼすことが可能なよう十分に精妙でなければならない。硬強磁性層は固定磁化を持つ。加えて、非強磁性ジャンクション中間層は、酸化マグネシウム(MgO)から製造されてもよい。この材料は、高いトンネル磁気抵抗[TMR]と弱い公称抵抗を得ることを可能にする。注記として、磁気層からなるスタックの電気抵抗は、第一の近似(弱い電圧バイアスおよび周囲温度)において、次の方程式によって決まる。
RMTJ=Rp.(1+TMR(1−cosθ)/2)
− 式中、Rp.は、スタックの両層の磁化が同方向に配向された場合の磁気抵抗スタックの公称抵抗である。
− TMRは、磁気抵抗トンネル、すなわち、極端な配向状態間の抵抗の相対変化を表す。
− θは、硬層および軟層の配向間で形成される角度である。
したがって、θが0に等しい場合、磁気抵抗スタックは平行状態であり、その平行状態のスタック抵抗Rpは、最小値に到達し、Rp MTJ=Rpに等しい。そして、θ=π、磁気抵抗スタックは逆平行状態であり、その逆平行状態のスタックの電気抵抗Rap MTJは、最大値で、Rap MTJ=Rp(1+TMR)に等しい。
軟層は、それらの磁性配向の調整に必要な書き込み電流を最小限にするために、円形あるいは準円形の形状を持つべきである。概して、使用するスタックは、円形あるいは準円形で非楕円形の断面コンタクトの形状を持つ。メモリに反して、この研究は、磁化容易軸の安定性が弱く、その位置から移行させるのに弱い磁場で十分であるように製造された磁気抵抗スタックを得ることを目的としている。この場合の狙いは、メモリのケースのような情報の安定保持ではない。
MTJ1およびMTJ2スタックの上部は、x軸に沿って実質的に向けられたバイアスを持つ共通10上側電極によって結合されている。この上側電極は、垂直伝導バイア11を用いることによって、y軸に沿って向けられた正電圧Vdd磁化12に結合されている。
MTJ1スタックの下部は、下側電極14によって垂直伝導バイア16へ結合されている。この伝導バイア16は、図5および図7に示す出力インターフェイス3の入力を形成する電流I1を供給する。
MTJ2スタックの下部は、下側電極13によって垂直伝導バイア15へ結合されている。この伝導バイア15は、図5および図7に示す出力インターフェイス3の入力を形成する電流I2を供給する。
上記に既に言及したように、磁気回路9は、「メタライゼーション・レベル」とも呼ぶ交互の導電層からなる複数の相互接続層を用いて製造され、前記層に平行に延びた金属被覆伝導ライン、そして二つのメタライゼーション・レベル間での電気的接続を可能する伝導バイアによって交差される(図示しない)絶縁層を備える。一つのメタライゼーション
・レベルは、誘電物質で製造された領域に囲まれた複数の伝導ラインを含む。
・レベルは、誘電物質で製造された領域に囲まれた複数の伝導ラインを含む。
磁気回路9は、三つのメタライゼーション・レベルN1からN3によって形成され、図6に図解したように、入力インターフェイス2によって送られる入力電流IA、IBおよびICinの投入を可能にする。MTJ1およびMTJ2磁気抵抗スタックの上側電極10と下側電極13および14とが、各々、図8には示していない二つの他のメタライゼーション・レベルを形成することは明らかである。
以下に、三つのメタライゼーション・レベルN1からN3をより詳細に説明する。
各メタライゼーション・レベルは、存在する種々の軟層の磁場を配向することを目的とした、一つ以上の電流ラインによって形成される。
− メタライゼーション・レベルN1は、V形で表されている。
− メタライゼーション・レベルN1の上方に位置するメタライゼーション・レベルN2は、濃い点で表されている。
− メタライゼーション・レベルN2の上方に位置するメタライゼーション・レベルN3は、レベルN2に対するものよりも、より散乱した点によって表されている。
和生成のための磁気部品3は、メタライゼーション・レベルN1、N2およびN3に各々属する三つの伝導ライン17、18および19を含む。 図9および図10は、各々、和生成のための磁気部品3の、xy平面(上面)図およびxz(正面)図である。
図9において、MTJ1およびMTJ2スタックは点によって表され、そして基準硬層の磁性配向が、実線矢印によって表されている。両MTJ1およびMTJ2スタックの硬層の各々の磁化は、同方向に配置される(後に説明するMTJ3およびMTJ4スタックの他の硬層の両方に対しても、硬層に関して同じ配向が用いられることに注意すべきである)。
図5および図6に示すようなCMOS入力インターフェイスへアクセスするための三つの垂直伝導バイア20、21および22は、各々、ライン17、18および19へ電気的に結合されている。垂直バイア20は、ライン17に(電圧レベルBに対応する)電流IB、+/−Iの投入を可能にする。垂直バイア21は、ライン18に(電圧レベルAに対応する)電流IA、+/−Iの投入を可能にする。垂直バイア22は、ライン19に(電圧レベルCinに対応する)電流ICin、+/−Iの投入を可能にする。
明快にするために、図9および図10には、バイア20、21および22、そして電極10、13および14を示していない。
各瞬間(演算における各ステップ)で、スタックが場の下において平衡状態にあることを明示することは重要である。平衡状態は、電流が印加されている間(すなわち、回路の作動中)維持されるが、電流が印加されないと失われる。
以下において、電流ラインと磁気抵抗スタックとの間の距離は、軟層の中心と軟層の中心に最も近いラインの点とを分離する距離である、と理解すべきである。
「磁気分極ライン」と呼ぶ(中間N2メタライゼーション層内の)電流ライン18は、x軸に沿って向けられ、MTJ1磁気抵抗スタックの下、そして垂直z軸に沿った距離d
にあるMTJ2磁気抵抗スタックの下を同時に通過するラインである。注目すべきは、電流ライン18がMTJ1およびMTJ2スタックの上方に同じ距離dで位置しても、(電流が反対方向へ流れることで)同じ効果が生じる、ということである。
にあるMTJ2磁気抵抗スタックの下を同時に通過するラインである。注目すべきは、電流ライン18がMTJ1およびMTJ2スタックの上方に同じ距離dで位置しても、(電流が反対方向へ流れることで)同じ効果が生じる、ということである。
(上位N3メタライゼーション・レベルの)電流ライン19は、y軸に沿った平行枝ライン23および24を実質的にU形状で持つラインであり、MTJ1およびMTJ2スタックからライン18を分離する距離dに比べ、二倍の距離2xdでMTJ1およびMTJ2スタックの上方に位置する。
(下位N1のメタライゼーション層の)電流ライン17は、y軸に沿ったラインであり、MTJ1スタックからライン18を分離する距離dに比べ、二倍の距離2xdでMTJ1スタックの下方にのみ位置する。
加えて、電流ライン17は、その枝ライン24のレベルで、垂直相互接続バイア25を用いて電流ライン19へ電気的に結合されているため、ライン17および19の電流は、MTJ2スタックに効果を生じる電流ライン19の枝ライン23へ経路指定される前に加算される。
結果的に、第一の磁気抵抗スタックMTJ1に対して、電流ICinおよびIBを供給するライン19および17は、MTJ1スタックの両側にあって、それから等距離にあるが、電流IAを供給する電流ライン18は、他の二つのライン19および17よりも重要性が少ない半分の距離でMTJ1の下(または上方)に位置する。したがって、平行状態から逆平行状態へのMTJ1スタックの軟層の磁化の回転を可能する任意の電流lに対して、ライン18によって軟層の中央に発生する場は、ライン19および17によって発生するものに比べ、2倍の強度がある。
MTJ2に関して、これは、MTJ1と同一の影響を受けるライン18と構成が同じである。逆に、ライン17および19の電流は加算され(キルヒホッフの法則)、この和が、ライン18に関する距離の二倍の距離でMTJ2磁気抵抗スタックの上方に位置するライン19の枝ラインへ経路指定される。注目すべきことは、ライン17および19の電流を加算し、ライン17をUとし、MTJ1スタックの上方にのみにライン19を配置することもできたことである。このケースでは、電流の和は、ライン18に関する距離の二倍の距離でMTJ2スタックの下方に位置するライン17の枝ラインへ経路指定されることになる。
さて、異なる可能な構成の和を生成するための磁気部品3の反応を査定する。前述の仮説を取り上げ、入力に、「0」⇔−I及び「1」⇔Iを考察する。同様に、出力には、次のものを採る。
△R=RMTJ1−RMTJ2>0 => S=「1」、そして
△R=RMTJ1−RMTJ2<0 => S=「0」。
△R=RMTJ1−RMTJ2<0 => S=「0」。
Rp MTJiを、平行な、または実質的に平行な状態にあるMTJi磁気抵抗スタックの抵抗と呼び、Rap MTJiを、逆平行な、または実質的に逆平行な状態にあるMTJiスタックの抵抗と呼び、そしてRint MTJiを、Rap MTJiとRp MTJiとの中間状態にある(θが0とπの間にある)MTJiの抵抗と呼ぶと、これらは、Rap MTJi>Rint MTJi>Rp MTJiである。
入力ベクトルA、BおよびCinの種々の組み合わせに対して、MTJ1およびMTJ2スタックの各々に見られる磁場を生成するための表を、下記の表3に示すように書くこと
ができる。
ができる。
[表3]
A B Cin IA IB ICIN Hx MTJ1 Hy MTJ1 Hx MTJ2 Hy MTJ2
0 0 0 −I −I −I -H/2+H/2=0 +H -2H/2=-H +H
0 0 1 −I −I +I -2H/2=-H +H -H/2+H/2=0 +H
0 1 0 −I +I −I +2H/2=+H +H -H/2+H/2=0 +H
0 1 1 −I +I +I H/2-H/2=0 +H +2H/2=+H +H
1 0 0 +I −I −I -H/2+H/2=0 −H -2H/2=-H −H
1 0 1 +I −I +I -2H/2=-H −H -H/2+H/2=0 −H
1 1 0 +I +I −I +2H/2=+H −H -H/2+H/2=0 −H
1 1 1 +I +I +I H/2-H/2=0 −H +2H/2=+H −H
A B Cin IA IB ICIN Hx MTJ1 Hy MTJ1 Hx MTJ2 Hy MTJ2
0 0 0 −I −I −I -H/2+H/2=0 +H -2H/2=-H +H
0 0 1 −I −I +I -2H/2=-H +H -H/2+H/2=0 +H
0 1 0 −I +I −I +2H/2=+H +H -H/2+H/2=0 +H
0 1 1 −I +I +I H/2-H/2=0 +H +2H/2=+H +H
1 0 0 +I −I −I -H/2+H/2=0 −H -2H/2=-H −H
1 0 1 +I −I +I -2H/2=-H −H -H/2+H/2=0 −H
1 1 0 +I +I −I +2H/2=+H −H -H/2+H/2=0 −H
1 1 1 +I +I +I H/2-H/2=0 −H +2H/2=+H −H
Hは、MTJi磁気抵抗スタックの軟層の中心から距離dに位置する電流ラインを循環する電流Iによって軟層の近くに発生する場の強度を表す。結果的に、距離2xdに位置するラインに対しては、発生する場の強度は、H/2に等しいことになる。
Hx MTJiおよびHy MTJiは、MTJiスタックの軟層の近くに発生する磁界ベクトルのxおよびy軸に沿った成分を表す。
MTJ1およびMTJ2磁気抵抗スタックに対する成分Hx MTJiおよびHy MTJiの値は、最終的な真理値表を導き出すために用いることができる。この表は、得られた場に応じた、磁気抵抗スタックRMTJ1およびRMTJ2の各々の抵抗状態、(sgn()が符号関数を示す)抵抗変化sgn(△R)、そして図7に示す出力インターフェイス4によって発生する電圧Sの形式での出力バイナリ値を与える。この真理値表を、下記の表4に示す。出力インターフェイスによる検出を、場の下での行うが、これは、入力の各々によって、そして読み取り時間中に磁束を安定させる二つの磁気部品3および5(キャリー、和)の各々のための特定な相互接続ネットワークを介して発生する磁場の組み合わせである。したがって、短い加算器伝播時間(高演算速度)と短い入力情報「保持」時間とを可能にし、しかも演算消耗をも低下させる高速差動増幅器を使用することが好ましい。磁気抵抗スタックに対して比較的に低い公称抵抗、そして(特にMgOを使用して)高いトンネル磁気抵抗を選択することは、読み込み速度における実質的な利点である(強い相対および絶対電流は、増幅器応答時間を減少させる)。
[表4]
Hx MTJ1 Hy MTJ1 Hx MTJ2 Hy MTJ2 RMTJ1 RMTJ2 sgn(△R) S
0 +H −H +H RP RINT △R<0 0
−H +H 0 +H RINT RP △R>0 1
+H +H 0 +H RINT RP △R>0 1
0 +H +H +H RP RINT △R<0 0
0 −H −H −H RAP RINT △R>0 1
−H −H 0 −H RINT RAP △R<0 0
+H −H 0 −H RINT RAP △R<0 0
0 −H +H −H RAP RINT △R>0 1
Hx MTJ1 Hy MTJ1 Hx MTJ2 Hy MTJ2 RMTJ1 RMTJ2 sgn(△R) S
0 +H −H +H RP RINT △R<0 0
−H +H 0 +H RINT RP △R>0 1
+H +H 0 +H RINT RP △R>0 1
0 +H +H +H RP RINT △R<0 0
0 −H −H −H RAP RINT △R>0 1
−H −H 0 −H RINT RAP △R<0 0
+H −H 0 −H RINT RAP △R<0 0
0 −H +H −H RAP RINT △R>0 1
(硬層の磁化に直交する)x軸上に発生した場が、y軸で発生する場よりも強くなるようにアレンジして、考慮する方向での軟層の効果的な飽和を可能にし、そのことによって相対的な抵抗変化を最大にすることができるだろう。すなわち、Hx MTJi>Hy MTJiである。
和Sは、表2に示す「バイナリ全加算器」FAの真理値表に従って得ることができる。注意すべきことは、磁気抵抗スタックの両側で導体を横切る同一強度の電流は、電流が同じ方向ならば反対方向の場を発生させること、また、これらの電流が反対方向であるならば、最大な場を発生させることである。これは、MTJ1スタックのケースである。MTJ2に関しては、加算された電流が反対方向ならば、効果はキャンセルされるため、発生する場はゼロである。それらが両方とも同じ向きならば、場は最大値になる。
キャリー生成磁気部品5は、次ものからなる。
− 非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第三の磁気抵抗スタック。
− 非強磁性中間層によって分離された硬強磁性層および軟強磁性層によって形成される第四の磁気抵抗スタックMTJ4。
MTJ1およびMTJ2スタックに関してと同様、明快さのために、両MTJ3およびMTJ4磁気抵抗スタックの種々の層は示していない。軟強磁性層は、パーマロイ等の、ソフトな磁性材料を用いて製造される。その磁化は、作用する外部磁場の変化に容易に反応する。この層は、その磁化が、弱い磁束の影響下で実質的にシフトできるように十分に精妙でなければならない。硬強磁性層は固定磁化を持つ。加えて、非強磁性ジャンクション中間層は、MgOから製造されてもよい。
軟層は、それらの磁性配向を調整するのに必要な書き込み電流を最小限にするために、円形あるいは準円形の形状を持つべきである。
MTJ3およびMTJ4スタックの硬層の磁化は、MTJ1およびMTJ2スタックに対するものと同方向に配置される。
MTJ3およびMTJ4スタックの上部は、y軸に実質的に沿った分極を持つ共通上側電極26によって結合されている。この上側電極は、垂直伝導バイア27によって、正供給電圧を持つレール12へ結合されている。
MTJ3スタックの下部は、実質的にy軸に沿った下側電極28によって、垂直伝導バイア29に結合されている。この伝導バイア29は、図5に示す出力インターフェイス5の入力を形成する電流I3を供給する。
MTJ4スタックの下部は、y軸に実質的に沿って向けられた下側電極30によって、垂直伝導バイア31に結合されている。この伝導バイア31は、図5に示す出力インターフェイス5の入力を形成する電流I4を供給する。
キャリー生成磁気部品5は、また、(伝導ライン17と同じレベルの)メタライゼーション・レベルN1に属する伝導ライン32を含む。図11は、キャリー生成磁気部品5のバイアを、(上方から見た)xy平面で示す。
図11中、MTJ3およびMTJ4スタックは、交差斜線を施した実線の円の形式で示されている。また、実線の矢印は、基準硬層の磁性配向を表している。
電流ライン32は、実質的にU形状のラインであり、それの両平行枝ライン33および34はx軸に沿って、各々、電流ライン18をMTJ1およびMTJ2スタックから分離する距離と同一の距離dで、MTJ3およびMTJ4スタックの下方に位置する。同方向
の電流のための電流ライン32のU形状は、MTJ3およびMTJ4スタックの各々に、逆の磁場を発生させることを可能にする。
の電流のための電流ライン32のU形状は、MTJ3およびMTJ4スタックの各々に、逆の磁場を発生させることを可能にする。
キャリー生成磁気部品5は、また、二つの垂直伝導バイア35および36を含み、これらは、電流ライン32を各々、電流IAが流れる電流ライン18に、そして電流IB+ICinの和が流れる電流ライン19の部分23に電気的に結合している。
したがって、三つの電流IA+IB+ICinの和が、キャリー専用の電流ライン32を通過する。キャリー生成磁気部品3に関しては、A、BおよびCinベクトル入力の種々の組み合わせに対して、MTJ3およびMTJ4スタックの各々によって発生する磁場を表に書くことができる。この表を、下記に表5として示す。
[表5]
A B Cin IA IB ICIN ΣI HMTJ3 HMTJ4
0 0 0 −I −I −I −3I −3H +3H
0 0 1 −I −I +I −I −H +H
0 1 0 −I +I −I −I −H +H
0 1 1 −I +I +I +I +H −H
1 0 0 +I −I −I −I −H +H
1 0 1 +I −I +I +I +H −H
1 1 0 +I +I −I +I +H −H
1 1 1 +I +I +I +3I +3H −3H
A B Cin IA IB ICIN ΣI HMTJ3 HMTJ4
0 0 0 −I −I −I −3I −3H +3H
0 0 1 −I −I +I −I −H +H
0 1 0 −I +I −I −I −H +H
0 1 1 −I +I +I +I +H −H
1 0 0 +I −I −I −I −H +H
1 0 1 +I −I +I +I +H −H
1 1 0 +I +I −I +I +H −H
1 1 1 +I +I +I +3I +3H −3H
三つの抵抗値を得ることができる磁気部品のケースに反して、この場合、場は、硬層の磁化に関連して、y軸上に発生するのみであるため、平行な、あるいは実質的に平行な状態にあるMTJi磁気抵抗スタックの抵抗Rp MTJi、または逆平行な、あるいは実質的に逆平行な状態にあるMTJi磁気抵抗スタックの抵抗Rap MTJiのいずれかを得る。Hは、MTJiスタックの軟層の中心から距離dに位置する電流ラインを流れる電流Iによって、硬層の近くに発生する場の強度を表す。
注意すべきことは、キャリー生成磁気部品5の電流ライン32が、図6に示すような双方向電流を発生可能な正電圧源Vdd/2へ結合された垂直伝導バイア37をも含むことである。
MTJ3およびMTJ4スタックに対する場の値を用いて、最終的な真理値表を確立することができる。この表は、得られた場に応じた、スタックの各々の抵抗状態RMTJ3およびRMTJ4、抵抗変化符号sgn(△R)(sgn()が符号関数を表し、△R=RMTJ3−RMTJ4)、そして図5に示す出力インターフェイス6によって発生する電圧Coutの形式での出力のバイナリ値を示す。この真理値表を、下記に表6として示す。
[表6]
HMTJ3 HMTJ4 RMTJ3 RMTJ4 sgn(△R) Cout
−3H +3H RP RAP △R<0 0
−H +H RP RAP △R<0 0
−H +H RP RAP △R<0 0
+H −H RAP RP △R>0 1
−H +H RP RAP △R<0 0
+H −H RAP RP △R>0 1
+H −H RAP RP △R>0 1
+3H −3H RAP RP △R>0 1
HMTJ3 HMTJ4 RMTJ3 RMTJ4 sgn(△R) Cout
−3H +3H RP RAP △R<0 0
−H +H RP RAP △R<0 0
−H +H RP RAP △R<0 0
+H −H RAP RP △R>0 1
−H +H RP RAP △R<0 0
+H −H RAP RP △R>0 1
+H −H RAP RP △R>0 1
+3H −3H RAP RP △R>0 1
表2に示す「バイナリ全加算器」FAの真理値表に従って、キャリーCoutを得る。注意すべきことは、キャリー生成回路5が多数決回路のようにふるまうことである。実に、加算器の真理値表は、入力への0の数が1の数よりも多いならばキャリーの値は0であり、逆であれば1であることを示す。この演算を伝統的なCMOS論理で実行するのは、完全な回路がかなりの数のトランジスタを必要とするので、より困難である。この場合、同一強度の双方向性電流の和と、H/Iのロールオーバー・スレショルドに調整された磁気微分システムとが、この演算の容易な実行を可能にする。多数決回路が、特定数の論理入力と一つの論理出力とを含むコンポーネントであることを想起すべきである。この出力は、入力への「1」の個数が「0」の個数よりも多いならば「1」である。この定義において注意すべきことは、このようなデバイスは、入力の個数が奇数である場合にのみ意味を持つことである。表7は、三つの入力を持つ多数決回路の真理値表である。
[表7]
a b c Sv
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
a b c Sv
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
表2と表7とを比較し、「a」が「A」に等しい、「b」が「B」に等しい、「c」が「Cin」に等しい、そして「SV」が「Cout」に等しいと考えると、同じ真理値表である。
したがって、本発明は、「バイナリ全加算器」ハイブリッドを製造するために、CMOS技術に、第一世代(場誘起磁気スイッチング[FIMS]、すなわち、磁気抵抗スタックの近くの電流ラインによって発生する磁場の適用を介して修正される軟層の磁化)のMTJ磁気抵抗スタックに基づく磁気技術を組み合わせることができる。このアーキテクチャは、比較的に高性能で、比較的に動的消耗が低く、高密度集積化を必要とする演算の度合いの高いアプリケーションに用いられる。
したがって、この加算器のアーキテクチャは、次のような三つのブロックからなる。磁気部品の相互接続システムへ投入される双方向性電流の発生を可能にするようデザインされたCMOSバッファからなる第一のブロック。双方向性は、経路設定ラインを、回路の磁化電圧の半分にバイアスすることによって保証される。入力(A、BおよびCin)の各々は、加算演算において等価な相対重量を持つので、関連バッファは、等価なサイズを持つ。したがってバッファは、三つの相互接続ラインを、それらの各々に、入力に印加された論理情報に依存する方向を持つ電流が発生するよう操作する。これらのラインは、電流に応じて局所的場を発生させる両差動磁気構造、そして経路決定トポロジーを横切る。このトポロジーが、和生成磁気部品と出力キャリー生成磁気部品とを「作動上」区別するのである(両磁気部品の磁気反応は、同じ刺激に対して異なる)。差動モードで作動する一対の磁気抵抗スタックの使用は、読み取りアンプのコモン・モード阻止が有利に作用し、ノイズの発生を良好に防止する。したがって、印加された局所的場の方向、そしてそれゆえにラインへ投入された電流の組み合わせに応じて、「正あるいは負の」抵抗変化△Rを得る。この抵抗変化は、CMOSステージ(差動増幅器)による差動電流の形式で発生し、対応する論理情報を得るために電圧の形式へ変換される。一つのブロックに対しては和
、そして他に対してはキャリーであり、これは、nビット演算のために次のブロックへ送信される。この情報を、直接的に電流の形式で送信することも可能であることを後述するが、結果として、中間キャリーを「本当に計算する」(すなわち、これらのキャリーを、CMOS回路を使用して論理レベルの形式で再生する)ことを、いくらか控えることができる。
、そして他に対してはキャリーであり、これは、nビット演算のために次のブロックへ送信される。この情報を、直接的に電流の形式で送信することも可能であることを後述するが、結果として、中間キャリーを「本当に計算する」(すなわち、これらのキャリーを、CMOS回路を使用して論理レベルの形式で再生する)ことを、いくらか控えることができる。
このアーキテクチャは、同等のCMOS回路に比べ、いくつかの利点がある。第一に、電流モードでの入力刺激(加算すべきデータ)を発生させる回路と結果生成回路との間に解離があることで、システムの全体的な性能が向上する、そして演算中に消費される動的電力が制限される。これは、比較的に弱い電流を必要とする磁気差動構造を使用する場合、特に真実である。刺激の発生器と磁気部品との間には全く接点がないため、結果的に、演算処理自体は電力を消費しない、と実用的に考えてもよい。
第二の利点は、キャリーの演算と和の演算との間の解離であり、この場合、演算は完全に並列化される。加えて、磁気構造およびCMOS構造は完全に同一であり、このことは、部品製造プロセスの最適化、簡略化および標準化(標準セル)を可能にする。このアプローチは、CMOS部品に対して有意な密度を得ることができる。このことは、20未満のトランジスタ(増幅器+バッファ)で加算器が機能できる、という事実によって強調できる。
さらに、MRAMメモリの開発は、標準CMOS処理(デジタル環境)との磁気処理の互換性を保証する。結果的に、磁気部品は、CMOS部品の上方に後処理として加えてもよい(「アバブIC」)。このアプローチにおける演算は、平衡位置の辺りで整合されるスタックの磁化に(局所的場の組み合わせによって誘発される)低い変化の助けを借りて、磁気部品によって実行される。例えばCMOS電流モード論理(CML)に使用されるこのアプローチは、高速デジタル回路の製造に非常に適している。なぜなら、機能が、電力調整の可能な相互接続経路決定トポロジーによって、そして場の方向において設定されるためである。CMOS部品は、「伝統的な」部品を持つ回路との互換性(情報を電圧形式に再生すること)を保証するインターフェイスとしてのみ使用される。
最後に、第四の利点は、演算することを控えるという可能性である。換言すれば、出力キャリーを電圧の形式で再生する能力である。この場合、読み取りが、このアーキテクチャの(速度に関する)制限因子であるので、第二の加算器の対応する入力(Cin)へ直接的に電流の形式でこれを無条件に伝播する。したがって、2ビット加算器と同じ全体的な速度を持つ4ビット加算器を製造できる。表5および表6から次のことが分かる。キャリーの電流ライン32を通る電流の和の符号は、Cout出力バイナリ情報(CMOS出力インターフェイスによるキャリーの生成)に完全に相関する。この結果は、デザイン的に正常である。なぜなら、nビット加算器を製造する場合、(32ビットの二つのワードを加算するのに、32個の「バイナリ全加算器」加算器が必要であるため)キャリーを段階的に伝播させる必要があるからである。しかしながら、和および最終キャリーのみが重要なのだから、中間キャリーを演算する必要はない。したがって、例えば、2ビット加算器を、二つのバイナリ全加算器を継続接続することによって製造してもよい(2ビットの二つのワードの和)。しかし、この場合、中間キャリーの演算は行わない、すなわち、第一ステージに対するキャリーの演算に関連する和電流を、第二ステージの入力ラインへ直接的に再投入する(中間キャリーを再生するのに使用される中間出力インターフェイスは除去される)。このアプローチは、1ビットに対しても2ビットに対するものと同じ演算速度を得る。このアプローチは、nビットの加算器に対して一般的に適用できる。本発明によるnビット加算器の伝播時間は、平均で、二分される。加えて、2ビット加算器がある場合、それは、(第一ステージに対するキャリーの演算に関連するスタックが無用なので)6個を超えるMTJスタック、三つのバッファ増幅器(図7に示す増幅器304等)、そ
して5つのインターフェイス(三つの入力インターフェイスおよび二つの出力インターフェイス)を使用しない。したがって、システムの全体的なサイズは減少する。また、第一のステージにおける電流が、第二のステージに使用するので、平均的な消耗は低下する。
して5つのインターフェイス(三つの入力インターフェイスおよび二つの出力インターフェイス)を使用しない。したがって、システムの全体的なサイズは減少する。また、第一のステージにおける電流が、第二のステージに使用するので、平均的な消耗は低下する。
この第四の利点を図12に示す。この図は、xyz直交基準枠を使用する、キャリー伝播を持つ本発明による2ビット加算器109の三次元表示である。この加算器109は、第一の和を生成するための磁気部品103を含む。
第一の和磁気生成部品103は、次のものからなる。
− 第一のMTJ1磁気抵抗スタック。
− 第二のMTJ2磁気抵抗スタック。
注意すべきは、加算器109に使用される種々の磁気抵抗が、図8に示す加算器9に関して先に説明したものと同一であることである。
MTJ1およびMTJ2磁気抵抗スタックの各々の上部は、x軸に沿って実質的に向けられたバイアスを持つ共通上側電極110によって結合されている。この上側電極は、垂直伝導バイア111によって、y軸に沿って向けられた正電圧レール112へ結合されている。
MTJ1スタックの下部は、下側電極114によって垂直伝導バイア116へ結合されている。この伝導バイア116は、図5および図7に示すような第一のCMOS出力インターフェイスの第一の入力を形成する電流を供給する。
MTJ2スタックの下部は、下側電極113によって垂直伝導バイア115へ結合されている。この伝導バイア115は、図5および図7に示すような第一の出力インターフェイスの第二の入力を形成する電流を供給する。
第一の出力インターフェイスは、図4に示すような出力信号S0を生成する。
磁気回路109は、(図8を参照して説明したものと同一の)三つのメタライゼーション・レベルN1からN3によって形成され、次の入力電流の投入を可能にする。
− (図4に示すようなビットA0に対応する)IA0、(A0と加算すべきビットB0に対応する)IB0、そして図6に示すような第一のCMOS入力インターフェイスによって送信される(図4に示すような入力キャリーCin0に対応する)ICin。
− (図4に示すようなビットA1に対応する)IA1、そして図6に示すような第二のCMOS入力インターフェイスによって送信される(A1と加算すべきビットB1に対応する)IB1。(この場合に注意すべきことは、入力インターフェイスが、キャリーCout0(またはCin1)に対応する電流を供給しないことである。なぜなら、後者は、磁気回路によって電流の形式で直接的に伝播されるためである。)
第一の和生成磁気部品103は、メタライゼーション・レベルN1、N2およびN3の各々に属する三つの伝導ライン117、118および119を持つ。
第一のCMOS入力インターフェイスへのアクセスのための三つの垂直伝導バイア120、121および122は、各々、ライン117、118および119へ電気的に結合さ
れている。
れている。
したがって、垂直バイア120は、ライン117に電流IB0、+/−Iの投入を可能にする。垂直バイア121は、ライン118に電流IA0、+/−Iの投入を可能にする。垂直バイア122は、ライン119に電流ICin0、+/−Iの投入を可能にする。
電流ライン118(中間N2メタライゼーション・レベル)は、x軸に沿って向けられたラインであり、垂直z軸に沿った距離dでMTJ1スタックの下、そしてMTJ2スタックの下を通過する。注意すべきは、この電流ライン118が、同じ距離dでMTJ1およびMTJ2スタックの上方にあったとしても、(電流が反対方向へ流れることで)同じ効果が生じる、ということである。
電流ライン118(中間N2メタライゼーション・レベル)は、x軸に沿って向けられたラインであり、垂直z軸に沿った距離dでMTJ1スタックの下、そしてMTJ2スタックの下の両方を通過する。注意すべきは、この電流ライン118が、同じ距離dでMTJ1およびMTJ2スタックの上方にあったとしても、(電流が反対方向へ流れることで)同じ効果が生じる、ということである。
電流ライン119(上位メタライゼーション・レベルN3)は、y軸に沿った平行枝ライン123および124の両方が実質的にU形状をとるラインであり、MTJ1およびMTJ2スタックからライン18を分離する距離dに比べて二倍の距離2xdで、MTJ1およびMTJ2スタックの上方に位置する。
電流ライン117(下位メタライゼーション・レベルN1)は、y軸に沿ったラインであり、MTJ1スタックからライン118を分離する距離dに比べて二倍の距離2xdで、MTJ1スタックの下方にのみ位置する。
加えて、電流ライン117は、垂直相互接続バイア125を介して電流ライン119に、それの枝ライン124のレベルで電気的に結合されているため、電流ライン117および119の電流は、MTJ2スタックに効果を生じる電流ライン119の枝ライン123へと経路指定される前に加算される。
加算器109は、第二の和生成磁気部品403を含む。
第二の和生成磁気部品403は、第一の和生成磁気部品と構造的に同一である。
第二の和生成磁気部品403は、次のものからなる。
− 第三のMTJ1'磁気抵抗スタック。
− 第四のMTJ2'磁気抵抗スタック。
MTJ1'およびMTJ2'スタックの上部は、実質的にx軸に沿って向けられたバイアスを持つ共通上側電極410によって結合されている。この上側電極は、垂直伝導バイア411を介して、y軸に沿って向けられた正電圧のレール112へ結合されている。
MTJ1'スタックの下部は、下側電極414によって垂直伝導バイア416へ結合されている。伝導バイア416は、図5および図7に示すような第二のCMOS出力インターフェイスの第一の入力を形成する電流を供給する。
MTJ2'スタックの下部は、下側電極413によって垂直伝導バイア415へ結合されている。伝導バイア415は、図5および図7に示すような、前記第二の出力インターフェイスの第二の入力を形成する電流を供給する。
第二の出力インターフェイスは、図4に示すような出力信号S1を発生させる。
第二の和生成磁気部品403は、メタライゼーション・レベルN1、N2およびN3に各々属する三つの伝導ライン417、418および419を持つ。
CMOS入力インターフェイスへのアクセスのための二つの垂直伝導バイア420および421は、各々、ライン417および418に電気的に結合されている。
したがって、垂直バイア420は、ライン417に電流IB1、+/−Iの投入を可能にする。垂直バイア421は、ライン418に電流IA1、+/−Iの投入を可能にする。
第二の和生成磁気部品403は、また、後に説明する中間キャリー電流の投入を可能する伝導バイア422を含む。垂直バイア422は、電流ライン419に、それの枝ライン424のレベルで電気的にリンクされている。
電流ライン418(中間メタライゼーション・レベルN2)は、x軸に沿って向けられたラインであり、垂直z軸に沿った距離dでMTJ1'スタックの下、そしてMTJ2'スタックの下を通過する。
電流ライン419(上位メタライゼーション・レベルN3)は、y軸に沿った平行枝ライン423および424を持つ実質的にU形状のラインであり、MTJ1およびMTJ2スタックからライン418を分離する距離dに比べて二倍の距離2xdで、MTJ1およびMTJ2スタックの上方に位置する。
電流ライン417(下位メタライゼーション・レベルN1)は、y軸に沿ったラインであり、MTJ1スタックからライン418を分離する距離dに比べて二倍の距離2xdで、MTJ1磁気抵抗スタックの下方にのみ位置する。
加えて、電流ライン417は、垂直相互接続バイア425を介して電流ライン419に、その枝ライン424のレベルで電気的にリンクされているため、ライン417および419の電流は、MTJ2'スタックに対して効果を生じる電流ライン419の枝ライン423へ経路指定される前に加算される。
また、加算器109は、N1メタライゼーション・レベルにあるキャリー伝播電流ライン132と、電流ライン132を、電流IA0が流れる電流ライン118へ、そして電流IB0+ICin0の和が流れる電流ライン119の一部分123へ各々電気的にリンクする二つの垂直伝導バイア135および136とを含む。
したがって、三つの電流IA0+IB0+ICin0の和は、伝播されるキャリー専用の電流ライン132を通って流れる。図8に示す1ビット加算器のライン32とは対照的に、ライン132は、二つの磁気抵抗スタック上に磁場を発生させるようには使用されず、互換性CMOS電圧の形式に再生することなく電流の形式で中間キャリーを単純に伝播するように使用される。これは、一つの出力インターフェイスと二つのスタックを節約する。
電流ライン132は、それから垂直伝導バイア422まで延長されており、後者の入力電流Iint0を供給する。
加算器109は、最終キャリー生成磁気部品405を含む。
この最終キャリー生成磁気部品405は、図8に示すキャリー生成磁気部品5と構造的に同一であり、次のものを含む。
− 第五の磁気抵抗スタックMTJ3'。
− 第六の磁気抵抗スタックMTJ4'。
MTJ3'およびMTJ4'磁気抵抗スタックの各々の上部は、y軸に実質的に沿ったバイアスを持つ共通上側電極426によって結合されている。この上側電極は、垂直伝導バイア427によって、正電圧レール112へリンクされている。
MTJ3'磁気抵抗スタックの下部は、y軸に実質的に整列された下側電極428によって結合され、垂直伝導バイア429へリンクされている。伝導バイア429は、図5に示すような第三の出力インターフェイスの入力を形成する電流を供給する。
MTJ4'磁気抵抗スタックの下部は、y軸に実質的に整列された下側電極430によって結合され、垂直伝導バイア431にリンクされている。伝導バイア431は、図5に示すような第三の出力インターフェイスの入力を形成する電流を供給する。
最終キャリー生成磁気部品405は、(伝導ライン417と同じレベルの)メタライゼーション・レベルN1に属する伝導ライン432を含む。
電流ライン432は、x軸に沿った平行枝ライン433および434を持つ実質的にU形状のラインであり、これらの平行枝ラインは、各々、MTJ1'およびMTJ2'スタックからライン418を分離する距離と同一の距離dで、MTJ3'およびMTJ4'スタックの下方に位置する。
電流ライン432のU形状は、スタックMTJ3'およびMTJ4'スタックの各々に、同じ電流方向に対して逆の磁場を発生させる。
注意すべきことは、キャリー生成磁気部品405の電流ライン432が、また、図6に示すような双方向電流の発生を可能にする電圧源へ結合された垂直伝導バイア437を含むことである。
最終キャリー磁気部品405は、また、電流ライン432を、電流IA1が流れる電流ライン418へ、そして電流IB1+Iint0の和が流れる電流ライン419の一部分423へ各々電気的に結合する二つの垂直伝導バイア435および436をも含む。
したがって、三つの電流IA1+IB1+Iint0の和は、最終キャリー専用の電流ライン432を流れる。
また、加算器109は、キャリー伝播電流ライン132へ電気的に結合された垂直バイア438を含む。バイア438の用途については後で触れる。
しかしながら、上記提案のアプローチは、伝導バイア422へ投入すべき電流Iint0を、絶対値でIへ制限することを提供する。この値は、ベクトル(A0、B0、Cin0)000および111に対しては超過される。入力ベクトルが000である場合、投入される
電流の和は−3xIであり、そして入力ベクトルが111である場合、投入電流の和は3xIである。この問題を軽減するために、入力ベクトルからの電流を規制するよう、図13に示すようなCMOS500制限回路を用いることができる。この処置は、比較的に長い磁気部品に対する増幅器の応答時間に関して、性能が不利になることはない。
電流の和は−3xIであり、そして入力ベクトルが111である場合、投入電流の和は3xIである。この問題を軽減するために、入力ベクトルからの電流を規制するよう、図13に示すようなCMOS500制限回路を用いることができる。この処置は、比較的に長い磁気部品に対する増幅器の応答時間に関して、性能が不利になることはない。
CMOS500制限回路は、次のものからなる。
− 直列に取り付けられた三つのPMOS501、502および503トランジスタ。なお、第一のPMOS501トランジスタのソースは、正電圧へ結合される。
− 直列に取り付けられた三つのNMOS504、505および506トランジスタ。なお、第三のNMOS506トランジスタのソースは、アースへ結合される。
六つのPMOSおよびNMOSトランジスタは、第一のNMOS504トランジスタのドレインが第三のPMOS503トランジスタのドレインへ結合されるよう直列に取り付けられる。
第一のPMOS501トランジスタと第三のNMOS506トランジスタは、信号A0が投入される共通ゲートを持つ。
第二のPMOS502トランジスタと第二のNMOS505トランジスタは、信号B0が投入される共通ゲートを持つ。
第三のPMOS503トランジスタと第一のNMOS504トランジスタは、信号Cin0が投入される共通ゲートを持つ。
第一のNMOS504トランジスタおよび第三のPMOS503トランジスタの共通ドレインは、(図12にも示す)垂直伝導バイア438によって、キャリー伝播電流ライン132へ結合されている。
既に上述したように、各電流ラインは、(伝導バイア437によって)電圧源へ結合されているため、双方向電流を送ることが可能である。
入力ベクトルが000であるとき、ライン132への投入電流の和は、−3xIである。リミッター500は、バイア438に電流2xIを投入し(PMOS501から503トランジスタの作動)、電流を−Iへ制限して、同時に符号を保存する。同様に、ベクトルが111であるならば、投入電流の和は+3xIである。リミッターは、バイア438に−2xIを投入し(NMOS504から506の作動)、電流を+1に制限する。したがって、500リミッターの後に位置する電流ライン132の枝ラインには、常に、+/−1に等しい電流がある。リミッターのアーキテクチャに関して、入力ベクトルの他の組み合わせが電流に影響を及ぼすことは全くない。
もちろん、本発明は、ここに説明した製造方法に限られない。
特に1ビットまたは2ビット加算器のケースで説明したが、本発明は、他のタイプの論理関数を生成する他のアプリケーションもある。
例えば、フィールド・ライト・インを持つ磁気抵抗スタックを使用する、本発明における「AND」論理ゲートを形成するためのデバイスを以下に提示する。二入力を持つ「AND」ゲートは、すべての入力が「1」である場合にのみ、出力として論理値「1」を提
供する。これを、真理値表として下記の表8に示す。
供する。これを、真理値表として下記の表8に示す。
[表8]
A 0 1
B
0 0 0
1 0 1
A 0 1
B
0 0 0
1 0 1
先に述べたように、入力AおよびBは、次のようにコード化された電流である。
A=「0」 ⇔ IA=−I
A=「1」 ⇔ IA=I
B=「0」 ⇔ IB=−I
B=「1」 ⇔ IB=I
A=「1」 ⇔ IA=I
B=「0」 ⇔ IB=−I
B=「1」 ⇔ IB=I
したがって、電流IAおよびIBは、情報が『0』である場合は負であり、情報が『1』である場合は正である。
図14(a)および図14(b)は、各々、「AND」論理ゲートを形成するためのデバイス600を概略的に表す(xy平面の)上面図および(zy平面に沿う)側面図である。
デバイス600は、次のものからなる。
− 非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む磁気抵抗スタック(このスタックの特徴は、本発明を製造する他の方法に関して先に説明したものと同一である)。
− y軸に沿って向けられ、電流IAを受ける第一の電流ライン601。
− y軸に沿って向けられ、電流IBを受ける第二の電流ライン602。
− y軸に沿って向けられた第三の電流ライン603。
− 第四の電流ライン604。
電流の絶対値は常に同じである(1に等しい)。MTJ磁気抵抗スタックの状態は、「AND」ゲートの出力を表す。磁気抵抗スタックの平行状態は「1」を表し、逆平行状態は「0」を表す。電流の矢印は、電流が正と見なされる方向を示す。慣例を使用すれば、正電流は、x軸に沿った正場を発生させる。
第四の電流ライン604は、y軸に沿って向けられたラインであり、MTJスタックの上方を、垂直z軸に沿った距離dで通過する。
このデバイス600におけるライン603は、デバイスの左右対称性を打破するのに必要な補足ラインである。もし、入力AおよびBに対応するライン(601および602)のみで、入力の値を逆転させるのなら、磁束は必然的に逆になる。したがって、「AND」ゲートに対するケースのように、入力の組み合わせ「01」および「10」に対して、同じ出力構成はありえない。電流が一定に流れる補足電流ライン603を用いて、場シフトの形式で非対称を生み出す。ライン603は、常に、それを流れる値−1の負電流を持
つ。
つ。
三つの電流ライン601、602および603は、x軸に沿って向けられた電流ライン605を介して、第四の電流ライン604に相互接続されているため、第四の電流ライン604に電流の三つの入力点E1、E2およびE3が形成されている。このため、三つの電流ライン601、602および603に流れる電流は、加算されて第四の電流ライン604を流れる。本文で使用する慣例によれば、第四の電流ライン604に流れる電流Itotは、次式で表される。
Itot=IA+IB+I
Itot=IA+IB+I
直接的に発生する磁場の強度は、ラインを流れる電流の強度に依存する。したがって、第四の電流ライン604に到達する、入力点E1、E2およびE3の入力電流を加算することによって、第四のライン604によって発生する磁場の強度の値Hを修正する。磁気抵抗スタックの磁束、そしてそれによる、入力値に応じた出力値を、下記の表9に示す。「AND」関数が形成される。
[表9]
A B Ia Ib I Itot H 状態 出力
0 0 −I −I −I −3I −3H AP 0
0 1 −I I −I −I −H AP 0
1 0 I −I −I −I −H AP 0
1 1 I I −I I H P 1
A B Ia Ib I Itot H 状態 出力
0 0 −I −I −I −3I −3H AP 0
0 1 −I I −I −I −H AP 0
1 0 I −I −I −I −H AP 0
1 1 I I −I I H P 1
表9に、MTJスタックの電気抵抗の二つの安定状態、MTJスタックの電気抵抗に対する平行状態Pあるいは逆平行状態を示す。しかしながら、安定なジャンクションを持つ必要はない。不安定なジャンクションの選択が有利な場合もある。なぜなら、磁場への反応がより容易であるため、速度および消耗における改善がある。想起すべきことは、MTJスタックの電気抵抗が、次の方程式によって、第一の近似(弱いバイアス電圧と周囲温度)として決まることである。
RMTJ=Rp.(1+TMR(1−cosθ)/2)
− 式中、Rp.は、スタックの両層の磁化が同方向に配向されたときの磁気抵抗スタックの公称抵抗である。
− TMRは、トンネル磁気抵抗、すなわち、極端な配向状態間での抵抗における相対変化を表す。
− θは、硬層および軟層の配向間で形成される角度である。
したがって、θが0に等しいとき、磁気抵抗スタックは平行状態であり、その平行状態にあるスタックの抵抗Rpは、最小値を得、Rp MTJ=Rpである。他方、θ=πのとき、磁気抵抗スタックは逆平行状態であり、その逆平行状態にあるスタックの電気抵抗Rap MTJは最大値、Rap MTJ=Rp.(1+TMR)である。
(本発明とは異なる)メモリ・タイプ・アプローチにおいては、情報は不揮発性方式で記憶される。したがって、ジャンクションが有意な安定性を持つ必要がある。この安定性は、いくつかの方法で、例えば、形状異方性を増すことによって得ることができる。このため、伝統的なメモリ・タイプの用途においては、スタックは、大きな形状係数を持つ楕円形である。この場合、磁化容易軸はジャンクションの長軸に沿って向けられる。このア
プローチにおいては、磁気がその平衡位置から十分にシフトするように場を印加し、場がもはや印加されない場合に磁化が第二の安定位置に戻り、それを保持する(双安定機能)。したがって、情報は、どんな外部の要求にも関わらず保持される。ゆえに、不揮発性である。このケースでは、磁化の「スイッチング」ついて述べる。このケースにおける硬層の磁化は、平行と逆平行状態との間で切り替わるようこの磁化容易軸に整列させ、最大トンネル磁気抵抗を利用する。
プローチにおいては、磁気がその平衡位置から十分にシフトするように場を印加し、場がもはや印加されない場合に磁化が第二の安定位置に戻り、それを保持する(双安定機能)。したがって、情報は、どんな外部の要求にも関わらず保持される。ゆえに、不揮発性である。このケースでは、磁化の「スイッチング」ついて述べる。このケースにおける硬層の磁化は、平行と逆平行状態との間で切り替わるようこの磁化容易軸に整列させ、最大トンネル磁気抵抗を利用する。
本発明が関わるアプローチにおいては、メモリ効果を望まない。情報は、単純に演算中、すなわち場が印加されるときにのみ維持されればよい。したがって、この場合、安定性は、作動中に印加される磁場によって保証される。このため、安定なジャンクションを持つ必要はない。不安定なジャンクションの選択は、磁場へのより容易な反応が得られるので、速度および消耗率を改善する上で有利でもある。
ジャンクションの安定性を減少させるためには、スタックに円形層、あるいは(低い形状係数を持つ)ほぼ円形のものを使用してもよい。軟層は、結晶磁気異方性から、磁化容易軸を保持する。このケースにおける磁場の印加は、二つの安定状態間で軟層の磁化を切り換えることはないが、安定位置から磁化を角度θだけシフトさせる。これが、コード化された情報に応じて正あるいは負(『0』または『1』)となる。この作動を、先に説明したメモリ作動と区別するために、「スイッチング」ではなく、むしろ磁化の「調整」という用語を用いる。このケースにおける硬層の磁化は、硬層の磁化が平行または逆平行状態に接近するよう、磁化容易軸に直交しなければならない。
このアプローチにおいて、バイナリ値『0』または『1』を表すのは、角度の符号である。初期の安定位置に関わらず、演算は完全に左右対称に留まる。θの絶対値の選択によって、速度と消耗との間の選択が可能となる。小さなθ角度は、より少ない磁場を必要とするが、信号の有意性が少ないので、CMOS読み出し回路を遅くする。大きな角度は、読み出し速度を上げる。
本発明において、論理関数を形成するのは、書き込み電流ラインの相互接続である。確かに、図8および図12に示す加算器のケースに図示するような、より複雑な論理関数を生成するために、書き込みラインの相互接続、そして書き込みラインと磁気抵抗スタックとの間の異なる距離を利用してもよい。電流の和、そしてライン間の距離は、実行すべき論理関数を用いて決定される。
このアプローチは、「AND」、「OR」あるいは「補足的な」タイプの基本ブロックへ分解されないため、コンポーネントに対して中間的なCMOS部品の使用を避ける。
CMOS部品は、関数の入出力インターフェイスを形成するためのみに使用される。これは、CMOS技術に固有の応答時間からの解放を可能にし、そして速度および消耗率に関して、磁気部品の特質を完全に利用することを可能にする。
Claims (24)
- 磁気構造を含む「論理関数」実行のためのデバイス(9)であって、
非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも第一の磁気抵抗スタック(MTJ3)、そして
第一の磁気抵抗スタック(MTJ3)の近くに位置し、電流が通ると第一のスタック(MTJ3)の近くに磁場を発生させる少なくとも第一の電流ライン(32)からなり、
前記少なくとも一つのスタックに対して、少なくとも二つの電流入力点を含む前記第一のライン(32)によって、二つの電流が前記第一のライン(32)で加算され、両前記電流の和が前記論理関数によって決定されることを特徴とする、前記デバイス(9)。 - 前記第一のライン(32)が、第一のライン(32)のメタライゼーション・レベルとは異なるメタライゼーション・レベルに属する少なくとももう一つの電流ライン(19、18)へ結合されており、そして両ラインが相互接続伝導ライン(36、35)によって結合され、前記相互接続ライン(36、35)と前記第一のライン(32)との接続点が、二つの電流入力点の一つを形成することを特徴とする、請求項1に記載のデバイス(9)。
- 前記少なくとも二つの電流入力点が、前記第三のラインに各々電流I1およびI2を投入すると、前記第三のラインによって軟層の近くに発生する場の強度H'が、H'/H=(I1+I2)/Iとなることを特徴とする、式中のHが、電流lが通過するときに第三の電流ラインによって発生する磁場の強度を示す、請求項1または2のいずれか一項に記載のデバイス(9)。
- 前記第一のスタックと組み合わされた、あるいは前記第一のスタックから分離した少なくとも第二の磁気抵抗スタック(MTJ1)であって、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む第二の磁気抵抗スタック、そして
第一(N3)および第二(N2)のメタライゼーション・レベルに各々属する少なくとも二つの電流ライン(18、19)を含むことを特徴とし、
二つのラインの各々は、電流が通過するときに前記第二のスタックの近くに磁場を発生させ、そして前記二つのライン(19、18)が、第二のスタック(MTJ1)の前記第二の強磁性層とは異なる距離で位置する、請求項1から3のいずれか一項に記載のデバイス(9)。 - 前記二つのライン(18、19)が、前記第二の磁気抵抗スタック(MJT1)の両側に位置することを特徴とする、請求項1から4のいずれかに記載のデバイス(9)。
- 前記二つのラインの一方が前記第二の層の上方に距離d1で位置し、そして前記二つのラインの他方が、前記第二の層の下方に距離d2で位置するため、前記二つのラインに各々流れる同じ強度の二つの電流に対して、前記第二の層の近くに距離d1で位置するラインによって、そして距離d2で位置するラインによって各々発生する場の強度H1およびH2が、H1/H2=d2/d1となることを特徴とする、請求項4または5に記載のデバイス(9)。
- 非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも一つの磁気抵抗スタック(MTJ1)、そして
第一(N3)および第二(N2)のメタライゼーション・レベルに各々属する少なくとも二つの電流ライン(19、17)を持ち、
前記ラインの各々は、電流が通過するときに前記少なくとも一つのスタックの近くに磁場を発生させ、両前記ライン(19、17)が前記第二の強磁性層の両側に等しい距離で
配置されていることを特徴とする、請求項1から6のいずれか一項に記載のデバイス(9)。 - 単数あるいは複数の第一の強磁性層が、基準として使用される固定磁束に留められる硬強磁性層を持ち、そして単数あるいは複数の第二の強磁性層が軟強磁性層であることを特徴とする、請求項1から7のいずれか一項に記載のデバイス(9)。
- 磁性配向を調整するのに必要なライト・イン電流を最小限にするために、軟層が円形あるいは準円形の形状を持つことを特徴とする、請求項1から8のいずれかに記載のデバイス。
- 磁気抵抗スタックの各々の硬層が、同じスタックの軟層のための基準として使われる磁化容易軸に直交する磁束に留められ、そして磁気抵抗スタックの軟層が、電気信号を発するのに十分なスタックの横断抵抗への修正を誘導するよう磁気抵抗スタックの近くに位置する電流ラインまたは複数の電流ラインから来る電流によって調整可能な磁性配向を持ち、層の磁性配向のこのような調整が十分に弱いため、配向が二つの安定位置間で切り替わらずに一つの安定位置の周りで変動することを特徴とする、請求項8または9に記載のデバイス。
- 論理「0」または「1」を表す電圧レベルの形式でエンコードされた論理情報を受ける少なくとも一つの入力、
相互接続伝導ラインへ結合された少なくとも一つの出力、そして
前記相互接続伝導ラインに、論理情報を表す方向を持つ電流を発生させるための電子手段からなる入力インターフェイス(2)を含み、
前記電流の強度の絶対値が、前記電流のどちらの方向においても同一であることを特徴とする、請求項1から10のいずれか一項に記載のデバイス。 - 前記少なくとも一つの第一の磁気抵抗スタックへ電気的にリンクされた出力インターフェイスを持つことを特徴とする、請求項1から11のいずれか一項に記載のデバイスであって、
前記インターフェイスが、
前記少なくとも一つの第一の磁気抵抗スタックへ電気的に結合させる相互接続伝導ラインへ結合された入力、
前記少なくとも第一のスタックに流れる前記少なくとも第一のスタックの磁束を表す電流を測定するための手段、そして
前記電流に応じて前記磁束を表す電圧を発生させるための手段からなる、前記デバイス。 - 非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む第二の磁気抵抗スタック、そして
前記第一および第二の磁気抵抗スタックへ電気的に結合された出力インターフェイス(4)からなることを特徴する、請求項1から11のいずれか一項に記載のデバイスであって、
前記インターフェイスが、
前記第一の磁気抵抗スタックへ電気的に結合させる相互接続伝導ラインへ結合された第一の電流入力、
前記第二の磁気抵抗スタックへ電気的に結合させる相互接続伝導ラインへ結合された第二の電流入力、
バイアス電圧にさらされたときに前記第一のスタックに流れる電流と前記第二のスタックに流れる電流との間に、論理情報を表す差動電流(△iread)を発生させるための
手段、そして
前記論理情報を表す電圧(S)を前記差動電流に応じて発生させるための手段からなる、前記デバイス。 - 前記入力および/あるいは出力インターフェイスが、CMOS技術で製造されることを特徴とする、請求項11から13のいずれか一項に記載のデバイス。
- 前記磁気構造が、CMOS技術で製造された前記インターフェイスまたは複数のインターフェイスの上方に位置することを特徴とする、請求項1から14のいずれかに記載のデバイス。
- 非強磁性ジャンクション中間層の単数あるいは複数の層が、酸化マグネシウム(MgO)から製造されることを特徴とする、請求項1から15のいずれか一項に記載のデバイス。
- 磁気抵抗スタックの近くに位置する異なる幅の、少なくとも二つのラインを持つことを特徴とする、請求項1から16のいずれか一項に記載のデバイス。
- 請求項1から17のいずれか一項に記載のデバイスを取り入れた加算器(9)であって、
三つの相互接続ラインを流れる電流IA、IBおよびICinの信号に対する入力インターフェイス(2)、そして
磁気構造からなり、
この磁気構造が、
前記和を生成するための磁気部品(3)、そして
前記キャリーを生成するための磁気部品(5)からなり、
前記キャリーを生成するための前記磁気部品(5)が、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一の磁気抵抗スタック(MTJ3)、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二の磁気抵抗スタック(MTJ4)、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
前記第一および第二のスタック(MTJ3、MTJ4)の近くに磁場を発生させる、そして第一および第三のスタック(MTJ3、MTJ4)の各々の軟層の垂直軸に沿って距離dに位置する第一の電流ライン(32)、そして
前記第一の電流ライン(32)を、電流IAが流れる第二の電流ライン(18)へ、そして電流IB+ICinの和が流れる第三の電流ラインの枝ライン(23)へ各々電気的に結合する第一および第二の垂直伝導バイア(35、36)からなり、
電流IB+ICinおよびIAは、前記第一および第二のスタック(MTJ3、MTJ4)の近くに磁場を発生させる前記第一の電流ライン(32)に経路設定される前に加算される、前記加算器(9)。 - 前記和を生成するための磁気部品(3)が、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第三の磁気抵抗スタック(MTJ1)、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第四の磁気抵抗スタック(MTJ2)、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
第三および第四の電流ライン(17、19)、なお、前記第二、第三および第四の電流ライン(18、17、19)は、各々、第一、第二および第三のメタライゼーション・レベル(N2、N1、N3)に属する、
前記第二、第三および第四の電流ライン(18、17、19)へ各々電気的に結合された前記入力インターフェイス(2)へのアクセスのための第三、第四および第五の垂直伝導バイア(20、21、22)からなり、
前記第三の垂直バイア(20)が前記第三のライン(17)に電流IBを投入し、前記第四の垂直バイア(21)が前記第二のライン(18)に電流IAを投入し、そして前記第五の垂直バイア(22)が前記第四の電流ライン(19)に電流ICinを投入し、
前記第二の電流ライン(18)が、第三および第四のスタック(MTJ1、MTJ2)の近くに磁場を発生させ、そして前記第三および第四のスタック(MTJ1、MTJ2)の各々の軟層の垂直軸に沿って距離dに位置し、
前記第三の電流ライン(17)が、前記第三のスタック(MTJ1)の近くに磁場を発生させ、そして前記第三のスタック(MTJ1)の軟層の垂直軸に沿って距離2xdに位置し、
前記第四の電流ライン(19)が、前記第三および第四のスタック(MTJ1、MTJ2)の近くに磁場を発生させ、そして前記第三および第四のスタック(MTJ1、MTJ2)の各々の軟層の垂直軸に沿って距離2xdに位置し、
前記第三の電流ライン(17)が垂直相互接続バイア(25)によって前記第四の電流ライン(19)へ電気的に結合されているため、前記第三および第四のライン(17、19)の電流IBおよびICinは、前記第四のスタック(MTJ2)の近くに磁場を発生させる前記第四の電流ライン(19)の枝ライン(23)へ経路決定される前に加算され、
前記第二の電流ライン(18)が前記第三のスタック(MTJ1)の近くで前記第三および第四の電流ライン(17、19)に実質的に直交し、そして前記第二の電流ライン(18)が前記第四のスタック(MTJ2)の近くで前記第四の電流ライン(19)に実質的に直交することを特徴とする、請求項18に記載の加算器(9)。 - 請求項1から17のいずれか一項に記載のデバイスを取り入れた加算器(109)であって、
三つの相互接続ラインを流れる電流IA0、IB0およびICin0の信号に対する入力インターフェイス、そして
磁気構造からなり、
この磁気構造が、前記和を生成するための磁気部品(103)からなり、
この磁気部品が、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一の磁気抵抗スタック(MTJ1)、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二の磁気抵抗スタック(MTJ2)、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
第一、第二および第三のメタライゼーション・レベル(N1、N2、N3)に各々属する第一、第二および第三の電流ライン(117、118、119)、
前記第一、第二および第三の電流ライン(117、118、119)へ各々電気的に結合された前記入力インターフェイス(2)にアクセスするための第一、第二および第三の垂直伝導バイア(120、121、122)からなり、
第一の垂直バイア(120)が前記第一のライン(117)に電流IBを投入し、前記第二の垂直バイア(121)が前記第二のライン(118)に電流IAを投入し、そして前記第三垂直バイア(122)が前記第三のライン(119)に電流ICinを投入し、
前記第二の電流ライン(118)が、前記第一および第二のスタック(MTJ1、MTJ2)の近くに磁場を発生させ、そして前記第一および第二のスタック(MTJ1、MT
J2)の各々の軟層の垂直軸に沿って距離dに位置し、
前記第一の電流ライン(117)が、前記第一のスタック(MTJ1)の近くに磁場を発生させ、そして前記第一のスタック(MTJ1)の軟層の垂直軸に沿って距離2xdに位置し、
前記第三の電流ライン(119)が、前記第一および第二のスタック(MTJ1、MTJ2)の近くに磁場を発生させ、そして前記第一および第二のスタック(MTJ1、MTJ2)の各々の軟層の垂直軸に沿って距離2xdに位置し、
前記第一の電流ライン(117)が垂直相互接続バイア(125)を介して前記第三の電流ライン(119)へ電気的に結合されているため、前記第一および第三のライン(117、119)の電流IBおよびICinは、前記第二のスタック(MTJ2)の近くに磁場を発生させる前記第三の電流ライン(119)の枝ライン(123)へ経路設定される前に加算され、
前記第二の電流ライン(118)が前記第一のスタック(MTJ1)の近くで前記第一および第三の電流ライン(117、119)に実質的に直交し、そして前記第二の電流ライン(118)が前記第二のスタック(MTJ2)の近くで前記第三の電流ライン(119)に実質的に直交し、そして
前記磁気構造が、さらに、
前記第一のメタライゼーション・レベル(N1)に属する、キャリー伝搬ラインと呼ばれる第四の電流ライン(132)、
前記第四の電流ライン(132)を、電流IAが流れる前記第二の電流ライン(118)へ、そして電流IB+ICinが流れる前記第三の電流ラインの前記枝ライン(123)へ各々電気的に結合する第四および第五の垂直伝導バイア(135、136)、なお、これにより、電流IB+ICinおよびIAは、前記第四の電流ライン(132)に経路設定される前に加算され、
前記第一のメタライゼーション・レベル(N1)とは異なるメタライゼーション・レベル(N3)に属し、そして磁気抵抗スタック(MTJ1'、MTJ2')の近くに磁場を発生させるのに適当な第五の電流ライン(419)、そして
前記第四の電流ライン(132)を前記第五の電流ライン(419)へ電気的に結合する第六の垂直伝導バイア(422)からなる、前記加算器(109)。 - キャリー伝搬ライン(132)に電気的に結合された第七の垂直伝導バイア(438)、そして
前記キャリー伝搬ライン(132)に流れる電流の絶対値を制限するための電流リミッタ回路(500)を持つことを特徴とし、
前記電流リミッタ回路(500)が前記第七の伝導バイア(438)によって前記伝搬ライン(132)へ結合されている、請求項20に記載の加算器(109)。 - 前記リミッタ回路(500)が、直列に取り付けられた三つのPMOSトランジスタ(501、502、503)と三つのNMOSトランジスタ(504、505、506)を持ち、第一のPMOSトランジスタ(501)と第三のNMOSトランジスタ(506)とが共通ゲートを持ち、第二のPMOSトランジスタ(502)と第二のNMOSトランジスタ(505)とが共通ゲートを持ち、第三のPMOSトランジスタ(503)と第一のNMOSトランジスタ(504)とが共通ゲートを持ち、そして第一のNMOSトランジスタ(504)と第三のPMOSトランジスタ(503)との共通ドレインが、前記第七の垂直伝導バイア(438)によって前記キャリー伝搬ライン(132)へ結合されていることを特徴とする、請求項21に記載の加算器。
- 請求項1から17のいずれか一項に記載のデバイスを取り入れた「AND」論理ゲート(600)であって、
電流信号IAおよびIBに対する入力インターフェイス、そして
磁気構造からなり、
この磁気構造が、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む磁気抵抗スタック(MTJ)、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
第一(601)、第二(603)、第三(602)および第四の電流ライン(604)からなり、
前記第一の電流ライン(601)が電流IAを受け、
前記第二の電流ライン(602)が電流IBを受け、
前記第三の電流ライン(603)が一定な所定の電流を受け、
前記第四の電流ライン(604)は、前記磁気抵抗スタック(MTJ)の近くに位置し、電流が通過するときに前記スタック(MTJ)の近くに磁場を発生させ、そして前記第四の電流ライン(604)が、それを前記第一、第二および第三の電流ライン(601、602、603)に電気的にリンクする三つの電流入力点(E1、E2、E3)を含むため、第一、第二および第三の電流ライン(601、602、603)に流れる電流は、前記第四のライン(604)で加算される、前記「AND」ゲート。 - 請求項1から17のいずれか一項に記載のデバイスを取り入れた多数決回路であって、
三つの相互接続ラインを流れる電流Ia、IbおよびIcに対する電流信号入力インターフェイス、そして
前記多数決回路の出力を生成するための磁気部品からなる磁気構造からなり、
前記磁気部品が、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第一の磁気抵抗スタック、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
非強磁性中間層によって分離された硬強磁性層および軟強磁性層を含む第二の磁気抵抗スタック、なお、硬強磁性層は、基準として使用されて固定磁束に留められる、
前記第一および第二のスタックの近くに磁場を発生させる、前記第一および第三のスタックの各々の軟層の垂直軸に沿って距離dに位置する第一の電流ライン、
前記第一の電流ラインを、電流Iaが流れる第二の電流ラインへ、そして電流Ib+Icの和が流れる第三の電流ラインの枝ラインへ各々電気的に結合する第一および第二の垂直伝導バイアからなり、
電流Ib+IcおよびIaは、前記第一および第二のスタックの近くに磁場を発生させる前記第一の電流ラインへ経路指定される前に加算される、前記多数決回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0852573 | 2008-04-16 | ||
FR0852573A FR2930385B1 (fr) | 2008-04-16 | 2008-04-16 | Disositif magnetique pour la realisation d'une "fonction logique". |
PCT/FR2009/050691 WO2009138616A1 (fr) | 2008-04-16 | 2009-04-15 | Dispositif magnétique pour la réalisation d'une « fonction logique » |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011520329A true JP2011520329A (ja) | 2011-07-14 |
JP2011520329A6 JP2011520329A6 (ja) | 2012-06-07 |
Family
ID=40099122
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011504512A Pending JP2011520329A (ja) | 2008-04-16 | 2009-04-15 | 論理関数を実行するための磁気デバイス |
Country Status (5)
Country | Link |
---|---|
US (1) | US8344758B2 (ja) |
EP (1) | EP2269309B1 (ja) |
JP (1) | JP2011520329A (ja) |
FR (1) | FR2930385B1 (ja) |
WO (1) | WO2009138616A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015518267A (ja) * | 2012-05-24 | 2015-06-25 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | 永久スピン旋回に基づくスピン論理 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8400066B1 (en) | 2010-08-01 | 2013-03-19 | Lawrence T. Pileggi | Magnetic logic circuits and systems incorporating same |
US8476925B2 (en) | 2010-08-01 | 2013-07-02 | Jian-Gang (Jimmy) Zhu | Magnetic switching cells and methods of making and operating same |
US8198919B1 (en) * | 2011-02-23 | 2012-06-12 | The Regengs of the University of California | Spin transfer torque triad for non-volatile logic gates |
WO2013103132A1 (ja) * | 2012-01-04 | 2013-07-11 | トヨタ自動車株式会社 | 希土類ナノコンポジット磁石 |
US9186103B2 (en) * | 2013-06-11 | 2015-11-17 | Northwestern University | System and method for spin logic |
US9503097B2 (en) * | 2014-01-28 | 2016-11-22 | Crocus Technology Inc. | Analog circuits incorporating magnetic logic units |
US9503085B1 (en) * | 2015-09-30 | 2016-11-22 | The Research Foundation For The State University Of New York | Exclusive-OR gate using magneto-electric tunnel junctions |
US9692413B2 (en) | 2015-09-30 | 2017-06-27 | The Research Foundation For The State University Of New York | Configurable exclusive-OR / exclusive-NOR gate using magneto-electric tunnel junctions |
US11785783B2 (en) * | 2019-05-17 | 2023-10-10 | Industry-Academic Cooperation Foundation, Yonsei University | Spin logic device based on spin-charge conversion and spin logic array using the same |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002035704A1 (de) * | 2000-10-26 | 2002-05-02 | Siemens Aktiengesellschaft | Logikschaltungsanordnung |
JP2002517083A (ja) * | 1998-05-28 | 2002-06-11 | ブルカルト・ヒレブランズ | Mramメモリ装置およびこのようなメモリ装置におけるデジタル情報の読取/書込方法 |
JP2003085966A (ja) * | 2001-09-07 | 2003-03-20 | Canon Inc | 磁気メモリ装置の読み出し回路 |
US20040213042A1 (en) * | 1995-04-21 | 2004-10-28 | Johnson Mark B. | Magnetoelectronic device with variable magnetic write field |
JP2005517294A (ja) * | 2002-02-06 | 2005-06-09 | マイクロン テクノロジー インコーポレイテッド | メモリ用の反強磁性的に固定されたシュードスピンバルブ |
JP2006156957A (ja) * | 2004-12-01 | 2006-06-15 | Ind Technol Res Inst | 基準磁気抵抗を有する磁気ランダムアクセスメモリ及びその読出し方法 |
JP2009536420A (ja) * | 2006-05-09 | 2009-10-08 | インジェニア・ホールディングス・(ユー・ケイ)・リミテッド | データストレージ装置及びその方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6272036B1 (en) * | 1999-12-20 | 2001-08-07 | The University Of Chicago | Control of magnetic direction in multi-layer ferromagnetic devices by bias voltage |
DE10255857B3 (de) * | 2002-11-29 | 2004-07-15 | Forschungsverbund Berlin E.V. | Magnetische Logikeinrichtung |
-
2008
- 2008-04-16 FR FR0852573A patent/FR2930385B1/fr not_active Expired - Fee Related
-
2009
- 2009-04-15 WO PCT/FR2009/050691 patent/WO2009138616A1/fr active Application Filing
- 2009-04-15 EP EP09745935.8A patent/EP2269309B1/fr not_active Not-in-force
- 2009-04-15 US US12/988,276 patent/US8344758B2/en not_active Expired - Fee Related
- 2009-04-15 JP JP2011504512A patent/JP2011520329A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040213042A1 (en) * | 1995-04-21 | 2004-10-28 | Johnson Mark B. | Magnetoelectronic device with variable magnetic write field |
JP2002517083A (ja) * | 1998-05-28 | 2002-06-11 | ブルカルト・ヒレブランズ | Mramメモリ装置およびこのようなメモリ装置におけるデジタル情報の読取/書込方法 |
WO2002035704A1 (de) * | 2000-10-26 | 2002-05-02 | Siemens Aktiengesellschaft | Logikschaltungsanordnung |
JP2003085966A (ja) * | 2001-09-07 | 2003-03-20 | Canon Inc | 磁気メモリ装置の読み出し回路 |
JP2005517294A (ja) * | 2002-02-06 | 2005-06-09 | マイクロン テクノロジー インコーポレイテッド | メモリ用の反強磁性的に固定されたシュードスピンバルブ |
JP2006156957A (ja) * | 2004-12-01 | 2006-06-15 | Ind Technol Res Inst | 基準磁気抵抗を有する磁気ランダムアクセスメモリ及びその読出し方法 |
JP2009536420A (ja) * | 2006-05-09 | 2009-10-08 | インジェニア・ホールディングス・(ユー・ケイ)・リミテッド | データストレージ装置及びその方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015518267A (ja) * | 2012-05-24 | 2015-06-25 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | 永久スピン旋回に基づくスピン論理 |
Also Published As
Publication number | Publication date |
---|---|
EP2269309B1 (fr) | 2013-11-06 |
FR2930385A1 (fr) | 2009-10-23 |
WO2009138616A1 (fr) | 2009-11-19 |
FR2930385B1 (fr) | 2011-10-14 |
US20110115522A1 (en) | 2011-05-19 |
US8344758B2 (en) | 2013-01-01 |
EP2269309A1 (fr) | 2011-01-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2011519479A (ja) | 「論理関数」を実行するための磁気デバイス | |
JP2011520329A (ja) | 論理関数を実行するための磁気デバイス | |
JP2011520329A6 (ja) | 論理関数を実行するための磁気デバイス | |
Mahmoudi et al. | Implication logic gates using spin-transfer-torque-operated magnetic tunnel junctions for intrinsic logic-in-memory | |
Roohi et al. | A tunable majority gate-based full adder using current-induced domain wall nanomagnets | |
US10333523B2 (en) | Exclusive-OR logic device with spin orbit torque effect | |
US7098494B2 (en) | Re-configurable logic elements using heat assisted magnetic tunneling elements | |
Deng et al. | Synchronous 8-bit non-volatile full-adder based on spin transfer torque magnetic tunnel junction | |
Das et al. | Ultra-low power hybrid CMOS-magnetic logic architecture | |
CN110427170B (zh) | 一种基于自旋轨道矩的全加器 | |
US8405421B2 (en) | Nonvolatile full adder circuit | |
Patil et al. | Spintronic logic gates for spintronic data using magnetic tunnel junctions | |
Mochizuki et al. | TMR-based logic-in-memory circuit for low-power VLSI | |
WO2016099515A1 (en) | Magneto-electric devices and interconnect | |
Mahmoudi et al. | Reliability analysis and comparison of implication and reprogrammable logic gates in magnetic tunnel junction logic circuits | |
US8634233B2 (en) | Systems and methods for direct communication between magnetic tunnel junctions | |
Verma et al. | Spintronics-based devices to circuits: Perspectives and challenges | |
Sharma et al. | Magneto-electric magnetic tunnel junction logic devices | |
Bandyopadhyay | Nanomagnetic boolean logic—the tempered (and realistic) vision | |
US9503085B1 (en) | Exclusive-OR gate using magneto-electric tunnel junctions | |
US9692413B2 (en) | Configurable exclusive-OR / exclusive-NOR gate using magneto-electric tunnel junctions | |
Jin et al. | High-reliability, reconfigurable, and fully non-volatile full-adder based on SOT-MTJ for image processing applications | |
Guillemenet et al. | On the use of magnetic RAMs in field-programmable gate arrays | |
Das et al. | Non-destructive variability tolerant differential read for non-volatile logic | |
Japa et al. | Emerging tunnel FET and spintronics-based hardware-secure circuit design with ultra-low energy consumption |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120322 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130712 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130719 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131213 |