JP2011519479A - 「論理関数」を実行するための磁気デバイス - Google Patents
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Abstract
本発明は、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも一つの第一の磁気抵抗スタック(MTJ1)、そして第一(N3)および第二(N2)レベルのメタライゼーションに各々属する少なくとも一つの第一(19)および一つの第二(18)の電流ラインからなる磁気構造を含む「論理関数」実行のためのデバイス(9)に関する。二つのラインの各々は、電流がそれを通って流れると第一のスタックの近くに磁場を発生させる。なお、強磁性硬層は、基準として機能する固定磁束に留められる。第一および第二のライン(19、18)は、第二の強磁性層の種々の距離に配置されるが、それら種々の距離は「論理関数」によって決定される。
【選択図】図8
【選択図】図8
Description
本発明は、非強磁性中間層によって分離した第一の強磁性層および第二の強磁性層を含む少なくとも一つの磁気抵抗スタックを含む磁気構造からなる、論理関数を実行するためのデバイスに関する。
チャージのみを考慮する古典的なシリコン・エレクトロニクスに比べ、自由度の大きな電子スピンを利用することからなるスピン・エレクトロニクスは、専門用語で「スピントロニクス」とも称し、急速に発展している分野である。実に、スピンは、強磁性体における伝導特性に重大な影響を与える。特にメモリまたは論理素子等の、スピン・エレクトロニクスの多数の応用例は、一つの非磁性層によって分離された少なくとも二つの強磁性層からなる磁気抵抗層のスタックを使用する。強磁性層のうちの一層の磁化を固定方向に保持して基準層として機能させながら、他層の磁化は、磁場またはスピン極化電流による磁気モーメントを用いて、比較的に容易に切り換えることができる。
これらのスタックは、分離層が絶縁性を持つ場合は磁気トンネル・ジャンクション(MTJ)であり、また、分離層が金属である場合はスピン・バルブとして既知である構造である。これらの構造では、電気抵抗が、二つの強磁性層の磁化の相対配向に応じて変化する。
磁気トンネル・ジャンクションは、酸化物層によって分離された二つの強磁性層からなるナノ構造である。強磁性層のうちの一層(「硬層」(HL)と呼ぶ)の磁化は固定される。この層の安定性は、その形状によって、または反強磁性(AFM)層との交換結合によって提供できる。他層(「軟層」(SL)と呼ぶ)の磁化は変化する。そのため、スタックの抵抗は、二つの強磁性層の相対配向に依存する。これが、トンネル・マグネト・レジスタンス[TMR]効果である。磁化平行(P)から磁化逆平行(AP)への遷移は、履歴特性を示すため、抵抗値が、ジャンクションに含まれる情報をエンコードする。
強磁性体では、磁気モーメントと結晶ネットワークとの相互作用があるために、結晶磁気異方性が存在する。結果として生じる方向は、外部影響がない状態で磁化が自然に整列するところの、「磁化容易」として知られている。この結晶異方性に加わるのが形状異方性であり、この場合、ジャンクションの形状に依存する。例えば、楕円形のジャンクションを使用した場合、形状異方性は、ジャンクションの最長軸に沿って磁化を整列させる傾向がある。磁性結晶体磁化容易軸が同じ方向に沿って配置されるならば、効果が増し加わり、ジャンクションから有意な安定性を受ける。
ジャイアント・マグネトレジスター・トンネル・ジャンクションは、新しいタイプの不揮発性磁気メモリの記憶エレメントである。アドレス指定アレイに関連して、それらは、MRAMメモリ(「磁気ランダム・アクセス・メモリ」)を形成する。磁気デバイスの本来備わっている不揮発性と、高集積度、高書き込み速度および発散への良好な耐性との組み合わせは、色々様々な既存の電子メモリの品質と、それらの性能を上回る品質との組み合わせを可能とする。メモリ使用の範囲における重要な特徴は、集積度、速度および読み取り書き込み消耗である。
MRAMメモリと並んで、これらのトンネル効果マグネトレジスターの大きな応用分野は、プログラマブル・ロジックである。プログラム可能な論理回路は、標準回路と共に開始するようにプログラムが可能な機能を備えた回路である。この機能が数回修正可能であ
れば、それは再プログラム可能な回路である。現在最も使用される再プログラム可能な回路は、FPGA(「フィールド・プログラマブル・ゲート・アレイ」)である。それらは、複雑な論理関数を形成するために相互接続される変換テーブル(または「ルックアップ・テーブル」LUT)として知られる基本的なプログラマブル論理関数からなる。この種の回路では、各々のLUTは、メモリに記憶されたコードによって操作される。したがって、論理ゲートまたは他の論理素子は、トンネル・ジャンクションまたはスピン・バルブを用いて設計できる。これらの素子の利点は、処理される情報の不揮発性、そして、ゲートの再プログラムの可能性、すなわち、機能を変える(例えば、ANDゲートをNORへ変換する)ことである。したがって、プログラマブル・ロジックの問題は、メモリの問題に十分に匹敵するが、以下にいくつかを挙げる。
れば、それは再プログラム可能な回路である。現在最も使用される再プログラム可能な回路は、FPGA(「フィールド・プログラマブル・ゲート・アレイ」)である。それらは、複雑な論理関数を形成するために相互接続される変換テーブル(または「ルックアップ・テーブル」LUT)として知られる基本的なプログラマブル論理関数からなる。この種の回路では、各々のLUTは、メモリに記憶されたコードによって操作される。したがって、論理ゲートまたは他の論理素子は、トンネル・ジャンクションまたはスピン・バルブを用いて設計できる。これらの素子の利点は、処理される情報の不揮発性、そして、ゲートの再プログラムの可能性、すなわち、機能を変える(例えば、ANDゲートをNORへ変換する)ことである。したがって、プログラマブル・ロジックの問題は、メモリの問題に十分に匹敵するが、以下にいくつかを挙げる。
− (プログラマブル・ロジック・メモリ素子は、大量のデータではなく、回路機能のみを記憶するよう機能するので、)集積度は、メモリの場合ほど重要ではない。
− 回路機能は一度プログラムされ、そして回路作動は、(使用過程中に回路の機能が進化する動的再構成のケースを除いて)一連の読み取りサイクルのみからなるので、速度および書き込み消耗もそれほど重要ではない。
第三の大きな論理回路ファミリーは、再プログラムが不可能な論理回路またはASIC(特定用途向け集積回路)のものである。これらの回路では、論理関数は不変であり、回路は、各論理関数のために設計されなければならない。このアプローチは、集積化に関しては成功しているが、特定な回路を創造する必要があり、その結果、再プログラム可能なアプローチよりも非常に高価である。この場合、記憶の局面はない。論理関数は、一般的に、標準セルと呼ぶ基本論理関数(「AND」、「OR」および「NOT」)へ分解でき、そして、所望の論理関数を形成するために相互接続される。
MRAMおよびFPGAは多くの研究の対象となっているが、再プログラムが不可能な磁気論理の研究は、余り行われていない。実に、MTJの不揮発性および発散耐性は、それらがメモリ用途へ向いていることを示している。さらに、これらのデバイスは受動的なものであり、信号を再生するためにCMOS部品を利用しないならば、機能を劣化させることなく二つの純粋磁気論理関数を直接的に結合することは理論的に不可能であろう。しかしながら、一般的に、論理関数は基本論理関数へ分解できる。
そのうえ、メモリまたはFGPAの用途の場合、論理信号は、一つの技術から他へ(磁気からCMOSへ、そしてその逆方向へ)少数回送信されるだけである。すなわち、磁気部品の数とCMOS部品の数との関係は、このアプローチの信頼性を保証するのに十分に大きいものである。他方、基本論理関数から複素関数を求める場合、論理信号は、多数の基本的な論理セルを横切らなければならないため、毎回、二度の技術的変化を必要とし、これらの変化の数は、急激に過度なものとなる。このことは、また、磁気部品の数とCMOS部品の数と間の上記の関係が急速に受け入れがたくなる、そして磁気部品を用いる利点が疑わしくなる、とも言い表すことができる。
この文脈において、本発明の目的は、前述の問題が全くない磁気構造で、再プログラムが不可能な論理関数を実行可能にするデバイスを提供することである。
この目的のために、本発明は、次のものからなる磁気構造を持つ「論理関数」実行デバイスを提案する。
− 非強磁性中間層によって分離された一つの第一の強磁性層および一つの第二の強磁性層を含む少なくとも一つの第一の磁気抵抗スタック。そして
− 第一および第二レベルのメタライゼーションに各々属する少なくとも一つの第一の電流ラインおよび一つの第二の電流ライン。なお、これら二つのラインの各々に電流が流れると第一のスタックの近くに磁場が発生する。このデバイスは、次の特徴を持つ。前記少なくとも一つのスタックに対して、第一および第二のラインが第二の強磁性層の種々の距離に配置されるが、これら種々の距離は、前記「論理関数」によって予め決定される。
− 第一および第二レベルのメタライゼーションに各々属する少なくとも一つの第一の電流ラインおよび一つの第二の電流ライン。なお、これら二つのラインの各々に電流が流れると第一のスタックの近くに磁場が発生する。このデバイスは、次の特徴を持つ。前記少なくとも一つのスタックに対して、第一および第二のラインが第二の強磁性層の種々の距離に配置されるが、これら種々の距離は、前記「論理関数」によって予め決定される。
ラインと第二の層との間の距離で意味することは、第二の層の中心と第二の層の中心に最も近いラインの点とを分離する距離である。第二の層は、多くの場合強磁性軟層であり、第一の層は、多くの場合、基準として機能する固定磁束に留められる強磁性硬層である。
さらに、「論理関数」で意味することは、四つの関数「AND」、「OR」、「NOT・AND」または「NOT・OR」の少なくとも一つに同等な、ブール複雑性の最小スレショルドを持つ関数である。したがって、メモリの読み書きは、本発明の意味する論理関数とは考えない。
注目すべきは、電流の方向における電流ラインの対称軸と第二の層の中心とが、必ずしも同一平面内になければならないわけではないことである。このケースでは、空間的な「オフセット」である。
半導体集積回路に類似した方式で、本発明によるデバイスは、前記導電層および絶縁層に平行に延びた金属被覆伝導ラインを備える「複数のレベルのメタライゼーション」とも呼ぶ、オルタネーティング導電層からなる複数の相互接続層によって構成され、これらの層は、2レベルのメタライゼーション間での電気的な接続を可能する伝導路によって横切られている。一つのレベルのメタライゼーションは、誘電物質から製造された領域に囲まれた複数の伝導ラインを含む。
さらに、用途に応じて、非強磁性中間層(金属あるいは絶縁体)によって分離された少なくとも一つの強磁性硬層および一つの強磁性軟層を含む磁気抵抗素子は、「磁気抵抗スタック」または「磁気トンネル・ジャンクション」と呼ぶ。以下において、この素子には、用語「磁気抵抗スタック」が当てられる。
このようなスタックでは、強磁性層の一方または両方が、それ自体、セットが良い性能を持つ単一の強磁性層として、いわゆる合成磁気層を形成するように設計された複数の強磁性あるいは非強磁性層から形成されてもよい。以下において、「磁気層」または「強磁性層」は、相互代替的に用いられる。
書き込みラインと軟層との間の距離を変えることによって、電流の効果を、他のラインの他の電流との比較において評価できるため、論理関数生成に寄与できる。すべての既知のデバイス(例えばメモリ・セル)においては、磁気抵抗スタックへのラインの距離は、固定されており、電流密度の論点から最小である。これに反して、本発明によれば、磁場の振幅は、軟層とラインとの間に種々の距離を持つ相互接続トポロジーを利用することによって変化され、各ラインの効果の和が、発生磁場の和を表す。
したがって、相互接続トポロジーは、磁気抵抗スタックの周りに書き込みラインを賢明に配置することからなり、結果として生じるトンネル抵抗が所望の情報をエンコードするよう軟層の磁化を硬層のそれに対して配向するのに必要な総磁場を作用させる。
このように本発明は、書き込みラインのトポロジー(ラインを通る電流の方向、そして、これらラインとスタックとの間の距離からの、磁気抵抗スタックに対するラインの方向の特別な選択)を用いて、基本論理関数の相互接続問題を避けることにより、複雑な能力を持つ高度な論理関数を直接的に形成する。
注目すべきは、電流ラインが、ワイヤまたはテープの種々の形状を持つことである。
注目すべきは、等しい電流、そして強磁性層からの等しい距離でも、大きなラインによって発生する磁場が、小さなラインによって発生する磁場よりも弱いよう、種々の幅のラインを利用することも可能であることである。
本発明によるデバイスは、個々に、または、技術的に可能なすべての組み合わせで考慮される下記の特徴の一つ、あるいはいくつかを提示する。
− 第一および第二のラインは、磁気抵抗スタックの両側に位置する。
− 第一のラインが軟層の上方に距離d1で位置し、そして第二のラインが軟層の下方に距離d2で位置するため、第一のラインおよび第二のラインに各々流れる同じ強度の二つの電流に対して、軟層の近くに第一および第二のラインによって各々発生する場の強度H1およびH2が、H1/H2=d2/d1である。
− 本発明によるデバイスは、次のものからなる。
○ 非強磁性中間層によって分離された一つの第一の強磁性層および一つの第二の強磁性層を含む少なくとも一つの第一の磁気抵抗スタック。
○ 第一および第二レベルのメタライゼーションに各々属する少なくとも一つの第一の電流ラインおよび第二の電流ライン。これら二つのラインの各々は、電流が横切ると、少なくとも一つのスタックの近くに磁場を発生させる。第一および第二のラインは、第二の強磁性層の両側に等距離で配置される。
− 前記磁気構造は、次のものからなる。
○ 前記第一のスタックと合併可能な、あるいは第一のスタックから分離可能な第二の磁気抵抗スタック。なお、前記第二のスタック、第二の磁気抵抗スタックは、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む。
○ 第二の磁気抵抗スタックの近くに位置し、電流が流れると前記第二のスタックの近くに磁場を発生させる電流ライン。前記第三のラインは、二つの電流が加算されるよう少なくとも二つの電流入力点を含む。
− 第二の磁気抵抗スタックの近くに位置する前記ラインは、第二の磁気抵抗スタックの近くに位置するラインのレベルのメタライゼーションとは異なるレベルのメタライゼーションに属する少なくとも一つの他の電流ラインへ結合される。二つのラインが相互接続伝導ラインによって結合され、相互接続ラインと第二の磁気抵抗スタックの近くに位置するラインとの接続点が、二つの電流入力点の一つを形成する。
− 前記少なくとも二つの電流入力点が、第二の磁気抵抗スタックの近くに位置するラ
インに各々電流I1およびI2を投入するため、軟層の近くの前記第三のラインによって発生する場の強度H'が、H'/H=(I1+I2)/Iである。上式中のHは、電流Iが流れるときに第二の磁気抵抗スタックの近くに位置する電流ラインによって発生する磁場の強度を表す。
インに各々電流I1およびI2を投入するため、軟層の近くの前記第三のラインによって発生する場の強度H'が、H'/H=(I1+I2)/Iである。上式中のHは、電流Iが流れるときに第二の磁気抵抗スタックの近くに位置する電流ラインによって発生する磁場の強度を表す。
− 第一の強磁性層は、基準として機能する固定磁束に留められる硬強磁性層であり、そして第二の強磁性層は軟強磁性層である。
− 軟層は、磁性配向の変化に必要な書き込み電流を最小限にする円形あるいは半円形の形状を提示する。
− 磁気抵抗スタックの各々の硬層は、同じスタックの軟層に対する基準として機能する、磁化容易軸に直交する磁束に留められる。この磁気抵抗軟スタックは、電気信号を発するのに十分なスタックの横断抵抗の修正を導くよう、磁気抵抗スタックの近くに位置する電流ラインから来る電流による可変磁性配向を示す。スタックの軟層の磁性配向のこの変化は、配向が二つの安定位置間で切り替わることなく安定位置の周りで変動するよう十分に弱いものである。
− 本発明によるデバイスは、次のものを含む電流入力インターフェイスからなる。
○ 論理『0』または『1』を表す電圧レベルの形式でエンコードされた論理情報を受ける少なくとも一つの入力。
○ 相互接続伝導ラインへ結合された少なくとも一つの出力。
○ 前記相互接続伝導ラインに、論理情報を表す方向を持つ電流を発生させるための電子手段。なお、前記電流の強度の絶対値は、電流のどの方向においても同一である。
− 本発明によるデバイスは、少なくとも一つの第一の磁気抵抗スタックへ電気的に結合された出力インターフェイスからなり、このインターフェイスは、次のものからなる。
○ 前記少なくとも磁気抵抗スタックへ電気的に結合する相互接続伝導ラインへ結合された電流入力。
○ 前記少なくとも一つの第一のスタックに流れる、少なくとも第一のスタックの磁束を表す電流を測定するための手段。
○ 前記電流に応じて、磁束を表す電圧を発生させるための手段。
− 本発明によるデバイスは、次のものからなる。
○ 非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第二の磁気抵抗スタック。
○ 第一および第二の磁気抵抗スタックへ電気的に結合された出力インターフェイス。
なお、強磁性硬層は、基準として機能する固定磁束に留められる。また、このインターフェイスは、次のものからなる。
○ 第一および第二の磁気抵抗スタックへ電気的に結合された出力インターフェイス。
なお、強磁性硬層は、基準として機能する固定磁束に留められる。また、このインターフェイスは、次のものからなる。
・ 前記第一の磁気抵抗スタックへ電気的に結合する相互接続伝導ラインへ結合された第一の電流入力。
・ 前記第二の磁気抵抗スタックへ電気的に結合する相互接続伝導ラインへ結合された第二の電流入力。
・ バイアス電圧にさらされたときに第一のスタックに流れる電流と第二のスタックに流れる電流との間に、論理情報を表す差動電流を発生させるための手段。
・ そして前記差動電流に応じて、前記論理情報を表す電圧を発生させるための手段。
− 前記入力および/あるいは出力インターフェイスは、CMOS技術で実行される。
− 前記磁気構造は、CMOS技術による前記インターフェイスの上方に位置する。
− 非強磁性中間層ジャンクションは、酸化マグネシウムMgOから製造される。
− 本発明によるデバイスは、磁気抵抗スタックの近くに位置する異なる幅の少なくとも二つのラインからなる。
− 本発明は、また、三つの相互接続ラインを磁化する電流信号IA、IBおよびICin
の電流入力インターフェイス、そして磁気構造からなる加算器の目的を果たす。
の電流入力インターフェイス、そして磁気構造からなる加算器の目的を果たす。
− この磁気構造は、和生成の磁気部品、そしてキャリー生成の磁気部品からなる。
前記和生成の磁気部品は、次のものを含む。
− 非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第一の磁気抵抗スタック。なお、強磁性硬層は、基準として機能する固定磁束に留められる。
− 非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第二の磁気抵抗スタック。なお、強磁性硬層は、基準として機能する固定磁束に留められる。
− 第一、第二および第三レベルのメタライゼーションに各々属する第一、第二および第三の電流ライン。
− 第一、第二および第三の電流ラインへ各々電気的に結合された入力インターフェイスへのアクセスを持つ第一、第二、第三の垂直伝導バイア。したがって、第一の垂直バイアは第一のラインへ電流IBを投入し、第二の垂直バイアは第二のラインへ電流IAを投入し、そして第三の垂直バイアは第三のラインへ電流ICinを投入する。
第二の電流ラインは、第一および第二のスタックの近くに磁場を発生させ、第一および第二のスタックの各々の軟層の垂直軸に沿って距離dで位置する。
第一の電流ラインは、第一のスタックの近くに磁場を発生させ、第一のスタックの軟層の垂直軸に沿って距離2xdで位置する。
第三の電流ラインは、第一および第二のスタックの近くに磁場を発生させ、第一および第二のスタックの各々の軟層の垂直軸に沿って距離2xdで位置する。
第一の電流ラインが垂直相互接続バイアを介して第三電流ラインへ電気的に結合されているので、第一および第三のラインの電流IBおよびICinは、第二のスタックの近くに磁
場を発生させる第三の電流ラインの枝ラインへ経路指定される前に加算される。
場を発生させる第三の電流ラインの枝ラインへ経路指定される前に加算される。
第二の電流ラインは、第一のスタックの近くで第一および第三の電流ラインに実質的に直交し、そして第二のスタックの近くで第三の電流ラインに実質的に直交する。
本発明による加算器は、また、個々に、または技術的に可能なすべての組み合わせを考慮して、下記の特徴の一つ、あるいはいくつかを提示できる。
− 前記キャリー生成の磁気部品は、次のものからなる。
○ 非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第三の磁気抵抗スタック。なお、強磁性硬層は、基準として機能する固定磁束に留められる。
○ 非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第四の磁気抵抗スタック。なお、強磁性硬層は、基準として機能する固定磁束に留められる。
○ 第一レベルのメタライゼーションに属する第四の電流ライン。なお、第四の電流ラインは、第三および第四のスタックの近くに磁場を発生させ、第三および第四のスタックの各々の軟層の垂直軸に沿って距離dで位置する。
○ 第四の電流ラインを、電流IAが流れる第二の電流ラインへ、そして電流IB+ICinの和が流れる第三電流ラインの枝ラインへ各々電気的に結合する第四および第五の垂
直伝導バイア。これにより、電流IB+ICinとIAとは、第三および第四のスタックの近
くに磁場を発生させる第四の電流ラインへ経路指定される前に加算される。
直伝導バイア。これにより、電流IB+ICinとIAとは、第三および第四のスタックの近
くに磁場を発生させる第四の電流ラインへ経路指定される前に加算される。
− 前記磁気構造は、次のものを含む。
○ 第一レベルのメタライゼーションに属する、キャリー伝播ラインとして知られる第四の電流ライン。
○ 第四の電流ラインを、電流IAが流れる第二の電流ラインへ、そして電流IB+ICinの和が流れる第三電流ラインの枝ラインへ各々電気的に結合する第四および第五の垂
直伝導バイア。これにより、電流IB+ICinとIAとが、第四の電流ラインへ経路指定さ
れる前に加算される。
直伝導バイア。これにより、電流IB+ICinとIAとが、第四の電流ラインへ経路指定さ
れる前に加算される。
○ 第一レベルのメタライゼーションとは異なるレベルのメタライゼーションに属し、磁気抵抗スタックの近くに磁場を発生させるのに適当な第五の電流ライン。
○ 第四の電流ラインを第五の電流ラインへ電気的に結合する第六の垂直伝導バイア。
− 本発明による加算器は、次のものからなる。
○ 前記キャリー伝播ラインへ電気的に結合された第七の垂直伝導バイア。
○ キャリー伝播ラインに流れる電流の絶対値を規制するための電流制限回路。この電流制限回路は、第七の伝導バイアによって前記伝搬ラインへ結合されている。
− 前記制限回路は、直列に取り付けられた三つのPMOSトランジスタおよび三つのNMOSトランジスタからなり、第一のPMOSトランジスタと第三のNMOSトランジ
スタが共通ゲートを持ち、第二のPMOSトランジスタと第二のNMOSトランジスタが共通ゲートを持ち、第三のPMOSトランジスタと第一のNMOSトランジスタが共通ゲートを持ち、そして第一のNMOSトランジスタと第三のPMOSトランジスタの共通ドレインが、第七の垂直伝導バイアによってキャリー伝播ラインへ結合されている。
スタが共通ゲートを持ち、第二のPMOSトランジスタと第二のNMOSトランジスタが共通ゲートを持ち、第三のPMOSトランジスタと第一のNMOSトランジスタが共通ゲートを持ち、そして第一のNMOSトランジスタと第三のPMOSトランジスタの共通ドレインが、第七の垂直伝導バイアによってキャリー伝播ラインへ結合されている。
本発明の目的は、また、電流信号IAおよびIBの入力インターフェイス、そして磁気構造からなる「AND」論理ゲートである。
− この磁気構造は、次のものからなる。
○ 非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む磁気抵抗スタック。なお、強磁性硬層は、基準として機能する固定磁束に留められる。
○ 第一、第二および第三レベルのメタライゼーションに各々属する第一、第二および第三の電流ライン。
第二の電流ラインは、前記スタックの近くに磁場を発生させることによって所定の一定な電流を受け、そして前記スタックの軟層の垂直軸に沿って距離dで位置し、第一の電流ラインは、前記スタックの近くに磁場を発生させる電流IAを受け、そして前記スタック
の軟層の上方に垂直軸に沿って距離2xdで位置し、そして第三の電流ラインは、前記スタックの近くに磁場を発生させる電流IBを受け、そして前記スタックの軟層の下方に垂
直軸に沿って距離2xdで位置する。
の軟層の上方に垂直軸に沿って距離2xdで位置し、そして第三の電流ラインは、前記スタックの近くに磁場を発生させる電流IBを受け、そして前記スタックの軟層の下方に垂
直軸に沿って距離2xdで位置する。
本発明の他の特徴および利点は、図示するが限定するものではない添付図面を参照する以下の説明から明らかになる。
すべての図において、共通なエレメントには同じ参照番号が付されている。
符号xは、ベクトル積を示すことに注意すること。
電流密度Vの分布に対して得られる総磁場は、この方程式を体積Vに渡って積分することによって得られる。
再び注意するが、この近似における場の値は、電流の方向、配向および値、そしてラインから考察点への距離に依存する。
さて、例えば、点Mが、図2a)等に示す磁気抵抗スタックMTJの強磁性軟層SLの中心を表すことを考察する。この場合、スタックは、さらに、強磁性硬層HL、そして層SLおよびHLを分離する非強磁性中間層ICからなる。電流Iは、常に電流ラインFを通る。図2b)の記法において、θcurr、θmsl、そしてθmhlは、各々、電流ラインF、軟層SLの磁化、そして硬層HLの磁化によって、(平面内でx軸がy軸に直交し、そしてz軸が平面に直交するxyz座標系のy軸に沿って位置する)軟層の磁化容易軸に関して形成される角度である。軟層の中心に作用する磁場は、次の方程式によって決まる。
形状異方性がなく、そして結晶磁気異方性場が、作用する場に比べて微々たるものであることを考慮すれば、第一の近似において、発生場に渡って磁気モーメントが整列すると考えることができる。
硬層の磁化が磁化容易軸に直交する(すなわち、θmhl=90°)という例を考察する
ならば、下記の表1で説明するように、磁気抵抗スタックの(Pで表す)平行、(APで表す)逆平行、または(INTで表す)中間状態を得るために加える電流の方向を容易に選択できる。(平行状態にある磁気抵抗スタックMTJの抵抗をRPによって示す。RAP
は、逆平行状態にある磁気抵抗スタックの抵抗であり、そしてRINTは中間状態にある磁
気抵抗スタックの抵抗であり、RAP>RINT>RPのようになる。)
ならば、下記の表1で説明するように、磁気抵抗スタックの(Pで表す)平行、(APで表す)逆平行、または(INTで表す)中間状態を得るために加える電流の方向を容易に選択できる。(平行状態にある磁気抵抗スタックMTJの抵抗をRPによって示す。RAP
は、逆平行状態にある磁気抵抗スタックの抵抗であり、そしてRINTは中間状態にある磁
気抵抗スタックの抵抗であり、RAP>RINT>RPのようになる。)
[表1]
θcurr θmsl 状態 磁気抵抗スタックの抵抗
0 90° 平行 RP
180° 270° 逆平行 RAP
90° 180° 中間 RINT
θcurr θmsl 状態 磁気抵抗スタックの抵抗
0 90° 平行 RP
180° 270° 逆平行 RAP
90° 180° 中間 RINT
さて、軟層の中心から各々距離r1およびr2に位置する二本の電流ラインL1およびL2があると仮定する。場を発生させると、その値は次の方程式によって決まる。
式中、θ1 currおよびθ2 currは、各々、硬層の磁化容易軸に関して二本の電流ラインL1およびL2が形成する角度である。
前述の結果を、軟層の上方に距離d1で位置する第一のライン、そして軟層の下方に距離d2で位置する第二のラインの、二本のラインに適用すると、第一のラインおよび第二のラインの各々に流れる同じ大きさの二つの電流に対して、軟層の近くで各々第一のラインおよび第二のラインに発生する場の強度H1およびH2は、H1/H2=d2/d1となる。
したがって、二本の電流ラインの方向、それらを流れる二つの電流の方向および大きさの選択は、発生する磁場の正確な方向および強度の選択を可能にし、したがって場の磁化方向の選択を可能にする。このアプローチは、n本の伝導ワイヤに対して一般化できる。もちろん、この例は、説明のためのみに挙げている。概して、(相互接続層のトポロジーの選択によって表される)3次元ライン配置のどの選択においても、各電流の方向および
値は、磁気全加算器の二つの実施例から始まる以下の詳細で示すように、幾分複雑な論理演算を実行するために利用できる。磁気全加算器とは、もう一つの磁気全加算器とインターフェイス可能なタイプの、キャリー入出力を含む加算器を意味する。
値は、磁気全加算器の二つの実施例から始まる以下の詳細で示すように、幾分複雑な論理演算を実行するために利用できる。磁気全加算器とは、もう一つの磁気全加算器とインターフェイス可能なタイプの、キャリー入出力を含む加算器を意味する。
さらに、注意すべきことは、発生磁場強度が、ラインを通る電流の大きさに直接的に依存することである。したがって、ラインに到達する複数の伝導ラインのアドホックな相互接続を介して同じラインに到達する入力電流を加えること(キルヒホッフの法則)によって、磁場強度の値を修正できるため、発生した場の強度は、例えば、軟層から同じ距離に位置して電流Iを持つラインに比べ、通過電流2xIのラインが2倍高い。
既知の方式で、プロセッサは四つの作動システムを含む。
− メモリ回路(コード、データ)。
− 制御回路(バス・アービタ、エネルギ管理ブロックなど)。
− 処理回路間での(「オンチップ」)または外部回路との(「オフチップ」)ダイアログを可能にする入出力回路。
− 情報処理専用の(すなわち、計算を実行する)「コア」または「データ・パス」と呼ぶコア・プロセッサ。
プロセッサの「標準」コアは、概して、一セットの相互接続された作動ブロックからなり、純粋に論理的に基本的な組み合わせ作動(「AND」、「OR」など)または演算(加算、乗算、比較、差分)を実行する。そしてセットは、制御ブロックによって駆動される。目標とする用途に応じて、コア速度(与えられた演算を実行するための演算時間であり、しばしば、コア内の多少重要な経路による作動タイプに、そして処理すべきデータのタイプに依存する速度)、または与えられた演算のために消費される最大エネルギが選択される。大多数の現在のコアは、32ビットまたは64ビット・ワードで作動する。同じ演算が、ワードのビットの各々に対して実行される必要がある。そのため、コアは、(例えば32ビット・ワードに対して)平行に作動する32の同一なスライスからなり、データの1ビットに対して各スライスが操作される(「ビット・スライス」アーキテクチャ)。したがって、32ビット・コアの演算は、ワードを構成するビットの数と同じだけ繰り返される単一スライスの性能および最適化に帰結する。このアプローチは、特に、コアの構成要素の一つである加算器にあてはまる。加算は、最も使用頻度が高い算術演算であるが、また、演算速度に関するコアの制限ブロックでもある。したがって、加算器のアーキテクチャは重要であり、現在、最適化を目的とする(CMOS技術における)多数のアプローチがあり、(「桁上げ先見加算器」のような)回路レベルまたは論理レベルの最適化がある。図3に、バイナリ全加算器FAを示す。AおよびBは、加算すべきビットである。Cin(「キャリー・イン」)は、(nビットの加法の場合における)先行する和から来るキャリーを表し、そして、Cout(次の加算器のCin)は、計算結果として生じるキャ
リー(「キャリー・アウト」)を表す。そのような加算器FAの真理値表を、以下の表2に示す。
リー(「キャリー・アウト」)を表す。そのような加算器FAの真理値表を、以下の表2に示す。
[表2]
A B Cin S Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
A B Cin S Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
バイナリ全加算器の機能を可能にする(静的加算器、ミラー加算器、伝達ゲート・ベースの加算器などの)数種類のCMOSアーキテクチャがある。目的は、本質的に、シリコンのコストと、フルnビット加算器の演算時間とを最小限にすることである。各々の加算器が、例えば図3に示すような加算器であるn個の加算器FA0からFAn-1を継続接続することによって、nビット加算器を構成できる。そのような直列のフルnビットFAS加算器の例を図4に示す。この構成では、FAi加算器のキャリー出力Coutiが、加算器F
Ai+1のキャリー入力へ入れられる。この構造は、演算時間tp adder(または全加算器伝
搬時間)が、キャリーの演算時間に、そしてチェーンを横切るその伝搬に本質的に依存する(したがってビットのn数に依存する)ことを示す。それが増加するときは、伝搬時間を減少させるためのシステム論理最適化アプローチへ移ること、例えば、桁上げ(キャリー)先見加算器を具現することによって、この直線的な複雑性(tp adder∝n)から、ルートn複雑性(tp adder∝√n)あるいは対数的なもの(tp adder∝lnn)へ移行する必要がある。
Ai+1のキャリー入力へ入れられる。この構造は、演算時間tp adder(または全加算器伝
搬時間)が、キャリーの演算時間に、そしてチェーンを横切るその伝搬に本質的に依存する(したがってビットのn数に依存する)ことを示す。それが増加するときは、伝搬時間を減少させるためのシステム論理最適化アプローチへ移ること、例えば、桁上げ(キャリー)先見加算器を具現することによって、この直線的な複雑性(tp adder∝n)から、ルートn複雑性(tp adder∝√n)あるいは対数的なもの(tp adder∝lnn)へ移行する必要がある。
本発明の特に有利な性能モードによれば、例えば、前述の純粋にCMOSによる技術から、全計算が磁気部品によって実行されるフル・ハイブリッド回路加算器を構成するために、CMOS技術に磁気技術を組み合わせる技術へと移行することが可能である。図5は、本発明による、論理加算器1の演算を実行するためのデバイスのアーキテクチャを表す。
加算器1は、三つの論理入力A、B、Cinを持ち、AおよびBは、加算すべき複数のビットを構成し、Cinは、先行する加算器のキャリーを構成する。そして、二つの論理出力SおよびCoutは、各々、例えば表2の真理値表を参照して定義される和およびキャリー
を構成する。論理入力A、BおよびCinは、論理値が0であるならば、アースに対応する電圧レベルに対応し、そして論理値が1ならば、MOSトランジスタ・ゲートのバイアス電圧に対応する。
を構成する。論理入力A、BおよびCinは、論理値が0であるならば、アースに対応する電圧レベルに対応し、そして論理値が1ならば、MOSトランジスタ・ゲートのバイアス電圧に対応する。
加算器1は、次のものからなる。
− 入力に加えられた論理情報に依存する配向を持つ、3本の相互接続ラインを通る電流シグナルIA、IBおよびICinの生成に関してCMOS技術で実行される第一のブロッ
ク2入力インターフェイス。
ク2入力インターフェイス。
− 和生成Sに関する第二のブロック7。
− キャリー生成Coutに関する第三のブロック8。
和生成Sの第二のブロック7は、次のものからなる。
− 差動モードで作動し、二つの磁気抵抗情報出力l1およびl2を発生させる磁気部品3。
− 磁気抵抗情報l1およびl2のCMOS、S互換電圧への変換を可能にする、CMOS技術で実行される出力インターフェイス4。
同様に、キャリー生成Coutの第三のブロック8は、次のものを持つ。
− 差動モードで作動し、二つの磁気抵抗情報出力l3およびl4を発生させる磁気部品5。
− CMOS、Cout互換電圧への磁気抵抗情報l3およびl4の変換を可能にする、
CMOS技術で実行される出力インターフェイス6。
CMOS技術で実行される出力インターフェイス6。
ハイブリッド加算器1は、(次に考察する相互接続システムのトポロジーを含んで)磁気部品3および5が算術演算を実行し、そしてCMOS部品(入力インターフェイス2および出力インターフェイス4および6)が、外界とのインターフェイスとして機能するシステムを提示する。
入力インターフェイス2の一つの性能モードを図6a)に示す。このインターフェイス2は、論理情報Aからの電流IAの生成に関わる。二つの他のアナログ回路は、Bからの
IB、そしてCinからのICinの生成に使用できる。
IB、そしてCinからのICinの生成に使用できる。
本発明によれば、入力インターフェイス2は、全体がCMOS技術で実行される。このインターフェイス2は、直列に結合されたCMOSインバータに二つずつ取り付けた四つのトランジスタ202−205を備える。注目のこのケースでは、対202および203のトランジスタはPMOSであり、対204および205のトランジスタはNMOSである(各々、P型金属酸化膜半導体およびN型金属酸化膜半導体)。
(ゲートに付けた円によって表す)PMOSトランジスタ202および203は、それらの共通ソースが正電圧源に結合され、そしてNMOSトランジスタ204および205は、それらの共通ソースが接地されている。
PMOS202およびNMOS204トランジスタは、それらの共通ドレインを備え、そしてPMOS203およびNMOS205トランジスタは、それらの共通ゲートを持ち、トランジスタ202および204の共通ドレインは、トランジスタ203および205の共通ゲートに結合されている。
PMOS203およびNMOS205トランジスタは、それらの共通ドレインが、正電圧源の半分に等しい供給源に結合されている。
PMOS202およびNMOS204トランジスタは、それらの共通ゲートを持ち、このゲートで論理情報Aを受ける。CMOS論理によれば、この論理情報Aは、バイナリ情報が0ならば、(NMOSトランジスタ204が「オフ」で、PMOSトランジスタ202がオンになるように、)ゼロ電圧レベルの形式で、そしてバイナリ情報が1であれば、(NMOSトランジスタ204がオンになり、PMOSトランジスタ202が「オフ」であるように、)正電圧レベルの形式でエンコードされる。
したがって、送信すべき論理情報が「A=0」であるなら、NMOS204およびPMOS203トランジスタは「オフ」であり、PMOS202およびNMOS205トランジスタはオンになる。逆に「A=1」ならば、NMOS204およびPMOS203トランジスタはオンになり、PMOS202およびNMOS205トランジスタは「オフ」である。
Lは、論理情報Aを表す電流IAが通過する相互接続ラインを示す。電流Iを、(ドレ
インに結合されて、Vdd/2へ設定された)相互接続システムを形成するラインLへ入
るものを正として、そして脱出電流を負として考察することにより、図6b)および図6c)を参照にして、次の等価事項を書くことができる。
インに結合されて、Vdd/2へ設定された)相互接続システムを形成するラインLへ入
るものを正として、そして脱出電流を負として考察することにより、図6b)および図6c)を参照にして、次の等価事項を書くことができる。
A=「0」⇔IA=−I(図6c))
A=「1」⇔IA=I(図6b))。
A=「1」⇔IA=I(図6b))。
したがって、電流IAは、A情報が『0』である場合に負であり、A情報が『1』であ
る場合に正である。
る場合に正である。
Iは、本発明によるデバイスに使用される軟層の中央に局所的場Hを発生させて、平行状態から逆平行状態へ移行することを可能にするのに十分な大きさの電流の絶対値を示す。この「電流モード」アプローチは、(現在の「小型化」展望において重大な)比較的に低い電圧源での作動の可能性をも考察する。
書き込み電流は、(往復の)両方向に相互接続ラインLを流れるので、時に、双方向性電流とみなされる。
したがって、情報が電圧レベルの形式でエンコードされるCMOS論理に反して、磁気部品の論理は、二つのバイナリ値に対する等価レベルの電流を両方向で用いる。
入力ブロック2は、(互換性CMOSレベル)電圧モードの論理情報を、相互接続回路内に発生した場を横切って磁気抵抗スタックの磁束を変化させるのに十分なレベルを持つ電流へ変換させることを可能にする。
出力インターフェイス4および6は、CMOS技術で実行される。図7は出力4の性能モードを表す。出力インターフェイス6も同一の方法で実行できる。
図7は、入力インターフェイス2から電流+Iまたは−Iの形式でエンコードされた論理情報を受ける(次に再説明するところの)磁気部品3に、二本の相互接続伝導ラインL1およびL2を介して電気的に結合された出力インターフェイス4を表す。磁気部品3は、正電圧源の助けを借りて分極化し伝導ラインL1およびL2に各々電流I1およびI2を発生させる二つの磁気抵抗スタックを含む。これらの電流は、各々のスタックの電気抵抗に依存する(この抵抗自体は、基準として機能する硬層の磁場の配向に対する軟層の磁場の配向に依存する)。
出力インターフェイス7は、次のものからなる。
− 「クランプ」回路302。
− ミラー回路電流微分器303。
− バッファ増幅素子304。
(電圧レギュレータとして作用する)「クランプ」回路302は、結合されたゲートを持つ二つのPMOSトランジスタからなり、各PMOSトランジスタは、その供給を各々電流I1および電流I2から受ける。これらの二つのPMOSクランプ・トランジスタは、二つのゲートに加えられる電圧Vclampに作用することによって操作される設定の手段
を介して、磁気抵抗スタックのバイアス電圧Vbiasを制御する。
を介して、磁気抵抗スタックのバイアス電圧Vbiasを制御する。
図7に示すように、これらのPMOSトランジスタのそれぞれのドレインから来る電流
は、その後、電流微分器ミラー303の手段と比較される。そのような電流微分器ミラー303を形成するために、ゲートを持つ二つのNMOSトランジスタを使用し、それらは、一つのドレインの電位へと向けられ、差動電流△ireadが発生し、差動電流が「バッファ」増幅器304または出力バッファをアタックする。この差動電流△ireadは、二つの磁気抵抗スタック間の抵抗△Rの差を表すものである。
は、その後、電流微分器ミラー303の手段と比較される。そのような電流微分器ミラー303を形成するために、ゲートを持つ二つのNMOSトランジスタを使用し、それらは、一つのドレインの電位へと向けられ、差動電流△ireadが発生し、差動電流が「バッファ」増幅器304または出力バッファをアタックする。この差動電流△ireadは、二つの磁気抵抗スタック間の抵抗△Rの差を表すものである。
電流の方向△ireadに応じて、電流微分器ミラー303は、バッファ増幅素子304をロードする、あるいはアンロードする。このバッファ・エレメントは、それを、CMOS部品の論理レベルと互換性のある電圧Sの形式に変換することによって、デジタル情報を再生するという役割を持つ。
これによって、出力インターフェイスは、磁気抵抗情報I1およびI2を互換性CMOS電圧へ変換する。したがって、この例は次のようになる。
− △R>0に対して、「S=1」(すなわち、Sが、論理1に対応する電圧レベルを持つ)
− △R<0に対して、「S=0」(すなわち、Sが、論理0に対応する電圧レベルを持つ)。
図8は、和生成磁気部品3およびキャリー生成磁気部品5を含む例えば図5に示す、加算器デバイスの磁気回路9の性能モードの(xが横軸を表してyが座標軸を表すことによって、xyは水平面を形成し、そして、zが垂直軸を表す)xyz直交基準枠による三次元表示である。
和生成磁気部品3は、次のものからなる。
− 非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第一の磁気抵抗スタックMTJ1。
− 非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第二の磁気抵抗スタックMTJ2。
明快さのために、二つのスタックMTJ1およびMTJ2の種々の層は示されないことに注意すべきである。強磁性軟層は、例えばパーマロイ等の磁気的にソフトな材料で製造される。その磁化は、作用する外側の磁場の変化に容易に反応する。この層は、その磁化が、弱い電磁流量の影響下で有意な様式で方向転換することが可能なよう十分に精妙であることが好ましい。強磁性硬層は、固定磁化を提示する。さらに、非強磁性中間層の層は、酸化マグネシウムMgOで製造できる。そのような材料は、高い磁気抵抗TMR(トンネル磁気抵抗)と公称の弱い抵抗を得る。注記として、既知の方式で、磁気層のスタックの電気抵抗は、第一の近似(弱いバイアス電圧および周囲温度)において、次の関係によって与えられる。
RMTJ=Rp.(1+TMR.(1-cosθ)/2)
式中、
− Rp.は、スタックの二層の磁化が同方向に向けられたときの磁気抵抗スタックの公称抵抗である。
− Rp.は、スタックの二層の磁化が同方向に向けられたときの磁気抵抗スタックの公称抵抗である。
− TMRは、磁気抵抗トンネル、すなわち、極端な配向状態間の抵抗の相対変化を表
す。
す。
− θは、硬層および軟層の配向間で形成される角度である。
したがって、θが0に等しい場合、磁気抵抗スタックは平行状態であり、その平行状態Rpのスタック抵抗は、その最小値に到達し、Rp MTJ=Rpに等しい。他方、θ=πの場合、磁気抵抗スタックは逆平行状態であり、その逆平行状態のスタックの電気抵抗Rap MTJ
は、最大値で、Rap MTJ=Rp.(1+TMR)に等しい。
は、最大値で、Rap MTJ=Rp.(1+TMR)に等しい。
軟層は、それらの磁性配向の変化に必要な書き込み電流を最小限にする円形あるいは半円形の形状を呈することが好ましい。より一般的には、使用するスタックは、円形あるいは半円形で非楕円形の断面コンタクトの形式を持つ。メモリとは異なり、実にこの場合は、磁気抵抗スタックを製造することを目指し、磁化容易軸の安定性は弱く、弱い磁場が、この位置を無視するのに十分である方式であり、この場合の狙いは、メモリのケースのような情報の安定保存ではない。
MTJ1およびMTJ2スタックは、それらの上部で、x軸に沿って実質的に向けられた分極の上側共通電極10によって結合されている。この上側電極は、垂直伝導バイア11によって、y軸に沿って向けられた正電圧源のレール12に結合されている。
MTJ1スタックは、その下部で、下側電極14によって垂直伝導バイア16へ結合されている。この伝導バイア16は、図5および図7に示す出力インターフェイス3の入力を形成する電流I1を供給する。
MTJ1スタックは、その下部で、下側電極13によって垂直伝導バイア15へ結合されている。この伝導バイア15は、図5および図7に示す出力インターフェイス3の入力を形成する電流I1を供給する。
上記で既に言及したように、磁気回路9は、「レベル・オブ・メタライゼーション」とも呼ぶ交互の導電層からなる複数の相互接続層によって構成され、前記層に平行に延びた金属被覆伝導ライン、そして2レベルのメタライゼーション間での電気的な接続を可能する伝導バイアによって交差される絶縁層を備える。1レベルのメタライゼーションは、誘電物質で製造された領域に囲まれた複数の伝導ラインを含む。
磁気回路9は、3レベルのメタライゼーションN1からN3によって形成され、図6に図解したように、入力インターフェイス2によって送られる入力電流IA、IBおよびICinの投入を可能にする。注意すべきことは、磁気抵抗スタックMTJ1およびMTJ2の
上側電極10と下側電極13および14とが、各々、図8には示していない二つの他のレベルのメタライゼーションを形成することである。
上側電極10と下側電極13および14とが、各々、図8には示していない二つの他のレベルのメタライゼーションを形成することである。
以下では、三つのレベルのメタライゼーションN1からN3をより詳細に説明する。
各レベルのメタライゼーションは、種々の対向する軟層の磁場を配向するための一つあるいは複数の電流ラインによって形成される。
− レベルN1のメタライゼーションはV形で表されている。
− レベルN1のメタライゼーションの上にあるレベルN2のメタライゼーションは、太い点線で表されている。
− レベルN2のメタライゼーションの上にあるレベルN3のメタライゼーションは、レベルN2に対する点線よりも、より散乱する点線によって表されている。
和生成磁気部品3は、レベルN1、N2およびN3のメタライゼーションに各々属する3本の伝導ライン17、18および19を含む。図9および図10は、各々、和生成磁気部品3の、xy平面(上面)およびxz(正面)図である。
図9において、MTJ1およびMTJ2スタックは破線矢印によって表され、そして実線矢印は、基準として機能する硬層の磁性配向を表す。二つのスタックMTJ1およびMTJ3の硬層の磁化は同方向に配置される(さらに、本文の後に説明するスタックMTJ3およびMTJ4の二つの他の硬層に対しても、硬層に関して同じ配向を用いることに注意すべきである)。
例えば図5および図6に示すようなCMOS入力インターフェイスへのアクセスを持つ3本の垂直伝導バイア20、21および22は、各々、ライン17、18および19へ電気的に結合される。垂直バイア20は、ライン17に(電圧レベルBに対応する)+1/−1に等しい電流IBを投入する。垂直バイア21は、ライン18に(電圧レベルAに対
応する)+1/−1に等しい電流IAを投入する。垂直バイア22は、ライン19に(電
圧レベルCinに対応する)+/−Iに等しい電流ICinを投入する。
応する)+1/−1に等しい電流IAを投入する。垂直バイア22は、ライン19に(電
圧レベルCinに対応する)+/−Iに等しい電流ICinを投入する。
明快さのために、図9および図10には、バイア20、21および22、ならびに電極10、13および14を示していない。
各瞬間(各々の計算ステップ)で、スタックが場において平衡状態にあることを明示することは重要である。電流が加えられ(すなわち、回路の作動中)、電流を止めるとすぐに電流が失われるように平衡状態が維持される。
電流ラインと磁気抵抗スタックとの間の距離によって次に意図することは、軟層の中心と軟層の前記中心に最も近いラインの点とを分離する距離である。
「磁気分極ライン」と呼ぶ(中間レベルのメタライゼーションN2の)電流ライン18は、x軸に沿って向けられ、磁気抵抗スタックMTJ1の下、そして垂直z軸に沿った距離dにある磁気抵抗スタックMTJ2の下を同時に通過するラインである。注目すべきは、この電流ライン18は、また、MTJ1およびMTJ2スタックの上の上記同じ距離dにあっても、(電流が反対方向へ流れて)同じ効果を生じることである。
(上位レベルのメタライゼーションN3からの)電流ライン19は、y軸に沿った二つの平行枝ライン23および24を持つ実質的にU形状のラインであり、MTJ1およびMTJ2スタックからライン18を分離する距離dの、二倍の距離2xdで、MTJ1およびMTJ2スタックの上方に位置する。
(下位レベルのメタライゼーションN1からの)電流ライン17は、y軸に沿ったラインであり、MTJ1スタックからライン18を分離する距離dの二倍の距離2xdで、MTJ1スタックの下方に独自に位置する。
さらに、電流ライン17は、その枝ライン24で、垂直相互接続バイア25を介して電流ライン19へ電気的に結合されているため、ライン17および19の電流は、スタックMTJ2に効果を生じる電流ライン19の枝ライン23へ送られる前に加算される。
結果的に、第一の磁気抵抗スタックMTJ1に対して、IBで電流ICinを供給するライ
ン19および17は、スタックMTJ1の両側にあって、それから等距離にあるが、電流IAを供給する電流ライン18は、二本の他のライン19および17よりも半分有意な距
離で、MTJ1の下(または上)に位置する。したがって、平行状態から逆平行状態へのスタックMTJ1の軟層の磁化の回転を可能する任意の電流lに対して、ライン18によって軟層の中央に発生する場は、ライン19および17によって発生するものに比べ、2倍の強度がある。
ン19および17は、スタックMTJ1の両側にあって、それから等距離にあるが、電流IAを供給する電流ライン18は、二本の他のライン19および17よりも半分有意な距
離で、MTJ1の下(または上)に位置する。したがって、平行状態から逆平行状態へのスタックMTJ1の軟層の磁化の回転を可能する任意の電流lに対して、ライン18によって軟層の中央に発生する場は、ライン19および17によって発生するものに比べ、2倍の強度がある。
MTJ2は、ライン18に関して同じ構成であり、MTJ1と同一の影響を受ける。他方、ライン17および19の電流は加算され(キルヒホッフの法則)、この和が、ライン18に関連する距離の二倍の距離で磁気抵抗スタックMTJ2の上方に存在するライン19の枝ラインへ送られる。注意すべきことは、ライン17および19の電流も加算し、ライン17をUとし、MTJ1スタックの上方に独自にライン19を配置することもできたことである。このケースでは、電流の和は、ライン18に関連する距離の二倍の距離でMTJ2スタックの下方に存在するライン17の枝ラインへ送られることになる。
さて、種々の可能な構成を持つ和生成磁気部品3の反応を評価する。先の仮定を考えて、入力には、「0」⇔−I及び「1」⇔Iを考慮する。同様に、出力には、
△R=RMTJ1−RMTJ2>0=>S=「1」、そして
△R=RMTJ1−RMTJ2<0=>S=「0」を持つ。
△R=RMTJ1−RMTJ2>0=>S=「1」、そして
△R=RMTJ1−RMTJ2<0=>S=「0」を持つ。
Rp MTJiを、平行な、または実質的に平行な状態にある磁気抵抗スタックMTJiの抵
抗と呼び、Rap MTJiを、逆平行な、または実質的に逆平行な状態にあるMTJiスタックの抵抗と呼ぶ。Rint MTJiを、Rap MTJiとRp MTJiとの間の(θが0とπの間を含む)中間状態にある磁気抵抗スタックMTJiの抵抗と呼ぶ。したがって、Rap MTJi>Rint MTJi
>Rp MTJi。
抗と呼び、Rap MTJiを、逆平行な、または実質的に逆平行な状態にあるMTJiスタックの抵抗と呼ぶ。Rint MTJiを、Rap MTJiとRp MTJiとの間の(θが0とπの間を含む)中間状態にある磁気抵抗スタックMTJiの抵抗と呼ぶ。したがって、Rap MTJi>Rint MTJi
>Rp MTJi。
入力ベクトルA、BおよびCinの種々の組み合わせに対する、スタックMTJ1およびMTJ2の各々に見られる磁場生成表を書くこともできる。この表を、下記の表3に示す。
[表3]
A B Cin IA IB ICIN Hx MTJ1 Hy MTJ1 Hx MTJ2 Hy MTJ2
0 0 0 −I −I −I -H/2+H/2=0 +H -2H/2=-H +H
0 0 1 −I −I +I -2H/2=-H +H -H/2+H/2=0 +H
0 1 0 −I +I −I +2H/2=+H +H -H/2+H/2=0 +H
0 1 1 −I +I +I H/2-H/2=0 +H +2H/2=+H +H
1 0 0 +I −I −I -H/2+H/2=0 −H -2H/2=-H −H
1 0 1 +I −I +I -2H/2=-H −H -H/2+H/2=0 −H
1 1 0 +I +I −I +2H/2=+H −H -H/2+H/2=0 −H
1 1 1 +I +I +I H/2-H/2=0 −H +2H/2=+H −H
A B Cin IA IB ICIN Hx MTJ1 Hy MTJ1 Hx MTJ2 Hy MTJ2
0 0 0 −I −I −I -H/2+H/2=0 +H -2H/2=-H +H
0 0 1 −I −I +I -2H/2=-H +H -H/2+H/2=0 +H
0 1 0 −I +I −I +2H/2=+H +H -H/2+H/2=0 +H
0 1 1 −I +I +I H/2-H/2=0 +H +2H/2=+H +H
1 0 0 +I −I −I -H/2+H/2=0 −H -2H/2=-H −H
1 0 1 +I −I +I -2H/2=-H −H -H/2+H/2=0 −H
1 1 0 +I +I −I +2H/2=+H −H -H/2+H/2=0 −H
1 1 1 +I +I +I H/2-H/2=0 −H +2H/2=+H −H
Hは、磁気抵抗スタックMTJiの軟層の中心から距離dに位置する電流ラインに流れる電流Iによって、軟層の近くに発生する場の強度を示す。結果的に、距離2xdに位置するラインに対しては、発生する場の強度は、H/2に等しいことになる。
Hx MTJiおよびHy MTJiは、MTJiスタックの軟層の近くに発生する磁界ベクトルの成分を、xおよびy軸に沿って示す。
得られた場に応じた、磁気抵抗スタックMTJ1およびMTJ2に対する成分Hx MTJi
およびHy MTHiの値、磁気抵抗スタックRMTJ1およびRMTJ2のそれぞれの抵抗状態を明ら
かにする最終的な真理値表、そして(sgn()が関数符号を示す)抵抗変化sgn(△R)の符号と、図7に示す出力インターフェイス4によって発生する電圧Sの形式でのバイナリ出力値を確立する。この真理値表を、下記の表4に示す。場における出力インターフェイスによる検出を行うが、これは、入力の各々、そして読み取り時間中に磁束を安定させる二つの磁気部品3および5(キャリー、和)の各々のための特定な相互接続ネットワークを介して発生する磁場の組み合わせである。したがって、短い加算器伝搬時間(高速計算)のみでなく、減少された入力での情報維持時間(「保持時間」)をも可能する高速差動増幅器を使用して、演算中の消耗を低下させることが好ましい。(特にMgOを用いて)比較的に弱い公称磁気抵抗スタック抵抗と強い磁気抵抗トンネルとを選択することは、(増幅器の応答時間を低下させる強い相対および絶対電流に関して)読み込み速度に勝る大きな利点である。
およびHy MTHiの値、磁気抵抗スタックRMTJ1およびRMTJ2のそれぞれの抵抗状態を明ら
かにする最終的な真理値表、そして(sgn()が関数符号を示す)抵抗変化sgn(△R)の符号と、図7に示す出力インターフェイス4によって発生する電圧Sの形式でのバイナリ出力値を確立する。この真理値表を、下記の表4に示す。場における出力インターフェイスによる検出を行うが、これは、入力の各々、そして読み取り時間中に磁束を安定させる二つの磁気部品3および5(キャリー、和)の各々のための特定な相互接続ネットワークを介して発生する磁場の組み合わせである。したがって、短い加算器伝搬時間(高速計算)のみでなく、減少された入力での情報維持時間(「保持時間」)をも可能する高速差動増幅器を使用して、演算中の消耗を低下させることが好ましい。(特にMgOを用いて)比較的に弱い公称磁気抵抗スタック抵抗と強い磁気抵抗トンネルとを選択することは、(増幅器の応答時間を低下させる強い相対および絶対電流に関して)読み込み速度に勝る大きな利点である。
[表4]
Hx MTJ1 Hy MTJ1 Hx MTJ2 Hy MTJ2 RMTJ1 RMTJ1 sgn(△R) S
0 +H −H +H RP RINT △R<0 0
−H +H 0 +H RINT RP △R>0 1
+H +H 0 +H RINT RP △R>0 1
0 +H +H +H RP RINT △R<0 0
0 −H −H −H RAP RINT △R>0 1
−H −H 0 −H RINT RAP △R<0 0
+H −H 0 −H RINT RAP △R<0 0
0 −H +H −H RAP RINT △R>0 1
Hx MTJ1 Hy MTJ1 Hx MTJ2 Hy MTJ2 RMTJ1 RMTJ1 sgn(△R) S
0 +H −H +H RP RINT △R<0 0
−H +H 0 +H RINT RP △R>0 1
+H +H 0 +H RINT RP △R>0 1
0 +H +H +H RP RINT △R<0 0
0 −H −H −H RAP RINT △R>0 1
−H −H 0 −H RINT RAP △R<0 0
+H −H 0 −H RINT RAP △R<0 0
0 −H +H −H RAP RINT △R>0 1
(硬層の磁化に直交する)x軸上に発生した場が、y軸で発生する場よりも強く、考慮する方向での軟層の良好な飽和を可能にし、そして抵抗のこの相対変化を最大にすることができるだろう。すなわち、Hx MTJi>Hy MTJi。
表2に示すバイナリ全加算器FAの真理値表に従って和Sを得る。注意すべきことは、磁気抵抗スタックの両側で導体を横切る同一強度の電流は、電流が同じ向きであるならば反対方向の場を発生させる。また、これらの電流が反対方向であるならば、最大場となる。これは、スタックMTJ1のケースである。MTJ2に関しては、加算された電流が反対方向にあるならば、効果はそれ自体を相殺するため、発生する場はゼロである。同じ向きであるならば、場は最大値になる。
和生成磁気部品5は、次ものからなる。
− 非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第三の磁気抵抗スタック。
− 非強磁性中間層によって分離された強磁性硬層および強磁性軟層によって形成される第四の磁気抵抗スタックMTJ4。
スタックMTJ1およびMTJ2に関しては、明快さのために、二つの磁気抵抗スタックMTJ3およびMTJ4の種々の層は示していない。強磁性軟層は、例えばパーマロイ等の、磁気的にソフトな材料で製造される。その磁化は、作用する外側の磁場の変化に容易に反応する。この層は、その磁化が、弱い電磁流量の影響下で有意な様式で方向転換できるように十分に精妙であることが好ましい。強磁性硬層は固定磁化を提示する。さらに、非強磁性中間層の層は、MgOから製造されてもよい。
軟層は、それらの磁性配向の変化に必要な書き込み電流を最小限にする円形あるいは半
円形の形状を呈することが好ましい。
円形の形状を呈することが好ましい。
二つのスタックMTJ3およびMTJ4の硬層の磁化は、スタックMTJ1およびMTJ2のものと同方向に配置される。
MTJ3およびMTJ4スタックは、それらの上部で、実質的にy軸に沿って向けられた分極の上側共通電極26によって結合されている。この上側電極は、垂直伝導バイア27によって、正電圧源のレール12へ結合されている。
MTJ3スタックは、その下部で、実質的にy軸に沿って向けられた下側電極28によって、垂直伝導バイア29に結合されている。この伝導バイア29は、図5に示す出力インターフェイス5の入力を形成する電流I3を供給する。
MTJ4スタックは、その下部で、実質的にy軸に沿って向けられた下側電極30によって、垂直伝導バイア31に結合されている。この伝導バイア31は、図5に示す出力インターフェイス5の入力を形成する電流I4を供給する。
キャリー生成磁気部品5は、さらに、(伝導ライン17と同じレベルの)N1レベルのメタライゼーションに属する伝導ライン32を含む。図11は、キャリー生成磁気部品5を、(上方から見た)xy平面で示す。
図11中、MTJ3およびMTJ4スタックは、斜線を施した実線の円で示されている。また、実線の矢印は、基準として機能する硬層の磁性配向を表している。
電流ライン32は、実質的にU形状のラインであり、x軸に沿った二つの平行枝ライン33および34を持ち、それらが、電流ライン18をMTJ1およびMTJ2スタックから分離する距離と同一の距離で、MTJ3およびMTJ4スタックの下方に位置する。同方向の電流のためのU形状電流ライン32は、スタックMTJ3およびMTJ4の各々に、逆の磁場を発生させる。
キャリー生成磁気部品5は、さらに、二つの垂直導体バイア35および36からなり、電流ラインを各々、電流IAが流れる電流ライン18に、そして電流IB+ICinの和が流
れる電流ライン19の部分23に電気的に結合している。
れる電流ライン19の部分23に電気的に結合している。
したがって、三つの電流IA+IB+ICinの和は、キャリー専用の電流ライン32に流
れる。和生成磁気部品3に関しては、入力ベクトルA、BおよびCinの種々の組み合わせに対してスタックMTJ3およびMTJ4の各々の磁場生成を表に書くことができる。この表を、下記に表5として示す。
れる。和生成磁気部品3に関しては、入力ベクトルA、BおよびCinの種々の組み合わせに対してスタックMTJ3およびMTJ4の各々の磁場生成を表に書くことができる。この表を、下記に表5として示す。
[表5]
A B Cin IA IB ICIN ΣI HMTJ3 HMTJ4
0 0 0 −I −I −I −3I −3H +3H
0 0 1 −I −I +I −I −H +H
0 1 0 −I +I −I −I −H +H
0 1 1 −I +I +I +I +H −H
1 0 0 +I −I −I −I −H +H
1 0 1 +I −I +I +I +H −H
1 1 0 +I +I −I +I +H −H
1 1 1 +I +I +I +3I +3H −3H
A B Cin IA IB ICIN ΣI HMTJ3 HMTJ4
0 0 0 −I −I −I −3I −3H +3H
0 0 1 −I −I +I −I −H +H
0 1 0 −I +I −I −I −H +H
0 1 1 −I +I +I +I +H −H
1 0 0 +I −I −I −I −H +H
1 0 1 +I −I +I +I +H −H
1 1 0 +I +I −I +I +H −H
1 1 1 +I +I +I +3I +3H −3H
三つの抵抗値を得ることができた磁気部品のケースに反して、この場合、場は、硬層の磁化に対して、y軸上に独自に発生するため、平行な、あるいは実質的に平行な状態にある磁気抵抗スタックMTJiの抵抗Rp MTJi、または逆平行な、あるいは実質的に逆平行
な状態にある磁気抵抗スタックMTJiの抵抗Rap MTJiのいずれかを得る。Hは、磁気抵抗スタックMTJiの軟層の中心から距離dに位置する電流ラインを流れる電流Iによって、軟層の近くに発生する場の強度を表す。
な状態にある磁気抵抗スタックMTJiの抵抗Rap MTJiのいずれかを得る。Hは、磁気抵抗スタックMTJiの軟層の中心から距離dに位置する電流ラインを流れる電流Iによって、軟層の近くに発生する場の強度を表す。
注意すべきことは、キャリー生成磁気部品5の電流ライン32が、図6に示すような双方向電流を発生させる電圧源Vdd/2へ結合された垂直伝導バイア37をも含むことである。
さて、スタックMTJ3およびMTJ4に対する場の値、そして得られた場に応じた、スタックの各々の抵抗状態RMTJ3およびRMTJ4を示す最終的な真理値表、抵抗変化sgn(△R)の符号(sgn()が機能符号を示し、△R=RMTJ3−RMTJ4)そして図5に示す出力インターフェイス6によって発生する電圧Coutの形式での出力のバイナリ値を確
立する。この真理値表を、下記に表6として示す。
立する。この真理値表を、下記に表6として示す。
[表6]
HMTJ3 HMTJ4 RMTJ3 RMTJ4 sgn(△R) Cout
−3H +3H RP RAP △R<0 0
−H +H RP RAP △R<0 0
−H +H RP RAP △R<0 0
+H −H RAP RP △R>0 1
−H +H RP RAP △R<0 0
+H −H RAP RP △R>0 1
+H −H RAP RP △R>0 1
+3H −3H RAP RP △R>0 1
HMTJ3 HMTJ4 RMTJ3 RMTJ4 sgn(△R) Cout
−3H +3H RP RAP △R<0 0
−H +H RP RAP △R<0 0
−H +H RP RAP △R<0 0
+H −H RAP RP △R>0 1
−H +H RP RAP △R<0 0
+H −H RAP RP △R>0 1
+H −H RAP RP △R>0 1
+3H −3H RAP RP △R>0 1
表2に示す「バイナリ全加算器」FAの真理値表に従って、キャリーCoutを得る。注
意すべきことは、キャリー生成回路5が多数決回路のように作用することである。実に、加算器の真理値表は、入力に0の数が1の数よりも多いならばキャリーの値は0であり、逆であれば1であることを示す。この演算は、伝統的なCMOS論理で実行するのが、より困難である。完全な回路は、かなりの数のトランジスタを必要とする。この例では、同一の強度の双方向性電流と、H/Iのロールオーバー・スレショルドに調整される磁気微分システムとの和が、この演算を容易に実行する。多数決回路が、特定数の論理入力と一つの論理出力とを含むコンポーネントであることを想起して下さい。この出力は、入力に「1」の個数が「0」の個数よりも多いならば「1」に等しい。注意すべきは、この定義によれば、このようなデバイスは、入力の個数が奇数である場合にだけ意味を持つことである。表7は、三つの入力を持つ多数決回路の真理値表である。
意すべきことは、キャリー生成回路5が多数決回路のように作用することである。実に、加算器の真理値表は、入力に0の数が1の数よりも多いならばキャリーの値は0であり、逆であれば1であることを示す。この演算は、伝統的なCMOS論理で実行するのが、より困難である。完全な回路は、かなりの数のトランジスタを必要とする。この例では、同一の強度の双方向性電流と、H/Iのロールオーバー・スレショルドに調整される磁気微分システムとの和が、この演算を容易に実行する。多数決回路が、特定数の論理入力と一つの論理出力とを含むコンポーネントであることを想起して下さい。この出力は、入力に「1」の個数が「0」の個数よりも多いならば「1」に等しい。注意すべきは、この定義によれば、このようなデバイスは、入力の個数が奇数である場合にだけ意味を持つことである。表7は、三つの入力を持つ多数決回路の真理値表である。
[表7]
a b C Sv
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
a b C Sv
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
表2と表7とを比較し、「A」に「a」が等しい、「B」に「b」が等しい、「Cin」に「c」が等しい、そして「Cout」に「Sv」が等しいとすると、同じ真理値表を得る
。
。
したがって、本発明は、「バイナリ全加算器」ハイブリッド加算器を実行するために、第一世代FIMS(「場誘起磁気スイッチング」、すなわち、磁気抵抗スタックの近くの電流ラインによって磁気的に発生する場の適用によって修正される軟層の磁化)の磁気抵抗スタックMTJの基本的な磁気技術を、CMOS技術に組み合わせる。このアーキテクチャは、比較的に高性能で、比較的に動的消耗が低く、高密度集積化を必要とする演算の度合いの高いアプリケーションに意図される。
したがって、この加算器のアーキテクチャは、三つのブロックを含み、第一のブロックは、磁気部品の相互接続システムに投入される双方向性電流の発生を可能にするよう寸法決めされたCMOSバッファからなる。双方向性は、回路の、半分の電圧源を持つ経路設定ラインの分極化によって提供される。加算演算において相対的な等価重量を持つ入力(A、BおよびCin)の各々、関連バッファは、等価サイズを持つ。したがってバッファは、3本の相互接続ラインを駆動し、それらの各々に、入力に印加された論理情報に依存する方向を持つ電流を発生させる。これらのラインは、電流に応じて局所的場を発生させる二つの磁気差動構造だけでなく、経路決定トポロジーをも横切る。このトポロジーが、磁気和生成部品および出力キャリー生成を「作動上」区別するものである(二つの磁気部品の磁気反応が同じ刺激に対して異なる)。差動モードで作動する一対の磁気抵抗スタックの使用は、読み取りアンプのコモンモード阻止が有利に作用し、雑音の発生を良好に防止する。したがって、印加された局所的場の方向、そしてそれゆえにラインに投入された電流の組み合わせに応じて、「正あるいは負の」抵抗変化△Rを得る。この抵抗変化は、CMOSステージ差動電流(差動増幅器)の形式で発生し、対応する論理情報を得るために電圧の形式へ変換される。一つのブロックに対しては和、そして他に対してはキャリーであり、これは、nビット演算のために次のブロックへ送信できる。この情報を、直接的に電流の形式で送信することも可能であることを以下で説明するが、中間キャリーを「本当に計算する」(すなわち、これらのキャリーを、CMOS回路を介して論理レベルの形式で再生する)ことを、いくらか控えることができる。
このアーキテクチャは、同等のCMOS回路に対していくつかの利点がある。第一に、電流モードでの入力刺激(加算すべきデータ)を発生させる回路と、結果の生成回路との間の解離があることで、システム性能の全体的な発展、そして演算中に消費される動的電力の制限が可能である。これは、比較的に弱い電流を必要とする使用磁気差動構造に関しては全く真である。刺激のエミッタと磁気部品との間は全く接点がない、と見なすことができ、結果的に、演算処理自体は電力を消費しない、と実用的に考えてもよい。
第二の利点は、キャリーの演算と和の演算との間の解離であり、このケースにおける演算は、完全に並列化される。さらに、磁気構造およびCMOS構造は、完全に同一であり、このような部品の機能プロセスの簡略化および標準化(標準セル)を最適にする。このアプローチは、CMOS部品に対して有意な密度を得る。このことは、加算器が、機能するのに20未満のトランジスタ(増幅器+バッファ)を使用できる、という事実によって強調できる。
さらに、MRAM磁気メモリの開発は、標準CMOS処理(デジタル環境)との磁気処理の互換性を保証する。結果的に、磁気部品は、(「アバブIC」)CMOS部品の上方に後処理として加えることができる。このアプローチにおいては、演算は、平衡位置の辺りで整合されるスタックの磁化の(局所的場の組み合わせによって確立される)弱変分の
助けを借りて、磁気部品によって実行される。例えばCMOS電流モード論理(CML)に使用されるこのアプローチは、高速デジタル回路の創造によく適応し、機能が相互接続の経路決定トポロジーによって設定され、電力における、そして場の方向における変化を可能にする。CMOS部品は、インターフェイスとして独特に機能するため、「伝統的な」部品を持つ回路との互換性を保証する。
助けを借りて、磁気部品によって実行される。例えばCMOS電流モード論理(CML)に使用されるこのアプローチは、高速デジタル回路の創造によく適応し、機能が相互接続の経路決定トポロジーによって設定され、電力における、そして場の方向における変化を可能にする。CMOS部品は、インターフェイスとして独特に機能するため、「伝統的な」部品を持つ回路との互換性を保証する。
最後に、第四の利点は、読み取りが、このアーキテクチャの、また、これを電流の形式で暗に計算することの(速度に関する)制限因子であるため、計算することを控えるという可能性である。別の言葉で言えば、第二の加算器の対応する入力(Cin)に直接的に電圧の形式で出力キャリーを再生することである。したがって、2ビット加算器と同じ全体的な速度を持つ4ビット加算器を実行できる。表5および表6から次のことが分かる。キャリーの電流ライン32を通る電流の和の符号は、バイナリ情報出力Cout(CMOS出
力インターフェイスによるキャリー生成)に完全に相関する。この結果は、構造的に正常である。なぜなら、(二つの32ビット・ワードを加算するのに32個の「バイナリ全加算器」をとる)nビット加算器を実行したい場合、キャリーを段階的に伝播させる必要があるためである。しかしながら、和と最終キャリーとが重要なのであり、中間キャリー演算は有益なものではない。したがって、例えば、二つのバイナリ全加算器「バイナリ全加算器」を継続接続することによって、しかし中間キャリー演算をクロスすることによって、すなわち、第一ステージのキャリーに関連する電流和を第二の入力ラインに直接的に再投入することによって、2ビット加算器(二つの2ビット・ワードの和)を構成できる(中間キャリーを再生成するように機能する中間出力インターフェイスを削除する)。このアプローチは、1ビットに対しても2ビットに対するものと同じ演算速度を持つ。このアプローチは、nビット加算器に対して一般化できる。本発明によるnビット加算器の伝搬時間は、平均で、二分される。さらに、2ビット加算器のケースでは、後者は、6つのMTJスタック(無用な第一ステージのキャリー演算に関連するスタック)、三つのバッファ増幅器(図7の増幅器304等)、そして5つのインターフェイス(三つの入力インターフェイスと二つの出力インターフェイス)のみを使用する。したがって、システムの全体的なサイズを減少させ、そして第一のステージからの電流を第二のものに使用するので、平均的な消耗を低下させる。
力インターフェイスによるキャリー生成)に完全に相関する。この結果は、構造的に正常である。なぜなら、(二つの32ビット・ワードを加算するのに32個の「バイナリ全加算器」をとる)nビット加算器を実行したい場合、キャリーを段階的に伝播させる必要があるためである。しかしながら、和と最終キャリーとが重要なのであり、中間キャリー演算は有益なものではない。したがって、例えば、二つのバイナリ全加算器「バイナリ全加算器」を継続接続することによって、しかし中間キャリー演算をクロスすることによって、すなわち、第一ステージのキャリーに関連する電流和を第二の入力ラインに直接的に再投入することによって、2ビット加算器(二つの2ビット・ワードの和)を構成できる(中間キャリーを再生成するように機能する中間出力インターフェイスを削除する)。このアプローチは、1ビットに対しても2ビットに対するものと同じ演算速度を持つ。このアプローチは、nビット加算器に対して一般化できる。本発明によるnビット加算器の伝搬時間は、平均で、二分される。さらに、2ビット加算器のケースでは、後者は、6つのMTJスタック(無用な第一ステージのキャリー演算に関連するスタック)、三つのバッファ増幅器(図7の増幅器304等)、そして5つのインターフェイス(三つの入力インターフェイスと二つの出力インターフェイス)のみを使用する。したがって、システムの全体的なサイズを減少させ、そして第一のステージからの電流を第二のものに使用するので、平均的な消耗を低下させる。
この第四の利点は、図12を参照して説明する。この図は、xyz直交基準枠に従うキャリー伝播を持つ本発明による2ビット加算器109の三次元表示である。この加算器109は、第一の和生成磁気部品103からなる。
第一の和生成磁気部品103は、次のものを含む。
− 第一の磁気抵抗スタックMTJ1。
− 第二の磁気抵抗スタックMTJ2。
注意すべきは、加算器109に使用される種々の磁気抵抗は、図8に示す加算器9に関して先に説明したものと同一であることである。
MTJ1およびMTJ2スタックは、それらの上部で、実質的にx軸に沿って向けられた分極の上側共通電極110によって結合されている。この上側電極は、垂直伝導バイア111によって、y軸に沿って向けられた正電圧源のレール112へ結合されている。
MTJ1スタックは、その下部で、下側電極114によって垂直伝導バイア116へ結合されている。この伝導バイア116は、図5および図7に示すような第一のCMOS出力インターフェイスの第一の入力を形成する電流を供給する。
MTJ1スタックは、その下部で、下側電極113によって垂直伝導バイア115へ結合されている。この伝導バイア115は、図5および図7に示すような、前記第一の出力インターフェイスの第二の入力を形成する電流を供給する。
第一の出力インターフェイスは、図4に示すような出力信号S0を発生させる。
磁気回路109は、(図8を参照して説明したものと同一の)N1からN3の3レベルのメタライゼーションから形成され、次の入力電流を投入することが可能である。
− (図4に示すようなビットA0に対応する)IA0、(A0と加算すべきビットB0に
対応する)IB0、そして図6に示すような第一のCMOS入力インターフェイスによって送信される(図4に示すような入力Cin0のキャリーに対応する)ICin0。
対応する)IB0、そして図6に示すような第一のCMOS入力インターフェイスによって送信される(図4に示すような入力Cin0のキャリーに対応する)ICin0。
− (図4に示すようなビットA1に対応する)IA1、そして図6に示すような第二の
CMOS入力インターフェイスによって送信される(A1と加算すべきビットB1に対応する)IB1。(この場合に注意すべきことは、入力インターフェイスが、キャリーCout0(またはCin1)に対応する電流を供給しないことである。なぜなら、後者は、磁気回路の
形式で直接的に伝達されるためである。)
CMOS入力インターフェイスによって送信される(A1と加算すべきビットB1に対応する)IB1。(この場合に注意すべきことは、入力インターフェイスが、キャリーCout0(またはCin1)に対応する電流を供給しないことである。なぜなら、後者は、磁気回路の
形式で直接的に伝達されるためである。)
第一の和生成磁気部品103は、各々、N1、N2およびN3のレベルのメタライゼーションに属する3本の伝導ライン117、118、119を含む。
CMOS入力インターフェイスへのアクセスを持つ三つの垂直伝導バイア120、121および122は、各々、ライン117、118および119に電気的に結合されている。
したがって、垂直バイア120は、ライン117に、+/−Iに等しい電流IB0を投入する。垂直バイア121は、ライン118に、+/−Iに等しい電流IA0を投入する。垂直バイア122は、ライン119に、+/−Iに等しい電流ICin0を投入する。
(中間レベルのメタライゼーションN2の)電流ライン118は、x軸に沿って向けられたラインであり、同時に、垂直z軸に沿った距離dでMTJ1スタックの下、そしてMTJ2スタックの下を通過する。注意すべきは、この電流ライン118が、同じ距離dでMTJ1およびMTJ2スタックの上方にあっても、(電流がそれを通って反対方向へ流れて)同じ効果が生じることである。
(上位レベルのメタライゼーションN3からの)電流ライン119は、y軸に沿った二つの平行枝ライン123および124を持つ実質的にU形状のラインであり、MTJ1およびMTJ2スタックからライン18を分離する距離dの二倍の距離2xdで、MTJ1およびMTJ2スタックの上方に位置する。
(下位レベルのメタライゼーションN1からの)電流ライン117は、y軸に沿ったラインであり、MTJ1スタックからライン118を分離する距離dの二倍の距離2xdで、MTJ1スタックの下方に独自に位置する。
さらに、電流ライン117は、垂直相互接続バイア125を介して電流ライン119に、その枝ライン124で電気的に結合されているため、ライン117および119の電流は、加算されてから、電流ライン119の枝ライン123へと経路指定され、スタックMTJ2にその効果を生じる。
加算器109は、第二の和生成磁気部品403を含む。
第二の和生成磁気部品403は、第一の和生成磁気部品と構造的に同一である。
第二の和生成磁気部品403は、次のものからなる。
− 第三の磁気抵抗スタックMTJ1'。
− 第四の磁気抵抗スタックMTJ2'。
MTJ1'およびMTJ2'スタックは、それらの上部で、実質的にx軸に沿って向けられた分極の上側共通電極410によって結合されている。この上側電極は、垂直伝導バイア411によって、y軸に沿った正電圧源のレール112へ結合されている。
MTJ1'スタックは、その下部で、下側電極414によって垂直伝導バイア416へ
結合されている。この伝導バイア416は、図5および図7に示すような第二のCMOS出力インターフェイスの第一の入力を形成する電流を供給する。
結合されている。この伝導バイア416は、図5および図7に示すような第二のCMOS出力インターフェイスの第一の入力を形成する電流を供給する。
MTJ2'スタックは、その下部で、下側電極413によって垂直伝導バイア415へ
結合されている。この伝導バイア415は、図5および図7に示すような、前記第二の出力インターフェイスの第二の入力を形成する電流を供給する。
結合されている。この伝導バイア415は、図5および図7に示すような、前記第二の出力インターフェイスの第二の入力を形成する電流を供給する。
第二の出力インターフェイスは、図4に示すような出力信号S1を発生させる。
第二の和生成磁気部品403は、各々、N1、N2およびN3のレベルのメタライゼーションに属する三つの伝導ライン417、418、419を含む。
第二のCMOS入力インターフェイスへのアクセスを持つ二つの垂直伝導バイア420および421は、各々、ライン417および418に電気的に結合されている。
したがって、垂直バイア420は、ライン417に、+/−Iに等しい電流IB1を投入する。垂直バイア421は、ライン418に、+/−Iに等しい電流IA1を投入する。
第二の和生成磁気部品403は、さらに、次に説明するところの中間キャリーの電流投入を可能する垂直バイア422を含む。垂直バイア422は、電流ライン419に、その枝ライン424で電気的に結合されている。
(中間レベルのメタライゼーションN2の)電流ライン418は、x軸に沿って向けられたラインであり、同時に、垂直z軸に沿った距離dでMTJ1'スタックの下、そして
MTJ2'スタックの下を通過する。
MTJ2'スタックの下を通過する。
(上位レベルのメタライゼーションN3からの)電流ライン419は、y軸に沿って二つの平行枝ライン423および424を持つ実質的にU形状のラインであり、MTJ1およびMTJ2スタックからライン418を分離する距離dの二倍の距離2xdで、MTJ1およびMTJ2スタックの上方に位置する。
(下位レベルのメタライゼーションN1からの)電流ライン417は、y軸に沿ったラインであり、MTJ1スタックからライン418を分離する距離dの二倍の距離2xdで、MTJ1磁気抵抗スタックの下方に独自に位置する。
さらに、電流ライン417は、垂直相互接続バイア425を介して電流ライン419に、その枝ライン424で電気的に結合されているため、ライン417および419の電流は、加算されてから電流ライン419の枝ライン423へ経路決定され、スタックMTJ2'に対してその効果を生じる。
さらに、加算器109は、N1レベルのメタライゼーションに属するキャリー伝播の電流ライン132と、各々電流IA0が流れる電流ライン118へ、そして電流IB0+ICin0の和が流れる電流ライン119の一部分123へ電流ライン132を電気的に結合する二つの垂直導体バイア135および136からなる。
したがって、三つの電流IA0+IB0+ICin0の和は、伝播キャリー専用の電流ライン132を流れる。図8に示す1ビット加算器のライン32とは対照的に、このライン132は、二つの磁気抵抗スタック上に磁場を発生させるように機能せず、互換性CMOS電圧の形式に再生することなく電流の形式で中間キャリーを単純に伝播するように機能する。この場合、二つのスタックだけでなく一つの出力インターフェイスをも節約する。
電流ライン132は、それから垂直伝導バイア422まで延長し、この後者へ電流Iint0で入力を供給する。
加算器109は、最終キャリー生成磁気部品405からなる。
この最終キャリー生成磁気部品405は、図8に示すようなキャリー生成磁気部品5と構造的に同一であり、次のものを含む。
− 第五の磁気抵抗スタックMTJ3'。
− 第六の磁気抵抗スタックMTJ4'。
MTJ3'およびMTJ4'スタックは、それらの上部で、実質的にy軸に沿って向けられた分極の上側共通電極426によって結合されている。この上側電極は、垂直伝導バイア427によって、正電圧源のレール112へ結合されている。
MTJ3'スタックは、その下部で、実質的にy軸に沿って向けられた下側電極428
によって、垂直伝導バイア429に結合されている。この伝導バイア429は、図5に示すような第三の出力インターフェイスの入力を形成する電流を供給する。
によって、垂直伝導バイア429に結合されている。この伝導バイア429は、図5に示すような第三の出力インターフェイスの入力を形成する電流を供給する。
MTJ4'磁気抵抗スタックは、その下部で、実質的にy軸に沿って向けられた下側電
極430によって、垂直伝導バイア431に結合されている。この伝導バイア431は、図5に示すような第三の出力インターフェイスの入力を形成する電流を供給する。
極430によって、垂直伝導バイア431に結合されている。この伝導バイア431は、図5に示すような第三の出力インターフェイスの入力を形成する電流を供給する。
最終キャリー生成磁気部品405は、(伝導ライン417と同じレベルの)N1レベルのメタライゼーションに属する伝導ライン432を含む。
電流ライン432は、x軸に沿った二つの平行枝ライン433および434を持つ実質的にU形状のラインであり、これらの平行枝ラインは、各々、MTJ1'およびMTJ2'スタックから電流ライン418を分離する距離と同一の距離dで、MTJ3'およびMT
J4'スタックの下方に位置する。同一方向の電流のための電流ライン432のU形状は
、スタックMTJ3'およびMTJ4'の各々に逆の磁場を発生させる。
J4'スタックの下方に位置する。同一方向の電流のための電流ライン432のU形状は
、スタックMTJ3'およびMTJ4'の各々に逆の磁場を発生させる。
注意すべきことは、キャリー生成磁気部品405の電流ライン432も、図6に示すような双方向電流を発生させる電圧源Vdd/2へ結合された垂直伝導バイア437を含むことである。
さらに、最終キャリー磁気部品405は、電流ライン432を、電流IA1が流れる電流ライン418へ、そして電流IB1+Iint0の和が流れる電流ライン419の一部分423へ各々電気的に結合する二つの垂直導体バイア435および436からなる。
したがって、三つの電流IA1+IB1+Iint0の和は、キャリー専用の電流ライン432を流れる。
さらに、加算器109は、キャリー伝播の電流ライン132へ電気的に結合された垂直バイア438を含む。このバイア438の用途については後に触れる。
しかしながら、上記提案のアプローチは、伝導バイア422にIを絶対値で投入するために、電流Iint0を制限することを前提とする。それにもかかわらず、この値は、000および111に等しいベクトル(A0、B0、Cin0)によって超過されている。入力ベク
トルが000であるとき、投入電流の和は−3xIであり、そして入力ベクトルが111であるとき、投入電流の和は3xIである。この問題を解決するために、入力ベクトルから電流を規制するよう、図13に示すようなCMOS制限回路500を用いることができる。この処置は、比較的に長い磁気部品に対する増幅器の応答時間に関して、性能が不利になることはない。
トルが000であるとき、投入電流の和は−3xIであり、そして入力ベクトルが111であるとき、投入電流の和は3xIである。この問題を解決するために、入力ベクトルから電流を規制するよう、図13に示すようなCMOS制限回路500を用いることができる。この処置は、比較的に長い磁気部品に対する増幅器の応答時間に関して、性能が不利になることはない。
CMOS制限回路500は、次のものを含む。
− 直列に取り付けられた三つのPMOSトランジスタ501、502および503。なお、第一のPMOSトランジスタ501のソースは、正電圧源へ結合される。
− 直列に取り付けられた三つのNMOSトランジスタ504、505および506。なお、第三のNMOSトランジスタ506のソースは、アースへ結合される。
6つのPMOSおよびNMOSトランジスタは、第一のNMOSトランジスタ504のドレインが第三のPMOSトランジスタ503のドレインへ結合されるよう直列に取り付けられる。
第一のPMOSトランジスタ501と第三のNMOSトランジスタ506は、信号A0が投入される共通ゲートを持つ。
第二のPMOSトランジスタ502と第二のNMOSトランジスタ505は、信号B0が投入される共通ゲートを持つ。
第三のPMOSトランジスタ503と第一のNMOSトランジスタ504は、信号Cin0が投入される共通ゲートを持つ。
第一のNMOSトランジスタ504および第三のPMOSトランジスタ503からの共通ドレインは、(図12にも示す)垂直伝導バイア438によって、キャリー伝播の電流ライン132へ結合されている。
既に上述したように、各電流ラインは、(伝導バイア437によって)電圧源Vdd/2へ結合されているため、双方向電流を送ることが可能である。
ベクトルが000であるとき、ライン132の投入電流の和は、−3xIである。レギュレータ500は、バイア438に電流2xIを投入し(PMOSトランジスタ501から503の作動)、電流を−1へ規制して、同時に符号を保存する。同様に、ベクトルが111であるならば、投入電流の和は+3xIである。レギュレータは、バイア438に−2xIを投入し(NMOS504から506の作動)、電流を+Iに規制する。したがって、レギュレータ500の後に位置する電流ライン132の枝ラインには、なお+/−Iに等しい電流がある。レギュレータのアーキテクチャに関して、入力ベクトルの他の組み合わせが電流に影響を及ぼすことは全くない。
もちろん、本発明は、ここに説明した作動モードに限られない。
特に1または2ビット加算器のケースで説明したが、本発明は、他のタイプの論理関数の生成に他の用途を持つものである。
例えば、以下に、和を求める前に発生する磁場を変化させるよう書き込みラインとスタックとの間の距離を用いるフィールド・ライトイン磁気抵抗スタックからの、本発明による論理「AND」ゲートのためのデバイスを提示する。二入力「AND」ゲートは、すべての入力が「1」である場合に限り、出力として論理値「1」を提供する。これを、真理値表として下記の表8に示す。
[表8]
A 0 1
B
0 0 0
1 0 1
A 0 1
B
0 0 0
1 0 1
先に述べたように、AおよびB入力は電流としてエンコードされる。
A=「0」⇔IA=−I
A=「1」⇔IA=I
B=「0」⇔IB=−I
B=「1」⇔IB=I
A=「1」⇔IA=I
B=「0」⇔IB=−I
B=「1」⇔IB=I
したがって、電流IAおよびIBは、情報が『0』であるケースでは負であり、情報が『1』であるケースでは正である。
図14a)および図14b)は、各々、論理「AND」ゲートを形成するためのデバイス600を概略的に表す(xy平面)上面図および(zy平面に沿う)側面断面図である。
デバイス600は、次のものからなる。
− 非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む磁気抵抗スタック(このスタックの特性は、本発明の他の作動モードに関して先に説明したものと同一である)。
− 第一レベルのメタライゼーションに属する電流IAを受ける第一の電流ライン60
1。
1。
− 第二レベルのメタライゼーションに属する電流IBを受ける第二の電流ライン60
2。
2。
− 第三レベルのメタライゼーションに属する第三の電流ライン603。
電流の絶対値は常に同じである(lに等しい)。磁気抵抗スタックMTJの状態は、「AND」ゲートの出力を表す。磁気抵抗スタックの平行状態は「1」を表し、逆平行状態は「0」を表す。電流の矢印は、電流が正と考慮される方向を表す。慣例を使用すれば、正電流は、x軸に沿った正場を発生させる。
上記に既に言及したように、電流ラインと磁気抵抗スタックとの間の距離は、軟層の中心と軟層の中心に最も近いラインの点とを分離する距離を意味する。
(中間レベルのメタライゼーションの)第三の電流ライン603は、y軸に沿って向けられたラインであり、垂直z軸に沿った距離dでMTJスタックの上方を通過する。注意すべきは、この電流ライン603が、同じ距離dでMTJ1スタックの下方にあっても、(電流が反対方向へ流れるなら)同じ効果を生じることである。
(上位レベルのメタライゼーションからの)電流ライン601は、y軸に沿って向けられたラインであり、MTJスタックからライン603を分離する距離dの二倍の距離2xdで、MTJスタックの上方に位置する。
(下位レベルのメタライゼーションからの)第二の電流ライン602は、y軸に沿ったラインであり、MTJスタックからライン603を分離する距離dの二倍の距離2xdで、MTJスタックの下方に位置する。
このデバイス600におけるライン603は、デバイスの左右対称性を打破するのに必要な追加のラインである。実に、AおよびB入力(601および602)に対応するラインのみで、入力の値を逆転させるのなら、磁束は必然的に逆になる。したがって、「AND」ゲートのケースで起こる入力の「01」と「10」の組み合わせに対して、同じ出力構成を持つことはできない。一定値の電流を持つ追加電流のこのライン603を用いて、場シフトの形式で非対称を生み出す。このライン603は、常に、−Iの値を持つ負電流を持つ。ラインとスタックとの間の距離は、電流の影響を変化させる。同じ電流lに対して、距離dが2倍小さいなら、発生する場は2倍強い。磁気抵抗スタックの磁束、そしてそれによる、入力値に応じた出力値を、下記の表9に示す。「AND」関数が形成される。
[表9]
A B Ia Ib I H1 a H1 b H603 Htot 状態 出力
0 0 −I −I −I −H −2H −2H −5H AP 0
0 1 −I I −I −H 2H −2H −H AP 0
1 0 I −I −I H −2H −2H −3H AP 0
1 1 I I −I H 2H −2H H P 1
A B Ia Ib I H1 a H1 b H603 Htot 状態 出力
0 0 −I −I −I −H −2H −2H −5H AP 0
0 1 −I I −I −H 2H −2H −H AP 0
1 0 I −I −I H −2H −2H −3H AP 0
1 1 I I −I H 2H −2H H P 1
表中、H1 aは、ライン601によって発生する場を示す。
H1 bは、ライン602によって発生する場を示す。
H603bは、ライン603によって発生する場を示す。
Htotは、3本のライン601、602および603によって発生する総場を示す。
表9で、MTJスタックの電気抵抗の二つの安定状態、すなわち、MTJスタックの電気抵抗のための平行状態Pあるいは逆平行状態に言及した。しかしながら、安定なジャンクションを持つ必要はない。不安定なジャンクションの選択が有利な場合もある。なぜなら、磁場での反応がより容易であり、速度および消耗における改善が可能である。想起すべきことは、MTJスタックの電気抵抗は、次の関係による第一の近似(弱いバイアス電圧と周囲温度)で決まる。
RMTJ=Rp.(1+TMR.(1−cosθ)/2)
式中、
− Rp.は、スタックの二層の磁化が同方向に配向されたときの磁気抵抗スタックの公称抵抗である。
− Rp.は、スタックの二層の磁化が同方向に配向されたときの磁気抵抗スタックの公称抵抗である。
− TMRは、磁気抵抗トンネル、すなわち、極端な配向状態間での抵抗の相対変化を表す。
− θは、硬層および軟層の配向間で形成される角度である。
したがって、θが0に等しいとき、磁気抵抗スタックは平行状態であり、その平行状態にあるスタック抵抗Rpは、その最小値に到達し、Rp MTJ=Rpに等しい。他方、θ=πのとき、磁気抵抗スタックは逆平行状態であり、その逆平行状態のスタックの電気抵抗Rap MTJは最大値であり、Rap MTJ=Rp.(1+TMR)に等しい。
(本発明とは異なる)メモリ・アプローチにおいては、情報は不揮発性方式で記憶される。したがって、ジャンクションは、有意な安定性を持つ必要がある。この安定性は、いくつかの方法で、例えば、形状異方性を増すことによって得ることができる。したがって、メモリの伝統的な用途におけるスタックは、大きな形状係数を持つ楕円形である。磁化容易軸は、ジャンクションの長軸に沿って向けられる。このアプローチにおいては、磁気がその平衡状態の位置から十分に移行するように場を印加し、場がもはや印加されないときに磁化がその第二の安定位置に戻り、それを保持する(双安定演算)。したがって、情報は、どんな外部の要求にも関わらず保持される。ゆえに、不揮発性である。この場合、磁化の「スイッチング」を考察する。このケースにおける硬層の磁化は、最大TMRを利用して、平行と逆平行状態との間で切り替わるようこの磁化容易軸に整列される。
本発明が関わるアプローチにおいては、メモリ効果を望まない。情報は、演算中、すなわち場が印加されるときにのみ維持される必要がある。したがって、この場合、安定性は、作動中に印加される磁場によって提供される。しかしながら、安定なジャンクションを持つ必要はない。不安定なジャンクションの選択は、それが磁場でより容易に反応するので、速度および消耗における改善の点で有利である。
ジャンクションの安定性を減少させるために、(ほとんど意味のない形状係数を持つ)円形あるいはほぼ円形のスタック値を使用できる。軟層は、結晶磁気異方性の磁化容易軸を保持する。このケースにおける磁場の印加は、二つの安定状態間で軟層の磁化を反転させることはないが、角度θの安定位置から磁化を、エンコードされた情報(『0』または『1』)に応じて正あるいは負へ移行させる。この演算を、先に説明したメモリ作動と区別するために、「スイッチング」と言うよりも、むしろ「変調」あるいは磁化と述べる。このケースにおける硬層の磁化は、軟層の磁化が平行または逆平行状態に接近するよう、磁化容易軸に直交しなければならない。
このアプローチによれば、バイナリ値『0』または『1』を表すのは、角度の符号である。初期の安定位置が何であれ、演算は完全に左右対称に留まる。θの絶対値の選択は、速度と消耗との間の選択をも可能にする。小さな角度θは、わずかな磁場を必要とするが、信号の有意性が少ないので、CMOS読み出し回路を遅くする。より有意な角度は、読み出し速度を上げる。
本発明によれば、これは、論理関数を形成する磁気部品と書き込みラインの三次元トポロジーである。
それによって、このアプローチは、コンポーネントの中間CMOS部品の使用を避けるため、「AND」、「OR」あるいは「NOT」の基本ブロックに分解されない。
CMOS部品は、関数の入出力インターフェイスを形成するためのみに使用される。これは、CMOS技術に固有の応答時間を解決し、速度および消耗に関して、磁気部品の特質を完全に利用することが可能にする。
Claims (23)
- 非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも一つの第一の磁気抵抗スタック(MTJ1)、そして
第一(N3)および第二(N2)レベルのメタライゼーションに各々属する少なくとも一つの第一(19)および一つの第二(18)の電流ラインからなり、
前記二つのラインの各々に電流が流れると前記第一のスタックの近くに磁場が発生する磁気構造を含む「論理関数」実行のためのデバイス(9)であって、
前記少なくとも一つのスタックに対して、前記第一および第二のライン(19、18)が前記第二の強磁性層から種々の距離に配置され、前記種々の距離が前記「論理関数」によって決定されることを特徴とする、前記デバイス(9)。 - 前記少なくとも一つの磁気抵抗スタックに対して、前記第一(19)および第二(18)のラインが前記磁気抵抗スタックの両側に位置することを特徴とする、請求項1に記載されたデバイス(9)。
- 前記第一のラインが前記軟層の上方に距離d1で位置し、そして前記第二のラインが前記軟層の下方に距離d2で位置するため、前記第一のラインおよび前記第二のラインに各々流れる同じ強度の二つの電流に対して、前記軟層の近くに前記第一および第二のラインによって各々発生する場の強度H1およびH2が、H1/H2=d2/d1であることを特徴とする、請求項1あるいは2に記載されたデバイス(9)。
- 非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む少なくとも一つの磁気抵抗スタック(MTJ1)、そして
第一(N3)および第二(N1)レベルのメタライゼーションに各々属する少なくとも一つの第一(19)の電流ライン、そして一つの第二(17)の電流ラインからなり、
前記二つのラインの各々に電流が流れると前記少なくとも一つの第一のスタックの近くに磁場が発生すること、そして前記第一および第二のライン(19、17)が、前記第二の強磁性層の両側に等距離で配置されていることを特徴とする、請求項1から3のいずれか一項に記載されたデバイス(9)。 - 前記磁気構造が、前記第一のスタックと合併可能な、また、前記第一のスタックから分離可能な第二の磁気抵抗スタック(MTJ3)、そして
前記第二の磁気抵抗スタック(MTJ3)の近くに位置し、電流が流れると前記第二のスタック(MTJ3)の近くに磁場を発生させる電流ライン(32)からなり、
前記第二のスタック、前記第二の磁気抵抗スタックが、非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含み、そして前記第三のライン(32)が、二つの電流が前記ライン(32)で加わるように少なくとも二つの電流入力点を持つことを特徴とする、請求項1から4のいずれか一項に記載されたデバイス(9)。 - 前記第二の磁気抵抗スタック(MTJ3)の近くに位置する前記ライン(32)が、前記第二の磁気抵抗スタック(MTJ3)の近くに位置する前記ライン(32)のレベルのメタライゼーションとは異なるレベルのメタライゼーションに属する少なくとも一つの他の電流ライン(19、18)へ結合されており、これら二つのラインが相互接続伝導ライン(36、35)によって結合されており、そして前記相互接続ライン(36、35)と、前記第二の磁気抵抗スタック(MTJ3)の近くに位置する前記ライン(32)との接続点が、前記二つの電流入力点の一つを形成することを特徴とする、請求項1から5のいずれかに記載されたデバイス(9)。
- 前記少なくとも二つの電流入力点が、各々、前記第二の磁気抵抗スタックの近くに位置
する前記ラインへ電流I1およびI2を投入すると、前記軟層の近くの前記第三のラインによって発生する場の強度H'が、H'/H=(I1+I2)/Iとなることを特徴とする、なお、式中のHが、電流Iが流れるときに前記第二の磁気抵抗スタックの近くに位置する前記電流ラインによって発生する磁場の強度を表す、請求項5または6に記載されたデバイス。 - 第一の強磁性層が、基準として機能する固定磁束に留められる強磁性硬層であり、そして第二の強磁性層が強磁性軟層であることを特徴とする、請求項1から7のいずれか一項に記載されたデバイス(9)。
- 軟層が、磁性配向の変化に必要な書き込み電流を最小限にする円形あるいは半円形の形状を提示することを特徴とする、請求項1から8のいずれかに記載されたデバイス。
- 磁気抵抗スタックの各々の硬層が、同じスタックの軟層のための基準として使われる磁化容易軸に直交する磁束に留められ、そして磁気抵抗スタックの軟層が、電気信号を発するのに十分なスタックの横断抵抗への修正を誘導するよう磁気抵抗スタックの近くに位置する電流ラインまたは複数の電流ラインから来る電流によって調整可能な磁性配向を持ち、層の磁性配向のこのような調整が十分に弱いため、配向が二つの安定位置間で切り替わることなく一つの安定位置の周りで変動することを特徴とする、請求項8または9に記載されたデバイス。
- 論理『0』または『1』を表す電圧レベルの形式でエンコードされた論理情報を受ける少なくとも一つの入力、
相互接続伝導ラインへ結合された少なくとも一つの出力、そして
前記相互接続伝導ラインに、論理情報を表す方向を持つ電流を発生させるための電子手段からなる入力インターフェイス(2)を含み、
前記電流の強度の絶対値が、前記電流のどの方向においても同一であることを特徴とする、請求項1から10のいずれか一項に記載されたデバイス。 - 前記少なくとも一つの第一の磁気抵抗スタックへ電気的に結合された出力インターフェイスからなり、
前記インターフェイスが、
前記少なくとも磁気抵抗スタックへ電気的に結合する相互接続伝導ラインへ結合された電流入力、
前記少なくとも一つの第一のスタックに流れる前記少なくとも第一のスタックの磁束を表す電流を測定するための手段、そして
前記磁束を表す電圧を前記電流に応じて発生させるための手段からなることを特徴とする、請求項1から11のいずれか一項に記載されたデバイス。 - 非強磁性中間層によって分離された第一の強磁性層および第二の強磁性層を含む第二の磁気抵抗スタック、そして
前記第一および第二の磁気抵抗スタックへ電気的に結合された出力インターフェイス(4)からなり、
前記インターフェイスが、
前記第一の磁気抵抗スタックへ電気的に結合する相互接続伝導ラインへ結合された第一の電流入力、
前記第二の磁気抵抗スタックへ電気的に結合する相互接続伝導ラインへ結合された第二の電流入力、
バイアス電圧にさらされたときに前記第一のスタックに流れる電流と前記第二のスタックに流れる電流との間に、論理情報を表す差動電流(△iread)を発生させるための手段
、そして
前記論理情報を表す電圧(S)を前記差動電流に応じて発生させるための手段からなることを特徴とする、請求項1から11のいずれか一項に記載されたデバイス。 - 前記入力および/あるいは出力インターフェイスが、CMOS技術で実行されることを特徴とする、請求項11から13のいずれか一項に記載されたデバイス。
- 前記磁気構造が、CMOS技術で実行される前記インターフェイスの上方に位置することを特徴とする、請求項1から14のいずれかに記載されたデバイス。
- 非強磁性中間層ジャンクションが、酸化マグネシウムMgOから製造されることを特徴とする、請求項1から15のいずれか一項に記載されたデバイス。
- 磁気抵抗スタックの近くに位置する異なる幅の、少なくとも二本のラインを含むことを特徴とする、請求項1から16のいずれか一項に記載されたデバイス。
- 請求項1から17のいずれか一項に記載されたデバイスを取り入れた加算器(9)であって、
前記加算器(9)が、三つの相互接続ラインを磁化する電流信号IA、IBおよびICin
の電流入力インターフェイス(2)、そして磁気構造からなり、
この磁気構造が、前記和の生成磁気部品(3)、そして前記キャリーの生成磁気部品(5)からなり、
前記和生成の前記磁気部品(3)が、
非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第一の磁気抵抗スタック(MTJ1)、なお、強磁性硬層は、基準として機能する固定磁束に留められる、
非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第二の磁気抵抗スタック(MTJ2)、なお、強磁性硬層は、基準として機能する固定磁束に留められる、
第一、第二および第三レベルのメタライゼーション(N1、N2、N3)に各々属する第一、第二および第三の電流ライン(17、18、19)、そして
各々前記第一、第二および第三の電流ライン(17、18、19)へ電気的に結合された前記電流入力インターフェイス(2)へのアクセスを持つ第一、第二および第三の垂直伝導バイア(20、21、22)からなり、
前記第一の垂直バイア(20)が前記第一のライン(17)に電流IBを投入し、前記
第二の垂直バイア(21)が前記第二のライン(18)に電流IAを投入し、そして前記
第三の垂直バイア(22)が前記第三のライン(19)に電流ICinを投入し、
前記第二の電流ライン(18)が、前記第一および第二のスタック(MTJ1、MTJ2)の近くに磁場を発生させ、そして前記第一および第二のスタック(MTJ1、MTJ2)の各々の軟層の垂直軸に沿って距離dで位置し、
前記第一の電流ライン(17)が、前記第一のスタック(MTJ1)の近くに磁場を発生させ、そして前記第一のスタック(MTJ1)の軟層の垂直軸に沿って距離2xdに位置し、
前記第三の電流ライン(19)が、前記第一および第二のスタック(MTJ1、MTJ2)の近くに磁場を発生させ、そして前記第一および第二のスタック(MTJ1、MTJ2)の各々の軟層の垂直軸に沿って距離2xdに位置し、
前記第一の電流ライン(17)が垂直相互接続バイア(25)を介して前記第三の電流ライン(19)へ電気的に結合されているため、前記第一および第三のライン(17、19)の電流IBおよびICinが、前記第二のスタック(MTJ2)の近くに磁場を発生させる前記第三の電流ライン(19)の枝ライン(23)へ経路指定される前に加算され、
前記第二の電流ライン(18)が前記第一のスタック(MTJ1)の近くで前記第一および第三の電流ライン(17、19)に実質的に直交し、そして前記第二の電流ライン(18)が前記第二のスタック(MTJ2)の近くで前記第三電流ライン(19)に実質的に直交する、加算器。 - 前記キャリー生成磁気部品(5)が、
非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第三の磁気抵抗スタック(MTJ3)、なお、強磁性硬層は、基準として機能する固定磁束に留められる、
非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む第四の磁気抵抗スタック(MTJ4)、なお、強磁性硬層は、基準として機能する固定磁束に留められる、
前記第三および第四のスタック(MTJ3、MTJ4)の近くに磁場を発生させる、そして前記第三および第四のスタック(MTJ3、MTJ4)の各々の軟層の垂直軸に沿って距離dで位置する第四の電流ライン(32)であって、前記第一レベルのメタライゼーション(N1)に属する前記第四の電流ライン(32)、そして
前記第四の電流ライン(32)を電流IAが流れる前記第二の電流ライン(18)へ、
そして電流IB+ICinの和が流れる前記第三電流ラインの前記枝ライン(23)へ各々電気的に結合する第四および第五の垂直伝導バイア(35、36)からなり、
電流IB+ICinとIAとが、前記第三および第四のスタック(MTJ3、MTJ4)の
近くに磁場を発生させる前記第四の電流ライン(32)へ経路指定される前に加算されることを特徴とする、請求項18に記載された加算器。 - 前記磁気構造が、
前記第一レベルのメタライゼーション(N1)に属する、キャリー伝播ラインとして知られる第四の電流ライン(132)、
前記第四の電流ライン(132)へと経路指定される前に電流IB+ICinとIAとが加
算されるよう、前記第四の電流ライン(132)を電流IAが流れる前記第二の電流ライ
ン(118)へ、そして電流IB+ICinの和が流れる前記第三電流ラインの前記枝ライン(123)へ各々電気的に結合する第四および第五の垂直伝導バイア(135、136)、
磁気抵抗スタック(MTJ1'、MTJ2')の近くに磁場を発生させるのに適当な、前記第一レベルのメタライゼーション(N1)とは異なるレベルのメタライゼーション(N3)に属する第五の電流ライン(419)、そして
前記第四の電流ライン(132)を前記第五の電流ライン(419)へ電気的に結合する第六の垂直伝導バイア(422)を含むことを特徴とする、請求項18に記載された加算器(109)。 - 前記キャリー伝播ライン(132)へ電気的に結合された第七の垂直伝導バイア(438)、そして
前記キャリー伝播ライン(132)に流れる電流の絶対値を制限するための制限回路(500)からなり、
前記制限回路(500)が前記第七の伝導バイア(438)によって前記伝搬ライン(132)へ結合されていることを特徴とする、請求項20に記載された加算器(109)。 - 前記制限回路(500)が、直列に取り付けられた三つのPMOSトランジスタ(501、502、503)と三つのNMOSトランジスタ(504、505、506)を含み、
第一のPMOSトランジスタ(501)と第三NMOSトランジスタ(506)とが共
通ゲートを持ち、第二のPMOSトランジスタ(502)と第二のNMOSトランジスタ(505)とが共通ゲートを持ち、第三のPMOSトランジスタ(503)と第一のNMOSトランジスタ(504)とが共通ゲートを持ち、そして第一のNMOSトランジスタ(504)と第三PMOSトランジスタ(503)との共通ドレインが、前記第七の垂直伝導バイア(438)によって前記キャリー伝播ライン(132)へ結合されていることを特徴とする、請求項21に記載された加算器。 - 請求項1から17のいずれか一項に記載されたデバイスを取り入れた論理「AND」ゲート(600)であって、
前記「AND」ゲートが、電流信号IAおよびIBの入力インターフェイス、そして磁気構造からなり、
この磁気構造が、
非強磁性中間層によって分離された強磁性硬層および強磁性軟層を含む磁気抵抗スタック(MTJ)、なお、強磁性硬層は、基準として機能する固定磁束に留められる、そして
第一、第二および第三レベルのメタライゼーションに各々属する第一(601)、第二(603)および第三(602)の電流ラインからなり、
前記第二の電流ライン(603)が、前記スタックの近くに磁場を発生させる所定の一定な電流を受け、そして前記スタックの軟層の垂直軸に沿って距離dで位置し、
前記第一の電流ライン(601)が、前記スタックの近くに磁場を発生させる電流IA
を受け、そして前記スタックの軟層の上方に垂直軸に沿って距離2xdで位置し、そして
前記第三の電流ライン(602)が、前記スタックの近くに磁場を発生させる電流IB
を受け、そして前記スタックの軟層の下方に垂直軸に沿って距離2xdで位置する、論理「AND」ゲート。
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