KR20000062602A - 1칩 마이크로 컴퓨터와 그 데이타 리프레시 방법 - Google Patents

1칩 마이크로 컴퓨터와 그 데이타 리프레시 방법 Download PDF

Info

Publication number
KR20000062602A
KR20000062602A KR1020000008694A KR20000008694A KR20000062602A KR 20000062602 A KR20000062602 A KR 20000062602A KR 1020000008694 A KR1020000008694 A KR 1020000008694A KR 20000008694 A KR20000008694 A KR 20000008694A KR 20000062602 A KR20000062602 A KR 20000062602A
Authority
KR
South Korea
Prior art keywords
nonvolatile memory
data
chip microcomputer
memory
voltage
Prior art date
Application number
KR1020000008694A
Other languages
English (en)
Other versions
KR100370909B1 (ko
Inventor
아사미다까시
구리하라미쯔마사
모떼기마꼬또
다떼까와가쯔미
Original Assignee
다카노 야스아키
산요 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다카노 야스아키, 산요 덴키 가부시키가이샤 filed Critical 다카노 야스아키
Publication of KR20000062602A publication Critical patent/KR20000062602A/ko
Application granted granted Critical
Publication of KR100370909B1 publication Critical patent/KR100370909B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Landscapes

  • Read Only Memory (AREA)
  • Memory System (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Microcomputers (AREA)

Abstract

판독 불량이 발생하기 전에 불휘발성 메모리로의 데이터 재기록을 행함으로써 데이터 보유 특성의 향상을 도모한다.
메모리 셀 어레이 내의 불휘발성 메모리(7)에 비하여 특성이 뒤떨어지는 참조용 불휘발성 메모리군(40)을 설치하여, 상기 참조용 불휘발성 메모리군(40)의 참조 결과에 기초하여, 제어 회로(44)에 의해 상기 불휘발성 메모리(7)에 축적된 데이터를 재기록함으로써 데이터 보유 특성의 향상을 도모하는 것이다.

Description

1칩 마이크로 컴퓨터와 그 데이타 리프레시 방법{A 1 CHIP MICROCOMPUTER AND A DATA REFRESH METHOD THEREOF}
본 발명은 전기 소거가 가능한 불휘발성 메모리를 내장한 1칩 마이크로 컴퓨터와 그 데이타 리프레시 방법에 관한 것으로 불휘발성 메모리의 데이터 보유 특성의 향상을 도모하는 기술이다.
도 8은 일반적인 스플리트 게이트형의 불휘발성 메모리의 프로그램 상태를 나타내는 셀 구조도이며, 참조 번호 1은 컨트롤 게이트, 참조 번호 2는 부유 게이트,참조 번호 3은 드레인, 참조 번호 4는 소스를 나타내고 있다.
도 8의 불휘발성 메모리를 프로그램 상태로 하는 경우, 예를 들면, 컨트롤 게이트(1), 드레인(3), 소스(4)에 각각 2볼트, 0볼트, 12볼트의 전압을 인가한다. 그렇게 하면, 컨트롤 게이트(1)와 부유 게이트(2) 간과 부유 게이트(2)와 소스(4) 간이 용량 결합되어 있으며[컨트롤 게이트(1)와 부유 게이트(2) 간의 용량〈부유 게이트(2)와 소스(4) 간의 용량], 이 용량 결합비에 의해 부유 게이트(2)는 실제는 전압 인가를 받지 않지만, 상기 결과로서 예를 들면 11볼트의 고전압 인가를 받은 것과 등가 상태가 된다.
여기에서, 드레인(3)과 소스(4) 간에 전자가 연속해 있는 채널이 형성되며, 이 채널 중의 열 전자가 절연막(도시하지 않음)을 통하여 부유 게이트(2)에 주입되며, 부유 게이트(2)는 마이너스로 대전된 상태가 된다. 이것이 불휘발성 메모리 셀의 프로그램 상태이다.
도 9는 프로그램 상태의 불휘발성 메모리의 판독 상태를 나타내는 셀 구조도이고, 도 10은 프로그램 상태가 아닌(소거 상태) 불휘발성 메모리의 판독 상태를 나타내는 셀 구조도이다.
도 9 및 도 10 중 어느 하나의 불휘발성 메모리도 판독 상태로 하는 경우, 예를 들면, 컨트롤 게이트(1), 드레인(3), 소스(4)에 각각 5볼트, 2볼트, 0볼트를 인가한다. 도 9의 경우, 부유 게이트(2)에 전자가 주입되어 있기 때문에 드레인(3)과 소스(4) 간에 채널이 형성되지 않으며 불휘발성 메모리 셀은 오프한다. 한편, 도 10의 경우, 부유 게이트(2)에 전자가 존재하지 않기 때문에 드레인(3)과 소스(4) 간에 채널이 형성되며 불휘발성 메모리 셀은 온한다.
도 7은 불휘발성 메모리 셀의 프로그램 상태에 따라서 논리치「0」 또는 「1」을 출력하기 위한 블럭도이며, 참조 번호 5는 불휘발성 메모리 셀, 참조 번호 6은 감지 증폭기이며, 감지 증폭기(6)는 불휘발성 메모리 셀(5)의 출력 전류(판독 전류)와 기준 전류 Iref의 비교 결과에 따라서 전압치 0 볼트(논리치 「0」) 또는 전압치 5볼트(논리치 「1」)를 출력한다.
불휘발성 메모리 셀(5)이 도 9와 같이 프로그램 상태인 경우, 감지 증폭기(6)는 불휘발성 메모리 셀(5)의 출력 전류(판독 전류)가 기준 전류 Iref보다 작은 것을 검출하여 논리치 「0」을 출력한다. 한편, 불휘발성 메모리 셀(5)이 도 10과 같이 프로그램 상태가 되어 있지 않은 경우, 감지 증폭기(6)는 불휘발성 메모리 셀(5)의 출력 전류(판독 전류)가 기준 전류 Iref보다 큰 것을 검출하여 논리치 「1」을 출력한다. 종래에는 메모리 셀(5)의 프로그램 상태가 되어 있지 않은(소거 상태) 경우의 기준 전류가 초기치 100㎂의 30%가 되는 30㎂까지 저하한 시점이 데이터 재기록 횟수의 한계점으로서 메모리 셀의 동작 수명으로 하고 있었다.
도 11은 불휘발성 메모리의 소거 상태를 나타내는 셀 구조도이며, 예를 들면, 컨트롤 게이트(1)에 14 볼트, 드레인(3), 및 소스(4)에 0 볼트를 인가한다. 그렇게 하면, 부유 게이트(2)에 주입된 전자는 절연막을 통하여 컨트롤 게이트(1)측으로 이동하게 된다. 그러나, 드레인(3) 및 소스(4)는 동일 전위이기 때문에 채널이 형성되지 않는다. 이것이 불휘발성 메모리 셀의 소거 상태이다.
이와 같이, 불휘발성 메모리의 프로그램 상태, 판독 상태, 소거 상태에 따라서 컨트롤 게이트(1), 드레인(3), 소스(4)에 고정된 전압을 고정된 시간만큼 인가하고 있었다.
그런데, 이러한 불휘발성 메모리를 내장한 1칩 마이크로 컴퓨터에 있어서 불휘발성 메모리를 ROM적으로 사용하는 용도인 경우, 데이터 보유 특성이 중요해진다.
특히, 도 12에 도시한 메모리 셀 어레이 구조에서는 점선원으로 나타내는 비선택셀의 인가 전압 조건이 컨트롤 게이트(1 ; 워드 라인 WL)에 인가하는 전압(5 V)의 크기 이외는 상술한 소거 상태(이 때의 인가 전압은 상술한 바와 같이 14V이다)와 동일하다.
이 때문에, 판독 동작이 반복됨으로써 부유 게이트(2)에 주입된 전자가, 서서히 컨트롤 게이트(1)측으로 이동하게 되며, 판독 불량을 야기하는 요인으로 되어 있었다. 특히, 전원 전압이 높은 용도인 경우에 현저하였다.
따라서, 본 발명은 판독 불량이 발생하기 전에 불휘발성 메모리로의 데이터 재기록을 행함으로써 데이터 보유 특성의 향상을 가능하게 하는 1칩 마이크로 컴퓨터와 그 데이타 리프레시 방법을 제공하는 것을 목적으로 한다.
그러므로, 본 발명은 상기 과제를 해결하기 위한 것으로, 메모리 셀 어레이 내의 불휘발성 메모리(7)마다 데이터의 재기록 횟수를 계수하는 재기록 횟수 카운터를 설치하고, 이 카운터에 의한 데이터의 재기록 횟수가 소망 횟수에 도달한 시점에서 상기 불휘발성 메모리(7)에 축적된 데이터를 재기록함으로써 데이터 보유 특성의 향상을 도모하는 것이다.
또한, 본 발명은 메모리 셀 어레이 내의 불휘발성 메모리(7)에 비하여 특성이 뒤떨어지는 참조용 불휘발성 메모리군(40)을 설치하여, 상기 참조용 불휘발성 메모리군(40)의 참조 결과에 기초하여, 제어 회로(44)에 의해 상기 불휘발성 메모리(7)에 축적된 데이터를 재기록함으로써 데이터 보유 특성의 향상을 도모하는 것이다. 그리고, 상기 참조용 불휘발성 메모리군(40)은 내부의 불휘발성 메모리(7)에 비하여 게이트 길이가 긴 셀 구조나 게이트 폭이 짧은 셀 구조이며, 모든 참조용 불휘발성 메모리군(40)에 대하여 프로그램 상태(「0」상태)로 설정되어 있는 것을 특징으로 한다.
도 1의 (a)및 (b)는 본 발명의 1칩 마이크로 컴퓨터의 동작을 설명하기 위한 플로우차트도.
도 2는 본 발명에 적용되는 불휘발성 메모리의 메모리 셀 어레이를 나타내는 도면.
도 3은 본 발명의 1칩 마이크로 컴퓨터를 나타내는 블럭도.
도 4는 불휘발성 메모리의 기록 전압, 소거 전압, 및 판독 전압의 시간을 제어하기 위한 회로 블럭도.
도 5는 불휘발성 메모리의 기록 전압, 소거 전압, 및 판독 전압의 크기를 제어하기 위한 회로 블럭도.
도 6은 감지 증폭기의 기준 전압을 제어하기 위한 회로 블럭도.
도 7은 불휘발성 메모리의 감지 증폭기 부분을 나타내는 블럭도.
도 8은 불휘발성 메모리의 프로그램 상태를 나타내는 셀 구조도.
도 9는 프로그램 상태인 불휘발성 메모리의 판독 상태를 나타내는 셀 구조도.
도 10은 프로그램 상태가 아닌 불휘발성 메모리의 판독 상태를 나타내는 셀 구조도.
도 11은 불휘발성 메모리의 소거 상태를 나타내는 셀 구조도.
도 12는 종래의 불휘발성 메모리의 문제점을 설명하기 위한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
7 : 불휘발성 메모리
40 : 참조용 불휘발성 메모리군
43 : 감지 증폭기
44 : 제어 회로
이하, 본 발명의 상세를 도면을 참조하여 구체적으로 설명한다.
도 3은 본 발명의 1칩 마이크로 컴퓨터를 나타내는 블럭도이다.
도 3에서, 참조 번호 7은 불휘발성 메모리(예를 들면, EEPROM, 플래시 메모리라고도 호칭되는 플래시 EEPROM 등)이며, 데이터를 전기 소거할 수 있고, 또한 데이터를 반복하여 기록 및 판독할 수 있으며, 1칩 마이크로 컴퓨터를 동작 제어하기 위한 프로그램 데이터가 주로 저장된다.
불휘발성 메모리(7)를 구성하는 메모리 셀(5)은, 통상, 도 8 내지 도 11의 상태에서 데이터의 기록, 판독, 소거가 실행된다. 불휘발성 메모리(7)의 특정 어드레스 영역 a, b, c, d에는 각각, 불휘발성 메모리(7)의 기록 전압의 크기 또는 시간을 제어하기 위한 제어 데이터 A, 불휘발성 메모리(7)의 소거 전압의 크기 또는 시간을 제어하기 위한 제어 데이터 B, 판독 전압의 크기 또는 시간을 제어하기 위한 제어 데이터 C, 불휘발성 메모리(7)의 판독 시에서의 감지 증폭기(6)의 기준 전압 Vref(기준 전류 Iref에 대응함)의 크기를 제어하기 위한 제어 데이터 D 등이 미리 기록되어 있다.
참조 번호 8은 프로그램 카운터이며, 불휘발성 메모리(7)를 어드레스 지정하는 것이다. 참조 번호 9는 인스트럭션 레지스터이며, 불휘발성 메모리(7)의 판독 데이터를 보유하는 것이다. 참조 번호 10은 인스트럭션 디코더이며, 인스트럭션 레지스터(9)의 보유 데이터를 해독하고, 1칩 마이크로 컴퓨터의 각종 동작을 실행하기 위한 제어 신호를 출력하는 것이다. 참조 번호 11A, 11B, 11C는 레지스터이며, 인스트럭션 레지스터(9)에 보유된 어드레스 a, b, c의 제어 데이터 A, B, C를 데이터 버스(13)를 통하여 보유하는 것이다. 또한, 불휘발성 메모리(7)의 어드레스 d의 제어 데이터 D는 판독 시의 참조용 제어 데이터이며, 이 제어 데이터 D는 감지 증폭기(6)의 기준 전압부와 직접 접속되며, 1칩 마이크로 컴퓨터의 초기화와 동시에 기준 전압 Vref가 설정되는 구성으로 되어 있다. 또한, 불휘발성 메모리(7)의 소거 동작은 1페이지 단위(예를 들면 128바이트)로 실행되는 것으로, 특정 어드레스 영역 a, b, c, d의 제어 데이터 A, B, C, D가 소거 동작과 동시에 일괄하여 소거되는 문제점은 없다.
도 4는 기록 시간, 소거 시간, 및 판독 시간을 제어하기 위한 회로 블럭도이다. 또한, 불휘발성 메모리(7)의 어드레스 a, b, c에는 기록 시간, 소거 시간, 및 판독 시간을 제어하기 위한 제어 데이터 A, B, C가 미리 기록되어 있는 것으로 한다. 도 4에서, 참조 번호 14는 카운터이며, 여러개의 T 플립플롭을 캐스케이드 접속하여 구성되어 있다. AND 게이트(15, 16, 17) 및 OR 게이트(18)는 전환 회로를 구성하고, AND 게이트(15, 16, 17) 한쪽의 입력 단자에는 카운터(14)가 특정한 분주 출력 X1, X2, X3(예를 들면 0.4msec, 0.8msec, 1.6msec)이 인가된다. 레지스터(11A)에는 분주 출력 X1, X2, X3 중 어느 하나를 선택하기 위한 제어 비트 Y1, Y2, Y3이 보유된다. 레지스터(11A)의 각 비트는 AND 게이트(15, 16, 17)의 다른쪽 입력 단자와 접속된다. 제어 비트 Y1, Y2, Y3은 분주 출력 X1, X2, X3을 선택할 때 논리치 「1」이 된다. 따라서, 논리치「1」의 제어 비트 Y1, Y2, Y3 중 어느 하나에 대응한 분주 출력 X1, X2, X3 중의 어느 하나가 OR 게이트(18)로부터 출력되며, 도 8의 전압 인가 시간이 제어된다. 예를 들면, 불휘발성 메모리(7)가 기록 특성에 따라, 전압 인가 시간이 0.4msec에서는 불충분하지만 0.8msec에서는 충분한 경우, 제어 비트 Y2만이 논리치 「1」이 되며 카운터(14)의 분주 출력 X2에 기초하여 기록이 실행된다. 또한, 소거 동작이나 판독 동작을 위한 레지스터(11B, 11C)에 대해서도 도 4와 마찬가지의 구성이 설치된다.
도 5는 기록 전압, 소거 전압, 및 판독 전압을 제어하기 위한 회로 블럭도이다. 또한, 불휘발성 메모리(7)의 어드레스 a, b, c에는 기록 전압, 소거 전압, 및 판독 전압을 제어하기 위한 제어 데이터 A, B, C가 불휘발성 메모리(7) 각각의 동작 특성에 따라서 기록되어 있다. 도 5에서 19는 고전압 발생 회로이며, 전압 VPP를 발생한다. 고전압 발생 회로(19)의 출력에는 제너 다이오드(20)의 캐소드가 접속되며, 제너 다이오드(20)의 애노드측에는 p개, q개, r개(p〉q〉r)의 다이오드의 직렬체(21, 22, 23)가 병렬 접속된다. 또한, 제너 다이오드(20)의 애노드와 다이오드의 직렬체(21, 22, 23) 간에는 고전압 발생 회로(19)의 출력과 접지 사이에서 제너 다이오드(20)와 다이오드의 직렬체(21, 22, 23) 중 어느 하나를 선택적으로 접속 또는 차단하는 NMOS 트랜지스터(24, 25, 26)의 드레인 소스가 삽입되며, NMOS 트랜지스터(24, 25, 26)의 게이트는 레지스터(11A)의 각 비트와 접속되어 제어된다. 또한, NMOS 트랜지스터(24, 25, 26)가 오프하고 있을 때, NMOS 트랜지스터(24)만이 오프하고 있을 때, NMOS 트랜지스터(25)만이 오프하고 있을 때, NMOS 트랜지스터(26)만이 오프하고 있을 때의 순서로 고전압 발생 회로(19)의 출력 VPP는 낮아진다. 예를 들면, 불휘발성 메모리(7)의 기록 특성에 따라, 전압 인가 시간을 일정하게 하는 조건 하에서, 기록 전압이 NMOS 트랜지스터(26)를 온했을 때의 레벨에서는 불충분하지만, NMOS 트랜지스터(25)를 온했을 때의 레벨에서는 충분한 경우, 제어 비트 Y2만이 논리치 「1」이 되며, 도 8의 소스 전압이 제어된다. 또한, 소거 동작이나 판독 동작을 위한 레지스터(11B, 11C)에 대해서도 도 5와 마찬가지의 구성이 설치된다. 이 경우, 도 11의 컨트롤 게이트 전압이 제어된다.
도 6은 감지 증폭기(6)의 기준 전압 Vref를 제어하기 위한 회로 블럭도이다. 자세하게는 메모리 셀(5)의 출력 전류와 기준 전류 Iref는 감지 증폭기(6) 내부에서 전류 전압 변환된다. 따라서, 실제는 감지 증폭기(5)에 기준 전류 Iref를 인가하지 않고, 기준 전압 Vref를 인가하는 구성이다. 또한, 불휘발성 메모리(7)의 어드레스 d에는 기준 전압 Vref를 제어하기 위한 제어 데이터 D가 불휘발성 메모리(7)의 특성에 따라, 기록되어 있다. 전원 VDD와 접지 간에는 저항(27, 28, 29, 30)이 직렬 접속되며, NMOS 트랜지스터(31, 32, 33)의 드레인은 직렬 저항(27, 28, 29, 30)의 접속점과 접속됨과 함께 소스는 공통 접속되며, 게이트는 어드레스 d의 제어 비트 Z1, Z2, Z3에 의해 직접 제어된다. NMOS 트랜지스터(31, 32, 33)가 온하는 순서로 기준 전압 Vref는 낮아진다. 예를 들면, 불휘발성 메모리(7)의 판독 특성에 따라서, 기준 전압 Vref가 NMOS 트랜지스터(33)를 온했을 때의 값으로서는 불충분하지만, NMOS 트랜지스터(32)를 온했을 때의 값으로 충분한 경우, 제어 비트 Z2만을 논리치 「1」이면 좋다. 이에 의해, 감지 증폭기(6)로부터 정확한 논리치가 얻어진다.
이하, 본 발명의 특징을 이루는 구성에 대하여 도 2를 참조하면서 설명한다.
도 2는 본 발명이 적용되는 메모리 셀 어레이의 레이아웃을 나타낸 도면이며, 도 2에서 41, 42는 좌측, 우측의 메모리 셀 어레이이며, 각각의 단부에는 참조용 불휘발성 메모리군(40)이 배치되어 있다. 또한, 참조용 불휘발성 메모리군(40)은 불휘발성 메모리(7)에 비하여 게이트 길이가 긴 셀 구조나 게이트 폭이 짧은 셀 구조로 함으로써 불휘발성 메모리(7)에 비하여 특성이 뒤떨어지는(이 경우에는 데이터가 소거되기 쉬움) 구조의 불휘발성 메모리로 할 수 있다. 또한, 참조 번호 43은 상기 참조용 불휘발성 메모리군(40)의 판독용 감지 증폭기이며, 참조 번호 44는 제어 회로이다.
이 감지 증폭기(43)의 구성은 전술한 불휘발성 메모리(7)의 판독용 감지 증폭기(6)와 동등한 회로 구성이고, 그 기준 전류 Iref도 동등하게 설정되어 있는 것으로 중복된 설명을 피하기 위해서 자세한 설명은 생략하지만, 도 7에 도시한 바와 같이, 메모리 셀의 출력 전류와 기준 전류 Iref와는 감지 증폭기(43) 내부에서 전류 전압 변환된다. 따라서, 실제는 감지 증폭기(43)에 기준 전류 Iref를 인가하지 않고, 기준 전압 Vref를 인가하는 구성이다.
여기에서, 상술한 바와 같이 구성된 불휘발성 메모리(7)에서 도 1의 (a)의 플로우차트도에 나타낸 바와 같이, 통상 프로그램 플로우가 행해짐으로써(판독 동작이 반복된다) 종래 발생하던 판독 불량을 억제하기 위해, 상기 불휘발성 메모리(7)에 비하여 특성이 뒤떨어지는 참조용 불휘발성 메모리군(40)을 설치하여, 이 참조용 불휘발성 메모리군(40)을 전부 프로그램 상태(데이터를 기록한 「0」상태)로 해두고, 이 「0」상태에서부터 「1」상태(데이터가 소거된 상태)로 변화한 것을 감지 증폭기(43)를 통하여 제어 회로(44)가 검출하면, 이 제어 회로(44)는 도 1a의 플로우차트도에 나타낸 바와 같이 데이터의 재기록(데이터 리프레시 플로우) 동작을 행한다.
이 데이터의 재기록(데이터 리프레시 플로우) 동작이란, 해당하는 불휘발성 메모리(7)에 축적되어 있는 데이터 내용(「0」, 「1」)과 동등한 데이터를 재기록하는 것이다. 이에 따라, 종래 발생하고 있던 판독 불량이 일어나기 전에 데이터 리프레시가 행해지기 때문에 데이터 보유 특성이 향상된다.
또한, 상기 일 실시예에서는 특히 실제의 셀보다 약간 특성이 뒤떨어지는 셀의 실력을 관찰하고 있기 때문에, 로트마다의 변동이나 성능에 의한 변동을 흡수하여, LSI 개개의 실력에 정합하는 기준 레벨로 설정할 수 있으므로, 수율(收率), 작업 생산량(步留)도 향상할 수 있게 되는 이점도 있다.
이와 같이 본 발명의 일 실시예는 메모리 셀 어레이 내의 불휘발성 메모리(7)로의 판독 동작이 반복되는 때마다, 동일 워드선 WL에 접속된 참조용 불휘발성 메모리(40)에 대해서도 판독 동작을 행하고, 순차 판독 동작이 반복되는 가운데 상기 참조용 불휘발성 메모리(40) 내의 데이터가 소거된 것이 검출되었을 때에 제어 회로(44)를 통하여 데이터의 재기록을 행하는 것이다.
그러나, 본 발명은 상기 일 실시예에 한정되지는 않고 여러가지의 변경이 가능하며, 다른 실시예로서, 예를 들면, 각 불휘발성 메모리(7)마다 그 데이터 재기록 횟수를 계수하는 재기록 횟수 카운터(도시되지 않음)를 설치하고, 이 카운터에 의한 계수 결과가 소망 횟수(실제로, 판독 불량이 발생하는 횟수를 실측해두고 그 횟수에 기초하여 설정해둔다. 예를 들면, 1만회나 10만회 정도)에 도달한 시점에서 도 1의 (b)의 플로우차트도에 나타낸 바와 같이, 통상 프로그램 플로우로부터 데이터 리프레시 플로우를 통하여 다시 통상 프로그램 플로우로 되돌아가도록 동작시켜도 좋으며, 이 경우에서도 데이터 보유 특성의 향상을 도모할 수 있다.
또한, 이 불휘발성 메모리는 1칩 마이크로 컴퓨터에 내장되어 있기 때문에, 상술한 바와 같이 재기록 횟수 카운터를 설치하고, 이 재기록 횟수를 불휘발성 메모리(7)에 기억시키는 회로를 주변에 부가하는 것만으로 해결되며 큰 부가 회로를 필요로 하지 않는다고 하는 이점이 있다.
본 발명에 따르면, 메모리 셀 어레이 내의 불휘발성 메모리마다 데이터의 재기록 횟수를 계수하는 재기록 횟수 카운터를 설치하고, 판독 불량이 발생하기 전에 데이터의 재기록을 행하도록 하였기 때문에, 데이터 보유 특성의 향상을 도모할 수 있다.
또한, 메모리 셀 어레이 내의 불휘발성 메모리에 비하여 특성이 뒤떨어지는 참조용 불휘발성 메모리군에 데이터를 기록해두고, 이 참조용 불휘발성 메모리군 내의 데이터에 대한 판독 불량이 발생했을 때, 데이터의 재기록을 행하도록 했기 때문에, 데이터 보유 특성의 향상을 도모할 수 있다.

Claims (8)

  1. 데이터를 전기 소거할 수 있으며 또한 데이터를 기록 및 판독할 수 있는 불휘발성 메모리를 프로그램 메모리로서 내장한 1칩 마이크로 컴퓨터에 있어서,
    메모리 셀 어레이 내의 상기 불휘발성 메모리에서의 데이터 재기록 횟수를 계수하는 카운터와,
    상기 카운터에 의한 계수 결과에 기초하여, 상기 불휘발성 메모리에 축적된 데이터를 재기록하도록 제어하는 제어 회로를 포함하는 것을 특징으로 하는 1칩 마이크로 컴퓨터.
  2. 데이터를 전기 소거할 수 있으며 또한 데이터를 기록 및 판독할 수 있는 불휘발성 메모리를 프로그램 메모리로서 내장한 1칩 마이크로 컴퓨터에 있어서,
    메모리 셀 어레이 내의 상기 불휘발성 메모리에 비하여 특성이 뒤떨어지는 참조용 불휘발성 메모리와,
    상기 참조용 불휘발성 메모리의 참조 결과에 기초하여, 상기 불휘발성 메모리에 축적된 데이터를 재기록하도록 제어하는 제어 회로를 포함하는 것을 특징으로 하는 1칩 마이크로 컴퓨터.
  3. 제2항에 있어서, 상기 참조용 불휘발성 메모리는 데이터가 기록된 상태로 설정되어 있는 것을 특징으로 하는 1칩 마이크로 컴퓨터.
  4. 제2항 또는 제3항에 있어서, 상기 참조용 불휘발성 메모리는 메모리 셀 어레이 내의 불휘발성 메모리에 비하여 게이트 길이가 긴 셀 구조나, 게이트 폭이 짧은 셀 구조인 것을 특징으로 하는 1칩 마이크로 컴퓨터.
  5. 데이터를 전기 소거할 수 있으며 또한 데이터를 기록 및 판독할 수 있는 불휘발성 메모리를 프로그램 메모리로서 내장한 1칩 마이크로 컴퓨터의 데이터 리프레시 방법에 있어서,
    카운터에 의해 불휘발성 메모리의 데이터 재기록 횟수가 소망 횟수에 도달한 것이 계수된 시점에서 상기 불휘발성 메모리에 축적된 데이터를 재기록하는 것을 특징으로 하는 1칩 마이크로 컴퓨터의 데이터 리프레시 방법.
  6. 데이터를 전기 소거할 수 있으며 또한 데이터를 기록 및 판독할 수 있는 불휘발성 메모리를 프로그램 메모리로서 내장한 1칩 마이크로 컴퓨터의 데이터 리프레시 방법에 있어서,
    메모리 셀 어레이 내의 상기 불휘발성 메모리에 비하여 특성이 뒤떨어지는 참조용 불휘발성 메모리의 참조 결과에 기초하여 상기 불휘발성 메모리에 축적된 데이터를 재기록하는 것을 특징으로 하는 1칩 마이크로 컴퓨터의 데이터 리프레시 방법.
  7. 제6항에 있어서, 상기 참조용 불휘발성 메모리는 데이터가 기록된 상태로 설정되어 있는 것을 특징으로 하는 1칩 마이크로 컴퓨터의 데이터 리프레시 방법.
  8. 제6항 또는 제7항에 있어서, 상기 참조용 불휘발성 메모리는 메모리 셀 어레이 내의 불휘발성 메모리에 비하여 게이트 길이가 긴 셀 구조나 게이트 폭이 짧은 셀 구조인 것을 특징으로 하는 1칩 마이크로 컴퓨터의 데이터 리프레시 방법.
KR10-2000-0008694A 1999-02-24 2000-02-23 1칩 마이크로 컴퓨터와 그 데이타 리프레시 방법 KR100370909B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP4673899A JP2000251483A (ja) 1999-02-24 1999-02-24 １チップマイクロコンピュータとそのデータリフレッシュ方法
JP1999-046738 1999-02-24

Publications (2)

Publication Number Publication Date
KR20000062602A true KR20000062602A (ko) 2000-10-25
KR100370909B1 KR100370909B1 (ko) 2003-02-05

Family

ID=12755685

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0008694A KR100370909B1 (ko) 1999-02-24 2000-02-23 1칩 마이크로 컴퓨터와 그 데이타 리프레시 방법

Country Status (5)

Country Link
US (1) US6415352B1 (ko)
EP (1) EP1031993A3 (ko)
JP (1) JP2000251483A (ko)
KR (1) KR100370909B1 (ko)
TW (1) TW529028B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784866B1 (ko) * 2006-12-13 2007-12-14 삼성전자주식회사 쓰기 시간을 줄일 수 있는 불 휘발성 메모리 장치 및그것을 포함한 메모리 카드
US7826263B2 (en) 2006-09-06 2010-11-02 Samsung Electronics Co., Ltd. Memory system including flash memory and method of operating the same

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US7173852B2 (en) * 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
US7012835B2 (en) * 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7412560B2 (en) * 2004-12-16 2008-08-12 Sandisk Corporation Non-volatile memory and method with multi-stream updating
US7366826B2 (en) * 2004-12-16 2008-04-29 Sandisk Corporation Non-volatile memory and method with multi-stream update tracking
US7315916B2 (en) * 2004-12-16 2008-01-01 Sandisk Corporation Scratch pad block
US7395404B2 (en) 2004-12-16 2008-07-01 Sandisk Corporation Cluster auto-alignment for storing addressable data packets in a non-volatile memory array
US7386655B2 (en) * 2004-12-16 2008-06-10 Sandisk Corporation Non-volatile memory and method with improved indexing for scratch pad and update blocks
KR100764748B1 (ko) 2006-09-19 2007-10-08 삼성전자주식회사 향상된 리프레쉬 기능을 갖는 플래시 메모리 장치
US7716538B2 (en) * 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
US7886204B2 (en) * 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
JP4679528B2 (ja) * 2007-01-30 2011-04-27 株式会社東芝 リフレッシュトリガー付き半導体記憶装置
KR100871700B1 (ko) 2007-02-13 2008-12-08 삼성전자주식회사 불휘발성 메모리 장치에서 전하 손실에 기인한 오류 데이터정정 방법
US7573773B2 (en) * 2007-03-28 2009-08-11 Sandisk Corporation Flash memory with data refresh triggered by controlled scrub data reads
US7477547B2 (en) * 2007-03-28 2009-01-13 Sandisk Corporation Flash memory refresh techniques triggered by controlled scrub data reads
JP2009140564A (ja) * 2007-12-06 2009-06-25 Toshiba Corp Ｎａｎｄ型フラッシュメモリおよびメモリシステム
US7859932B2 (en) 2008-12-18 2010-12-28 Sandisk Corporation Data refresh for non-volatile storage
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
US9230689B2 (en) 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
US9552171B2 (en) 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
US9978456B2 (en) 2014-11-17 2018-05-22 Sandisk Technologies Llc Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9349479B1 (en) 2014-11-18 2016-05-24 Sandisk Technologies Inc. Boundary word line operation in nonvolatile memory
US9449700B2 (en) 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
US9653154B2 (en) 2015-09-21 2017-05-16 Sandisk Technologies Llc Write abort detection for multi-state memories
US10585625B2 (en) * 2018-07-12 2020-03-10 Micron Technology, Inc. Determination of data integrity based on sentinel cells
WO2022091240A1 (ja) 2020-10-28 2022-05-05 三菱電機株式会社 フラッシュメモリ管理装置、及びフラッシュメモリ管理方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3130546C1 (de) * 1981-08-01 1983-04-07 TE KA DE Felten & Guilleaume Fernmeldeanlagen GmbH, 8500 Nürnberg Verfahren zum Speichern von Information in einem Halbleiterspeicher
JPH0528788A (ja) * 1991-03-28 1993-02-05 Nec Corp 不揮発性メモリ装置
JP3238574B2 (ja) * 1994-07-28 2001-12-17 株式会社東芝 不揮発性半導体記憶装置とその消去方法
JP3176019B2 (ja) 1995-04-05 2001-06-11 株式会社東芝 不揮発性半導体記憶部を含む記憶システム
US5699297A (en) * 1995-05-30 1997-12-16 Kabushiki Kaisha Toshiba Method of rewriting data in a microprocessor additionally provided with a flash memory
US5852582A (en) * 1997-02-18 1998-12-22 Advanced Micro Devices, Inc. Non-volatile storage device refresh time detector
US6134140A (en) * 1997-05-14 2000-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with soft-programming to adjust erased state of memory cells
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
JPH11176178A (ja) * 1997-12-15 1999-07-02 Sony Corp 不揮発性半導体記憶装置およびそれを用いたｉｃメモリカード
JP4056611B2 (ja) * 1998-03-17 2008-03-05 富士通株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のメモリデータの再生方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7826263B2 (en) 2006-09-06 2010-11-02 Samsung Electronics Co., Ltd. Memory system including flash memory and method of operating the same
KR100784866B1 (ko) * 2006-12-13 2007-12-14 삼성전자주식회사 쓰기 시간을 줄일 수 있는 불 휘발성 메모리 장치 및그것을 포함한 메모리 카드
US7489557B2 (en) 2006-12-13 2009-02-10 Samsung Electronics Co., Ltd. Methods for reducing write time in nonvolatile memory devices and related devices

Also Published As

Publication number Publication date
JP2000251483A (ja) 2000-09-14
US6415352B1 (en) 2002-07-02
EP1031993A3 (en) 2004-01-21
EP1031993A2 (en) 2000-08-30
TW529028B (en) 2003-04-21
KR100370909B1 (ko) 2003-02-05

Similar Documents

Publication Publication Date Title
KR100370909B1 (ko) 1칩 마이크로 컴퓨터와 그 데이타 리프레시 방법
JP3489958B2 (ja) 不揮発性半導体記憶装置
US5892715A (en) Non-volatile semiconductor memory device with variable source voltage
JP3833970B2 (ja) 不揮発性半導体メモリ
KR20020025636A (ko) 불휘발성 메모리와 불휘발성 메모리의 기록방법
JPS6177199A (ja) 半導体記憶装置
JP3392165B2 (ja) 半導体記憶装置
JP2534733B2 (ja) 不揮発性半導体記憶装置
KR960005355B1 (ko) 불휘발성 반도체기억장치 및 이를 이용한 기억시스템
KR950008674B1 (ko) 불휘발성 반도체 기억장치 및 그의 데이타소거방법
US5153854A (en) EEPROM memory system having selectable programming voltage for low power readability
US6603700B2 (en) Non-volatile semiconductor memory device having reduced power requirements
KR100610490B1 (ko) Ｅｅｐｒｏｍ 셀 및 ｅｅｐｒｏｍ 블록
US5293344A (en) Write circuit for non-volatile memory device
JP3561647B2 (ja) １チップマイクロコンピュータ
US4827451A (en) Safety device for the programming of an electrically programmable non-volatile memory
US7596025B2 (en) Semiconductor memory device and method of controlling semiconductor memory device
JP3561640B2 (ja) １チップマイクロコンピュータ
JPH10334073A (ja) １チップマイクロコンピュータ
JP3561639B2 (ja) １チップマイクロコンピュータ
KR940005695B1 (ko) 불휘발성 기억소자의 로우 디코더 회로
JP4484344B2 (ja) 不揮発性半導体記憶装置
US6980473B1 (en) Memory device and method
JP2591324B2 (ja) 半導体記憶集積回路
JP2000100189A (ja) １チップマイクロコンピュータ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070110

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee