JPH0438700A - 不揮発性半導体メモリ装置の書込回路 - Google Patents
不揮発性半導体メモリ装置の書込回路Info
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- JPH0438700A JPH0438700A JP2142514A JP14251490A JPH0438700A JP H0438700 A JPH0438700 A JP H0438700A JP 2142514 A JP2142514 A JP 2142514A JP 14251490 A JP14251490 A JP 14251490A JP H0438700 A JPH0438700 A JP H0438700A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013481 data capture Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体メモリ装置に利用する。
本発明は紫外線消去型不揮発性メモリ装置（以下、ＥＰ
ＲＯＭという）の書込回路に関する。
ＲＯＭという）の書込回路に関する。
本発明は複数のバイトもしくはワードに該当するデーク
ラッチ回路およびデータを書き込む書込回路を備え、メ
モリセルアレイへデータを書き込む不揮発性半導体メモ
リ装置の書込回路において、−回の書き込み動作で複数
のデータをタイミングの異なる書込信号により分割して
駆動して書き込みを行うことにより、 書き込み時の電流を平均化させて、大容量ＥＰＲＯＭに
対応して高速に書き込みができるようにしたものである
。
ラッチ回路およびデータを書き込む書込回路を備え、メ
モリセルアレイへデータを書き込む不揮発性半導体メモ
リ装置の書込回路において、−回の書き込み動作で複数
のデータをタイミングの異なる書込信号により分割して
駆動して書き込みを行うことにより、 書き込み時の電流を平均化させて、大容量ＥＰＲＯＭに
対応して高速に書き込みができるようにしたものである
。
従来、この種のＥＰＲＯＭでは大容量化に伴い全てのメ
モリセルアレイタを書き込むための総時間が増大するた
め、書き込み時間を短縮する方策として、 ■ バイトもしくはワード単位の書き込み時間を短縮す
る。（例えば、単一書き込みパルス１ｍｓ がＱ、１
ｍｓ と１０分の１になる。）■ 複数のバイトもしく
はワードを同時に書き込む。
モリセルアレイタを書き込むための総時間が増大するた
め、書き込み時間を短縮する方策として、 ■ バイトもしくはワード単位の書き込み時間を短縮す
る。（例えば、単一書き込みパルス１ｍｓ がＱ、１
ｍｓ と１０分の１になる。）■ 複数のバイトもしく
はワードを同時に書き込む。
などの方法が採用されきてた。
第５図は現在１Ｍピッ）ＥＰＲＯＭで採用されている書
込回路の構成を示すブロック図である。
込回路の構成を示すブロック図である。
この方法は４個のバイトデータをラッチし、−回のプロ
グラムパルスにて同時に書き込むものである。
グラムパルスにて同時に書き込むものである。
上述した従来の書き込み方法は、書き込み時間の短縮に
関しては効果があるが、更に大容量化してい＜ＥＰＲＯ
Ｍに対しては書き込みの時間の増加に対応することがで
きず、解決策としては更にプログラムパルスを短くする
か、あるいは同時に書き込むバイトあるいはワード数を
増加させる方法がある。
関しては効果があるが、更に大容量化してい＜ＥＰＲＯ
Ｍに対しては書き込みの時間の増加に対応することがで
きず、解決策としては更にプログラムパルスを短くする
か、あるいは同時に書き込むバイトあるいはワード数を
増加させる方法がある。
しかし、プログラムパルスの短縮は製品の品質に関係し
、製造プロセスなどの変更を伴うために限界がある。一
方、同時に書き込むバイトあるいはワード数を増やす方
法では、書き込み時に書き込み電源（Ｖｐｐ）より流れ
る電流が増加するために限界があり、およそ１個のメモ
リセル当り２ｍＡとすると、バイトで１６ｍＡであり４
バイトを同時に書き込む場合には６４ｍＡとなる。
、製造プロセスなどの変更を伴うために限界がある。一
方、同時に書き込むバイトあるいはワード数を増やす方
法では、書き込み時に書き込み電源（Ｖｐｐ）より流れ
る電流が増加するために限界があり、およそ１個のメモ
リセル当り２ｍＡとすると、バイトで１６ｍＡであり４
バイトを同時に書き込む場合には６４ｍＡとなる。
このようなことから、大容量化してい＜ＥＰＲＯＭの書
き込み時間の増大に対して従来の方法で対応するには限
界がある問題が残されている。
き込み時間の増大に対して従来の方法で対応するには限
界がある問題が残されている。
本発明はこのような問題を解決するもので、大容量のＥ
ＰＲＯＭに対応して高速に書き込みができる回路を提供
することを目的とする。
ＰＲＯＭに対応して高速に書き込みができる回路を提供
することを目的とする。
Ｃ問題点を解決するための手段〕
本発明は、バイトもしくはワードに相当する複数のデー
タを並列的にラッチする複数のデータラッチ回路と、こ
のデータラッチ回路のデータをそれぞれ取込み、そのデ
ータをメモリセルアレイに書き込むライト回路とを備え
た不揮発性半導体メモリ装置の書込回路において、外部
から一つのプログラム信号を受け、内部に対しタイミン
グの異なる複数のライト信号を発生するライト信号発生
回路を設け、その複数のライト信号が前記複数のデータ
ラッチ回路およびまたは前記ライト回路の駆動タイミン
グとして分配接続されたことを特徴とする。
タを並列的にラッチする複数のデータラッチ回路と、こ
のデータラッチ回路のデータをそれぞれ取込み、そのデ
ータをメモリセルアレイに書き込むライト回路とを備え
た不揮発性半導体メモリ装置の書込回路において、外部
から一つのプログラム信号を受け、内部に対しタイミン
グの異なる複数のライト信号を発生するライト信号発生
回路を設け、その複数のライト信号が前記複数のデータ
ラッチ回路およびまたは前記ライト回路の駆動タイミン
グとして分配接続されたことを特徴とする。
外部からのひとつのプログラム信号に対して、内部にタ
イミングの異なる複数の書込信号を発生させ、−回の書
き込み動作で複数のバイトもしくはワードのデータをタ
イミングの異なる書込信号で分割してメモリセルアレイ
へのデータを書き込む。
イミングの異なる複数の書込信号を発生させ、−回の書
き込み動作で複数のバイトもしくはワードのデータをタ
イミングの異なる書込信号で分割してメモリセルアレイ
へのデータを書き込む。
これにより、多数個のバイトデータあるいはワードデー
タをみかけ上１回で書き込むことができ、その際の書き
込み電流は平均化されて大きいピーク電流の発生を抑え
るとともに、大容量のＥＰＲＯＭに対応してデータを高
速に書き込むことができる。
タをみかけ上１回で書き込むことができ、その際の書き
込み電流は平均化されて大きいピーク電流の発生を抑え
るとともに、大容量のＥＰＲＯＭに対応してデータを高
速に書き込むことができる。
次に、本発明実施例を図面に基づいて説明する。
（第一実施例）
第１図は本発明第一実施例の構成を示すブロック図、第
２図は本発明第一実施例の動作を示すタイミングチャー
トである。
２図は本発明第一実施例の動作を示すタイミングチャー
トである。
本発明第一実施例は、バイトもしくはワードに相当する
複数のデータを並列的にラッチする複数・のテ°−クラ
ッチ回路ＤＬＡＯ−ＤＬＡ７と、このテ°−クラッチ回
路ＤＬＡＯ〜ＤＬＡ７のテ°−夕をそれぞれ取り込み、
そのデータをメモリセルアレイＭＯ〜Ｍ７にセレクタ５
ｏ−３７を介してデータを書き込むライト回路ＷＣＯ−
ＷＣ７とを備え、さらに、外部から一つのプログラム信
号を受け、内部に対しタイミングの異なる複数のライト
信号を発生するライト信号発生回路Ｄｅｆを設け、その
複数のライト信号が複数のデータラッチ回路ＤＬＡＯ〜
ＤＬＡ？およびまたはライト回路ＷＣＯ〜ＷＣ７の駆動
タイミングとして分配接続される。
複数のデータを並列的にラッチする複数・のテ°−クラ
ッチ回路ＤＬＡＯ−ＤＬＡ７と、このテ°−クラッチ回
路ＤＬＡＯ〜ＤＬＡ７のテ°−夕をそれぞれ取り込み、
そのデータをメモリセルアレイＭＯ〜Ｍ７にセレクタ５
ｏ−３７を介してデータを書き込むライト回路ＷＣＯ−
ＷＣ７とを備え、さらに、外部から一つのプログラム信
号を受け、内部に対しタイミングの異なる複数のライト
信号を発生するライト信号発生回路Ｄｅｆを設け、その
複数のライト信号が複数のデータラッチ回路ＤＬＡＯ〜
ＤＬＡ？およびまたはライト回路ＷＣＯ〜ＷＣ７の駆動
タイミングとして分配接続される。
プログラムモード時、デークラッチの動作はデータラッ
チ信号ＤＬによってデータラッチ回路ＤＬＡＯ−ＤＬＡ
７を動作状態にし、外部アドレス人力Ａ。 Ａ 、 、
Ａ ２ によって発生するライトデータ取り込み信号Ｗ
ＬＯ〜ＷＬ７により、各アドレスに該当するデータ （
外部データ人力Ｄｌｉ より人力）をラッチする。
チ信号ＤＬによってデータラッチ回路ＤＬＡＯ−ＤＬＡ
７を動作状態にし、外部アドレス人力Ａ。 Ａ 、 、
Ａ ２ によって発生するライトデータ取り込み信号Ｗ
ＬＯ〜ＷＬ７により、各アドレスに該当するデータ （
外部データ人力Ｄｌｉ より人力）をラッチする。
次に、外部プログラム信号ＰＧＭ人力により、ライト信
号発生回路ＤｅｆにてＰｌ、Ｐ２なるライト信号を発生
させ、まずライト信号Ｐ１に従ってライト回路ＷＣＯ，
ＷＣ２、ＷＣ４、ＷＣ６により該当メモリセルヘデータ
の書き込みを行い、ライト信号Ｐ１よりもタイミングの
遅れたライト信号Ｐ２に従ってライト回路ＷＣ１、ＷＣ
３、ＷＣ５、ＷＣ７により該当メモリセルヘデータの書
き込みを行う。
号発生回路ＤｅｆにてＰｌ、Ｐ２なるライト信号を発生
させ、まずライト信号Ｐ１に従ってライト回路ＷＣＯ，
ＷＣ２、ＷＣ４、ＷＣ６により該当メモリセルヘデータ
の書き込みを行い、ライト信号Ｐ１よりもタイミングの
遅れたライト信号Ｐ２に従ってライト回路ＷＣ１、ＷＣ
３、ＷＣ５、ＷＣ７により該当メモリセルヘデータの書
き込みを行う。
ライト信号Ｐ１、Ｐ２のタイミングの差は、般にＥＰＲ
ＯＭセルは書き込み開始初期大きな書き込み電流が流れ
、書き込みの進行と共に、この電流が小さくなるため、
書き込み電流が平準化される。
ＯＭセルは書き込み開始初期大きな書き込み電流が流れ
、書き込みの進行と共に、この電流が小さくなるため、
書き込み電流が平準化される。
（第二実施例）
第３図は本発明第二実施例の構成を示すブロック図、第
４図は本発明第二実施例の動作を示すタイミングチャー
ト図である。
４図は本発明第二実施例の動作を示すタイミングチャー
ト図である。
第一実施例との違いは、ライト回路ｗｃｏ−ｗＣ３をテ
゛−クラッチ回路ＤＬＡＯ−ＤＬＡ７の２個ずつで共有
しており、ライト信号発生回路Ｄｅｆより発生するライ
ト信号Ｐ１、Ｐ２はタイミングとして完全に分離され、
ライト信号Ｐ１が発生完了後にライト信号Ｐ２が発生し
、重複することはない。このため、書き込み時間は第一
実施例より長くなるが、ライト回路を削減することがで
きる。
゛−クラッチ回路ＤＬＡＯ−ＤＬＡ７の２個ずつで共有
しており、ライト信号発生回路Ｄｅｆより発生するライ
ト信号Ｐ１、Ｐ２はタイミングとして完全に分離され、
ライト信号Ｐ１が発生完了後にライト信号Ｐ２が発生し
、重複することはない。このため、書き込み時間は第一
実施例より長くなるが、ライト回路を削減することがで
きる。
以上説明したように本発明によれば、多数個のバイト・
ワードデータを１回の書き込み動作で書き込むことがで
き、書き込み電流のピーク値の増大を抑えるとともに、
大容量ＥＰＲＯＭに対応して高速に書き込みを行うこと
ができる効果がある。
ワードデータを１回の書き込み動作で書き込むことがで
き、書き込み電流のピーク値の増大を抑えるとともに、
大容量ＥＰＲＯＭに対応して高速に書き込みを行うこと
ができる効果がある。
第１図は本発明第一実施例の構成を示すブロック図。
第２図は本発明第一実施例の動作を示すタイミングチャ
ート。 第３図は本発明第二実施例の構成を示すブロック図。 第４図は本発明第二実施例の動作を示すタイミングチャ
ート。 第５図は従来の構成を示すブロック図。 Ｄｌｉ・・・データ入力、ＤＯｉ・・・データ出力、Ｓ
Ａ・・・センスアンプ、ＰＧＭ・・・プログラム信号人
力、ＤＬＡＯ〜ＤＬＡ？・・・データラッチ回路、ＷＣ
Ｏ〜ＷＣ７・・・ライト回路、Ｐｌ、Ｐ２・・・ライト
信号、ＹＤ。 〜ＹＤ６・・・セレクトゲート信号、Ｓ、−Ｓ、・・・
セレクタ、Ｙｏ−Ｙｈ−１・・・セレクトゲート信号、
Ｍ。 〜Ｍ１・・・メモリセルアレイ、Ｘｏ−ｘｌＩ・・・ワ
ードゲート信号、Ａｏ−Ａ、・・・アドレス入力信号。
ート。 第３図は本発明第二実施例の構成を示すブロック図。 第４図は本発明第二実施例の動作を示すタイミングチャ
ート。 第５図は従来の構成を示すブロック図。 Ｄｌｉ・・・データ入力、ＤＯｉ・・・データ出力、Ｓ
Ａ・・・センスアンプ、ＰＧＭ・・・プログラム信号人
力、ＤＬＡＯ〜ＤＬＡ？・・・データラッチ回路、ＷＣ
Ｏ〜ＷＣ７・・・ライト回路、Ｐｌ、Ｐ２・・・ライト
信号、ＹＤ。 〜ＹＤ６・・・セレクトゲート信号、Ｓ、−Ｓ、・・・
セレクタ、Ｙｏ−Ｙｈ−１・・・セレクトゲート信号、
Ｍ。 〜Ｍ１・・・メモリセルアレイ、Ｘｏ−ｘｌＩ・・・ワ
ードゲート信号、Ａｏ−Ａ、・・・アドレス入力信号。
Claims (1)
- 【特許請求の範囲】 １、バイトもしくはワードに相当する複数のデータを並
列的にラッチする複数のデータラッチ回路と、 このデータラッチ回路のデータをそれぞれ取込み、その
データをメモリセルアレイに書き込むライト回路と を備えた不揮発性半導体メモリ装置の書込回路において
、 外部から一つのプログラム信号を受け、内部に対しタイ
ミングの異なる複数のライト信号を発生するライト信号
発生回路を設け、 その複数のライト信号が前記複数のデータラッチ回路お
よびまたは前記ライト回路の駆動タイミングとして分配
接続された ことを特徴とする不揮発性半導体メモリ装置の書込回路
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14251490A JP2900523B2 (ja) | 1990-05-31 | 1990-05-31 | 不揮発性半導体メモリ装置の書込回路 |
| US07/705,595 US5331600A (en) | 1990-05-31 | 1991-05-24 | Non-volatile programmable read only memory device having write-in unit sequentially writing data bits into memory cells for programming |
| EP91304884A EP0459794B1 (en) | 1990-05-31 | 1991-05-30 | Read only memory device |
| DE69121315T DE69121315T2 (de) | 1990-05-31 | 1991-05-30 | Festwertspeicheranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14251490A JP2900523B2 (ja) | 1990-05-31 | 1990-05-31 | 不揮発性半導体メモリ装置の書込回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438700A true JPH0438700A (ja) | 1992-02-07 |
| JP2900523B2 JP2900523B2 (ja) | 1999-06-02 |
Family
ID=15317127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14251490A Expired - Fee Related JP2900523B2 (ja) | 1990-05-31 | 1990-05-31 | 不揮発性半導体メモリ装置の書込回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5331600A (ja) |
| EP (1) | EP0459794B1 (ja) |
| JP (1) | JP2900523B2 (ja) |
| DE (1) | DE69121315T2 (ja) |
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| US4680738A (en) * | 1985-07-30 | 1987-07-14 | Advanced Micro Devices, Inc. | Memory with sequential mode |
| JPH0644393B2 (ja) * | 1986-04-08 | 1994-06-08 | 日本電気株式会社 | 半導体メモリ |
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| DE3888294T2 (de) * | 1987-11-25 | 1994-06-23 | Nippon Electric Co | Eingangsschaltung, die in eine Halbleiteranlage eingegliedert ist. |
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-
1990
- 1990-05-31 JP JP14251490A patent/JP2900523B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-24 US US07/705,595 patent/US5331600A/en not_active Expired - Lifetime
- 1991-05-30 EP EP91304884A patent/EP0459794B1/en not_active Expired - Lifetime
- 1991-05-30 DE DE69121315T patent/DE69121315T2/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0459794B1 (en) | 1996-08-14 |
| US5331600A (en) | 1994-07-19 |
| EP0459794A2 (en) | 1991-12-04 |
| DE69121315T2 (de) | 1997-01-23 |
| JP2900523B2 (ja) | 1999-06-02 |
| EP0459794A3 (en) | 1993-08-04 |
| DE69121315D1 (de) | 1996-09-19 |
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